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HINTERGRUND DER ERFINDUNG
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Herkömmlicher inhaltsadressierbarer Speicher (CAM) wurde hauptsächlich unter Verwendung von Zellen mit statischem Direktzugriffsspeicher (SRAM) ausgeführt. SRAM-basierte CAMs haben aufgrund der hohen Geschwindigkeit beim Zugriff der SRAM-Speicherzellen und der statischen Beschaffenheit der Zellen weitverbreitete Verwendung gefunden. Darüberhinaus können SRAM-Zellen durch Anwendung eines reinen logikspezifischen Fertigungsverfahrens hergestellt werden, welches im Allgemeinen für Nicht-Speicher Schaltkreisblöcke verwendet wird.
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Zusätzlich zu Funktionen des Direktzugriffsspeichers (RAM) wie Schreiben und Speichern von Daten, sucht und vergleicht die CAM ebenfalls die Speicherdaten, um zu entscheiden, ob die Daten mit Suchdaten, die in den Speicher eingegeben wurden, übereinstimmen. Wenn die neueingegebenen Suchdaten mit Daten übereinstimmen, die schon in dem Speicher gespeichert sind, wird ein Übereinstimmungsergebnis angezeigt, wohingegen ein Ungleichheitsergebnis angezeigt wird, sollten die Such- und Speicherdaten nicht übereinstimmen. CAMs sind insbesondere für Vollassoziativspeicher, wie Nachschlagetabellen und Speicherverwaltungseinheiten, nützlich.
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In vielen aktuellen Anwendungen werden ternäre CAMs genutzt, welche die Eigenschaft besitzen, drei Logikzustände speichern zu können. Die drei Logikzustände sind beispielsweise logische „0”, logische „1” und „don't care” Zustand. Deshalb erfordern solche CAM-Zellen zwei Speicherzellen zur Speicherung der Logikzustände, als auch einen Vergleichsschaltkreis zum Vergleichen von gespeicherten Daten mit Suchdaten, die der CAM zur Verfügung gestellt werden.
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In ternärer Ausgestaltung umfasst jede herkömmliche SRAM-basierte CAM-Speicherzelle reguläre Sechs-Transistor (6T) SRAM-Zellen. Deshalb werden für SRAM-basierte CAM-Zellen typischerweise zwölf Transistoren verwendet, um zwei 6T SRAM-Zellen zu implementieren. Das heißt, jede SRAM-Zelle erfordert zwei p-Kanal-Transistoren und zwei n-Kanal-Transistoren in einer kreuzgekoppelten Inverterverbindung und weitere zwei n-Kanal-Transistoren als Zugriffsbauelemente von den Bitleitungen.
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Darüberhinaus sind für jede ternäre CAM-Speicherzelle vier zusätzliche Transistoren erforderlich, um eine exklusive (NOR) ODER-NICHT-Funktion, zum Vergleichen der Suchdaten mit den Speicherdaten, zu implementieren. Für ternäre CAM-Zellen werden n-Kanal-Bauelemente typischerweise in dem Vergleichsschaltkreis verwendet.
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In vorherigen Verfahren der Technik werden Daten in einer Hauptspeicherzelle gespeichert, und Daten werden in einer Datenmaskenspeicherzelle maskiert. Der Vergleichsschaltkreis wird dann entweder durch die Inhalte der Datenmaskenspeicherzelle freigegeben oder gesperrt. Beispiele für Speicherzellen, die solch ein Verfahren implementieren, werden in
US-Patentschrift Nr. 6,154,384 , erteilt an Nataraj et al., und
US-Patentschrift Nr. 6,108,227 , erteilt an Voelkel, dargestellt. Obwohl dieses Verfahren aus einer Sicht des Schaltkreises funktionsfähig ist, entstehen Schwierigkeiten bei dem Versuch, das Layout für die Bauelemente der CAM-Zellen zu erstellen. Das Hauptproblem besteht in einem nicht-optimierten Layout der CAM-Zelle, wodurch mehr Siliziumfläche als gewünscht beansprucht wird.
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DRAM-basierte CAMs wurden ebenfalls in der Technik vorgeschlagen. DRAM-Zellen sind typischerweise physisch kleiner als SRAM-Zellen. Demzufolge weisen DRAM-basierte CAMs den Vorteil auf, dass sie, aufgrund der viel kleineren CAM-Zellengröße, auf einer gegebenen Fläche viel mehr Daten speichern können als SRAM-basierte CAMs. Jedoch, wegen der dynamischen Beschaffenheit der DRAM-Zelle, welche verwendet wird, um eine DRAM-basierte CAM-Zelle zu implementieren, erfordern solche Zellen regelmäßige Auffrischoperationen, damit sie die Daten behalten.
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US-Patentschrift Nr. 6,188,594 , erteilt an Ong, beschreibt eine CAM-Zelle, bei der nur n-Kanal-Transistoren verwendet werden. Für die CAM-Zelle werden nur n-Kanal-Transistoren verwendet. Die Größe der Zelle wird beachtlich verkleinert, da die p-Kanal-Transistoren wegfallen. Die Zellengröße wurde durch die Verwendung von dynamischer Speicherung anstatt statischer Speicherung in der CAM-Zelle noch weiter reduziert. Die dynamische CAM-Zelle weist, wie beschrieben, gerade nur sechs Transistoren auf, und damit wird ein kompaktes Layout unterstützt. Jedoch, wie schon vorher erwähnt, erfordern dynamische Zellen regelmäßige Auffrischoperationen, damit die Daten erhalten bleiben und solche Auffrischungsschaltungen benötigen zusätzliche Siliziumfläche.
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Aus diesem Grund besteht ein Bedarf für eine SRAM-basierte CAM-Zelle, die ein effizienteres räumliches Layout als beim Stand der Technik ermöglicht, wobei die statische Charakteristik der SRAM-basierten CAM-Zelle beibehalten wird.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist ein Schaltdiagramm einer ternären CAM-Halbzelle nach einer Ausführungsform der Erfindung;
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2 ist ein Schaltdiagramm einer ganzen ternären SRAM-basierten CAM-Zelle nach einer ersten Ausführungsform der Erfindung;
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3 ist ein Schaltdiagramm einer ganzen ternären SRAM-basierten CAM-Zelle nach einer zweiten Ausführungsform der Erfindung;
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4 ist eine Draufsicht auf ein Layout einer Halbzelle entsprechend des Schaltkreises in 1; und
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5 ist ein Schaltdiagramm einer ganzen ternären SRAM-basierten CAM-Zelle nach dem Stand der Technik.
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ZUSAMMENFASSUNG DER ERFINDUNG
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In Übereinstimmung mit einem Aspekt der Erfindung wird eine ternäre Halbzelle mit dateninhaltsadressierbarem Speicher (CAM) zur Verfügung gestellt. Die CAM-Halbzelle umfasst eine Zelle mit statischem Direktzugriffsspeicher (SRAM), welche zum Speichern eines Datenwertes ein Paar von kreuzgekoppelten Invertern umfasst, und ein Paar von Zugriffsbauelementen zum Zugreifen auf ein Paar von komplementären Bitleitungen. Die CAM-Halbzelle umfasst außerdem einen Vergleichsschaltkreis, um den in der SRAM-Zelle gespeicherten Datenwert mit einem Suchdatenwert zu vergleichen, der auf einer Suchleitung zur Verfügung gestellt wird. Die CAM-Halbzelle umfasst eine gleichwertige Anzahl an n-Kanal-Bauelementen und p-Kanal-Bauelementen.
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In Übereinstimmung mit einem weiteren Aspekt der Erfindung wird eine CAM-Zelle zur Verfügung gestellt, die ein Paar von SRAM-Zellen umfasst, von denen jede ein Paar von kreuzgekoppelten Invertern zum Speichern eines Datenwertes umfasst und ein Paar von Zugriffsbauelementen zum Zugreifen auf ein Paar von komplementären Bitleitungen. Die CAM-Zelle umfasst außerdem ein Paar von Vergleichsschaltkreisen, jeweils zum Vergleichen des in einer der SRAM-Zellen gespeicherten Datenwertes mit einem Suchwert, der auf einer entsprechenden Suchleitung zur Verfügung gestellt wird. Die CAM-Zelle weist eine gleichwerte Anzahl an n-Kanal-Bauelementen und p-Kanal-Bauelementen auf.
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In Übereinstimmung mit noch einem weiteren Aspekt der Erfindung weist die CAM-Zelle nur eine einzige Abtrennung von p+ Bereich zu n+ Bereich auf.
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Die ternäre SRAM-basierte CAM-Zelle verwendet p-Kanal-Transistoren als Zugriffstransistoren auf die SRAM-Zellen, um die Effizienz des Layouts der Zellenanordnung zu verbessern. Die Implementierung gewährleistet eine ausgeglichene Anzahl an p-Kanal-Bauelementen und n-Kanal-Bauelementen pro Zelle, wobei weiterhin ausgezeichnete funktionale Charakteristika zur Verfügung stehen.
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AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Bezugnehmend auf 5, wird eine SRAM-basierte CAM-Zelle, die in der Technik als Standard angesehen wird, allgemein mit dem Bezugszeichen 500 dargestellt. Die CAM-Zelle umfasst zwei 6T SRAM-Zellen 502. Jede SRAM-Zelle 502 umfasst zwei p-Kanal-Transistoren und zwei n-Kanal-Transistoren in einer kreuzgekoppelten Inverterverbindung 506 und weitere zwei n-Kanal-Transistoren 508 als Zugriffsbauelemente von einem Paar von Bitleitungen 510. Die CAM-Zelle umfasst außerdem einen Vergleichsschaltkreis 512 mit vier zusätzlichen n-Kanal-Transistoren 508 zur Implementierung einer exklusiven (NOR) ODER-NICHT-Funktion zum Vergleichen von Suchdaten mit Speicherdaten.
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Das Hauptproblem bei der in 5 dargestellten Implementierung liegt in der Unausgewogenheit unter den Transistortypen, welche zu einem nicht-optimierten Layout der CAM-Zelle führt. Insbesondere sind von den insgesamt sechzehn Transistoren nur vier p-Kanal-Bauelemente. Darüber hinaus müssen alle n-Kanal-Bauelemente in einer Zelle in einem gemeinsamen p-Diffusionsbereich angeordnet sein. Dieser Bereich umfasst die n-Kanal-Zugriffsbauelemente 508, die n-Kanäle der kreuzgekoppelten Inverter 506 und die n-Kanäle des Vergleichsschaltkreises 512. Daraus ergibt sich zwangsläufig ein unausgeglichenes Layout mit Bereichen, die die n-Kanäle enthalten und hochgradig überfüllt sind, und Platzverschwendung um die zwei verbleibenden p-Kanäle, die für die Bauelemente zum Hochziehen in den kreuzgekoppelten Invertertransistoren 504 verwendet werden.
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In der Industrie ist es eine wohl bekannte Regel für die Konzeption eines Layouts, dass der n+- zu p+-Abstand gewöhnlich relativ groß ist, im Verhältnis zu anderen Konzeptionsregeln in einem typischen CMOS-Herstellungsverfahren. Der n+- zu p+-Abstand darf außerdem auch keine Transistoren darin enthalten. Demzufolge sollte das Seitenformat der Zelle eng gehalten werden. Das heißt, die kleinere Abmessung einer typischen Zelle liegt in der Richtung der Leitung der p-Wanne, die n-Kanäle und p-Kanäle in der Zellenanordnung trennt. Dadurch wird die Fläche, die in dem p+- zu n+-Abstand verschwendet wird, minimiert. Dies ist jedoch, aufgrund der Unausgewogenheit zwischen den n-artigen und p-artigen Bauelementen in dem herkömmlichen Verfahren, schwer umzusetzen.
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Eine Reduzierung an ternärer CAM-Zellenfläche und Optimierung von einem Layout einer CAM-Zelle wird erzielt, indem die n-Kanal-Zugriffsbauelemente, die für die SRAM-Zellen verwendet werden, durch p-Kanal-Zugriffsbauelemente ersetzt werden und eine aktive logische „0” aktivierte Wortleitung zur Verfügung gestellt wird, anstatt einer aktiven logischen „1” aktivierten Wortleitung. Eine SRAM-Zelle mit p-Kanal-Zugriffsbauelementen wird normalerweise nicht in herkömmlichen Artikelanwendungen oder eingebetteten SRAM-Anwendungen aufgrund des Geschwindigkeitsvorteiles beim Schalten von n-Kanal-Bauelementen gegenüber p-Kanal-Bauelementen verwendet. In einem normalen SRAM-Speicher, würden die Schaltgeschwindigkeit und andere Charakteristika als Folge leiden. In einer CAM-Zelle jedoch ist die Leistung von Lesen/Schreiben weniger wichtig als in einer herkömmlichen SRAM-Zelle, da die Hauptaufgabe, die ein CAM-Speicher regelmäßig erbringt, eine Funktion von Suchen und Vergleichen ist.
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Die Verwendung von p-Kanal-Zugriffsbauelementen anstatt n-Kanal-Zugriffsbauelementen führt zu einer ganzen ternären CAM-Zelle mit einer weitaus ausgeglicheneren Anzahl an p-Kanal-Transistoren und n-Kanal-Transistoren. Es ist weiterhin vorzuziehen, dass die Bauelemente so ausgewogen sind, dass acht n-Kanal-Bauelemente und acht p-Kanal-Bauelemente für das Layout verwendet werden.
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Mit Bezugnahme auf 1, wird eine CAM-Halbzelle in Übereinstimmung mit einer Ausführungsform der Erfindung allgemein mit Bezugszeichen 100 dargestellt. Die Halbzelle 100 umfasst ein Paar von komplementären Bitleitungen BL und BL, eine Wortleitung WL, eine Suchleitung SL, eine Übereinstimmungsleitung ML, kreuzgekoppelte Invertertransistoren P1, N1, P2 und N2 und p-Kanal-Zugriffsbauelemente P3 und P4.
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P2 ist zwischen einer positiven Netzspannung 102 und einem ersten Knotenpunkt 104 gekoppelt. N2 ist zwischen dem ersten Knotenpunkt 104 und einer geerdeten Netzspannung 106 gekoppelt. Sowohl P2 als auch N2 sind mittels eines zweiten Knotenpunktes 108 verknüpft. P1 ist zwischen einer positiven Netzspannung 102 und dem zweiten Knotenpunkt 108 gekoppelt. N1 ist zwischen dem zweiten Knotenpunkt 108 und einer geerdeten Netzspannung 106 gekoppelt. Sowohl P1 als auch N1 sind mittels des ersten Knotenpunktes 104 verknüpft.
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Der erste Knotenpunkt 104 ist über den Zugriffstransistor P3 an die Bitleitung BL gekoppelt. P3 ist mittels der Wortleitung WL verknüpft. Der zweite Knotenpunkt 108 ist über Zugriffstransistor P4 an Bitleitung BL gekoppelt. P4 ist ebenfalls mittels der Wortleitung WL verknüpft.
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Die p-Kanal-Zugriffsbauelemente P3 und P4 verbinden wahlweise die kreuzgekoppelten Inverter mit komplementären Bitleitungen BL und BL, welche Lesen/Schreiben Daten übertragen.
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Die Übereinstimmungsleitung ML ist über seriell gekoppelte Transistoren N3 und N4 zur Masse gekoppelt. N4 ist über die Suchleitung SL verknüpft und N3 ist über den zweiten Knotenpunkt 108 verknüpft. Wie aus 1 ersichtlich, gibt es vier p-Kanal-Transistoren und vier n-Kanal-Transistoren, die die Halbzelle umfassen, im Gegensatz zu zwei p-Kanal-Transistoren und sechs n-Kanal-Transistoren, die hinsichtlich des Verfahrens des Standes der Technik besprochen wurden.
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Mit Bezugnahme auf 2 wird eine ganze ternäre CAM-Zelle in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung allgemein mit Bezugszeichen 200 dargestellt. Die ganze ternäre CAM-Zelle umfasst acht p-Kanal-Transistoren und acht n-Kanal-Transistoren. Zur Vereinfachung werden die Transistoren der ersten SRAM-Zellenkomponente der ganzen ternären CAM-Zelle in ähnlicher Weise nummeriert wie die entsprechenden Transistoren in 1. Für die zweite SRAM-Zellenkomponente der CAM-Zelle werden die kreuzgekoppelten Invertertransistoren mit P12, N12, P11 und N11 bezeichnet, die Zugriffstransistoren werden mit P13 und P14 bezeichnet und die zwischen der Übereinstimmungsleitung ML und Masse seriell gekoppelten Transistoren werden jeweils mit N14 und N13 bezeichnet. Es wird angemerkt, dass es für eine ganze ternäre CAM-Zelle zwei Paare von komplementären Bitleitungen BL1, BL1 und BL2, BL2 und zwei Suchleitungen SL1 und SL2 gibt.
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Die allgemeine Arbeitsweise der ganzen ternären CAM-Zelle 200, die in 2 dargestellt ist, wird nun beschrieben. Zur Ausführung einer Schreiboperation werden Daten, die in der CAM-Zelle gespeichert werden sollen, in die Paare von Bitleitungen BL1, BL1 und BL2, BL2 geladen. Die Wortleitung WL ist mit aktiver logischer „0” belegt, die die p-Kanal-Zugriffstransistoren P3, P4, P13 und P14 einschaltet. Die Daten, die auf den Paaren von komplementären Bitleitungen übertragen werden, werden dadurch in die zwei SRAM-Zellen geschrieben und die Wortleitung wird freigegeben.
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Für eine Leseoperation werden die Paare von komplementären Bitleitungen zu VDD/2 vorgeladen. Die Wortleitung ist mit aktiver logischer „0” belegt und die Daten von den SRAM-Zellen werden in die Paare von Bitleitungen eingelesen. Die Daten werden dann zu den Datenbussen (nicht dargestellt) weitergeleitet.
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Für eine Suchen-und-Vergleichen-Operation, wird die Übereinstimmungsleitung auf logische „1” vorgeladen und Daten werden auf die Suchleitungen SL1 und SL2 gegeben. Typischerweise werden Suchdaten und Speicherdaten auf solch eine Weise zur Verfügung gestellt, dass im Falle einer Ungleichheit, eine Veränderung in dem Zustand der Übereinstimmungsleitung stattfindet. Es ist vorzuziehen, den Zustand der Übereinstimmungsleitung eher bei einer Ungleichheit als bei einer Übereinstimmung zu ändern, weil eine Ungleichheit weniger häufig vorkommt. Demzufolge wird eine Veränderung in dem Zustand der Übereinstimmungsleitung selten vorkommen, wodurch sich Strom, der sich beim Entladen der Übereinstimmungsleitungen ausbreiten wird, reduziert. Die Übereinstimmungsleitung ML ist auf eine logische „1” vorgeladen und eine Ungleichheit entlädt die Übereinstimmungsleitung zur Masse, wohingegen in dem Fall einer Übereinstimmung keine Veränderung in dem Zustand der Übereinstimmungsleitung stattfindet. Als Alternative, in einem anderen Verfahren der Abfrage der Übereinstimmungsleitung, wird die Übereinstimmungsleitung auf logische „0” vorgeladen und die Erkennung einer Übereinstimmung wird durch Hochziehen mit einem Bauelement ausgeführt, das schwächer als die zwei Serienbauelemente ist, die die Übereinstimmungsleitung auf logischer „0” halten.
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Wenn die CAM-Zelle 200 eine logische „1” in der linken SRAM-Zelle und eine logische „0” in der rechten SRAM-Zelle speichert, dann weist SL1 logische „1” und SL2 logische „0” auf, woraus sich eine Ungleichheit wie folgt ergibt. Der Ausgang der linken SRAM-Zelle liefert eine logische „1” zu Transistor N3, wodurch dieser eingeschaltet wird. Die Suchleitung SL1 liefert eine logische „1” zu Transistor N4, wodurch dieser eingeschaltet wird. Da sowohl N3 und N4 eingeschaltet sind, liefern sie eine Bahn, um die Übereinstimmungsleitung ML zur Masse zu entladen und somit eine Ungleichheit anzuzeigen.
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Wenn die CAM-Zelle eine logische „0” in der linken SRAM-Zelle und eine logische „1” in der rechten SRAM-Zelle speichert, wird sich ein Übereinstimmungszustand wie folgt ergeben. Der Ausgang der linken SRAM-Zelle liefert dem Gatter von Transistor N3 eine logische „0”, die ihn ausgeschaltet lässt. Die Suchleitung SL1 liefert dem Gatter von Transistor N4 eine logische „1”, die ihn einschaltet. Da jedoch N3 und N4 in Serie geschaltet sind, besteht keine Bahn zur Masse, um die Übereinstimmungsleitung ML zur Masse zu entladen. Auf ähnliche Weise liefert die rechte SRAM-Zelle eine logische „1” an Transistor N13, die ihn einschaltet. Die Suchleitung SL2 liefert eine logische „0” an Transistor N14, die ihn ausgeschaltet lässt. Demzufolge, ähnlich wie die linke SRAM-Zelle, liefern Transistoren N13 und N14 keine Bahn, um die Übereinstimmungsleitung ML zur Masse zu entladen. Als Ergebnis verbleibt die Übereinstimmungsleitung auf logische „1” vorgeladen, wodurch ein Übereinstimmungszustand angezeigt wird.
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Wenn die CAM-Zelle sowohl in der rechten als auch in der linken SRAM-Zelle eine logische „0” speichert, besteht ein „don't care” Zustand. Der Ausgang von jeder SRAM-Zelle produziert eine logische „0”. Die logische „0” wird dem Gatter von Transistoren N3 und N13 zur Verfügung gestellt, wodurch gewährleistet wird, dass ein Übereinstimmungszustand erkannt wird, unabhängig von den auf den Suchleitungen SL1, SL2 zur Verfügung gestellten Daten, und die Übereinstimmungsleitung bleibt unverändert.
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Diese Beschreibung der Grundarbeitsweise deckt nur ein mögliches Erkennungsszenario für die Übereinstimmungsleitung ab. Andere Verfahren jedoch, eingeschlossen derjenigen, die sowohl in der Technik als auch in patentrechtlich geschützten Verfahren gebräuchlich sind, können implementiert werden, ohne von dem Umfang der Erfindung abzuweichen.
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Mit Bezugnahme auf 3, wird eine alternative Ausführungsform der Erfindung allgemein mit Bezugszeichen 300 dargestellt. Zugriffsbauelemente der SRAM-Zellen N23, N24, N33, N34 sind in der vorliegenden Ausführungsform n-Kanal-Bauelemente und die Transistoren des Vergleichsschaltkreises P23, P24, P33, P34 sind p-Kanal-Bauelemente. Die Arbeitsweise ähnelt der Arbeitsweise in der Ausführungsform, die in 2 dargestellt wird, wobei die geeigneten Spannungen für Bauelemente verschiedener Polaritäten umgekehrt wurden, wie dies für einen Fachmann offensichtlich sein wird. Die Wortleitung WL ist beispielsweise mit aktiver logischer „1” belegt. Die Übereinstimmungsleitung ML ist darüber hinaus logische „0” und eine Ungleichheit lädt die Übereinstimmungsleitung ML auf logische „1”.
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Mit Bezugnahme auf 4, wird das Layout einer ternären CAM-Halbzelle nach der vorliegenden Ausführungsform allgemein mit Bezugszeichen 400 dargestellt. Das Layout 400 entspricht dem Schaltkreis 100, der in 1 dargestellt wird. Zur Vereinfachung wurden die Bezeichnungen der Transistoren aus 1, d. h. P1, P2, P3, P4, N1, N2, N3 und N4 wiedergegeben, um entsprechende Flächen in dem Layout 400 anzuzeigen. In dem Layout 400 schließen gestrichelte Linien Bereiche ein, die aktive Halbleiterflächen 405 (beispielsweise Diffusions- oder Ionen-implantierte Flächen) darstellen. Diese Flächen schließen p-artige aktive Bereiche 405a und n-artige aktive Bereiche 405b ein. Fette, geschlossene, durchgehende Linien umschließen eine Polysiliziumschicht 410, während dünne, geschlossene, durchgehende Linien eine Schicht 420 mit Metall 1 einschließen. Die Schicht 420 mit Metall 1 liefert eine Metallverbindung zwischen einer Vielzahl von Metallkontakten 404. Die Metallkontakte 404 werden durch Quadrate mit einem X-Symbol darin dargestellt. Auf die Verbindung der Schicht 420 mit Metall 1 für die kreuzgekoppelten Inverter, die bei P2, N2 und P1, N1 ausgestaltet sind, wird besonders hingewiesen. Andere höhere Metallschichten (typischerweise gibt es mehrere Metallschichten) werden aus Gründen der Vereinfachung nicht dargestellt. Diese umfassen die Suchleitungen SL, komplementäre Bitleitungen BL und BL, welche in einer M3 Schicht mit Metall 3 liegen. Diese und andere Schichten werden für den Fachmann offensichtlich sein.
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Wie aus 4 ersichtlich wird, sind die p-Kanal-Bauelemente P1, P2, P3 und P4 im oberen Bereich der Figur, unter Verwendung einer einzelnen n-Wanne gruppiert, während die n-Kanal-Bauelemente N1, N2, N3 und N4 im unteren Bereich unter Verwendung einer einzelnen p-Wanne gruppiert sind. Diese Gruppierung ergibt eine gut ausgewogene Nutzung der Zellenfläche. Darüberhinaus ist der Vergleichsschaltkreis N3 und N4 räumlich von den Zugriffsbauelementen P3 und P4 getrennt, wodurch ein gut verdichtetes, effizientes Layout mit einem wünschenswerten schmalen Seitenformat erzielt wird. Zum Beispiel ist für die gesamte Zelle nur eine Abtrennung von p+-Bereich zu n+-Bereich erforderlich, im Gegensatz zu Verfahren vom Stand der Technik, welche mindestens zwei Abtrennungen von p+ Bereich zu n+ Bereich erforderten. Zu weiteren Vorteilen des oben beschriebenen Layouts gehören, dass sich die Verbindungen zu den Suchtransistoren (N3, N4) an den gegenüberliegenden Seiten der Verbindungen zu den Zugriffstransistoren (P3, P4) befinden. Diese Trennung mindert die Überfüllung in den oberen Metallschichten. Darüber hinaus wird für die Zelle fast die Minimumbreite erzielt, die gleichzeitig durch die Geometrien der Transistoren, lokale Verbindung (oder Metall 1) und obere Metalle vorgegeben ist.
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Eine minimale Breite und verbessertes Seitenformat bedeuten kleinere Fläche und reduzierte Länge der Übereinstimmungsleitung, welche für Erhöhung von Geschwindigkeit und Reduzierung von Stromverbrauch wichtig sind. Untersuchungsberichte belegen, dass Verfahren vom Stand der Technik, die einen 0,13 μm reinem logikspezifischen Prozess verwenden, eine Zellengröße nutzen, die ungefähr 40% größer ist, als eine implementierte Zelle, für die ein Layout nach der vorliegenden Erfindung verwendet wird.
