DE10084440B4

DE10084440B4 - Dynamische inhaltsadressierbare Speicherzelle

Info

Publication number: DE10084440B4
Application number: DE10084440T
Authority: DE
Inventors: Valerie Ottawa Lines; Peter Kanata GILLINGHAM; Abdullah Scarborough Ahmed; Tomasz Kanata Wojcicki
Original assignee: Mosaid Technologies Inc
Current assignee: Mosaid Technologies Inc
Priority date: 1999-03-31
Filing date: 2000-03-30
Publication date: 2010-11-11
Anticipated expiration: 2020-03-31
Also published as: AU3413700A; GB0125244D0; CA2266062C; JP2002541610A; GB2363663B; US6483733B2; WO2000060604A1; KR100603228B1; CA2266062A1; US6320777B1; JP2010061801A; US20020044475A1; DE10084440T1; GB2363663A; JP5066727B2; KR20020012168A

Abstract

Dynamische inhaltsadressierbare Speicherzelle, welche ternäre Daten speichert und darauf zugreift, gekennzeichnet durch:
eine erste Speichervorrichtung (C1), welche ein erstes Datenbit speichert;
eine zweite Speichervorrichtung (C2), welche ein zweites Datenbit speichert, das einen Wert unabhängig von dem ersten Datenbit besitzt;
erste und zweite offene Bitleitungen (BL1, BL2), die mit den ersten bzw. zweiten Speichervorrichtungen (C1, C2) verbunden sind und die ersten und zweiten Bitdaten unabhängig in die ersten und zweiten Datenspeichervorrichtungen (C1, C2) schreiben; und
eine Vergleichseinrichtung, welche erste und zweite Pull-down-Schaltungen (T3, T4, T5, T6) aufweist, die an erste bzw. zweite Speichervorrichtungen (C1, C2) und an zweite bzw. erste Suchleitungen (SL2, SL1) angeschlossen sind, wobei die zweiten und ersten Suchleitungen (SL2, SL1) von den ersten und zweiten offenen Bitleitungen (BL1, BL2) getrennt sind, die ersten und zweiten Pull-down-Schaltungen zwischen einer Anpassungsleitung (ML) und einer Entladeleitung (DL) angeschlossen sind, die Vergleichseinrichtung erste und zweite Suchbits, welche auf...

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf einen dynamischen inhaltsadressierbaren Speicher (CAM) und insbesondere auf dynamische inhaltsadressierbare Speicherzellen, die zum Konstruieren von dynamischen CAM-Arrays bzw. -Feldern mit hoher Geschwindigkeit und großer Kapazität geeignet sind.
2. Beschreibung des Stands der Technik
Ein inhaltsadressierbarer Speicher (CAM) ist ein Speicher, in welchem eine Gruppe von Speicherelementen eher durch ihren Inhalt als durch ihren physikalischen Ort gewählt oder identifiziert werden. Im Allgemeinen enthält ein CAM eine Matrix von CAM-Zellen, die in Reihen und Spalten angeordnet sind. Jede CAM-Zelle speichert ein Bit von Digitaldaten und enthält eine Schaltung, die einen Vergleich der gespeicherten Daten mit extern bereitgestellten Suchdaten gestattet. Ein Bit oder mehrere Bits einer Information in einer Reihe bilden ein Wort. Ein inhaltsadressierbarer Speicher vergleicht ein Suchwort mit einem Satz von Wörtern, die innerhalb des CAM gespeichert sind. Während einer Such- und Vergleichsoperation erzeugt ein jedem gespeicherten Wort zugeordneter Indikator ein Vergleichsergebnis, welches anzeigt, ob das Suchwort zu dem gespeicherten Wort passt bzw. ihm entspricht.
In der Technik gibt es mehrere bekannte Möglichkeiten bzw. Lösungswege für CAM-Zellen. Ein Aufsatz von Kenneth J. Schultz mit dem Titel ”A Survey of Content-addressable Memory Cells”, veröffentlicht in Integration, dem VLSI Journal, Band 23, Seiten 171–188, 1997, beschreibt mehrere CAM-Zellen-Konstruktionen und fasst die Vorteile und Nachteile davon zusammen. Einige der CAM-Zellen nach dem Stand der Technik verwenden ein statisches Speicherelement, während andere ein dynamisches Speicherelement verwenden. Dynamische Speicherelemente nehmen eine kleinere Fläche auf einem Halbleitersubstrat in Anspruch und werden daher zum Erzielen einer größeren Speicherkapazität auf einem einzigen integrierten Schaltungschip bevorzugt. Ein anderer Vorteil der dynamischen Speicherzelle ist eine Möglichkeit für einen ternären Speicher, bei welchem zusätzlich zu dem Zustand 0 und 1 ein dritter Zustand ”don't care” bzw. ein Nichtbeachtungszustand gespeichert werden könnte durch Vorsehen von ähnlichen Änderungen auf den zwei Speicherkondensatoren. Die ursprüngliche dynamische CAM-Zelle mit fünf Transistoren wurde veröffentlicht von Mundy et al. in ”Lowcost associative memory, IEEE Journal of Solid-State Circuits SC-7 (1972) 364–369”. Es wird ebenfalls auf das U.S.-Patent 3,701,980 von Mundy verwiesen. 1 veranschaulicht die dynamische CAM-Zelle von Mundy et al., welche zur Erzielung einer Konsistenz mit einer Abbildung der vorliegenden Erfindung entsprechend 2 erneut gezeichnet und mit Bezeichnungen versehen wurde. Wie in 1 dargestellt, besitzt die erste CAM-Zelle 1 nach dem Stand der Technik ein dynamisches Speicherelement in Form von Kondensatoren C1 und C2, auf welche durch Bitleitungen BL1 und BL2 über Transistoren T1 bzw. T2 zugegriffen wird. Eine Schreib- oder Leseoperation wird durch Einschalten von T1 und T2 unter Verwendung der Wortleitung WL durchgeführt, während die Anpassungsleitung (match line) ML_i auf einem L-Pegel gehalten wird, um eine Datenübertragung von BL1 und BL2 auf C1 und C2 und umgekehrt zu gestatten. Bei einer Such- und Vergleichsoperation werden T1 und T2 durch ein Signal WL eines L-Pegels ausgeschaltet gehalten, während BL1, BL2 und ML_i auf einen H-Pegel vorgeladen werden. Die Suchdaten werden dann auf BL1 und BL2 geleitet bzw. gesteuert. Wenn die auf C1 gespeicherten Daten einen H-Pegel besitzen, jedoch die auf BL1 gesteuerten Suchdaten einen L- Pegel aufweisen, wird ein Strom i₁ ML_i durch T4 und T3 entladen. Ähnlich wird ML_i entladen, wenn die auf C2 gespeicherten Daten einen H-Pegel aufweisen und die auf BL2 gesteuerten Suchdaten einen L-Pegel aufweisen. Wenn die BL1 und BL2 aufgebrachten Suchdaten zu den auf C1 bzw. C2 gespeicherten Daten passen bzw. ihnen entsprechen, existiert kein Strompfad von ML_i zu entweder BL1 oder BL2 und ML_i verbleibt auf dem vorgeladenen H-Pegel. 1 stellt ebenfalls eine zweite CAM-Zelle 2 in einem unterschiedlichen Wort dar, welche eine unterschiedliche Anpassungsleitung ML_i-1 besitzt. Der Spannungspegel von ML_i-1 wird bei einer Suchoperation ebenfalls von den auf BL1 und BL2 plazierten Suchdaten und den auf C3 und C4 gespeicherten Werten beeinflusst.
Es gibt zwei Nachteile, die mit der CAM-Zelle von 1 verbunden sind. Zuerst einmal ändert sich die Kapazität der Bitleitungen BL1 und BL2 in Abhängigkeit der in einzelnen CAM-Zellen, welche mit jenen Bitleitungen verbunden sind, gespeicherten Daten. Zum zweiten hängt die Spannung auf irgendeiner Anpassungsleitung (beispielsweise ML_i oder ML_i-1), welche während einer Such- und Vergleichsoperation erlangt wird, nicht nur von den in einem Wort gespeicherten Daten ab, sondern ebenfalls von Daten, welche in anderen Wörtern innerhalb eines Subarrays von CAM-Zellen gespeichert sind. Dies geschieht, da die Bitleitungstreiber T3 und T4 ein begrenztes momentanes Vermögen (current capability) besitzen, sie jedoch benötigt werden, um mehrere Anpassungsleitungen zu entladen, in Abhängigkeit des Dateninhalts von BL1 und BL2 zugeordneten Zellen (beispielsweise der in der ersten Zelle 1 und der zweiten Zelle 2 gespeicherten Daten).
Diese Nachteile stellen eine Grenze der Anzahl von Zellen auf, welche an eine bestimmte Bitleitung angeschlossen werden können, wodurch die Größe eines Subarrays begrenzt wird und es schwierig gemacht wird, eine zuverläs sige Schaltung zum Erfassen von Spannungspegeln auf Anpassungsleitungen zu konstruieren.
Mehrere Variationen von der ursprünglichen Anregung von Mundy et al. sind in der Literatur vorhanden. Diese enthalten die CAM-Zelle, welche veröffentlicht ist von Wade und Sodini in: ”Dynamic cross-coupled bit line content addressable memory cell for high density arrays, IEDM Digital Technology Papers (1985) 284–287”. Es wird ebenfalls auf das U.S.-Patent 4,831,585 von Wade und Sodini verwiesen. Eine andere verbesserte CAM-Zelle, welche eine dynamische Latch-Schaltung verwendet, wurde veröffentlicht von Jones in: ”Design, Selection and Implementation of a content-addressable memory: alternatives to the ubiquitous RAM”, IEEE Computers 22 (1989) 51–64. Keine dieser zitierten Verbesserungen ist angemessen auf die Schwierigkeit von Variationen der Bitleitungskapazität und der Spannungserfassung auf der Anpassungsleitung gerichtet.
Kadota et al. präsentierte eine statische CAM-Konstruktion in: ”An 8-Kbit content-addressable and reentrant memory”, IEEE Journal an Solid State Circuits SC-20 (1985) 951–957. Es wird ebenfalls verwiesen auf das U.S.-Patent 4,823,313 von Kadota. Bei dieser Konstruktion wird ein Paar von aktiven Pull-down-Schaltungen zwischen der Anpassungsleitung und einem Masseanschluss verwendet, welche sich jeweils zusammensetzen aus zwei in Serie geschalteten Transistoren. Das Gate eines Transistors ist an einen von zwei Zellenknoten angeschlossen, und das Gate des anderen Transistors ist an die entsprechende Bitleitung angeschlossen. Mit der Speichervorrichtung vom statischen Typ ist die CAM-Zelle bei der Konstruktion von Kadota auf einen binären Speicher beschränkt. Um zur Speicherung eines dritten Zustands ”don't care” geeignet zu sein, würde eine zusätzliche Speichervorrichtung benötigt werden.
Alle oben zitierten CAM-Zellen nach dem Stand der Technik benutzen ihre Bitleitungen sowohl für Schreib- und Leseoperationen für die Such- und Vergleichsoperationen. Eine derartige Anordnung stellt eine Beschränkung in Bezug auf die Gesamtbetriebsgeschwindigkeit des CAM-Zellen-Arrays auf. Diese Schwierigkeit wird unter Verwendung von Suchleitungen zum Übertragen der Suchdaten während einer Such- und Vergleichsoperation während der Verwendung von Bitleitungen lediglich für die Schreib- und für die Leseoperationen wie bei der Konstruktion gemildert, welche veröffentlicht wurde von Bergh et al. in: ”A fault-tolerant associative memory with high-speed operation”, IEEE Journal an Solid-State Circuits SC-25 (1990) 912–919. Diese Konstruktion verwendet einen statischen Speicher, welcher wiederum auf ein binäres Speichervermögen begrenzt ist. Des weiteren sind die Suchleitungen bei dieser Konstruktion mit den Source- oder Drainanschlüssen der Vergleichsschaltung verbunden, wodurch eine schwere Last auf die Suchleitung gelegt wird, wodurch ein relativ hoher Energieverbrauch und eine langsamere Such- und Vergleichsoperation hervorgerufen bzw. erzielt wird. Eine ähnliche Schaltung wird in der JP-A-10050076 von Shindo offenbart.
Im Hinblick auf das Obige besteht deutlich eine Notwendigkeit an einer CAM-Zellen-Struktur, die einen relativ niedrigen Energieverbrauch erfordert, eine relativ schnelle Such- und Vergleichsoperation mit einer relativ stabilen Anpassungsleitungsspannung und Bitleitungskapazität bietet, während ein ternäres Speicherungsvermögen bereitgestellt wird.
Kurzfassung der Erfindung
Aufgabe der vorliegenden Erfindung ist es, eine verbesserte dynamische inhaltsadressierbare Speicherzelle (CAM-Zelle) bereitzustellen, welche geeignet ist zum Konstruieren von CAM-Arrays mit relativ hoher Geschwindigkeit und großer Kapazität, welche ein binäres und ternäres Speicherungsvermögen besitzen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine CAM-Zelle mit einem relativ stabilen Spannungspegel auf der Anpassungsleitung bereitzustellen. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein CAM-Array mit einer relativ stabilen Kapazität an den Bitleitungen bereitzustellen.
Entsprechend einem Gesichtspunkt der vorliegenden Erfindung wird eine dynamische inhaltsadressierbare Speicherzelle bereitgestellt, welche ternäre Daten speichert und darauf zugreift, charakterisiert durch:
eine erste Speichervorrichtung, welche ein erstes Datenbit speichert;
eine zweite Speichervorrichtung, welche ein zweites Datenbit speichert, das einen Wert unabhängig von dem ersten Datenbit besitzt;
erste und zweite Bitleitungen, die mit den ersten bzw. zweiten Speichervorrichtungen verbunden sind und die ersten und zweiten Bitdaten unabhängig in die ersten und zweiten Datenspeichervorrichtungen schreiben;
eine Vergleichseinrichtung, welche erste und zweite Pull-down-Schaltungen aufweist, die an erste bzw. zweite Speichervorrichtungen und an zweite bzw. erste Suchleitungen angeschlossen sind, wobei die ersten und zweiten Pull-down-Schaltungen zwischen einer Anpassungsleitung und einer Entladeleitung angeschlossen sind, die Vergleichseinrichtung erste und zweite Suchbits, welche auf den zweiten und ersten Suchleitungen übertragen werden, mit ersten und zweiten Datenbits vergleicht, welche in den ersten bzw. zweiten Speichervorrichtungen gespeichert sind, und wobei die Vergleichseinrichtung die Anpassungsleitung an die Entladeleitung koppelt, wenn ein Nichtzusammenpassen zwischen den ersten und zweiten Suchbits und den jeweiligen ersten und zweiten Datenbits auftritt und wenn die ersten und zweiten Datenbits komplementäre Werte besitzen.
Vorzugsweise weist jede der ersten und zweiten Speichervorrichtungen einen Kondensator auf, jede der ersten und zweiten Zugriffseinrichtungen weist einen Transistor mit einem an die Wortleitung gekoppelten Gate auf, und die Vergleichseinrichtung weist eine erste Pull-down-Schaltung mit einem ersten Paar von in Serie geschalteten Transistoren, deren Gates an die erste Speichereinrichtung und die zweite Suchleitung gekoppelt sind, und eine zweite Pull-down-Schaltung mit einem zweiten Paar von in Serie geschalteten Transistoren auf, deren Gates an die zweite Speichereinrichtung und die erste Suchleitung gekoppelt sind.
Bei alternativen Ausführungsformen der vorliegenden Erfindung ist die Entladeleitung entweder

(a) selektiv an einen Niederspannungsanschluss gekoppelt, der einen vorbestimmten Spannungspegel zwischen jenen eines Spannungsversorgungsanschlusses und eines Masseanschlusses aufweist; oder
(b) an einen Masseanschluss durch einen Strombegrenzer gekoppelt, welcher vorzugsweise aus einem Transistor gebildet ist, dessen Gate an einen Spannungsversorgungsanschluss gekoppelt ist.

Bei einer Ausführungsform der Erfindung ist jeder der Transistoren ein Feldeffekttransistor (FET) mit isoliertem Gate, der einen Drainanschluss, einen Sourceanschluss und einen Gateanschluss aufweist. Bei einer derartigen Ausführungsform ist die Speicherzelle innerhalb einer integrierten Schaltung hergestellt, welche eine Mehrzahl von Halbleiterschichten verwendet, mit:

a) einem aktiven Gebiet, in welchem wenigstens ein stark dotierter Bereich die Drain- und Sourceanschlüsse von jedem FET bildet;
b) einer ersten leitfähigen Polisiliziumschicht, welche den Gateanschluss von jedem FET bildet;
c) einer zweiten leitfähigen Polysiliziumschicht, welche die ersten und zweiten Bitleitungen und wenigstens eine Verbindung zwischen dem aktiven Gebiet und der ersten leitfähigen Polysiliziumschicht bildet;
d) einer leitfähigen Metallschicht, welche Kontakte zu gewählten Punkten in stark dotierten Bereichen des aktiven Gebiets und eine Verbindung zwischen den ersten und zweiten leitfähigen Polysiliziumschichten bildet; und
e) dritten und vierten leitfähigen Polysiliziumschichten, welche erste bzw. zweite Platten von jedem Kondensator bilden;

Vorzugsweise ist die Speicherzelle innerhalb einer integrierten Schaltung hergestellt, welche eine Mehrzahl von Halbleiterschichten verwendet, mit:

a) einem aktiven Gebiet, in welchem wenigstens ein stark dotierter Bereich die Drain- und Sourceanschlüsse von jedem FET bildet;
b) einer ersten leitfähigen Polysiliziumschicht, welche den Gateanschluss von jedem FET bildet;
c) einer zweiten leitfähigen Polysiliziumschicht, welche die ersten und zweiten Bitleitungen und wenigstens eine Verbindung zwischen dem aktiven Gebiet und der ersten leitfähigen Polysiliziumschicht bildet;
d) dritten und vierten leitfähigen Polysiliziumschichten, welche erste bzw. zweite Platten von jedem Kondensators bilden;

Vorzugsweise ist jede der ersten und zweiten Bitleitungen in einer offenen Leitungsstruktur gebildet.
Entsprechend einem weiteren Gesichtspunkt der vorliegenden Erfindung werden die folgenden Verfahren bereitgestellt:
1. Ein Verfahren zum Schreiben von Bitdaten in die dynamische inhaltsadressierbare Speicherzelle, mit den Schritten:

a) Halten der Anpassungsleitung auf einem vorbestimmten Vorlagespannungspegel;
b) Halten der ersten und zweiten Suchleitungen auf einem tiefen Logikpegel;
c) Plazieren der Bitdaten auf die ersten und zweiten Bitleitungen;
d) Anheben der Wortleitung auf einen hohen Logikpegel; und
e) Absenken der Wortleitung auf einen tiefen Logikpegel, wodurch die Daten in den ersten und zweiten Speichervorrichtungen gespeichert werden.

2. Ein Verfahren zum Vergleichen von Suchdaten mit gespeicherten Daten in der dynamischen inhaltsadressierbaren Speicherzelle, mit den Schritten:

a) Halten der Wortleitung auf einem tiefen Logikpegel;
b) Vorladen der Anpassungsleitung auf einen vorbestimmten Vorladespannungspegel;
c) Plazieren der Suchdaten auf die ersten und zweiten Suchleitungen; und
d) Erfassen einer Spannungsänderung auf der Anpassungsleitung als Anzeige eines Ergebnisses eines Vergleichs zwischen den Suchdaten und den gespeicherten Daten.

3. Verfahren zum Lesen von gespeicherten Daten aus der dynamischen inhaltsadressierbaren Speicherzelle, mit den Schritten:

a) Halten der Anpassungsleitung auf einem vorbestimmten Vorladespannungspegel;
b) Halten der ersten und zweiten Suchleitungen auf einem tiefen Logikpegel;
c) Zulassen, dass die ersten und zweiten Bitleitungen auf einen Zwischenspannungspegel gleiten,
d) Anheben der Wortleitung auf einen hohen Logikpegel;
e) Abtasten und Verstärken einer Differenz eines Spannungspegels auf jeder von den ersten und zweiten Bitleitungen von dem Zwischenspannungspegel aus, um Lesedaten anzuzeigen; und
f) Speichern der Lesedaten in den ersten und zweiten Speichervorrichtungen.

Entsprechend einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zur Durchführung einer Such- und Vergleichsoperation in einer dynamischen inhaltsadressierbaren Speicherzelle bereitgestellt, mit den Schritten:

a) Vorladen einer Anpassungsleitung, welche an eine Mehrzahl von Speicherzellen gekoppelt ist, auf einen Vorladespannungspegel;
b) Plazieren von Suchdaten von entgegengesetzten oder ähnlichen Logikpegeln auf erste und zweite Suchleitungen, welche an eine Mehrzahl von Speicherzellen gekoppelt sind;
c) Suchen und Vergleichen von Daten, die in der Mehrzahl von Speicherzellen gespeichert sind, welche an die Anpassungsleitung gekoppelt sind, mit den Suchdaten; und
d) Koppeln der Anpassungsleitung an eine Entladeleitung über eine Vergleichseinrichtung, wenn wenigstens eine der in der Mehrzahl vorkommenden Speicherzellen Daten einer zu den Suchdaten entgegengesetzten Logikphase speichert.

Entsprechend einem weiteren Gesichtpunkt der vorliegenden Erfindung wird eine dynamische inhaltsadressierbare Speicherzelle bereitgestellt, mit:

a) ersten und zweiten Speichereinrichtungen, welche ein erstes bzw. zweites Datenbit speichern;
b) einer Vergleichseinrichtung, welche erste und zweite Suchbits, die auf ersten und zweiten Bitleitungen übertragen werden, mit ersten und zweiten Datenbits vergleicht, die in den ersten und zweiten Speichereinrichtungen gespeichert werden, wobei die Vergleichseinrichtung eine Anpassungsleitung an eine Entladeleitung koppelt, wenn ein Nichtzusammenpassen zwischen den ersten und zweiten Suchbits und den ersten und zweiten Datenbits auftritt und wenn die ersten und zweiten Datenbits entgegegesetzte Pegel besitzen; und
c) ersten und zweiten Zugriffseinrichtungen, welche die ersten und zweiten Speichereinrichtungen an die ersten bzw. zweiten Bitleitungen koppeln, wenn die ersten und zweiten Zugriffseinrichtungen von einer Wortleitung aktiviert werden.

Kurze Beschreibung der Figuren
Beispielhafte Ausführungsformen der Erfindung werden des weiteren unter Bezugnahme auf die Figuren beschrieben, wobei:
1 ein Schaltungsdiagramm einer dynamischen CAM-Zelle nach dem Stand der Technik veranschaulicht;
2 ein Schaltungsdiagramm einer dynamischen CAM-Zelle einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht;
3A, 3B und 3C drei alternative Schreibsequenzen für die dynamische CAM-Zelle von 2 veranschaulichen;
4 Signalpegel und einen Zeitablauf für eine Suchsequenz für die dynamische CAM-Zelle von 2 veranschaulicht;
5 Signalpegel und einen Zeitablauf für eine Lesesequenz für die dynamische CAM-Zelle von 2 veranschaulicht;
6A ein Maskenlayout zur Herstellung der dynamischen CAM-Zelle von 2 entsprechend einer Ausführungsform dieser Erfindung veranschaulicht;
6B eine Querschnittsansicht der dynamischen CAM-Zelle entlang einer Linie entsprechend Linie A-A' von 6A zeigt;
7A ein Maskenlayout zur Herstellung der dynamischen CAM-Zelle von 2 entsprechend einer bevorzugten Ausführungsform dieser Erfindung veranschaulicht;
7B eine Querschnittsansicht der CAM-Zelle entlang einer Linie entsprechend einer Linie A-A' von 7A zeigt; und
8 die offene Bitleitungsstruktur veranschaulicht, welche zum Anschließen der dynamischen CAM-Zelle von 1 entsprechend dieser Erfindung verwendet wird.
Detaillierte Beschreibung der Erfindung
Eine dynamische CAM-Zelle entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung ist in 2 in einer Transistorschaltungsstruktur veranschaulicht. Wie in dieser Figur dargestellt, enthält die CAM-Zelle eine erste und zweite Speichervorrichtung in Form von Kondensatoren C1 und C2. Jede Speichervorrichtung ist zum Speichern einer ”1” (eine gespeicherte Spannung besitzt relativ zu Vcp einen H-Pegel) oder einer ”0” (eine gespeicherte Spannung besitzt relativ zu Vcp einen L-Pegel). In einer binären Struktur speichert die CAM-Zelle ein binäres Bit einer digitalen Information als ”0” auf C1 und als ”1” auf C2, oder als ”1” auf C1 und als ”0” auf C2. Des weiteren erreicht die CAM-Zelle in einer ternären Struktur einen zusätzlichen Zustand ”don't care”, wenn beide Speichervorrichtungen eine ”0” speichern, wenn beispielsweise sowohl in C1 als auch C2 eine ”0” gespeichert ist.
Diese Kondensatoren besitzen typischerweise jeweils einen Wert von 70 fF und werden als Teil der integrierten Schaltungsimplementierung des gesamten CAM-Zellen-Arrays unter Verwendung von Techniken nach dem Stand der Technik hergestellt.
Für die in 2 dargestellte CAM-Zellen-Schaltung wird eine Anzahl von Spannungsanschlüssen verwendet, um unterschiedlichen Teilen der Schaltung wie folgt unterschiedliche Spannungspegel zuzuführen:

– ein Spannungsversorgungsanschluss V_DD
– ein Masseanschluss V_SS
– ein Zellenplattenspannungsanschluss V_cp, welcher einen Spannungspegel aufweist, der zwischen denen von V_DD und V_SS liegt
– einen Niederspannungsanschluss V_G, welcher einen Spannungspegel aufweist, der zwischen denen von V_DD und V_SS oder Masse V_SS liegt.

Typische Werte für V_DD, Vcp und V_SS würden 3,3 V, 1,65 V bzw. 0 V betragen.
Bei der unten gegebenen Beschreibung besitzen verschiedene Punkte der Schaltung von 2 Spannungen, die zwischen einem Logikpegel L (Pegel ”0”), welcher nahe demjenigen des Masseanschlusses V_SS liegt, und einem Logikpe gel H (Pegel ”1”) variiert, der nahe demjenigen des Spannungsversorgungsanschlusses V_DD liegt.
Wie in 2 dargestellt, besitzen die ersten und zweiten Speichervorrichtungen C1 und C2 einen ersten und zweiten Zellenknoten N1 bzw. N2, welche Signalpegel entsprechend den in der CAM-Zelle gespeicherten Daten übertragen; d. h. sie besitzen einen Speicherinhalt von ”0”, ”1” oder ”don't care”. Diese zwei Zellenknoten N1 und N2 sind zugänglich bzw. erreichbar für Schreib- und Leseoperationen über eine erste und eine zweite Zugriffsvorrichtung T1 bzw. T2. Die verbleibenden zwei Anschlüsse der Speichervorrichtungen C1 und C2 sind mit dem Zellenplattenspannungsanschluss (cell plate voltage terminal) Vcp verbunden. Die Sourceanschlüsse von T1 und T2 sind an N1 bzw. N2 angeschlossen, wohingegen deren Drainanschlüsse an eine erste und eine zweite Bitleitung BL1 bzw. BL2 angeschlossen sind. Die ersten und zweiten Zugriffsvorrichtungen T1 und T2 sprechen dadurch auf eine Wortleitung WL an, dass ihre Gateanschlüsse an WL angeschlossen sind. In die Speichervorrichtungen C1 und C2 zu schreibende Daten werden auf die ersten und zweiten Bitleitungen BL1 und BL2 plaziert, während die ersten und zweiten Zugriffsvorrichtungen T1 und T2 durch ihre Gateanschlüsse unter einem Anheben des Spannungspegels auf der Wortleitung WL auf eine Spannung Vpp aktiviert werden, welche größer als V_DD ist. Die derart geschriebenen Daten können auf den ersten und zweiten Bitleitungen BL1 und BL2 ebenfalls durch Aktivieren der ersten und zweiten Zugriffsvorrichtungen T1 und T2, wie unten weiter erklärt, gelesen werden.
Die CAM-Zelle enthält des weiteren eine Vergleichseinrichtung, welche erste und zweite Pull-down-Schaltungen aufweist. Die erste Pull-down-Schaltung setzt sich zusammen aus dritten und vierten Pull-down-Vorrichtungen T3 und T4, welche jeweils in Serie zwischen einer Anpassungsleitung ML und einer Entladeleitung DL angeschlossen sind, wobei der Drainanschluss von T3 an dem Sourceanschluss von T4 angeschlossen ist. Die dritte Pull-down-Vorrichtung T3 spricht auf den ersten Zellenknoten N1 dadurch an, dass deren Gate an N1 angeschlossen ist, wohingegen das Gate von T4 an eine zweite Suchleitung SL2 angeschlossen ist. Ähnlich setzt sich die zweite Pull-down-Schaltung zusammen aus einer fünften und sechsten Pull-down-Vorrichtung T5 bzw. T6, welche zwischen ML und DL angeschlossen sind, wobei der Drainanschluss von T5 an dem Sourceanschluss von T6 angeschlossen ist, der Gateanschluss von T5 an N2 angeschlossen ist und das Gate von T6 an einer ersten Suchleitung SL1 angeschlossen ist. Die Kombination der ersten und zweiten Pull-down-Schaltungen liefert einen Vergleich zwischen komplementären Datenbits, die in C1 und C2 gespeichert sind, und komplementären Suchbits, die auf SL1 und SL2 übertragen werden, wobei das Ergebnis eines derartigen Vergleichs in ML reflektiert wird, welche durch die erste oder zweite Pull-down-Schaltung entladen wird, wenn Daten, wie unten weiter beschrieben, nicht zusammenpassen. Alternativ kann die Reihenfolge der Serienverbindung von T3 und T4 und von T5 und T6 umgekehrt werden, ohne dass die Vergleichsoperation beeinflusst wird.
In einer Ausführungsform ist die Entladeleitung DL direkt an den Masseanschluss V_SS gekoppelt. In einer alternativen Ausführungsform ist die Entladeleitung DL indirekt an den Masseanschluss V_SS durch einen Strombegrenzungstransistor T7 gekoppelt, dessen Gateanschluss an den Spannungsversorgungsanschluss V_DD gekoppelt ist. Dieser Transistor arbeitet dahingehend, dass der Stromfluss zur Masse von allen CAM-Zellen begrenzt wird, bei welchen ein Nichtzusammenpassen bzw. eine Nichtentsprechung (mismatch) auftritt. Bei einer anderen Ausführungsform ist die Entladeleitung an einen Spannungsanschluss gekoppelt, welcher selektiv auf Masse durch eine (nicht dargestellte) Steuerschaltung gebracht wird, um einen Energieverbrauch zu sparen.

Die CAM-Zellenschaltung wird derart betrieben, dass sie einer Schreib-, einer Lese- oder einer Such- und Vergleichsoperation durch Beaufschlagen von binären Signalpegeln (H oder L) an unterschiedlichen Punkten der Schaltung unterliegt. Die folgende Tabelle liefert eine Aufstellung der unterschiedlichen Signalpegel an verschiedenen Schaltungspunkten bei der unten beschriebenen Operation. Tabelle 1

OPERATION	WL	BL1	BL2	N1	N2	SL1	SL2	ML
Schreiben	1+	0	1	0	1	0	0	1
Burst-Schreiben	1+	1	0	1	0	0	0	1
Ternäres Schreiben	1+	0	0	0	0	0	0	1
Lesen	1+	N1	N2	N1	N2	0	0	1
Suchen (Zusammenpassen	0	X	X	1	0	1	0	1
	0	X	X	0	1	0	1	1
	0	X	X	0	1	0	0	1
(don't care” gespeichert)	0	X	X	0	0	X	X	1
(don't care” gespeichert)
Suchen (Nichtzusammenpassen)	0	X	X	1	0	0	1	V_G
Suchen (Nichtzusammenpassen)	0	X	X	0	1	1	0	V_G

Vor dem Beginn einer Schreib-, einer Lese- oder einer Such- und Vergleichsoperation wird die Anpassungsleitung (match line) ML auf einen vorbestimmten Vorladepegel vorgeladen, wobei bei dieser Ausführungsform eine Vorladung auf eine Spannung leicht unterhalb von V_DD erfolgt.
3A, 3B und 3C veranschaulichen drei alternative Schreibsequenzen für die dynamische CAM-Zelle von 2. Wie in diesen Figuren dargestellt, umfasst eine Schreibsequenz die folgenden Schritten:

(a) Die Anpassungsleitung ML wird auf ihrem Vorladepegel gehalten, während die ersten und zweiten Suchleitungen SL1 und SL2 auf einem L-Pegel gehalten werden.
(b) Binäre Signalpegel (Logikpegel H und L), welche in die CAM-Zelle zu schreibenden Daten entsprechen, werden auf den ersten und zweiten Bitleitungen BL1 und BL2 plaziert.
(c) Die Wortleitung WL wird auf den Pegel Vpp (größer als V_DD) angehoben, so dass der erste Speicherkondensator C1 geladen wird, was den ersten Zellenknoten N1 dazu veranlasst, den Signalpegel an BL zu erlangen, und der zweite Speicherkondensator C2 geladen wird, was den zweiten Zellenknoten N2 dazu veranlasst, den Signalpegel auf BL2 zu erlangen.
(d) Der Signalpegel an der Wortleitung WL wird danach auf V_SS verringert, und die an den ersten und zweiten Knoten N1 und N2 erlangten Signalpegel werden auf den ersten und zweiten Kondensatoren C1 bzw. C2 gespeichert.

Die in 3A und 3B dargestellten Sequenzen beziehen sich auf das Schreiben eines binären Bits, welche durch ein komplementäres Paar von Signalen L (0) und H (1) dargestellt werden, welche auf BL1 und BL2 plaziert sind. Die durchgezogenen Linien für BL1, BL2, N1 und N2 veranschaulichen ein komplementäres Paar von Signalen, wohingegen die gestrichelten Linien ein anderes komplementäres Paar entgegengesetzt zu dem veranschaulichen, was durch die durchgezogenen Linien dargestellt ist. 3A bezieht sich auf eine Schreibsequenz beginnend mit BL1 und BL2 an einem Zwischenpegel, welcher zwischen einen H-Pegel und einen L-Pegel fällt. Dieser Zwischenpegel beträgt typischerweise die Hälfte von V_DD relativ zu V_SS.
3B bezieht sich auf eine Schreibsequenz beginnend mit BL1 und BL2 an Zuständen außer dem dazwischenliegenden Pegel wie in dem Fall, bei welchem die Schreibsequenz um eine vorausgehende Schreibsequenz unmittelbar vorausgeht, wobei BL1 und BL2 keine hinreichende Zeit besitzen, um auf ihre Zwischenpegel beispielsweise während einer Burst-Schreiboperation zurückzukehren, in welcher eine vorbestimmte Anzahl von CAM-Zellen sequentiell beschrieben wird.
Entsprechend 3C wird ein Beispiel eines ternären Datenschreibens veranschaulicht. In dieser Sequenz übertragen sowohl BL1 als auch BL2 eine ”0”, welche in zwei Hälften von Zellen auf Knoten N1 bzw. N2 zu schreiben ist. Die bei der ternären Datenschreibsequenz umfassten Schritte sind dieselben wie jene, die bei einer normalen binären Schreibsequenz wie oben beschrieben umfasst werden, d. h.

a) Die Anpassungsleitung ML wird auf ihrem Vorladepegel gehalten, während die ersten und zweiten Suchleitungen SL1, SL2 auf einem L-Pegel gehalten werden.
(b) L-Logikpegelsignale ”0” werden auf BL1 bzw. BL2 plaziert.
(c) Die Wortleitung WL wird auf Vpp angehoben, so dass die Zugriffstransistoren T1 und T2 voll leiten und die Bitleitungsdaten auf die Knoten N1 bzw. N2 hindurchtreten lassen.
(d) Die Wortleitung WL wird auf V_SS verringert, und die Daten ”0” auf den Knoten N1 und N2 werden auf den Kondensatoren C1 bzw. C2 gespeichert.

Da beide Knoten N1 und N2 einen Logikpegel L oder ”0” aufweisen, wird keiner der Pull-down-Transistoren T3 oder T5 freigegeben bzw. eingeschaltet. Als Ergebnis werden irgendwelche Suchdaten, welche während einer Such- und Vergleichsoperation bezüglich der Gates der Pull-down-Transistoren T4 und T7 dargestellt werden, effektiv ignoriert und können keinen Pfad zwischen der Anpassungsleitung ML und der Entladeleitung DL erzeugen; deshalb stellen diese auf beiden Knoten N1 und N2 gespeicherten Daten ”0” den Zustand ”don't care” der CAM-Zelle dar, d. h. den dritten Typ eines Zustands, welcher von der Zelle gespeichert werden kann.
4 veranschaulicht eine Such- und Vergleichssequenz für die dynamische CAM-Zelle von 2, welche aus die folgenden Schritte umfasst:

(a) Während der gesamten Such- und Vergleichssequenz wird die Wortleitung WL auf einem L-Pegel gehalten, wohingegen die ersten und zweiten Bitleitungen BL1 und BL2 auf ihrem Vorladepegel gehalten werden oder auf ”0” oder ”1” gesteuert werden können oder gleiten können.
(b) Die Anpassungsleitung ML beginnt mit ihrem Vorladepegel bei V_DD oder leicht unterhalb von V_DD.
(c) Binäre Signalpegel (H und L), welche den mit den in der CAM-Zelle gespeicherte Daten zu vergleichenden Suchdaten entsprechen, werden auf die ersten und zweiten Suchleitungen SL1 und SL2 plaziert; in diesem Fall gilt SL1 = ”1”, SL2 = ”0”.
(d) Das Ergebnis des Vergleichs der Suchdaten mit den gespeicherten Daten wird durch den folgenden Signalpegel auf ML angezeigt. Wenn die Suchdaten dieselben wie die gespeicherten Daten sind, d. h. wenn ein Zusammenpassen vorliegt, dann verbleibt ML auf seinem Vorladepegel, da weder bei der ersten noch bei der zweiten Pull-down-Schaltung die zwei Transistoren leitend sind. Wenn sich die Suchdaten von den gespeicherten Daten unterscheiden, d. h. wenn ein Nichtzusammenpassen vorliegt, wird eine der zwei Pull-down-Schaltungen aktiviert, da deren beide Transistoren leiten, wodurch ein Stromfluss dadurch ermöglicht wird und ML auf einen Signalpegel unter deren Vorladepegel heruntergezogen wird. Wenn beispielsweise SL1 = ”0” und SL2 = ”1” und N1 = ”1” gilt, würde in diesem Fall ein Nichtzusammenpassen vorliegen und die Transistoren T3 und T4 würden leiten, wodurch ML von seiner Vorladung, wie durch die gestrichelte Linie in 4 dargestellt, weggezogen wird.

Es wird festgestellt, dass die ersten und zweiten Pull-down-Schaltungen den Vergleich der auf den ersten und zweiten Suchleitungen SL1 und SL2 übertragenen Suchdaten mit den auf den ersten und zweiten Knoten N1 und N2 vorhandenen gespeicherten Daten zusammen durchführen. Damit ein Zusammenpassen auftritt, sollte weder die erste noch die zweite Pull-down-Schaltung leiten. Damit ein Nichtzusammen passen auftritt, sollte entweder die erste oder die zweite Pull-down-Schaltung leiten. Entsprechend 4 beziehen sich die durchgezogenen Linien auf den Fall, bei welchem die Suchdaten und die gespeicherten Daten zusammenpassen, wohingegen die gestrichelten Linien sich auf den Fall beziehen, bei welchem die Suchdaten und die gespeicherten Daten nicht zusammenpassen.
5 veranschaulicht eine Lesesequenz für die dynamische CAM-Zelle von 2, welche die folgenden Schritte umfasst:

(a) Während der gesamten Lesesequenz wird ML auf ihrem Vorladepegel gehalten, wohingegen die Suchleitungen SL1 und SL2 auf einem L-Pegel gehalten werden.
(b) Die Bitleitungen BL1 und BL2 beginnen damit, auf ihren dazwischenliegenden Pegel (V_DD/2) vorgeladen zu werden.
(c) Die Wortleitung WL wird auf den V_PP-Pegel angehoben, um eine Ladungsteilung zwischen BL1 und C1 und zwischen BL2 und C2 zu gestatten, so dass die Spannungspegel an BL1 und BL2 beginnen, von dem anfänglichen Vorladepegel abzuweichen, um den in C1 und C2 gespeicherten Daten zu folgen.
(d) Die Differenzen des abgewichenen Signalpegels an BL1 und BL2 von ihrem Vorladepegel werden abgetastet und von (in 8 als SA1 bzw. SA2 dargestellten) ersten und zweiten Bitleitungsabtastverstärkern verstärkt, um einen Ausgang der Lesesequenz bereitzustellen.
(e) Der verstärkte Ausgang der Lesesequenz wird danach verwendet, um die ursprünglich in der CAM-Zelle gespeicherten Daten durch erneutes Laden C1 und C2 auf ihren Zustand unmittelbar vor der Lesesequenz wieder herzustellen bzw. umzuspeichern.

Es ist wichtig festzustellen, dass, anders als die Schaltungen nach dem Stand der Technik, die oben beschriebene Ausführungsform der vorliegenden Erfindung eine offene Bitleitungsarchitektur besitzt, d. h. BL1 und BL2 besitzen nicht notwendigerweise eine ”entgegengesetzte” Phase und besitzen tatsächlich abgetrennte Abtastverstärker. Eine offene Bitleitungsarchitektur ermöglicht eine ternäre Datenspeicherung und -zugriff.
In einer anderen Ausführungsform der vorliegenden Erfindung sind die Bitleitungen, wie in 8 dargestellt, in einer offenen Bitleitungsstruktur angeordnet, wodurch die rechtsseitige BL1_R von BL1 und die rechtsseitige BL2_R von BL2 relativ weit entfernt von den linksseitigen BL1_L und BL2_L von BL1 und BL2 positioniert sind. Bitleitungen auf jeder Seite des Abtastverstärkers befinden sich auf der gleichen Länge, um während des Abtastens eine ausbalancierte Last bereitzustellen. Diese Struktur ermöglicht ein ternäres Datenspeicherungsvermögen innerhalb der oben in Verbindung mit 1 beschriebenen CAM-Zelle.
6A und 6B veranschaulichen ein Maskenlayout und eine Querschnittsansicht für die Herstellung einer integrierten Schaltung einer Ausführungsform der dynamischen CAM-Zelle von 2. Dabei ist jeder der in 2 dargestellten Transistorvorrichtungen T1–T7 ein Feldeffekttransistor (FET) mit isoliertem Gate, welcher einen Drainanschluss, einen Sourceanschluss, einen Gateanschluss und einen Kanal zwischen den Drain- und Sourceanschlüssen besitzt, und jede der Speichervorrichtungen C1 und C2 ist aus zwei Polysiliziumschichten P3 und P4, welche durch ein Dielektrikum getrennt sind, wie in der DRAM-Industrie bekannt, gebildet. Das in 6A und 6B veranschaulichte Layout der integrierten Schaltung setzt sich zusammen aus:

(a) einem aktiven Gebiet (ACT) eines stark dotierten Halbleiters zur Bildung der Drain- und Sourceanschlüsse und des Kanals für jeden FET T1 bis T7;
(b) einer ersten Polysiliziumschicht (P1) zur Bildung des Gateanschlusses für jeden FET;
(c) einer zweiten Polysiliziumschicht (P2) zur Bildung der ersten und zweiten Bitleitungen BL1 und BL2 und von lokalen Zwischenverwendungen;
(d) einer dritten Polysiliziumschicht (P3) zur Bildung der Bodenplatte der Zellenkondensatoren C1 und C2;
(e) einer vierten Polysiliziumschicht (P4) zur Bildung der oberen Platte der Zellenkondensatoren C1 und C2; und
(f) einer leitenden Metallschicht (M1) zur Bereitstellung von lokalen Zwischenverbindungen ebenso wie von Kontakten für die aktiven Gebiete wie unten beschrieben.

Entsprechend 6A und 6B wird die Zellenstruktur einer Ausführungsform der Erfindung hierin in Zusammenhang mit einem DRAM-Herstellungsprozess eines Stapelkondensators beschrieben. Die in 6A dargestellten Elemente entsprechen lediglich einer Hälfte der in 2 dargestellten gesamten CAM-Zelle, insbesondere der linken Hälfte von 2 einschließlich der Transistoren T1, T3 und T4 und dem ersten Kondensator C1. Die linke Hälfte von 6A ist ein Speicherabschnitt der CAM-Zelle, welche die Transistoren T1 und den Kondensator C1 aufweist. Die rechte Hälfte von 6A ist der Suchabschnitt der CAM-Zelle, welche die Transistoren T3 und T4 aufweist. Einer der Source-/Drainanschlüsse von T1 ist an die erste Bitleitung BL1 in der zweiten Polysiliziumschicht (P2) angeschlossen. Wie durch die mit ”½-Zellen-Umriss” bezeichnete gestrichelte Linie veranschaulicht, ist der Kontakt BL1 tatsächlich zwischen T1 und einer benachbarten Zelle bezüglich der linken Seite der in 6A dargestellten Struktur geteilt. Die erste Polysiliziumschicht (P1) bildet das Gate von T1. Der andere Source-/Drainanschluss von T1 (N1) ist an dem Kondensator C1 durch einen Kontakt P3 und an einnm Segment P2 einer lokalen Zwischenverbindung angeschlossen. Der erste Kondensator C1 ist auf der Oberseite des Transistors T1 durch die in 6A dargestellte Struktur P3 und P4 gebildet (siehe ebenfalls 6B bezüglich der Querschnittsansicht durch Abschnitt A-A'). In 6B sind P4 und P3 durch ein dielektrisches Material getrennt, welches nicht explizit dargestellt ist, jedoch für einen Fachmann bekannt ist. Der erste Zellenknoten N1 wird danach von der lokalen Zwischenverbindung PC mit dem Gate von T3 durch eine Metallverbindung in der ersten Metallschicht (M1) verbunden. Dieser Kontakt M1 muss außerhalb des Bereichs der Schicht P4, wie in 6B dargestellt, lokalisiert sein und stellt jedoch eine geeignete Verbindungslösung dar, wenn die zusätzlichen Prozessschritte zum Verbinden von P3 direkt mit P1 oder zum Verbinden von P1 direkt mit P2 (welches eine bevorzugte Ausführungsform darstellt, wie detailliert unter Bezugnahme auf 7A und 7B unten beschrieben) nicht verfügbar sind. Der Transistor T3 wird durch das aktive Gebiet (ACT) und das Gate P1 gebildet, und der Transistor T4 wird durch das aktive Gebiet und ein anderes Gate P1 gebildet, welches einen Kontakt zu der zweiten Suchleitung SL2 besitzt, die ebenfalls mit einer anderen benachbarten Zelle geteilt wird. Es wird festgestellt, dass die Kontakte M1 von T3 und T4 bezüglich der Entladeleitung DL und der Anpassungsleitung ML mit benachbarten Zellen, wie bezüglich des Kontakts BL1 beschrieben, geteilt werden.
Entsprechend einer bevorzugten Ausführungsform der Erfindung, wie in 7A und 7B veranschaulicht, ist die Zellenstruktur im Vergleich mit der in 6A dargestellten Zelle wesentlich reduziert. Die Verbesserung gegenüber der Struktur von 6A umfasst im wesentlichen ein Swapping bzw. einen Seitenwechsel (swapping) der Position der Anpassungsleitung ML und der Entladeleitung DL und danach ein Bilden eines direkten Kontakts von den Knoten N1 in P2 zu dem Gate von T3 in P1. Als Ergebnis besteht keine Notwendigkeit für den Kontakt M1 der in 6A dargestellten vorausgehenden Ausführungsform, so dass die Verbindung von N1 zu dem Gate von T3 unter dem Kondensator P3–P4 lokalisiert werden kann, wodurch es ermöglicht wird, dass die Zelle dichter zusammengedrängt werden kann bzw. gepackt werden kann. Dies erfordert einen zusätzlichen Prozess schritt zum Verbinden der zwei Polysiliziumschichten. Wenn dieser zusätzliche Prozessschritt verfügbar ist, sollte diese bevorzugte Ausführungsform dazu verwendet werden, ein dichtes Array zu erzielen. Mit der verringerten Bitleitungslänge ist die DRAM-Zelle bezüglich der Bitleitungskapazität reduziert und die Geschwindigkeit des Betriebs entsprechend erhöht. Wenn ähnlich ein direkter Kontakt von P3 zu P1 verfügbar ist, könnte der Kontakt N1 zu dem Gate von T3 unter dem Kondensator P3–P4 lokalisiert sein. Wenn derartige zusätzliche Prozessschritte nicht verfügbar sind, sollte die Ausführungsform von 6A und 6B verwendet werden.
Die Schaltungskonstruktion von 2 ist eine bevorzugte Ausführungsform der vorliegenden Erfindung und wird lediglich zum Zwecke der Veranschaulichung dargestellt.

Claims

Dynamische inhaltsadressierbare Speicherzelle, welche ternäre Daten speichert und darauf zugreift, gekennzeichnet durch: eine erste Speichervorrichtung (C1), welche ein erstes Datenbit speichert; eine zweite Speichervorrichtung (C2), welche ein zweites Datenbit speichert, das einen Wert unabhängig von dem ersten Datenbit besitzt; erste und zweite offene Bitleitungen (BL1, BL2), die mit den ersten bzw. zweiten Speichervorrichtungen (C1, C2) verbunden sind und die ersten und zweiten Bitdaten unabhängig in die ersten und zweiten Datenspeichervorrichtungen (C1, C2) schreiben; und eine Vergleichseinrichtung, welche erste und zweite Pull-down-Schaltungen (T3, T4, T5, T6) aufweist, die an erste bzw. zweite Speichervorrichtungen (C1, C2) und an zweite bzw. erste Suchleitungen (SL2, SL1) angeschlossen sind, wobei die zweiten und ersten Suchleitungen (SL2, SL1) von den ersten und zweiten offenen Bitleitungen (BL1, BL2) getrennt sind, die ersten und zweiten Pull-down-Schaltungen zwischen einer Anpassungsleitung (ML) und einer Entladeleitung (DL) angeschlossen sind, die Vergleichseinrichtung erste und zweite Suchbits, welche auf den zweiten und ersten Suchleitungen (SL2, SL1) übertragen werden, mit ersten und zweiten Datenbits vergleicht, welche in den ersten bzw. zweiten Speichervorrichtungen (C1, C2) gespeichert sind, und wobei die Vergleichseinrichtung die Anpassungsleitung (ML) an die Entladeleitung (DL) koppelt, wenn ein Nichtzusammenpassen zwischen den ersten und zweiten Suchbits und den jeweiligen ersten und zweiten Datenbits auftritt und wenn die ersten und zweiten Datenbits komplementäre Werte besitzen.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 1, des weiteren gekennzeichnet durch erste und zweite Zugriffsvorrichtungen (T1, T2), welche die erste und zweite Speichereinrichtung (C1, C2) an erste bzw. zweite Bitleitungen (BL1, BL2) koppeln, wenn die ersten und zweiten Zugriffsvorrichtungen (T1, T2) durch eine Wortleitung (WL) aktiviert werden.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 1, gekennzeichnet durch erste und zweite Speicherzustände, wobei die ersten und zweiten Datenbits komplementär sind, und durch einen dritten Speicherzustand, wobei die ersten und zweiten Datenbits nicht komplementär sind.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass jede der ersten und zweiten Speichereinrichtungen (C1, C2) einen Kondensator enthält.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, dass jede der ersten und zweiten Zugriffsvorrichtungen (T1, T2) einen Transistor enthält, dessen Gate an die Wortleitung gekoppelt ist.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die erste Pull-down-Schaltung (T3, T4) ein erstes Paar von in Serie geschalteten Transistoren enthält, deren Gates an die erste Speichereinrichtung (C1) und die zweite Suchleitung (SL2) gekoppelt sind, und die zweite Pull-down-Schaltung (T5, T6) ein zweites Paar von in Serie geschalteten Transistoren enthält, deren Gates an die zweite Speichereinrichtung (C2) und die erste Suchleitung (SL1) gekoppelt sind.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Entladeleitung selektiv an einen Niederspannungsanschluss gekoppelt ist, welcher einen vorbestimmten Spannungspegel zwischen jenen eines Spannungsversorgungsanschlusses und eines Masseanschlusses besitzt.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Entladeleitung an einen Masseanschluss durch einen Strombegrenzer gekoppelt ist.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, dass der Strombegrenzer aus einem Transistor gebildet ist, dessen Gate an einen Spannungsversorgungsanschluss gekoppelt ist.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, dass jeder Transistor ein Feldeffekttransistor (FET) mit isoliertem Gate ist, der einen Drainanschluss, einen Sourceanschluss und einen Gateanschluss aufweist.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 10, welche innerhalb einer integrierten Schaltung mit einer Mehrzahl von Halbleiterschichten hergestellt ist, mit: einem aktiven Gebiet, in welchem wenigstens ein stark dotierter Bereich die Drain- und Sourceanschlüsse von jedem FET bildet; einer ersten leitfähigen Polysiliziumschicht, welche den Gateanschluss von jedem FET bildet; einer zweiten leitfähigen Polysiliziumschicht, welche die ersten und zweiten Bitleitungen und wenigstens eine Verbindung zwischen dem aktiven Gebiet und der ersten leitfähigen Polysiliziumschicht bildet; einer leitfähigen Metallschicht, welche Kontakte zu gewählten Punkten in stark dotierten Bereichen des aktiven Gebiets und eine Verbindung zwischen den ersten und zweiten leitfähigen Polysiliziumschichten bildet; und dritten und vierten leitfähigen Polysiliziumschichten, welche erste bzw. zweite Platten von jedem Kondensator bilden; wobei das aktive Gebiet an einen Bereich der ersten leitfähigen Polysiliziumschicht, welcher ein Gate der Vergleichseinrichtung bildet, über eine Verbindung gekoppelt ist, welche durch die zweite leitfähige Polysiliziumschicht und die leitfähige Metallschicht gebildet wird.
Dynamische inhaltsadressierbare Speicherzelle nach Anspruch 10, welche innerhalb einer integrierten Schaltung mit einer Mehrzahl von Halbleiterschichten hergestellt ist, mit: einem aktiven Gebiet, in welchem wenigstens ein stark dotierter Bereich die Drain- und Sourceanschlüsse von jedem FET bildet; einer ersten leitfähigen Polysiliziumschicht, welche den Gateanschluss von jedem FET bildet; einer zweiten leitfähigen Polysiliziumschicht, welche die ersten und zweiten Bitleitungen und wenigstens eine Verbindung zwischen dem aktiven Gebiet und der ersten leitfähigen Polysiliziumschicht bildet; dritten und vierten leitfähigen Polysiliziumschichten, welche erste bzw. zweite Platten von jedem Kondensator bilden; wobei das aktive Gebiet an einen Bereich der ersten leitfähigen Polysiliziumschicht, welcher ein Gate der Vergleichseinrichtung bildet, über eine Verbindung gekoppelt ist, welche innerhalb der zweiten leitfähigen Polysiliziumschicht gebildet wird.
Dynamische inhaltsadressierbare Speicherzelle nach einem der Ansprüche 2 bis 12, dadurch gekennzeichnet, dass jede der ersten und zweiten Bitleitungen in einer offenen Leitungsstruktur gebildet ist.
Verfahren des Schreibens von Bitdaten in die dynamische inhaltsadressierbare Speicherzelle nach Anspruch 1, mit den Schritten: (a) Halten der Anpassungsleitung auf einem vorbestimmten Vorladespannungspegel; (b) Halten der ersten und zweiten Suchleitungen auf einem tiefen Logikpegel; (c) Plazieren der ersten und zweiten Datenbits auf die ersten bzw. zweiten Bitleitungen; (d) Anheben der Wortleitung auf einen hohen Logikpegel; (e) Absenken der Wortleitung auf einen tiefen Logikpegel, wodurch die ersten und zweiten Datenbits in den ersten und zweiten Speichervorrichtungen gespeichert werden.
Verfahren des Vergleichens von Suchdaten mit gespeicherten Daten in der dynamischen inhaltsadressierbaren Speicherzelle nach Anspruch 1, mit den Schritten: (a) Halten der Wortleitung auf einem tiefen Logikpegel; (b) Vorladen der Anpassungsleitung auf einen vorbestimmten Vorladespannungspegel; (c) Plazieren der Suchdaten auf die ersten und zweiten Suchdaten; (d) Erfassen einer Spannungsänderung auf der Anpassungsleitung als Anzeige eines Vergleichsergebnisses zwischen den Suchdaten und den gespeicherten Daten.
Verfahren des Lesens von gespeicherten Daten aus der dynamischen inhaltsadressierbaren Speicherzelle nach Anspruch 1, mit den Schritten: (a) Halten der Anpassungsleitung auf einem vorbestimmten Vorladespannungspegel; (b) Halten der ersten und zweiten Suchleitungen auf einem tiefen Logikpegel; (c) Zulassen, dass die ersten und zweiten Bitleitungen auf einem Zwischenspannungspegel gleiten; (d) Anheben der Wortleitung auf einen hohen Logikpegel; (e) Abtasten und Verstärken einer Differenz eines Spannungspegels auf jeder der ersten und zweiten Bitleitungen von dem Zwischenspannungspegel aus, um Lesedaten anzuzeigen; und (f) Umspeichern der Lesedaten in die ersten und zweiten Speichervorrichtungen.
Inhaltsadressierbarer Speicher mit: wenigstens zwei Paaren von Bitleitungen (BL1_L, BL1_R, BL2_L, BL2_R), die an gegenüberliegende Seiten von wenigstens zwei Abtastverstärkern (SA1, SA2) in einer Konfiguration einer offenen Bitleitung gekoppelt sind, wobei jede Bitleitung von jedem Paar von Bitleitungen an einen der wenigstens zwei Abtastverstärker gekoppelt ist; und einer Mehrzahl von ternären dynamischen inhaltsadressierbaren Speicherzellen, welche jeweils an die wenigstens zwei Paare von Bitleitungen, ein Paar von Suchleitungen (SL1, SL2), eine Anpassungsleitung (ML), eine Wortleitung (WL) und eine Entladeleitung gekoppelt sind.
Inhaltsadressierbarer Speicher nach Anspruch 17, dadurch gekennzeichnet, daß die wenigstens zwei Paare von Bitleitungen an jeder Seite der wenigstens zwei Abtastverstärker eine gleiche Länge aufweisen.
Inhaltsadressierbarer Speicher nach Anspruch 17, dadurch gekennzeichnet, daß das Paar von Suchleitungen parallel zu den Bitleitungen verläuft.
Inhaltsadressierbarer Speicher nach Anspruch 17, dadurch gekennzeichnet, daß jede ternäre dynamische inhaltsadressierbare Speicherzelle: a) einen ersten Speicherabschnitt, welcher ein Datenbit speichert, das auf einem der wenigstens zwei Paare von Bitleitungen (BL1_L, BL1_R, BL2_L, BL2_R) übertragen wird; b) einen zweiten Speicherabschnitt, welcher ein Datenbit speichert, das auf dem anderen der wenigstens zwei Paare von Bitleitungen übertragen wird; und c) eine Vergleichsschaltung enthält, welche die zwei gespeicherten Datenbits mit zwei Suchbits vergleicht, die auf dem Paar von Suchleitungen übertragen werden.
Inhaltsadressierbarer Speicher nach Anspruch 20, dadurch gekennzeichnet, daß die ersten und zweiten Speicherabschnitte jeweils: einen Zugriffstransistor, welcher einen Drainanschluß, der mit einem der wenigstens zwei Paare von Bitleitungen verbunden ist, und einen Sourceanschluß aufweist, der mit einem Speicherknoten verbunden ist, und einen Speicherkondensator enthält, der zwischen dem Speicherknoten und einem Zellenplattenspannungsanschluß angeschlossen ist.
Inhaltsadressierbarer Speicher nach Anspruch 21, dadurch gekennzeichnet, daß der Speicherkondensator ein Stapelkondensator ist.
Inhaltsadressierbarer Speicher nach Anspruch 20, dadurch gekennzeichnet, daß die Vergleichsschaltung: eine erste Pull-down-Schaltung parallel zu einer zweiten Pull-down-Schaltung für eine Kopplung der Anpassungsleitung an die Entladeleitung enthält.
Inhaltsadressierbarer Speicher nach Anspruch 23, dadurch gekennzeichnet, daß die erste und zweite Pull-down-Schaltung jeweils: ein Paar von Transistoren enthält, welche in Reihe zwischen der Anpassungsleitung und der Entladeleitung angeschlossen sind, wobei das Paar von Transistoren Gateanschlüsse aufweist, die mit einer aus dem Paar von Suchleitungen bzw. mit einem der Speicherknoten verbunden sind.
Inhaltsadressierbarer Speicher nach Anspruch 17, dadurch gekennzeichnet, daß die Entladeleitung selektiv an einen Niederspannungsanschluß gekoppelt ist, welcher einen vorbestimmten Spannungspegel zwischen jenen eines Stromversorgungsanschlusses und eines Masseanschlusses aufweist.
Inhaltsadressierbarer Speicher nach Anspruch 25, dadurch gekennzeichnet, daß die Entladeleitung durch einen Strombegrenzer an einen Masseanschluß gekoppelt ist.
Inhaltsadressierbarer Speicher nach Anspruch 26, dadurch gekennzeichnet, daß der Strombegrenzer einen Transistor enthält, welcher ein Gate aufweist, das an einen Stromversorgungsanschluß gekoppelt ist.