JP3921331B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特にメモリセルと論理セルを備えた基本単位を同一半導体基板上に複数個有する半導体装置に関する。
【0002】
【従来の技術】
情報処理システムの高度化、高速化を実現する上で、連想メモリ(CAM、Content Addressable Memory)が注目されている。CAMは、メモリセルに記憶したメモリ内容と、外部から供給される信号との一致を論理セルで検出することができる機能を有する。メモリセルは、通常SRAMで構成される。
【0003】
ギリンガム氏は、先にメモリセルにダイナミックランダムアクセスメモリ(DRAM)を用いた構成のCAMを提案した。この構成によれば、相補型信号を記憶する場合も、基本単位のメモリセルは2つのトランジスタと2つのキャパシタで構成することができる。しかしながら、このCAMをどのように構成するのが効率的か、その製造技術は未だ確立されていない。
【0004】
【発明が解決しようとする課題】
本発明の目的は、製造が容易で高集積化の可能な、メモリセルと論理セルとを含む基本単位を同一半導体基板上に複数個有する半導体装置を提供することである。
【0005】
本発明の他の目的は、高性能のCAMを実現することのできる半導体装置を提供することである。
【0006】
【課題を解決するための手段】
本発明の1観点によれば、
入力信号が印加されるデータバス線と、
プリチャージされるマッチラインと、
接地線と、
絶縁ゲート型トランジスタとキャパシタを有するメモリセルと、
それぞれが、前記マッチラインと前記接地線との間に接続され、pチャネルトランジスタとnチャネルトランジスタとの直列接続を含む第1および第2の直列接続を有し、第1の直列接続のnチャネルトランジスタのゲート電極と第2の直列接続のpチャネルトランジスタのゲート電極とが前記キャパシタの蓄積電極に接続され、第1の直列接続のpチャネルトラジスタのゲート電極と第2の直列接続のnチャネルトランジスタのゲート電極とが前記データバス線に接続された論理セルと
を有するCAMセルを含む半導体装置
が提供される。
【0007】
【発明の実施の形態】
図1(A)、(B)は、ギリンガム氏の先の提案によるCAMの等価回路およびその論理表を示す。図1(A)において、Uおよび/Uは、繰り返し単位の単位構成を示し、対称的構成のUと/Uとが合わせて1つのCAMユニット(基本単位)を構成する。複数のCAMユニットが行列状に配置されている。
【0008】
メモリセルMCのビットラインBLおよび/BLには、相補的な情報が供給される。転送トランジスタTa及びTbは、同一のワードラインWLの信号によりオン/オフを制御される。転送トランジスタTaおよびTbを介してキャパシタCa、Cbに相補的情報が書き込まれる。
【0009】
トランジスタPaとQaとの直列接続およびPbとQbとの直列接続が論理セルLCを構成する。直列接続の一方の端子(Qa、Qbの一方のソース/ドレイン電極)は接地線GNDに接続されている。トランジスタQa、Qbに直列に接続されたトランジスタPa、Pbの他方のソース/ドレイン電極は同一のマッチラインMLに接続されている。
【0010】
キャパシタCaおよびCbの蓄積電極の電位は、論理回路のトランジスタQaおよびQbのゲート電極に印加される。
【0011】
従って、論理回路のトランジスタQaおよびQbのオン/オフは、キャパシタCaおよびCbの蓄積電極の電位によって制御される。トランジスタPa、Pbのゲート電極は、それぞれデータバスラインDB、/DBに接続されている。
【0012】
なお、図1(C)に示すように、トランジスタP(Pa、Pb)とトランジスタQ(Qa、Qb)は、その配置を交換してもよい。
【0013】
マッチラインMLをプリチャージし、データバスラインDB、/DBに入力信号およびその相補信号を印加すると、トランジスタPa、Pbの一方はオンとなり、他方はオフとなる。オンとなったトランジスタPaまたはPbに直列接続されたトランジスタQaまたはQbがオンであれば、プリチャージされたマッチラインMLの電位は接地線に放電され、マッチラインMLの電位は変化する。
【0014】
トランジスタPaまたはPbがオンになっても、直列接続されたトラジスタQaまたはQbがオフであれば、マッチラインMLは放電されず、マッチラインMLの電位はプリチャージされた状態に保たれる。従ってマッチラインMLの電位変化は、ハイ状態のメモリ(CaまたはCb)に接続された直列接続によって制御される。
【0015】
なお、メモリセルMCに接続されたビットラインBL、/BLはビットライン駆動回路BLDに接続され、ワードラインWLは、ワードライン駆動回路WLDに接続されている。また、データバスラインDB、/DBは、データバスライン駆動回路DBDに接続され、マッチラインMLは、マッチライン駆動回路MLDに接続されている。なお、データバスライン駆動回路DBDは、外部信号を入力する端子そのものであっても良いし、外部信号を一時的に記憶するバッファ回路等であっても良い。
【0016】
図1(B)は、図1(A)に示した単位CAMセルの論理機能を示す。DRAMの欄は、メモリセルMC、より具体的にはDRAMのキャパシタCaまたはCbの充電状態を示す。キャパシタCaが高電位に充電されている時がハイ(H)の状態であり、低電位に充電されている時がロー(L)の状態である。
【0017】
キャパシタCbは、キャパシタCaと相補的な信号を記憶する。DRAM、より具体的にはキャパシタCaがハイ(H)の状態である場合、トランジスタQaはオンであり、トラジスタQbはオフである。従って、オンにされたトランジスタQaに直列接続された他のトランジスタPaがオン(データベースラインDBがハイ)の場合のみ、マッチラインMLの電位は接地線に放電される。すなわち、データバスラインDBの電位がハイ(H)の場合にマッチラインMLはロー(L)となる。
【0018】
DRAMがローの場合、キャパシタCbがハイの高電位を記憶し、トランジスタQbはオンとなる。従って、トランジスタQbに直列接続されたトランジスタPbがオン(データベースライン/DBがハイ)の場合のみ、マッチラインMLの電位は放電され、ロー(L)の状態となる。上記の場合以外では、マッチラインMLの電位はハイ(H)に保たれる。また、2組のDRAMが、共にL状態の場合には、DBに関係なく、MLはHに保持される。これを、don't care という。本回路では、これも実現できる。図1(B)は、この論理演算をまとめて示す。
【0019】
なお、図1(A)において、繰り返しユニットUおよび/Uは対称的な構成で示されている。実際の半導体装置においても、繰り返し単位Uおよび/Uは同一または対称的な構成で作成することが好ましい。
【0020】
図2(A)、(B)は、図1(A)に示す繰り返し単位U内の構成要素の配置例を示す。図2(A)は、半導体基板表面に形成したアイソレーション絶縁領域によって画定した活性領域と、活性領域上を横断するゲート電極(信号線)の形状を示す。半導体基板表面上に、素子分離用のフィールド絶縁膜FOXが形成され、アイソレーション絶縁領域を構成する。フィールド絶縁膜FOXは、LOCOS(local oxidation of silicon)またはSTI(shallow trench isolation)によって形成したシリコン酸化膜などにより形成できる。
【0021】
フィールド絶縁膜FOXが形成されなかった領域が活性領域ARM、ARLとなる。活性領域ARMは、メモリ素子を形成するための活性領域であり、活性領域ARLは、論理素子を形成するための活性領域である。図中、活性領域ARMは横方向に延在し、活性領域ARLは、繰り返し単位を越えて縦方向に延在している。
【0022】
活性領域上にゲート絶縁膜(シリコン酸化膜等)を形成した後、多結晶シリコン層を堆積し、パターニングすることによってゲート電極G1、G2、ゲート電極を兼ねるワード線WL、データバスラインDBを形成する。論理素子領域のトランジスタに対してサリサイド工程を行ない、ゲート電極、ソース/ドレイン領域の上にシリサイド層を形成する。
【0023】
図中、ワード線WLが活性領域ARMを横切って縦方向に延在し、活性領域ARL上には、分離されたゲート電極G1と、縦方向に長いデータバスラインDBから分岐したゲート電極G2が横方向に形成されている。分離されたゲート電極G1は、メモリ素子用活性領域ARMと同一直線上に延在し、フィールド絶縁膜FOX上で拡大された幅を有するコンタクト部を形成している。
【0024】
図2(B)は、ゲート電極等を形成した後、その上を第1の絶縁膜で覆い、必要個所にはコンタクト孔を設け、第1の絶縁膜上に多結晶シリコン等の導電材料で信号線を形成した状態を示す。信号線は、下層の活性領域にXで示す個所で電気的コンタクトを形成している。接地線GND、マッチラインMLが横方向に延在し、論理素子用活性領域ARLの両端に接続されている。また、ビット線BLが接地線GNDおよびマッチラインMLの中間に形成され、メモリ素子用活性領域ARMの一方のソース/ドレイン領域に接続されている。
【0025】
なお、ビット線コンタクトより左側の領域は、左隣の繰り返し単位に属する。すなわち、横方向に隣接する2つの繰り返し単位は、左右対称に構成され、2つの繰り返し単位に共通の1つのビット線コンタクトが形成されている。
【0026】
信号線GND、BL、MLを第2の絶縁層で覆った後、メモリ素子用活性領域の他方のソース/ドレイン領域と分離されたゲート電極G1のコンタクト部とを露出するコンタクト孔を形成する。コンタクト孔を埋め込んで、第2の絶縁層上に破線で示すキャパシタの蓄積電極SNを形成する。蓄積電極SNは、メモリ素子用トランジスタの他方のソース/ドレイン領域および論理素子の分離されたゲート電極G1に接続され、両者を電気的に接続する。さらに、キャパシタ誘電体膜、対向電極を形成することにより図1(A)の繰り返し単位Uが形成される。
【0027】
図2(C)は、基板面内での繰り返し単位の配置例を示す。繰り返し単位U11とU12は、その境界線に関して左右対称な構成を有し、合わせて1つのCAMセルを構成する。繰り返し単位U13とU14も同様である。繰り返し単位U12とU13とは、左右対称でも同一でもよい。なお、繰り返し単位U11とU12とを同一の構成とすることもできる。
【0028】
繰り返し単位U11,U12,...と繰り返し単位U21,U22,...は、その境界線に関して上下対称である。繰り返し単位U31,U32,...は、繰り返し単位U21,U22,...に対して上下対称でも同一でもよい。なお、繰り返し単位U11,U12,...と繰り返し単位U21,U22,...とを同一の構成とすることもできる。
【0029】
図3は、図2(B)の1点鎖線III―IIIに沿う断面構造を示す。
【0030】
必要なウェルを形成したシリコン基板1の表面に、たとえば素子分離用の溝を形成し、シリコン酸化膜を堆積し、化学機械研磨(CMP)等により表面を平坦化することにより、STIによる素子分離用フィールド絶縁領域(FOX)2が形成される。フィールド絶縁領域2に画定された活性領域表面上にゲート酸化膜3を形成する。ゲート酸化膜3上に、多結晶シリコン層を堆積し、パターニングすることによりゲート電極(ワード線等の信号線を含む)5を形成する。
【0031】
ゲート電極5を形成した後、必要に応じてレジストパターンで不要部分を覆い、半導体基板1に対してn型不純物を注入し、論理素子用低濃度ソース/ドレイン領域7aおよびメモリ素子用ソース/ドレイン領域8を形成する。別々のイオン注入を行なえば、論理素子用及びメモリ素子用のトランジスタとして最適の不純物濃度を採用できる。
【0032】
ゲート電極5を覆って、シリコン基板1上に化学気相堆積(CVD)によるCVD酸化膜11を形成する。メモリ素子領域をレジストパターンで覆い、CVD酸化膜11の異方性エッチを行なう。平坦面上のCVD酸化膜を除去し、ゲート電極5側壁上にサイドスペーサ11aを残す。この状態で高濃度のイオン注入を行ない、論理素子用トランジスタの高濃度ソース/ドレイン領域7bを形成する。
【0033】
論理素子用高濃度ソース/ドレイン領域7bはメモリ素子用ソース/ドレイン領域8よりも高い不純物濃度を有する。
【0034】
レジストパターンを除去し、シリコン基板1の全面にCo等のシリサイド反応可能な金属層を堆積する。熱処理を行なうことにより、金属層と下地シリコンとのシリサイド反応を生じさせ、ゲート電極5上面、高濃度ソース/ドレイン領域7b表面にシリサイド層25、26を形成する。未反応金属層は除去する。論理素子用トランジスタは高濃度ソース/ドレイン領域、シリサイド層により抵抗が小さくなり、高速度動作が容易になる。メモリ素子用トランジスタにはこれらを作成しないことにより、高いリテンション特性を保つ。なお、メモリセル部もシリサイド化することにより、リテンションは悪化するが、工程数の少ない安価な製品を作ることも可能である。
【0035】
CVD酸化膜11を覆ってシリコン基板1上に平坦化機能のあるシリコン酸化膜12を形成する。リフロー、CMP等を用いることもできる。平坦化したシリコン酸化膜12を形成した後、レジストマスクを用いて酸化膜12、11を貫通するコンタクト孔13を形成する。コンタクト孔を埋めて、絶縁膜12上に多結晶シリコン等の導電層14を堆積し、パターニングすることにより接地線GND(図示せず)、ビット線BL、マッチラインMLを形成する。
【0036】
配線14を覆ってボロフォスフォシリケートガラス(BPSG)などの絶縁層15を堆積し、レジストマスクを用いてキャパシタの蓄積電極接続用のコンタクト孔16を絶縁層15、12、11を貫通して形成する。コンタクト孔16を形成した絶縁層15上に多結晶シリコン層などの導電層を堆積し、パターニングすることにより蓄積電極17が形成される。多結晶シリコンはコンタクト孔16内部も埋め戻す。
【0037】
蓄積電極17の下面には連続して接続部CTMおよびCTLが形成される。接続部CTMは、蓄積電極SNの下面とメモリ素子の一方のソース/ドレイン領域8を接続する。接続部CTLは、蓄積電極SNの下面と、論理素子用のゲート電極5(G1)を接続する。その後、全面にキャパシタ誘電体膜18を形成し、セルプレート(対向)電極19をその上に形成する。
【0038】
このようにして、繰り返し単位Uが形成される。なお同一または対称な構成で他の繰り返し単位も形成される。
【0039】
図4(A)〜(E)は、図3に示す半導体装置の製造プロセスを示す断面図である。
【0040】
図4(A)に示すように、シリコン基板1の表面に素子分離用フィールド絶縁膜(FOX)2を形成する。例えば、活性領域とすべき領域上にバッファ酸化膜を介して窒化シリコン膜のパターンを形成し、局所酸化(LOCOS)を行ない、フィールド酸化膜を形成する。又は、シリコン基板1上にレジストパターンを形成し、素子分離用の溝をエッチングで形成する。続いて、溝を埋めこむように酸化シリコン膜を堆積し、CMPなどにより表面を平坦化してシャロートレンチアイソレーション(STL)を形成する。
【0041】
フィールド絶縁膜2を形成した後、必要に応じてトランジスタの閾値調整用の不純物をイオン注入する。メモリ素子領域と論理素子領域をレジストパターンで分離し、別々のイオン注入を行なってもよい。この場合、メモリ素子はオフ特性を向上するように、論理素子は動作速度を速くするようにすることが望ましい。閾値調整用のイオン注入を行なった後、フィールド絶縁膜2によって画定され、シリコン表面が露出した活性領域上にゲート酸化膜3を熱酸化などにより形成する。
【0042】
図4(B)に示すように、半導体基板全面に多結晶シリコン層5を堆積する。CMOS構造を作成する場合は、nチャネルMOSトランジスタを形成する領域を開口するレジストマスクを形成し、n型不純物であるPイオンをイオン注入し、pチャネルMOSトランジスタを形成する領域を開口するレジストマスクを形成し、p型不純物であるBイオンを注入する。このイオン注入により、nチャネルMOSトランジスタのゲート電極はn型となり、表面チャネルMOSトランジスタが形成されることになる。
【0043】
その後、多結晶シリコン層5上にゲート電極のパターンを有するレジストマスクを形成し、ゲート電極(信号線を含む)5をパターニングする。
【0044】
次に、メモリ素子領域を覆うレジストマスク23を形成し、論理素子領域にn型不純物であるAsイオンを注入する。このイオン注入により、CAM領域の論理素子の低濃度ソース/ドレイン領域7aがイオン注入される。
【0045】
図4(C)に示すように、論理素子領域を覆うレジストマスク24を半導体基板表面上に形成する。このレジストマスク24をマスクとし、メモリ素子領域にn型不純物であるAsイオンを注入し、ゲート電極5両側にソース/ドレイン領域8を形成する。
【0046】
図4(D)に示すように、化学気相堆積(CVD)により、シリコン基板全面に、ゲート電極5を覆ってシリコン酸化膜11を堆積する。なお、酸化膜に変え、窒化膜や酸化膜/窒化膜の積層を形成してもよい。メモリ素子領域をレジストマスクで覆い、論理素子領域のシリコン酸化膜11を異方的にエッチする。平坦面上のシリコン酸化膜11を除去し、ゲート電極5側壁上にのみシリコン酸化膜11aを残す。このシリコン酸化膜11aがゲート電極5のサイドウォール酸化膜となる。
【0047】
図4(E)に示すように、高濃度のイオン注入を行ない、論理素子用トランジスタの高濃度ソース/ドレイン領域7bを形成する。なお、CMOS回路を含む場合は、論理回路のnチャネルトラジスタを開口するレジストマスクを形成してイオン注入を行なう。その後レジストマスクは除去する。
【0048】
ここで、メモリ領域のMOSトランジスタのソース/ドレイン領域8は、論理素子領域の高濃度ソース/ドレイン領域7bの不純物濃度よりも低い不純物濃度を有するようにイオン注入が制御される。このように不純物濃度を制御することにより、メモリ素子のリテンション特性を高め、論理素子の動作特性を速めることができる。なお、図4(B)、(C)のイオン注入を同一プロセスで行なっても良い。
【0049】
シリコン基板全面上にCo膜をスパッタリングで形成する。ラピッドサーマル(RTA)によりシリサイド反応を生じさせ、シリサイド層25、26を形成する。未反応Co膜を王水で除去する。
【0050】
図4(F)に示すように、シリコン基板1上に酸化膜11を覆って、平坦化機能を有するシリコン酸化膜12を堆積する。例えば、ボロホスホシリケートガラス(BPSG)膜や、テトラエトキシシラン(TEOS)を用いたシリコン酸化膜を堆積する。
【0051】
表面を平坦化させるために、リフローやCMPを行なってもよい。又、層間絶縁膜として2層構造に代え、3層構造を採用することもできる。この場合は、2層のシリコン酸化膜に代え、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層などを用いることができる。
【0052】
図4(F)に示すように、レジストマスクを用い、シリコン酸化膜12,11を貫通するコンタクト孔13を形成する。コンタクト孔を埋めこむように、Pをドープした多結晶シリコン層及びWSi膜等の導電層を成長し、配線層を形成する。その後、配線層上にレジストマスクを形成し、パターニングすることにより配線14を得る。図中左側の配線14はビット線BLを構成し、図中右側の配線14はマッチラインMLを構成する。
【0053】
なお、配線層として、多結晶シリコン層等の単層導電層を用いることや、Ti層、TiN層、W層などの3層又は3層以上の積層を用いることもできる。配線は、所望の導電性等を有するものであればよい。
【0054】
その後、配線14を覆って、絶縁層12上に絶縁層15(図3)を形成する。キャパシタコンタクト用コンタクト孔を形成した後、絶縁層15上に多結晶シリコン等の導電層を形成し、パターニングして蓄積電極と接続端子を形成する。さらに、キャパシタ誘電体膜、セルプレート電極を形成して、CAMセルを形成する。
【0055】
図2の構成においては、メモリ素子の一方のソース/ドレイン領域と論理素子の一方のゲート電極の上に別個のコンタクト孔を形成した。この構成に代え、単一のコンタクト孔を形成することもできる。
【0056】
図5は、単一のコンタクト孔を用いてメモリ素子の一方のソース/ドレイン領域と、論理素子の一方のゲート電極を接続する構成を示す。メモリ素子の活性領域ARMの端部と、論理素子のゲート電極G1のコンタクト部にまたがるように、その上の絶縁膜にコンタクト孔16が形成され、コンタク孔16を埋め込んで接続端子CTJが形成される。接続端子CTJは、メモリ素子の一方のソース/ドレイン領域、蓄積電極、論理素子の一方のゲートゲート電極G1を電気的に接続する。その他の点は、図2の構成と同様である。
【0057】
図6は、図5のVI-VI線に沿う断面構成を示す。コンタクト孔16は、図3に示す2つのコンタクト孔16を兼用したものであり、その断面積が広く形成されている。コンタクト孔16の底部には、メモリ素子の一方のソース/ドレイン領域8と論理素子のゲート電極G1が露出する。接続端子CTJは、コンタクト孔16を埋め込んで形成され、ソース/ドレイン領域8とゲート電極G1を電気的に接続する。その他の点は、図3の構成と同様である。
【0058】
図7は、接続端子の一部にプラグを用いた構成を示す。又、シリサイド層を論理素子用MOSトランジスタのソース/ドレイン領域上には形成するが、ゲート電極上には形成しない構造としている。
【0059】
図に示すように、前述の実施例同様、半導体基板1上にフィールド絶縁膜2、ゲート絶縁膜3が形成されている。ゲート絶縁膜3上に、ゲート電極5が形成される。ゲート電極5の上面および側面は窒化シリコン膜11aで覆われる。基板1上に、窒化シリコン膜を覆うように酸化シリコン膜11bが形成されている。窒化シリコン膜11a、酸化シリコン膜11bを合わせて、第1の絶縁膜11と呼ぶ。
【0060】
論理素子領域において、論理素子用トランジスタのソース/ドレイン領域7は、低不純物濃度領域7aと高不純物濃度領域7bを備えたLDD構造とその上に形成されたシリサイド層26とを有する。なお、LDD構造を作成するため、窒化シリコン膜11aは、ゲート電極5の側壁上にサイドスペーサを形成し、ソース/ドレイン領域上からは除去されている。
【0061】
ゲート電極上面には、予めゲート電極と同一形状の窒化シリコン膜を形成しておく。サイドスペーサを形成するための異方性エッチングで平坦面上の窒化シリコン膜がエッチされ、ソース/ドレイン領域が露出されても、ゲート電極上面には窒化シリコン膜が残る。すなわち、ゲート電極の上面と側面とが窒化シリコン膜で覆われた状態を保つ。この異方性エッチングにおいて、論理素子領域の絶縁膜11aはエッチングされ、メモリ素子領域の絶縁膜11aよりもその厚さが減少している。
【0062】
この状態でサリサイド工程を行なうことにより、論理素子用トランジスタの高濃度ソース/ドレイン領域上にはシリサイド層が形成される。ゲート電極5は、窒化シリコン膜12aで覆われているため、シリサイド層は形成されない。サリサイド工程の後窒化シリコン膜11aを覆って、酸化シリコン膜11bがシリコン基板1上に形成される。
【0063】
メモリ素子のソース/ドレイン領域8上には、第1の絶縁膜11を貫通し、ゲート電極側面の窒化シリコン膜を露出するようなコンタクト孔が形成され、このコンタクト孔を埋め込むように、例えば多結晶シリコンで形成された導電性プラグ31、32が形成される。
【0064】
第1の絶縁膜11の上に、第2の絶縁膜12が堆積され、メモリ素子の一方のソース/ドレイン領域8上のプラグ31と論理素子の一つのソース/ドレイン領域7とに達するコンタクト孔13が形成される。第2の絶縁層12表面からコンタクト孔を埋める導電層14が形成され、ビット線BL、マッチラインMLが形成される。
【0065】
この配線14を覆って、基板上に第3の絶縁層15が形成されている。第3の絶縁層15表面からメモリ素子の1つのソース/ドレイン領域8上のプラグ32、論理素子の分離されたゲート電極G1に達するコンタクト孔16が形成され、このコンタクト孔16を埋めこんで導電領域17が形成され、蓄積電極SN、接続端子CTM,CTLが形成されている。蓄積電極を覆って、キャパシタ誘電体膜18、セルプレート電極19が形成され、CAMセルを形成する。
【0066】
この際、キャパシタの蓄積ノードSNを形成する導電層17は、メモリ素子領域においてはプラグ32の上面に達すれば良く、接続端子をより安定に形成することができる。なお、コンタクト孔形成のエッチングにおいてプラグ32の上面を破線で示すように掘り込んでもよい。
【0067】
プラグを用いる場合にも、図5の構成同様、1つの接続端子でメモリ素子のソース/ドレイン領域8と論理素子のゲート電極G1を接続することができる。
【0068】
図8は、この場合の構成例を示す。プラグ31、32は、図7の実施例と同様の構成である。プラグ32の上面は、エッチング工程で形成された段差を有する。プラグ32とゲート電極G1とに跨るコンタクト孔が形成され、このコンタクト孔を埋めこんで接続端子CTJが形成されている。共通の接続端子CTJは、蓄積電極17、プラグ32、ゲート電極Gを電気的に接続する。その他の点は図7同様である。
【0069】
図9(A)〜(E)は、図7、図8に示すCAM構造を製造するための製造工程を、図8の場合を例にとって、示す。
【0070】
図9(A)に示すように、前述の実施例同様シリコン基板1の表面にフィールド絶縁膜2、ゲート酸化膜3を形成する。ゲート酸化膜3を形成した後、シリコン基板表面上に多結晶シリコン層5、窒化シリコン層6の積層を堆積する。窒化シリコン層6の表面上にレジストマスクを形成し、多結晶シリコン層5、窒化シリコン層6を同一パターンにパターニングする。その後レジストマスクは除去する。
【0071】
図9(B)に示すように、メモリ素子領域及び論理素子領域に対し、レジストマスクを用いて別個のイオン注入を行なう。論理素子領域に低濃度ソース/ドレイン領域7a、メモリ素子領域にソース/ドレイン領域8が形成される。その後、シリコン基板表面上に窒化シリコン膜11aを堆積し、メモリ素子領域をレジストマスクで覆い、異方性エッチングを行なう。
【0072】
論理素子領域において、ソース/ドレイン領域7上の窒化シリコン膜11aを除去し、ゲート電極5の側壁上にはサイドスペーサを残す。なお、窒化シリコン膜11aは、その下の窒化シリコン膜6と一体となり、ゲート電極の上面及び側面は窒化シリコン膜で覆われた状態となる。図示の便宜上、これらの窒化シリコン膜6、11aをまとめて11aで示す。論理素子領域とメモリ素子領域の境界には、異方性エッチングでエッチされた分、窒化シリコン膜11aに段差が形成されている。
【0073】
図9(C)に示すように、サイドスペーサが形成された論理素子領域にさらにAs等のn型不純物を高濃度にイオン注入する。CMOS構造を製作する場合には、レジストマスクを用い、nチャネルMOS領域、pチャネルMOS領域に対して別個のイオン注入を行なう。その後レジストマスクは除去する。このようにして、論理素子領域にメモリ素子領域のソース/ドレイン領域より高い不純物濃度を有するLDD構造のソース/ドレイン領域が形成される。メモリ素子領域のソース/ドレイン領域8は、低不純物濃度のまま保ち、メモリのリテンション特性を高く保つ。
【0074】
高濃度ソース/ドレイン領域を形成した後、シリコン基板1上にCo膜をスパッタリングで形成する。RTAによる熱処理を行ない、Co膜と露出しているSi表面との間でサリサイド反応を生じさせ、シリサイド層26を生じさせる。未反応のCo膜は王水で除去する。
【0075】
図9(D)に示すように、シリコン基板表面上に他の絶縁膜11bを形成する。例えば、シリコン窒化膜とBPSG膜の積層を形成し、リフローを行なって平坦な表面を形成する。シリコン窒化膜の代わりにCVDシリコン酸化膜、シリコン酸化膜とシリコン窒化膜の積層などの積層を用いてもよい。又、リフローの代わりに、又はリフローに続いてCMPを行ない、さらに平坦化を行なってもよい。
【0076】
絶縁層11b 上にレジストマスクを形成し、メモリ素子領域のソース/ドレイン領域8を露出するコンタクト孔を形成する。このコンタクト孔形成工程において、ゲート電極を覆う窒化シリコン膜がセルフアラインコンタクト工程を実現する。その後レジストマスクを除去し、P等のn型不純物をドープした多結晶シリコン層を堆積し、CMPなどで絶縁膜11b上の導電層を除去することにより、プラグ31、32を形成する。
【0077】
図9(E)に示すように、絶縁膜11b上にさらにシリコン酸化膜等の絶縁膜12を形成し、レジストマスクを用いてコンタクト孔13を形成する。コンタクト孔13を形成した絶縁膜12上に多結晶シリコン層又は多結晶シリコン層とWSi層の積層等を形成し、レジストマスクを用いてパターニングする。このようにして、配線14が形成される。
【0078】
さらに、シリコン酸化膜やBPSG層等の層間絶縁膜15(図7、8)を堆積し、リフローを行なうことにより表面を平坦化する。さらに、CMPを行なってもよい。レジストマスクを用いてコンタクトホールを形成する。レジストマスクの形状により、図7、図8の構造を選択的に作成することができる。
【0079】
コンタクトホールを埋め込むように多結晶シリコン層を堆積する。多結晶シリコン層をパターニングし、蓄積電極SN、接続端子CT(CTM,CTL,CTJ)を作成する。引き続き、キャパシタ絶縁膜18の堆積、ポリシリコン層19の堆積、パターニングにより、蓄積キャパシタ構造が作成される。必要に応じ、さらにBPSGなどの絶縁層形成、リフロー、CMP、コンタクト孔形成、配線層形成により、CAM装置を完成する。
【0080】
なお、CAMの繰り返し単位内の構成は図2(B)、図5に示したものに限らない。
【0081】
図10は、平面配置の変形例を示す。図2(B)の構成と比べ、論理素子の分離されたゲート電極G1とデータバス線DBに接続したゲート電極G2の位置が交換されている。等価回路は、図1(C)に示すものとなる。ワードラインWLがビットラインコンタクトを囲むように湾曲されている。又、メモリ素子の活性領域ARMが、信号線GND、BL、MLに平行な両端領域と、その間の斜めに延在する領域とを含む。ワードラインWLと、活性領域ARMとは、ほぼ直交する事が望ましい。
【0082】
さらに、図5の実施例同様、活性領域ARMの一方のソース/ドレイン領域と、論理素子の分離したゲート電極G1とが単一のコンタクト孔内に形成された接続端子CTJにより接続されている。その他の点は図2の実施例と同様である。
【0083】
図11(A),(B)は、他の変形例を示す。図11(A)が平面配置を示し、図11(B)が断面構成を示す。図10の構成例同様、メモリ素子用の活性領域ARMは屈曲した形状を有し、ワードラインWLはビット線コンタクト領域を囲む領域で湾曲した形状を有する。論理素子領域の分離したゲート電極G1は、接地線GNDとビット線BLとの間の領域に配置されている。データバス線DBに接続されたゲート電極G2は、ビット線BLとマッチラインMLとの間の領域に配置されている。
【0084】
ゲート電極G1のコンタクト領域は、メモリ素子用活性領域ARMの右端から図11(A)中上方に離れ、ビット線BLを越えて、ビット線BLと接地線GNDとの間の領域に配置されている。メモリ素子用活性領域ARMの右端と分離したゲート電極G1とを異なる領域に配置することにより、図中横方向の寸法を有効に利用することが可能となる。分離したゲート電極G1と、データバス線DBに接続したゲート電極G2の配置は、図2の場合と同様である。等価回路は図1(A)に示すものとなる。
【0085】
メモリ素子用の接続端子CTMと、論理素子用の接続端子CTLとは、図11(A),(B)に示すように、ビット線BLを挟んで配置され、図11(A)中縦方向に配列されている。その他の点は、図2、図10の構成と同様である。
【0086】
図12は、さらに他の構成例を示す。本構成例においては、メモリ素子用の活性領域ARM及び論理素子用の活性領域ARLが共に横方向に延在した形状を有し、さらにコンタクト用に上方に突出した部分を有する。
【0087】
メモリ素子のゲート電極を兼ねるワード線WL、論理素子用の分離したゲート電極G1、ゲート電極G2を兼ねるデータバス線DBは、共に縦方向に延在した形状を有する。ワード線WLは、ビット線コンタクト領域を囲む領域で湾曲した形状を有する。
【0088】
さらに、ビット線BLとマッチラインMLは、ゲート電極上方の同一配線層で横方向に延在して形成され、さらに上方の導電層により蓄積電極SNと接地線GNDが形成されている。メモリ素子の一方のソース/ドレイン領域と論理素子の分離したゲート電極G1とは、単一の接続端子CTJにより接続されている。なお、接地線GNDを横方向に延在させる場合を示したが、縦方向に延在させてもよい。等価回路は、図1(A)に示すものとなる。
【0089】
図13は、さらに他の構成を示す。本構成においては、メモリ素子領域の活性領域ARMは横方向に延在し、コンタクト部分が上方に突出した形状を有する。論理素子領域の活性領域ARLは、縦方向に延在した形状を有する。メモリ素子領域のワード線WLは、ビット線コンタクト領域でビット線コンタクトを囲むように湾曲した形状を有する。
【0090】
論理素子領域のゲート電極は横方向に延在する。データバス線DBは、ゲート電極上方の金属配線層で形成されている。メモリ素子領域の一方のソース/ドレイン領域と論理素子領域の分離したゲート電極G1のコンタクト領域とは、ビット線を挟んで、縦方向に離れて配列されている。等価回路は図1(C)に示すものとなる。マッチラインMLと、接地線GNDは、ビット線BLと異なる金属配線層で形成している。この場合、コンタクト領域にデータバス線DBと同一配線層でプラグPM,PGを形成すればよい。この構成により、論理回路の配線が低抵抗となり、高速動作が促進される。
【0091】
図14はさらに他の構成例を示す。本構成においては、メモリ素子の活性領域ARMと論理素子の活性領域ARLは、各々は図13の構成と同様な平面形状を有するが、その相対的関係が変化している。図中上方にメモリ素子用活性領域ARMが横方向に延在し、下方に突出したコンタクト領域を有する。ワード線WLは、縦方向に直線的に延在している。
【0092】
縦方向に延在する論理素子用活性領域ARLを横切るように、分離したゲート電極G1と上層のデータベース線DBにコンタクト孔を介して接続されたゲート電極G2が横方向に延在して形成されている。
【0093】
データバス線DBは、接地線GND、ビット線BLと同一の上層導電層で形成されている。これらの信号線GND、BL、DBは横方向に延在して配置されている。マッチラインMLはゲート電極と同一導電層で形成され、ワード線WLと平行に縦方向に延在して配置されている。マッチラインMLは信号線GND、BL、DBと同一の導電層により形成された接続端子CMにより論理素子領域の一方のソース/ドレイン領域に接続されている。
【0094】
図13と比較すると、データバス線DBとマッチラインMLの配置が交換されている。蓄積電極を介した接続端子CTMとCTLの構成は図2(B)と同様である。
【0095】
図15は、さらに他の構成を示す。メモリ素子用活性領域ARMのビット線コンタクト領域が上方に突出して形成され、接地線GNDのすぐ下方にビット線BLが配置されている。図14の構成と比較すると、ビット線BLがメモリ素子用活性領域ARMの上方に移動された形態である。これに伴い、メモリ素子用活性領域ARMのコンタクト孔も上方に移動している。
【0096】
図16〜24は、本発明の他の実施例によるCAM半導体装置の製造工程を示す。
【0097】
図16(A)、(B)は、半導体基板の上に活性領域を画定し、活性領域上にゲート酸化膜を介してゲート電極を製造した状態を示す。図16(A)が平面図を示し、図16(B)が断面図を示す。
【0098】
図16(B)に示すように、半導体基板1表面上に、LOCOS又はSTIにより酸化シリコン等のアイソレーション絶縁領域2を形成する。アイソレーション絶縁領域2が形成されず、半導体基板1の表面が露出している領域が活性領域となる。
【0099】
なお、必要に応じ、シリコン基板1にはn型ウェル1n、p型ウェル1pなどのウェル構造が形成されている。左右のp型ウェル1pが分離されているため、論理トランジスタの動作時に発生するホットエレクトロンがDRAMセルにまで到達することはなく、リテンション特性に優れる。ただし、両p型ウェルを同一ウェルとすることにより、リテンション特性は悪化するが、寸法を縮小して全体としてセル面積を縮小することもできる。
【0100】
なお、以下の図面においては簡略化のためウェル構造を省略して示す。シリコン基板1の活性領域表面にシリコン酸化膜等のゲート絶縁膜を形成した後、多結晶シリコン層を堆積し、パターニングすることによりゲート電極5(信号線を含む)を形成する。
【0101】
ゲート電極作成後、必要に応じてレジストマスクを用い、活性領域に不純物をイオン注入する。メモリ素子用のトランジスタのソース/ドレイン領域と論理素子用トランジスタの低濃度ソース/ドレイン領域が形成される。
【0102】
図16(A)の平面図において、中央部分に縦方向に延在する論理素子用活性領域ARLが形成され、その両側に横方向に長いメモリ素子用活性領域ARMが形成されている。論理素子用活性領域ARLの上には、横方向に活性領域を横断するゲート電極5が形成されており、メモリ素子用活性領域ARMの上には、縦方向に活性領域を横断し、さらにアイソレーション絶縁領域上を配線層として延在するゲート電極が形成されている。なお、図においては4つの繰り返し単位U11、U12、U21、U22が示されている。繰り返し単位U11、U21と繰り返し単位U12,U22は左右対称な構成であり、繰り返し単位U11、U12と繰り返し単位U21、U22とは上下対称な構成である。
【0103】
図17(A)、(B)、(C)は、ゲート電極を覆ってシリコン基板1上に酸化シリコン等の絶縁膜を形成し、その一部を除去した後サリサイド反応を行なう工程を示す。
【0104】
図17(A)に示すように、ゲート電極を覆ってシリコン基板全面上に酸化シリコン膜11を堆積する。このシリコン酸化膜11の上に、ホトレジストなどのマスクM1を作成する。マスクM1は、メモリ素子領域を覆い、論理素子領域を露出する。この状態で、シリコン酸化膜11の異方性エッチングを行なう。マスクM1に覆われた領域ではシリコン酸化膜11がそのまま残る。マスクM1の開口から露出している論理素子領域においては、平坦面上のシリコン酸化膜11が除去され、ゲート電極の側壁上にのみサイドウォールスペーサ11aが残る。
【0105】
図17(C)は、ゲート電極5側壁上に形成されたサイドウォールスペーサ11aを示している。
【0106】
サイドウォールスペーサ11Aを作成した後、論理素子領域のトランジスタに対し、高濃度のソース/ドレイン領域を作成するためのイオン注入を行なう。論理素子領域のトランジスタはLDD構造のトランジスタとなる。その後マスクM1は除去する。
【0107】
CMOS半導体装置を形成する場合は、サイドスペーサを形成した後、マスクM1は除去する。次に、フォトレジストを塗布し、論理素子領域のNMOS部を開口するフォトレジストパターンを形成する。n型不純物を高濃度にイオン注入し、n+型ソース/ドレイン領域を形成する。次に、このフォトレジストパターンを除去し、新たにフォトレジストを塗布し、PMOS部を開口するフォトレジストパターンを形成する。BF2イオンを高濃度にイオン注入することにより、p+型ソース/ドレイン領域を形成する。その後、フォトレジストパターンは除去する。
【0108】
その後、シリコン基板全面上にCo膜をスパッタリングで形成する。Co膜を形成した後、RTA等により熱処理を行ない、Co膜と下地シリコン表面とのシリサイド反応を生じさせる。このようにして、ゲート電極5表面にシリサイド膜25が形成される。なお、図17(A)に示す論理素子用活性領域ARLの表面にもシリサイド膜が形成される。
【0109】
なお、サイドウォールスペーサを作成するための膜として、酸化膜の代わりに窒化膜を用いることもできる。
【0110】
図18(B)に示すように、シリコン酸化膜11、シリサイド層25を覆うように基板1全面上にBPSG等の絶縁膜12を層間絶縁膜として形成する。この絶縁膜12表面上にレジスト層を塗布し、コンタクト孔を形成するための開口を有するマスクM2を作成する。
【0111】
図18(A)は、マスクMの開口部分を示す平面図である。マスクM2は、メモリ素子領域のビット線コンタクト部に開口13aを有する。
【0112】
図18(C)は、マスクM2を用い、絶縁膜12に開口13を形成した状態を示す。
【0113】
なお、絶縁膜12を成膜した後、リフロー、CMPなどにより表面を平坦化することが望ましい。
【0114】
図19(B)に示すように、開口13を埋め込むように絶縁膜12上に多結晶シリコン層とWSi層との積層などによる導電層を形成し、パターニングを行なってビット線BLなどを構成する配線層14を形成する。ビット線は直列接続された論理トランジスタの接続ノード上に延在する。従って、後に形成される論理素子のソース/ドレインコンタクトホールとの距離を十分広く確保することができる。この点は、ML,DBなどの配線をAl等の低抵抗金属配線で形成し、高速動作を実現するための鍵となる点である。
【0115】
図19(A)は、形成されたビット線14a、14bの平面パターンを示す。図19(B)、(C)に示すように、ビット線14を作成した後、ビット線14を覆って絶縁膜12上に他の層間絶縁膜となる絶縁膜15を堆積する。絶縁膜15上にホトレジスト等のマスクを形成し、キャパシタのコンタクト孔16をエッチングする。
【0116】
図19(C)に示すように、メモリセルトランジスタのソース/ドレインに達するコンタクト孔16aと、論理素子のゲート電極に達するコンタクト孔16bとが、ビット線14を挟んで対向する位置に形成されている。このビット線を挟んでコンタクトホールが形成される構成により、横方向のセルサイズが縮小される。なお、絶縁層15成膜後にも、リフロー、CMPなどにより平坦化を行なうことが望ましい。
【0117】
図20(B)に示すように、コンタクト孔16a、16bを埋め込むように多結晶シリコン等の導電膜を堆積し、パターニングして蓄積容量電極17を作成する。
【0118】
図20(A)に示すように、蓄積容量電極17はメモリセルトランジスタの主要部を覆い、矩形の形状を有する。なお、ピラー型の蓄積容量電極を示したが、シリンダ型等他の形状を取ることもできる。又、表面に半球状の突起を多数形成し、表面積を増大しても良い。
【0119】
図21(B)に示すように、蓄積容量電極17を覆ってキャパシタ誘電体膜を形成した後、セルプレート電極となる導電層を形成し、パターニングしてセルプレート電極19を作成する。
【0120】
図21(A)に示すように、セルプレート電極19は、ほぼメモリ素子領域の全面を覆う。なお、セルプレート電極19は、図示の領域外にも延在し、同一電位(例えばVcc/2電位)に維持される。
【0121】
図22に示すように、セルプレート電極19を覆ってシリコン基板全面上に層間絶縁膜となる絶縁膜40を形成し、レジストマスクなどを用いてコンタクト孔41、42を開口する。
【0122】
図23に示すように、コンタクト孔を埋め込むように金属配線層をシリコン基板上に形成し、パターニングを行なってデータベース線44a、44b及び論理素子トランジスタのソース/ドレイン領域の引き出し電極45、46、47を作成する。ここで、電極45と47は、左右に隣接する電極が近づく方向に、電極46は左右に隣接する電極が遠ざかる方向に延在するように配置されている。
【0123】
この配置により、マッチラインMLと接地配線GNDとを同一配線層で同一方向に配線することができる。また、データベース線DBを一層目(下層)配線で形成し、マッチラインMLと接地配線GNDとを2層目(上層)配線で形成することにより、コンタクト孔41,42の配置を単純化でき、論理回路部の面積縮小を実現している。
【0124】
図22のコンタクト孔配置を見ると分かるように、コンタクト孔41の両側にコンタクト孔42が配置され、これらの配線をどのように形成するかが、セルの面積を決定する。上記構成は、これらの観点から最適のものである。
【0125】
なお、さらにセルプレート用コンタクト孔およびワード線引き出し用コンタクト孔も形成しておき、セルプレート電極コンタクト用電源配線44cとワード線WL引き出し用のスタック電極44dを同時に形成することが好ましい。たとえば、図に示すようにセルブロックの上下端部において、セルプレートにコンタクトする電源配線44cを設ける。また、セルブロック間において、ワードラインにコンタクトするスタック電極44dを設ける。また、セルプレートにコンタクトする電源配線は、ビット線と同一配線層で形成することもできる。
【0126】
その後、全面上に層間絶縁膜となる絶縁膜48を成膜する。絶縁膜48は、リフロー、CMPなどにより表面を平坦化することが望ましい。絶縁膜48上にフォトレジストパターンを形成し、コンタクト孔49を形成する。
【0127】
図24(A)に示すように、コンタクト孔を埋め込むように上層金属配線層を形成し、パターニングすることにより縦方向に延在する配線51a,51b(まとめて51と呼ぶ)、52a、52b(まとめて52と呼ぶ)を形成する。配線51a、51bは例えば接地配線であり、52a、52bは例えばマッチラインである。同時にワード線を下層スタック電極44dを介して裏打ちするワード線裏打ち配線53a、53bを形成する。ワード線は、図中縦方向に延在する多結晶シリコンやポリサイドの配線であり、比較的抵抗が高い。たとえば各セルブロック間で裏打ち金属配線に接続することで、抵抗値を大幅に引き下げることができる。
【0128】
図24(B)は、ゲート電極(ワード線)よりも上のレベルに形成される配線の平面レイアウトを示す。先ずビット線BL(14a、14B)が図中水平方向に形成され、その上にビット線BLと重なるように金属配線層で形成されたデータベース線44a、44b(およびセルプレート用電源配線44c)が水平方向に延在して形成されている。最上層には、ビット線BL、データバス線DBとほぼ直交する方向にマッチラインML、接地線GND(およびワード線裏打ち配線)が形成されている。
【0129】
論理素子領域は、金属配線層で形成されたマッチラインML、データバス線DB、接地線GNDに接続されるため、高速動作が容易である。
【0130】
以上、DRAM2個、nチャネルトランジスタ4個で1つのCAMセルを形成する実施例を説明したが、DRAMセルの数を減らすこともできる。
【0131】
図25(A)は、本発明の別の実施例によりCAMセルの等価回路図である。
【0132】
メモリセル用トランジスタMMと、キャパシタCによりメモリセルMCが構成される。マッチラインMLと接地線GNDの間には2組の直列接続トランジスタが接続されている。各直列接続トランジスタは、pチャネルトランジスタMP1、MP2とnチャネルトランジスタMN1、MN2との直列接続で構成されている。データベース線DBは、pチャネルトランジスタMP1とnチャネルトランジスタMN2とのゲート電極に接続される。
【0133】
メモリセルの蓄積電極は、pチャネルトランジスタMP2とnチャネルトランジスタMN1とのゲート電極に接続されている。すなわち、各直列接続トランジスタは、CMOSトランジスタで構成され、その一方がデータバス線DBの電位で制御され、他方がキャパシタCの蓄積電位により制御される。ビット線BLは、メモリセルのトランジスタMMの他方のソース/ドレイン領域に接続される。
【0134】
図1(A)のCAMセルではメモリセルMCが2個のDRAMセルで構成されるのに対し、図25(A)では一個のDRAMセルで構成されている。また、図1(A)ではそれぞれ2本のデータバス線とビット線を用いているが、図25(A)ではそれぞれ1本のデータバス線DBとビット線BLを用いている。
【0135】
図25(B)は、図25(A)のCAMセルの論理動作を示す表である。DRAMの欄は、キャパシタCの蓄積電極の電位を示し、Hが高電位、Lが低電位である。DBの欄は、データバス線DBの電位を示し、Hが高電位、Lが低電位を示す。PMOSの欄は、pチャネルトランジスタMP1/MP2のオン/オフ状態を示す。NMOSの欄は、nチャネルトランジスタMN1/MN2のオン/オフ状態を示す。MLの欄は、高電位にプリチャージされたマッチラインMLが、論理動作の後高電位を維持しているか、低電位に放電しているかを示す。
【0136】
例えば、DRAMが高電位(H)の時、nチャネルトランジスタMN1はオンであり、pチャネルトランジスタMP2はオフである。データバス線DBが高電位(H)の時、pチャネルトランジスタMP1はオフであり、nチャネルトランジスタMN2はオンとなる。従って、DRAM及びDBが共にHの時、各直列接続トランジスタはいずれか一方のトランジスタがオフとなり、マッチラインMLはHに維持される。
【0137】
DRAMがLの場合、nチャネルMN1がオフとなり、pチャネルトランジスタMP2がオンとなる。従って、pチャネルトランジスタMP2とnチャネルトランジスタMN2の直列接続がオンとなり、マッチラインMLは放電してLとなる。
【0138】
DRAMはHに保ち、DBをLとした場合は、pチャネルトランジスタMP1がオンとなり、nチャネルトランジスタMN2がオフとなる。従って、他方の直列トランジスタMP1、MN1が共にオンとなり、マッチラインMLは放電してLとなる。
【0139】
DRAMがL、DBもLの場合は、DRAMがH、DBがHの場合の逆の状態となり、nチャネルトランジスタMN1、MN2が共にオフとなるため、マッチラインMLは放電せずHに保たれる。
【0140】
このように、図25(A)のCAMセルも図1(A)に示すCAMセルと同じ論理動作を行なう。以下、図25(A)に示すCAMセルを作成するための製造工程を図26〜図29を参照して説明する。
【0141】
図26(A)に示すように、シリコン基板1表面上に活性領域ARL1、ARL2、ARMを画定するアイソレーション絶縁膜2をLOCOS又はSTIにより作成する。活性領域ARL1は論理素子用のn型ウェルであり、pチャネルトランジスタを作成する領域である。活性領域ARL2は、論理素子用のp型ウェルであり、nチャネルトランジスタを作成するための領域である。活性領域ARMは、メモリ素子用トランジスシタを作成するためのp型ウェルである。活性領域表面上にゲート酸化膜を作成した後、ポリシリコン層を堆積し、パターニングすることにより各トランジスタのゲート電極を作成する。論理素子用領域においては、ゲート電極G1、G2が形成される。各ゲート電極G1、G2は、それぞれn型活性領域ARL1を横切る部分とp型活性領域ARL2を横切る部分を有する。メモリ素子用領域においては、ゲート電極を兼ねるワード線WLが横方向にp型活性領域ARMを横断している。
【0142】
ゲート電極を覆う層間絶縁膜を形成した後、第2層の多結晶シリコン層によりビット線BL及び論理素子のゲート電極G1とメモリ用トランジスタの一方のソース/ドレイン領域とを接続する接続端子CT1が形成される。第2層多結晶シリコン層を覆って第2の層間絶縁膜が形成され、さらに第3層の多結晶シリコン層によりメモリ素子の蓄積電極SNが形成される。これら3層の多結晶シリコン層により、下層配線層が形成される。
【0143】
図26(B)は、図26(A)における一点鎖線U−Uに沿う断面構成を示す。シリコン基板1の表面部分には、深いn+型埋め込み層W1が形成され、その上にn型ウェルW2が形成されている。n型ウェルW2の一部領域にp型ウェルW3が形成されている。なお、pチャネルトランジスタを形成すべき領域には、p型ウェルW3に代えn型ウェルが形成される。シリコン基板1表面部分には、STIにより形成されたアイソレーション絶縁膜2が配置され、アイソレーション絶縁膜2で画定された活性領域表面にはゲート酸化膜3が形成されている。
【0144】
ゲート酸化膜3上にゲート電極となる多結晶シリコン層5が形成され、この多結晶シリコン層5の両側にはn型不純物のイオン注入により形成されたソース/ドレイン領域8が形成されている。なお、論理素子用領域においては、各ゲート電極の両側にそれぞれの導電型に合わせたソース/ドレイン領域が形成される。ゲート電極を覆って第1の層間絶縁膜11が形成されている。なお、層間絶縁膜11は、2層の絶縁層で形成される。論理素子用領域においては、下層絶縁層が異方性エッチングを受け、ゲート電極両側にサイドウォールスペーサを形成する。サイドウォールスペーサ形成後、さらにイオン注入を行ない、高濃度ソース/ドレイン領域が形成される。
【0145】
第1の層間絶縁膜11に、コンタクトホール13が形成され、コンタクトホール13を埋め込むように多結晶シリコン層が堆積される。この多結晶シリコン層をパターニングして、接続端子CT1、ビット線BLを構成する多結晶シリコン配線14が形成される。
【0146】
多結晶シリコン配線14を覆って第2の層間絶縁膜15が形成される。第2の層間絶縁膜表面から、メモリ素子用トランジスタの一方のソース/ドレイン領域に達するコンタクトホール16が形成され、このコンタクトホール16を埋め込むように多結晶シリコン層が堆積される。この多結晶シリコン層をパターニングし、メモリ素子用蓄積電極17が形成されている。
【0147】
なお、接続端子CT1がゲート電極5(G1)とソース/ドレイン領域8を接続し、キャパシタの蓄積電極17が下方に延長してソース/ドレイン領域8と接する場合を説明したが、前述の実施例同様、1つあるいは2つの接続端子で、蓄積電極とゲート電極5(G)、ソース/ドレイン領域8とを接続してもよい。
【0148】
図27に示すように、蓄積電極を覆って第2の層間絶縁膜15の上に第3の層間絶縁膜が形成され、その上に第1金属配線が形成される。第1金属配線は、データベースラインDB、pチャネルトラジスタとnチャネルトランジスタを接続する相互接続配線CT2、CT3、上層配線層に接続するためのプラグPG1、PG2、及びメモリ素子領域における裏打ちワード線WLBを含む。第1金属配線を形成した後、さらに第4層間絶縁膜が形成され、その上に第2金属配線が形成される。第2金属配線は、図中縦方向に延在する接地線GND及びマッチラインMLを含む。
【0149】
図28は、図27のX−X線に沿う断面構造を示す。論理素子用活性領域ARL2は、pウェルW4で形成されている。多結晶シリコンのゲート電極5の上面には、シリサイド層25が形成されている。ゲート電極5の両側には、低濃度ソース/ドレイン領域7aと高濃度ソース/ドレイン領域7bを有するLDD構造が形成され、その表面にはさらにシリサイド層26が形成されている。第1の層間絶縁膜11は、ゲート電極側壁上のサイドウォールスペーサ11aとその上の絶縁層11bを含む。
【0150】
第1の層間絶縁膜11の上に第2の層間絶縁膜15が形成され、メモリ素子用キャパシタが形成された後第3の層間絶縁膜21が形成されている。第3の層間絶縁膜21にコンタクト孔が形成された後、第1金属配線22が形成される。図の構成において第1金属配線22は、相互接続配線CT1、CT2及びプラグPG2を含む。
【0151】
第1金属配線22の上に第4層間絶縁膜23が形成され、コンタクト孔を形成した後第2金属配線24が形成されている。接地用金属配線24は、プラグPG2に接続されている。なお、図示の場所以外でマッチラインMLもプラグPG1に接続されている。
【0152】
図29は、図27におけるY−Y線に沿う断面構造を示す。論理素子用活性領域ARL1はn型ウェルW2で形成され、論理素子用活性領域ARL2は、n型ウェルW2中に形成されたp型ウェルW3で形成されている。n型ウェルW2上に形成されるゲート電極は、p型不純物を多量にドープされたp型多結晶シリコンで形成され、p型ウェルW3上に形成された論理素子用ゲート電極5はn型不純物を多量にドープされたn型多結晶シリコンで形成される。これらのシリコン層5の表面には、シリサイド層25が形成されている。
【0153】
メモリ素子領域においては、図26(B)の構成の上に、キャパシタ誘電体膜18、セルプレート電極19が形成され、蓄積電極17と共にメモリ素子用キャパシタを形成している。キャパシタを覆うように第3の層間絶縁膜21が形成され、ゲート電極G2に達するコンタクト孔が形成されている。第3の層間絶縁膜21の上に第1金属配線22が形成されている。
【0154】
第1金属配線22は、ゲート電極G2に達するデータバス線DB、裏打ちワード線WLBを含む。第1金属配線22を覆うように第4層間絶縁膜23が形成され、図28に示したように第2金属配線が形成される。さらに、必要に応じて層間絶縁膜、上層配線層が形成され、半導体装置が完成する。
【0155】
本構成のCAMセルも、論理素子を構成するトランジスタは金属で形成されたデータベースラインDB、マッチラインML、接地線GND及び金属の相互接続線で駆動されるため、高速動作が容易である。ゲート電極上のシリサイド層、ソース/ドレイン領域上のシリサイド層も高速動作を促進する。
【0156】
その他、周辺回路構成などに応じ、種々の配置を採用することが可能である。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【0157】
なお、本発明について、以下を開示する。
〔付記1〕 半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が
前記半導体基板の表面に形成され、第1および第2の活性領域を画定するアイソレーション絶縁領域と、
前記第1の活性領域上を横断して形成された第1のゲート電極と、前記第1の活性領域内で該第1のゲート電極の両側に形成された1対の第1のソース/ドレイン領域とを有する転送トランジスタと、
前記第1のゲート電極に接続されたワード線と、
前記1対の第1のソース/ドレイン領域の一方に接続されたビット線と、
前記第2の活性領域上を横断して形成された第2および第3のゲート電極と、前記第2の活性領域内で該第2、第3のゲート電極の中間に形成された接続ノードと、該第2および第3のゲート電極の外側に形成された1対の第2のソース/ドレイン領域と、前記接続ノードおよび前記1対の第2のソース/ドレイン領域上に形成されたシリサイド電極とを含む直列接続トランジスタと、
前記1対の第2のソース/ドレイン領域の一方上のシリサイド電極に接続された第1の信号線と、
前記1対の第2のソース/ドレイン領域の他方上のシリサイド電極に接続された第2の信号線と、
前記第2のゲート電極に接続された第3の信号線と、
前記一対の第1のソース/ドレイン領域の他方および前記第3のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、
前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された対向電極と、
前記蓄積電極下方に形成され、前記蓄積電極と前記1対の第1のソース/ドレイン領域の他方とを接続する第1の導電性接続部材と、
前記蓄積電極下方に形成され、前記蓄積電極と前記第3のゲート電極を接続する第2の導電性接続部材と
を有する半導体装置。
〔付記2〕 前記第1および第2の導電性接続部材が一体化された導電性接続部材である付記1記載の半導体装置。
〔付記3〕 前記ビット線は、前記第1及び第2の導電性接続部材の間に配置されている付記1記載の半導体装置。
〔付記4〕 前記第2の活性領域に形成された接続ノードおよび1対の第2のソース/ドレイン領域の不純物濃度は、前記第1の活性領域に形成された1対の第1のソース/ドレイン領域の不純物濃度よりも高濃度である付記1〜3のいずれか1項記載の半導体装置。
〔付記5〕 前記第1の接続部材は、前記1対の第1のソース/ドレイン領域の他方上に形成された導電性プラグと該導電性プラグ上に形成され、前記蓄積電極と同一材料で形成された第1の蓄積電極延長部を含む付記1〜4のいずれか1項記載の半導体装置。
〔付記6〕 前記導電性プラグは、前記第1の蓄積電極延長部下方で掘り込まれた段差形状を有する付記5記載の半導体装置。
〔付記7〕 前記第2の接続部材は、前記蓄積電極と同一材料で形成された第2の蓄積電極延長部を含む付記1〜5のいずれか1項記載の半導体装置。
〔付記8〕 さらに、前記複数の単位構造外側の領域に形成された、前記ビット線を駆動するビット線ドライバ、前記ワード線を駆動するワード線ドライバ、前記第1の信号線の電位に対して前記第2の信号線をプリチャージし、プリチャージ後の電圧を検出するマッチラインドライバ、前記第3の信号線を駆動するデータバスドライバを有する付記1〜7のいずれか1項記載の半導体装置。
〔付記9〕 前記第3のゲート電極は、前記第2の活性領域上にゲート絶縁膜を介して生成された真性ゲート電極部と前記アイソレーション絶縁領域上に形成され拡大された幅を有するコンタクト部を有し、前記第2の導電性接続部材は該コンタクト部に接触する付記1〜8のいずれか1項記載の半導体装置。
〔付記10〕 前記第3のゲート電極は、直線上に延在し、前記第1の活性領域は前記コンタクト部に近接して同一直線上に延在する付記9記載の半導体装置。
〔付記11〕 前記ワード線、前記ビット線、前記第1、第2、第3の信号線のうち2つの第1の組は全体として互いに平行に配置され、残り3つのうち少なくとも2つの第2の組は全体として互いに平行にかつ前記第1の組と交差して配置されている付記1〜10のいずれか1項記載の半導体装置。
〔付記12〕 前記第1の組は第1の導電層で形成され、前記第2の組は第1の導電層と異なるレベルの第2の導電層で形成されている付記11記載の半導体装置。
〔付記13〕 前記蓄積電極は、前記第1および第2の導電層と異なるレベルの第3の導電層で形成されている付記12記載の半導体装置。
〔付記14〕 半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が
前記半導体基板の表面に形成され、第1および第2の活性領域を画定するアイソレーション絶縁領域と、
前記第1の活性領域上を横断して形成された第1のゲート電極と、前記第1の活性領域内で該第1のゲート電極の両側に形成された1対の第1のソース/ドレイン領域とを有する転送トランジスタと、
前記第1のゲート電極に接続されたワード線と、
前記1対の第1のソース/ドレイン領域の一方に接続されたビット線と、
前記第2の活性領域上を横断して形成された第2および第3のゲート電極と、前記第2の活性領域内で該第2、第3のゲート電極の中間に形成された接続ノードと、該第2および第3のゲート電極の外側に形成された1対の第2のソース/ドレイン領域とを含む直列接続トランジスタと、
前記1対の第2のソース/ドレイン領域の一方に接続され、第1種の金属配線で形成された第1の信号線と、
前記1対の第2のソース/ドレイン領域の他方に接続され、前記第1の信号線と同一層の第1種の金属配線で形成された第2の信号線と、
前記第2のゲート電極に接続され、前記第1種の金属配線とは異なる第2種の金属配線で形成された第3の信号線と、
前記一対の第1のソース/ドレイン領域の他方および前記第3のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、
前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された対向電極と、
前記蓄積電極下方に形成され、前記蓄積電極と前記1対の第1のソース/ドレイン領域の他方とを接続する第1の導電性接続部材と、
前記蓄積電極下方に形成され、前記蓄積電極と前記第3のゲート電極を接続する第2の導電性接続部材と
を有する半導体装置。
〔付記15〕 前記直列接続トランジスタは、前記接続ノードおよび前記1対の第2のソース/ドレイン領域上に形成されたシリサイド電極を含む付記14記載の半導体装置。
〔付記16〕 前記ビット線は、前記第2種の金属配線より下層の第3種の配線で形成されている付記14に記載の半導体装置。
〔付記17〕 前記ビット線と前記第3の信号線は平面視上重なりを有して配置されている付記16記載の半導体装置。
〔付記18〕 半導体基板上に形成され、メモリ素子と論理素子とを含む同一又は対称的な複数の単位構造を有する半導体装置であって、各単位構造が、
第1の活性領域に形成され、第1のトランジスタと蓄積電極を備えたキャパシタとを有するDRAMセルと、
第2の活性領域に形成され、第2、第3のゲート電極とシリサイド化されたソース/ドレイン電極とを備えた第2、第3の直列接続されたトランジスタを有する論理素子と、
DRAMキャパシタの蓄積電極下方に形成され、蓄積電極と第3のゲート電極を接続する導電性接続部材と
を有する半導体装置。
〔付記19〕 入力信号が印加されるデータバス線と、
プリチャージされるマッチラインと、
接続線と、
絶縁ゲート型トランジスタトキャパシタを有するメモリセルと、
それぞれが、前記マッチラインと前記接地線との間に接続され、pチャネルトランジスタとnチャネルトランジスタとの直列接続を含む第1および第2の直列接続を有し、第1の直列接続のnチャネルトランジスタのゲート電極と第2の直列接続のpチャネルトランジスタのゲート電極とが前記キャパシタの蓄積電極に接続され、第1の直列接続のpチャネルトラジスタのゲート電極と第2の直列接続のnチャネルトランジスタのゲート電極とが前記データバス線に接続された論理セルと
を有するCAMセルを含む半導体装置。
〔付記20〕 前記データバス線、前記マッチライン、前記接地線が金属配線で形成されている付記19記載の半導体装置。
〔付記21〕 前記第1および第2の直列接続が、nチャネルトランジスタとpチャネルトランジスタとを接続する金属配線を含む付記20記載の半導体装置。
【0158】
【発明の効果】
以上説明したように、本発明によれば、効率的な構成を有するメモリ素子と論理素子を含む基本単位を複数個含む半導体装置が提供される。
【0159】
CAMの集積度を向上し、製造工程を安定化することができる。
【図面の簡単な説明】
【図1】 CAMの等価回路及び論理表である。
【図2】 本発明の1実施例によるCAMの繰り返し単位を示す平面構成である。
【図3】 図2の構成の断面構成を示す断面図である。
【図4】 図3の構成を製造する製造工程を示す半導体基板の断面図である。
【図5】 本発明の他の実施例による平面構成を示す平面図である。
【図6】 図5の構成の断面構成を示す断面図である。
【図7】 他の実施例による半導体装置の断面構成を示す断面図である。
【図8】 さらに他の実施例による半導体装置の構成を示す断面図である。
【図9】 図8の構成を製造するための製造工程を示す半導体基板の断面図である。
【図10】 平面構成の他の例を示す平面図である。
【図11】 平面構成の他の例を示す平面図である。
【図12】 平面構成の他の例を示す平面図である。
【図13】 平面構成の他の例を示す平面図である。
【図14】 平面構成の他の例を示す平面図である。
【図15】 平面構成の他の例を示す平面図である。
【図16】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図17】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図18】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図19】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図20】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図21】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図22】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図である。
【図23】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図である。
【図24】 本発明の別の実施例による半導体装置の製造方法を説明するための平面図および電極配置を示す平面図である。
【図25】 本発明の他の実施例によるCAMの等価回路図および論理表である。
【図26】図25のCAMの製造方法を説明するための平面図および断面図である。
【図27】図25のCAMの製造方法を説明するための平面図である。
【図28】図25のCAMの製造方法を説明するための断面図である。
【図29】図25のCAMの製造方法を説明するための断面図である。
【符号の説明】
WL ワード線
DM データバス線
ML マッチライン
GND 接地線
BL ビット線
CTM メモリ素子用接続端子
CTL 論理素子用接続端子
CTJ 接続端子
SN 蓄積ノード(蓄積電極)
1 半導体基板
2 フィールド絶縁膜
3 ゲート絶縁膜
5 ゲート電極
6 窒化シリコン層
7、8 ソース/ドレイン領域
11 絶縁層
11a 窒化シリコン膜
11b 酸化シリコン膜
12 絶縁層
13、16 コンタクト孔
14 配線層
15 絶縁層
17 蓄積電極
18 キャパシタ誘電体膜
19 対向電極(セルプレート電極)
Claims (1)
- 入力信号が印加されるデータバス線と、
プリチャージされるマッチラインと、
接地線と、
絶縁ゲート型トランジスタとキャパシタを有するメモリセルと、
それぞれが、前記マッチラインと前記接地線との間に接続され、pチャネルトランジスタとnチャネルトランジスタとの直列接続を含む第1および第2の直列接続を有し、第1の直列接続のnチャネルトランジスタのゲート電極と第2の直列接続のpチャネルトランジスタのゲート電極とが前記キャパシタの蓄積電極に接続され、第1の直列接続のpチャネルトラジスタのゲート電極と第2の直列接続のnチャネルトランジスタのゲート電極とが前記データバス線に接続された論理セルと
を有するCAMセルを含む半導体装置。
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