JP2001338991A - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】製造が容易で高集積化の可能な、メモリセルと
論理セルとを含む基本単位を同一半導体基板上に複数個
有する半導体装置を提供する。 【構成】半導体装置は、半導体基板上に形成され、メモ
リ素子と論理素子とを含む同一又は対称的な複数の単位
構造を有する半導体装置であって、各単位構造が、第１
の活性領域に形成されたDRAMセルと、第２の活性領域に
形成され、第２、第３のゲート電極とシリサイド層を備
えたソース／ドレイン領域とを有する論理素子用直列接
続トランジスタと、その１対のソース／ドレイン領域に
接続された第１、第２の信号線と、第２のゲート電極に
接続された第３の信号線と、DRAMキャパシタの蓄積電極
下方に形成され、蓄積電極と第３のゲート電極を接続す
る導電性接続部材とを有する。
論理セルとを含む基本単位を同一半導体基板上に複数個
有する半導体装置を提供する。 【構成】半導体装置は、半導体基板上に形成され、メモ
リ素子と論理素子とを含む同一又は対称的な複数の単位
構造を有する半導体装置であって、各単位構造が、第１
の活性領域に形成されたDRAMセルと、第２の活性領域に
形成され、第２、第３のゲート電極とシリサイド層を備
えたソース／ドレイン領域とを有する論理素子用直列接
続トランジスタと、その１対のソース／ドレイン領域に
接続された第１、第２の信号線と、第２のゲート電極に
接続された第３の信号線と、DRAMキャパシタの蓄積電極
下方に形成され、蓄積電極と第３のゲート電極を接続す
る導電性接続部材とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にメモリセルと論理セルを備えた基本単位を同一
半導体基板上に複数個有する半導体装置に関する。
し、特にメモリセルと論理セルを備えた基本単位を同一
半導体基板上に複数個有する半導体装置に関する。
【０００２】
【従来の技術】情報処理システムの高度化、高速化を実
現する上で、連想メモリ（CAM、Content Addressable M
emory)が注目されている。CAMは、メモリセルに記憶し
たメモリ内容と、外部から供給される信号との一致を論
理セルで検出することができる機能を有する。メモリセ
ルは、通常SRAMで構成される。
現する上で、連想メモリ（CAM、Content Addressable M
emory)が注目されている。CAMは、メモリセルに記憶し
たメモリ内容と、外部から供給される信号との一致を論
理セルで検出することができる機能を有する。メモリセ
ルは、通常SRAMで構成される。
【０００３】ギリンガム氏は、先にメモリセルにダイナ
ミックランダムアクセスメモリ（DRAM）を用いた構成の
CAMを提案した。この構成によれば、相補型信号を記憶
する場合も、基本単位のメモリセルは２つのトランジス
タと２つのキャパシタで構成することができる。しかし
ながら、このCAMをどのように構成するのが効率的か、
その製造技術は未だ確立されていない。
ミックランダムアクセスメモリ（DRAM）を用いた構成の
CAMを提案した。この構成によれば、相補型信号を記憶
する場合も、基本単位のメモリセルは２つのトランジス
タと２つのキャパシタで構成することができる。しかし
ながら、このCAMをどのように構成するのが効率的か、
その製造技術は未だ確立されていない。
【０００４】
【発明が解決しようとする課題】本発明の目的は、製造
が容易で高集積化の可能な、メモリセルと論理セルとを
含む基本単位を同一半導体基板上に複数個有する半導体
装置を提供することである。
が容易で高集積化の可能な、メモリセルと論理セルとを
含む基本単位を同一半導体基板上に複数個有する半導体
装置を提供することである。
【０００５】本発明の他の目的は、高性能のCAMを実現
することのできる半導体装置を提供することである。
することのできる半導体装置を提供することである。
【０００６】
【課題を解決するための手段】本発明の１観点によれ
ば、半導体基板と、前記半導体基板上に形成され、メモ
リ素子と論理素子とを形成し、同一又は対称的な平面形
状を有する複数の単位構造とを有する半導体装置であっ
て、各単位構造が前記半導体基板の表面に形成され、第
１および第２の活性領域を画定するアイソレーション絶
縁領域と、前記第１の活性領域上を横断して形成された
第１のゲート電極と、前記第１の活性領域内で該第１の
ゲート電極の両側に形成された１対の第１のソース／ド
レイン領域とを有する転送トランジスタと、前記第１の
ゲート電極に接続されたワード線と、前記１対の第１の
ソース／ドレイン領域の一方に接続されたビット線と、
前記第２の活性領域上を横断して形成された第２および
第３のゲート電極と、前記第２の活性領域内で該第２、
第３のゲート電極の中間に形成された接続ノードと、該
第２および第３のゲート電極の外側に形成された１対の
第２のソース／ドレイン領域と、前記接続ノードおよび
前記１対の第２のソース／ドレイン領域上に形成された
シリサイド電極とを含む直列接続トランジスタと、前記
１対の第２のソース／ドレイン領域の一方上のシリサイ
ド電極に接続された第１の信号線と、前記１対の第２の
ソース／ドレイン領域の他方上のシリサイド電極に接続
された第２の信号線と、前記第２のゲート電極に接続さ
れた第３の信号線と、前記一対の第１のソース／ドレイ
ン領域の他方および前記第３のゲート電極の少なくとも
一部の上方を含む領域に形成された蓄積電極と、前記蓄
積電極の表面上に形成されたキャパシタ誘電体膜と、前
記キャパシタ誘電体膜上に形成された対向電極と、前記
蓄積電極下方に形成され、前記蓄積電極と前記１対の第
１のソース／ドレイン領域の他方とを接続する第１の導
電性接続部材と、前記蓄積電極下方に形成され、前記蓄
積電極と前記第３のゲート電極を接続する第２の導電性
接続部材とを有する半導体装置が提供される。
ば、半導体基板と、前記半導体基板上に形成され、メモ
リ素子と論理素子とを形成し、同一又は対称的な平面形
状を有する複数の単位構造とを有する半導体装置であっ
て、各単位構造が前記半導体基板の表面に形成され、第
１および第２の活性領域を画定するアイソレーション絶
縁領域と、前記第１の活性領域上を横断して形成された
第１のゲート電極と、前記第１の活性領域内で該第１の
ゲート電極の両側に形成された１対の第１のソース／ド
レイン領域とを有する転送トランジスタと、前記第１の
ゲート電極に接続されたワード線と、前記１対の第１の
ソース／ドレイン領域の一方に接続されたビット線と、
前記第２の活性領域上を横断して形成された第２および
第３のゲート電極と、前記第２の活性領域内で該第２、
第３のゲート電極の中間に形成された接続ノードと、該
第２および第３のゲート電極の外側に形成された１対の
第２のソース／ドレイン領域と、前記接続ノードおよび
前記１対の第２のソース／ドレイン領域上に形成された
シリサイド電極とを含む直列接続トランジスタと、前記
１対の第２のソース／ドレイン領域の一方上のシリサイ
ド電極に接続された第１の信号線と、前記１対の第２の
ソース／ドレイン領域の他方上のシリサイド電極に接続
された第２の信号線と、前記第２のゲート電極に接続さ
れた第３の信号線と、前記一対の第１のソース／ドレイ
ン領域の他方および前記第３のゲート電極の少なくとも
一部の上方を含む領域に形成された蓄積電極と、前記蓄
積電極の表面上に形成されたキャパシタ誘電体膜と、前
記キャパシタ誘電体膜上に形成された対向電極と、前記
蓄積電極下方に形成され、前記蓄積電極と前記１対の第
１のソース／ドレイン領域の他方とを接続する第１の導
電性接続部材と、前記蓄積電極下方に形成され、前記蓄
積電極と前記第３のゲート電極を接続する第２の導電性
接続部材とを有する半導体装置が提供される。
【０００７】
【発明の実施の形態】図１(A)、(B)は、ギリンガム氏の
先の提案によるCAMの等価回路およびその論理表を示
す。図１(A)において、Uおよび／Uは、繰り返し単位の
単位構成を示し、対称的構成のUと／Uとが合わせて１つ
のCAMユニット（基本単位）を構成する。複数のCAMユニ
ットが行列状に配置されている。
先の提案によるCAMの等価回路およびその論理表を示
す。図１(A)において、Uおよび／Uは、繰り返し単位の
単位構成を示し、対称的構成のUと／Uとが合わせて１つ
のCAMユニット（基本単位）を構成する。複数のCAMユニ
ットが行列状に配置されている。
【０００８】メモリセルMCのビットラインBLおよび／BL
には、相補的な情報が供給される。転送トランジスタTa
及びTbは、同一のワードラインWLの信号によりオン／オ
フを制御される。転送トランジスタTaおよびTbを介して
キャパシタCa、Cbに相補的情報が書き込まれる。
には、相補的な情報が供給される。転送トランジスタTa
及びTbは、同一のワードラインWLの信号によりオン／オ
フを制御される。転送トランジスタTaおよびTbを介して
キャパシタCa、Cbに相補的情報が書き込まれる。
【０００９】トランジスタPaとQaとの直列接続およびPb
とQbとの直列接続が論理セルLCを構成する。直列接続の
一方の端子（Qa、Qbの一方のソース／ドレイン電極）は
接地線GNDに接続されている。トランジスタQa、Qbに直
列に接続されたトランジスタPa、Pbの他方のソース／ド
レイン電極は同一のマッチラインMLに接続されている。
とQbとの直列接続が論理セルLCを構成する。直列接続の
一方の端子（Qa、Qbの一方のソース／ドレイン電極）は
接地線GNDに接続されている。トランジスタQa、Qbに直
列に接続されたトランジスタPa、Pbの他方のソース／ド
レイン電極は同一のマッチラインMLに接続されている。
【００１０】キャパシタCaおよびCbの蓄積電極の電位
は、論理回路のトランジスタQaおよびQbのゲート電極に
印加される。
は、論理回路のトランジスタQaおよびQbのゲート電極に
印加される。
【００１１】従って、論理回路のトランジスタQaおよび
Qbのオン／オフは、キャパシタCaおよびCbの蓄積電極の
電位によって制御される。トランジスタPa、Pbのゲート
電極は、それぞれデータバスラインDB、／DBに接続され
ている。
Qbのオン／オフは、キャパシタCaおよびCbの蓄積電極の
電位によって制御される。トランジスタPa、Pbのゲート
電極は、それぞれデータバスラインDB、／DBに接続され
ている。
【００１２】なお、図１(C)に示すように、トランジス
タP(Pa、Pb)とトランジスタQ(Qa、Qb)は、その配置を交
換してもよい。
タP(Pa、Pb)とトランジスタQ(Qa、Qb)は、その配置を交
換してもよい。
【００１３】マッチラインMLをプリチャージし、データ
バスラインDB、／DBに入力信号およびその相補信号を印
加すると、トランジスタPa、Pbの一方はオンとなり、他
方はオフとなる。オンとなったトランジスタPaまたはPb
に直列接続されたトランジスタQaまたはQbがオンであれ
ば、プリチャージされたマッチラインMLの電位は接地線
に放電され、マッチラインMLの電位は変化する。
バスラインDB、／DBに入力信号およびその相補信号を印
加すると、トランジスタPa、Pbの一方はオンとなり、他
方はオフとなる。オンとなったトランジスタPaまたはPb
に直列接続されたトランジスタQaまたはQbがオンであれ
ば、プリチャージされたマッチラインMLの電位は接地線
に放電され、マッチラインMLの電位は変化する。
【００１４】トランジスタPaまたはPbがオンになって
も、直列接続されたトラジスタQaまたはQbがオフであれ
ば、マッチラインMLは放電されず、マッチラインMLの電
位はプリチャージされた状態に保たれる。従ってマッチ
ラインMLの電位変化は、ハイ状態のメモリ（CaまたはC
b）に接続された直列接続によって制御される。
も、直列接続されたトラジスタQaまたはQbがオフであれ
ば、マッチラインMLは放電されず、マッチラインMLの電
位はプリチャージされた状態に保たれる。従ってマッチ
ラインMLの電位変化は、ハイ状態のメモリ（CaまたはC
b）に接続された直列接続によって制御される。
【００１５】なお、メモリセルMCに接続されたビットラ
インBL、／BLはビットライン駆動回路BLDに接続され、
ワードラインWLは、ワードライン駆動回路WLDに接続さ
れている。また、データバスラインDB、／DBは、データ
バスライン駆動回路DBDに接続され、マッチラインML
は、マッチライン駆動回路MLDに接続されている。な
お、データバスライン駆動回路DBDは、外部信号を入力
する端子そのものであっても良いし、外部信号を一時的
に記憶するバッファ回路等であっても良い。
インBL、／BLはビットライン駆動回路BLDに接続され、
ワードラインWLは、ワードライン駆動回路WLDに接続さ
れている。また、データバスラインDB、／DBは、データ
バスライン駆動回路DBDに接続され、マッチラインML
は、マッチライン駆動回路MLDに接続されている。な
お、データバスライン駆動回路DBDは、外部信号を入力
する端子そのものであっても良いし、外部信号を一時的
に記憶するバッファ回路等であっても良い。
【００１６】図１（B）は、図１（A）に示した単位CAM
セルの論理機能を示す。DRAMの欄は、メモリセルMC、よ
り具体的にはDRAMのキャパシタCaまたはCbの充電状態を
示す。キャパシタCaが高電位に充電されている時がハイ
（H）の状態であり、低電位に充電されている時がロー
（L）の状態である。
セルの論理機能を示す。DRAMの欄は、メモリセルMC、よ
り具体的にはDRAMのキャパシタCaまたはCbの充電状態を
示す。キャパシタCaが高電位に充電されている時がハイ
（H）の状態であり、低電位に充電されている時がロー
（L）の状態である。
【００１７】キャパシタCbは、キャパシタCａと相補的
な信号を記憶する。DRAM、より具体的にはキャパシタCa
がハイ（H）の状態である場合、トランジスタQaはオン
であり、トラジスタQbはオフである。従って、オンにさ
れたトランジスタQaに直列接続された他のトランジスタ
Paがオン（データベースラインＤＢがハイ）の場合の
み、マッチラインMLの電位は接地線に放電される。すな
わち、データバスラインDBの電位がハイ（H）の場合に
マッチラインMLはロー（L）となる。
な信号を記憶する。DRAM、より具体的にはキャパシタCa
がハイ（H）の状態である場合、トランジスタQaはオン
であり、トラジスタQbはオフである。従って、オンにさ
れたトランジスタQaに直列接続された他のトランジスタ
Paがオン（データベースラインＤＢがハイ）の場合の
み、マッチラインMLの電位は接地線に放電される。すな
わち、データバスラインDBの電位がハイ（H）の場合に
マッチラインMLはロー（L）となる。
【００１８】DRAMがローの場合、キャパシタCbがハイの
高電位を記憶し、トランジスタQbはオンとなる。従っ
て、トランジスタQbに直列接続されたトランジスタPbが
オン（データベースライン/DBがハイ）の場合のみ、マ
ッチラインMLの電位は放電され、ロー（L）の状態とな
る。上記の場合以外では、マッチラインMLの電位はハイ
（H）に保たれる。また、２組のDRAMが、共にL状態の場
合には、DBに関係なく、MLはHに保持される。これを、do
n't care という。本回路では、これも実現できる。図１
（B）は、この論理演算をまとめて示す。
高電位を記憶し、トランジスタQbはオンとなる。従っ
て、トランジスタQbに直列接続されたトランジスタPbが
オン（データベースライン/DBがハイ）の場合のみ、マ
ッチラインMLの電位は放電され、ロー（L）の状態とな
る。上記の場合以外では、マッチラインMLの電位はハイ
（H）に保たれる。また、２組のDRAMが、共にL状態の場
合には、DBに関係なく、MLはHに保持される。これを、do
n't care という。本回路では、これも実現できる。図１
（B）は、この論理演算をまとめて示す。
【００１９】なお、図１（A）において、繰り返しユニ
ットUおよび／Uは対称的な構成で示されている。実際の
半導体装置においても、繰り返し単位Uおよび／Uは同一
または対称的な構成で作成することが好ましい。
ットUおよび／Uは対称的な構成で示されている。実際の
半導体装置においても、繰り返し単位Uおよび／Uは同一
または対称的な構成で作成することが好ましい。
【００２０】図２（A）、（B）は、図１（A）に示す繰
り返し単位U内の構成要素の配置例を示す。図２（A）
は、半導体基板表面に形成したアイソレーション絶縁領
域によって画定した活性領域と、活性領域上を横断する
ゲート電極（信号線）の形状を示す。半導体基板表面上
に、素子分離用のフィールド絶縁膜FOXが形成され、ア
イソレーション絶縁領域を構成する。フィールド絶縁膜
FOXは、LOCOS（local oxidation of silicon）またはST
I（shallow trench isolation）によって形成したシリ
コン酸化膜などにより形成できる。
り返し単位U内の構成要素の配置例を示す。図２（A）
は、半導体基板表面に形成したアイソレーション絶縁領
域によって画定した活性領域と、活性領域上を横断する
ゲート電極（信号線）の形状を示す。半導体基板表面上
に、素子分離用のフィールド絶縁膜FOXが形成され、ア
イソレーション絶縁領域を構成する。フィールド絶縁膜
FOXは、LOCOS（local oxidation of silicon）またはST
I（shallow trench isolation）によって形成したシリ
コン酸化膜などにより形成できる。
【００２１】フィールド絶縁膜FOXが形成されなかった
領域が活性領域ARM、ARLとなる。活性領域ARMは、メモ
リ素子を形成するための活性領域であり、活性領域ARL
は、論理素子を形成するための活性領域である。図中、
活性領域ARMは横方向に延在し、活性領域ARLは、繰り返
し単位を越えて縦方向に延在している。
領域が活性領域ARM、ARLとなる。活性領域ARMは、メモ
リ素子を形成するための活性領域であり、活性領域ARL
は、論理素子を形成するための活性領域である。図中、
活性領域ARMは横方向に延在し、活性領域ARLは、繰り返
し単位を越えて縦方向に延在している。
【００２２】活性領域上にゲート絶縁膜（シリコン酸化
膜等）を形成した後、多結晶シリコン層を堆積し、パタ
ーニングすることによってゲート電極G1、G2、ゲート電
極を兼ねるワード線WL、データバスラインDBを形成す
る。論理素子領域のトランジスタに対してサリサイド工
程を行ない、ゲート電極、ソース／ドレイン領域の上に
シリサイド層を形成する。
膜等）を形成した後、多結晶シリコン層を堆積し、パタ
ーニングすることによってゲート電極G1、G2、ゲート電
極を兼ねるワード線WL、データバスラインDBを形成す
る。論理素子領域のトランジスタに対してサリサイド工
程を行ない、ゲート電極、ソース／ドレイン領域の上に
シリサイド層を形成する。
【００２３】図中、ワード線WLが活性領域ARMを横切っ
て縦方向に延在し、活性領域ARL上には、分離されたゲ
ート電極G1と、縦方向に長いデータバスラインDBから分
岐したゲート電極G2が横方向に形成されている。分離さ
れたゲート電極G1は、メモリ素子用活性領域ARMと同一
直線上に延在し、フィールド絶縁膜FOX上で拡大された
幅を有するコンタクト部を形成している。
て縦方向に延在し、活性領域ARL上には、分離されたゲ
ート電極G1と、縦方向に長いデータバスラインDBから分
岐したゲート電極G2が横方向に形成されている。分離さ
れたゲート電極G1は、メモリ素子用活性領域ARMと同一
直線上に延在し、フィールド絶縁膜FOX上で拡大された
幅を有するコンタクト部を形成している。
【００２４】図２（B）は、ゲート電極等を形成した
後、その上を第１の絶縁膜で覆い、必要個所にはコンタ
クト孔を設け、第１の絶縁膜上に多結晶シリコン等の導
電材料で信号線を形成した状態を示す。信号線は、下層
の活性領域にXで示す個所で電気的コンタクトを形成し
ている。接地線GND、マッチラインMLが横方向に延在
し、論理素子用活性領域ARLの両端に接続されている。
また、ビット線BLが接地線GNDおよびマッチラインMLの
中間に形成され、メモリ素子用活性領域ARMの一方のソ
ース／ドレイン領域に接続されている。
後、その上を第１の絶縁膜で覆い、必要個所にはコンタ
クト孔を設け、第１の絶縁膜上に多結晶シリコン等の導
電材料で信号線を形成した状態を示す。信号線は、下層
の活性領域にXで示す個所で電気的コンタクトを形成し
ている。接地線GND、マッチラインMLが横方向に延在
し、論理素子用活性領域ARLの両端に接続されている。
また、ビット線BLが接地線GNDおよびマッチラインMLの
中間に形成され、メモリ素子用活性領域ARMの一方のソ
ース／ドレイン領域に接続されている。
【００２５】なお、ビット線コンタクトより左側の領域
は、左隣の繰り返し単位に属する。すなわち、横方向に
隣接する２つの繰り返し単位は、左右対称に構成され、
２つの繰り返し単位に共通の１つのビット線コンタクト
が形成されている。
は、左隣の繰り返し単位に属する。すなわち、横方向に
隣接する２つの繰り返し単位は、左右対称に構成され、
２つの繰り返し単位に共通の１つのビット線コンタクト
が形成されている。
【００２６】信号線GND、BL、MLを第２の絶縁層で覆っ
た後、メモリ素子用活性領域の他方のソース/ドレイン
領域と分離されたゲート電極G1のコンタクト部とを露出
するコンタクト孔を形成する。コンタクト孔を埋め込ん
で、第２の絶縁層上に破線で示すキャパシタの蓄積電極
SNを形成する。蓄積電極SNは、メモリ素子用トランジス
タの他方のソース／ドレイン領域および論理素子の分離
されたゲート電極G1に接続され、両者を電気的に接続す
る。さらに、キャパシタ誘電体膜、対向電極を形成する
ことにより図１（A）の繰り返し単位Uが形成される。
た後、メモリ素子用活性領域の他方のソース/ドレイン
領域と分離されたゲート電極G1のコンタクト部とを露出
するコンタクト孔を形成する。コンタクト孔を埋め込ん
で、第２の絶縁層上に破線で示すキャパシタの蓄積電極
SNを形成する。蓄積電極SNは、メモリ素子用トランジス
タの他方のソース／ドレイン領域および論理素子の分離
されたゲート電極G1に接続され、両者を電気的に接続す
る。さらに、キャパシタ誘電体膜、対向電極を形成する
ことにより図１（A）の繰り返し単位Uが形成される。
【００２７】図２（Ｃ）は、基板面内での繰り返し単位
の配置例を示す。繰り返し単位Ｕ11とＵ12は、その境界
線に関して左右対称な構成を有し、合わせて１つのＣＡ
Ｍセルを構成する。繰り返し単位Ｕ13とＵ14も同様であ
る。繰り返し単位Ｕ12とＵ13とは、左右対称でも同一で
もよい。なお、繰り返し単位Ｕ11とＵ12とを同一の構成
とすることもできる。
の配置例を示す。繰り返し単位Ｕ11とＵ12は、その境界
線に関して左右対称な構成を有し、合わせて１つのＣＡ
Ｍセルを構成する。繰り返し単位Ｕ13とＵ14も同様であ
る。繰り返し単位Ｕ12とＵ13とは、左右対称でも同一で
もよい。なお、繰り返し単位Ｕ11とＵ12とを同一の構成
とすることもできる。
【００２８】繰り返し単位Ｕ11，Ｕ12，．．．と繰り返
し単位Ｕ21，Ｕ22，．．．は、その境界線に関して上下
対称である。繰り返し単位Ｕ31，Ｕ32，．．．は、繰り
返し単位Ｕ21，Ｕ22，．．．に対して上下対称でも同一
でもよい。なお、繰り返し単位Ｕ11，Ｕ12，．．．と繰
り返し単位Ｕ21，Ｕ22，．．．とを同一の構成とするこ
ともできる。
し単位Ｕ21，Ｕ22，．．．は、その境界線に関して上下
対称である。繰り返し単位Ｕ31，Ｕ32，．．．は、繰り
返し単位Ｕ21，Ｕ22，．．．に対して上下対称でも同一
でもよい。なお、繰り返し単位Ｕ11，Ｕ12，．．．と繰
り返し単位Ｕ21，Ｕ22，．．．とを同一の構成とするこ
ともできる。
【００２９】図３は、図２（B）の１点鎖線III―IIIに
沿う断面構造を示す。
沿う断面構造を示す。
【００３０】必要なウェルを形成したシリコン基板１の
表面に、たとえば素子分離用の溝を形成し、シリコン酸
化膜を堆積し、化学機械研磨（CMP）等により表面を平
坦化することにより、STIによる素子分離用フィールド
絶縁領域（FOX）２が形成される。フィールド絶縁領域
２に画定された活性領域表面上にゲート酸化膜３を形成
する。ゲート酸化膜３上に、多結晶シリコン層を堆積
し、パターニングすることによりゲート電極（ワード線
等の信号線を含む）５を形成する。
表面に、たとえば素子分離用の溝を形成し、シリコン酸
化膜を堆積し、化学機械研磨（CMP）等により表面を平
坦化することにより、STIによる素子分離用フィールド
絶縁領域（FOX）２が形成される。フィールド絶縁領域
２に画定された活性領域表面上にゲート酸化膜３を形成
する。ゲート酸化膜３上に、多結晶シリコン層を堆積
し、パターニングすることによりゲート電極（ワード線
等の信号線を含む）５を形成する。
【００３１】ゲート電極５を形成した後、必要に応じて
レジストパターンで不要部分を覆い、半導体基板１に対
してｎ型不純物を注入し、論理素子用低濃度ソース／ド
レイン領域７aおよびメモリ素子用ソース／ドレイン領
域８を形成する。別々のイオン注入を行なえば、論理素
子用及びメモリ素子用のトランジスタとして最適の不純
物濃度を採用できる。
レジストパターンで不要部分を覆い、半導体基板１に対
してｎ型不純物を注入し、論理素子用低濃度ソース／ド
レイン領域７aおよびメモリ素子用ソース／ドレイン領
域８を形成する。別々のイオン注入を行なえば、論理素
子用及びメモリ素子用のトランジスタとして最適の不純
物濃度を採用できる。
【００３２】ゲート電極５を覆って、シリコン基板１上
に化学気相堆積（ＣＶＤ）によるＣＶＤ酸化膜１１を形
成する。メモリ素子領域をレジストパターンで覆い、Ｃ
ＶＤ酸化膜１１の異方性エッチを行なう。平坦面上のＣ
ＶＤ酸化膜を除去し、ゲート電極５側壁上にサイドスペ
ーサ１１ａを残す。この状態で高濃度のイオン注入を行
ない、論理素子用トランジスタの高濃度ソース／ドレイ
ン領域７ｂを形成する。
に化学気相堆積（ＣＶＤ）によるＣＶＤ酸化膜１１を形
成する。メモリ素子領域をレジストパターンで覆い、Ｃ
ＶＤ酸化膜１１の異方性エッチを行なう。平坦面上のＣ
ＶＤ酸化膜を除去し、ゲート電極５側壁上にサイドスペ
ーサ１１ａを残す。この状態で高濃度のイオン注入を行
ない、論理素子用トランジスタの高濃度ソース／ドレイ
ン領域７ｂを形成する。
【００３３】論理素子用高濃度ソース／ドレイン領域７
ｂはメモリ素子用ソース／ドレイン領域８よりも高い不
純物濃度を有する。
ｂはメモリ素子用ソース／ドレイン領域８よりも高い不
純物濃度を有する。
【００３４】レジストパターンを除去し、シリコン基板
１の全面にCo等のシリサイド反応可能な金属層を堆積す
る。熱処理を行なうことにより、金属層と下地シリコン
とのシリサイド反応を生じさせ、ゲート電極５上面、高
濃度ソース／ドレイン領域７ｂ表面にシリサイド層２
５、２６を形成する。未反応金属層は除去する。論理素
子用トランジスタは高濃度ソース／ドレイン領域、シリ
サイド層により抵抗が小さくなり、高速度動作が容易に
なる。メモリ素子用トランジスタにはこれらを作成しな
いことにより、高いリテンション特性を保つ。なお、メ
モリセル部もシリサイド化することにより、リテンショ
ンは悪化するが、工程数の少ない安価な製品を作ること
も可能である。
１の全面にCo等のシリサイド反応可能な金属層を堆積す
る。熱処理を行なうことにより、金属層と下地シリコン
とのシリサイド反応を生じさせ、ゲート電極５上面、高
濃度ソース／ドレイン領域７ｂ表面にシリサイド層２
５、２６を形成する。未反応金属層は除去する。論理素
子用トランジスタは高濃度ソース／ドレイン領域、シリ
サイド層により抵抗が小さくなり、高速度動作が容易に
なる。メモリ素子用トランジスタにはこれらを作成しな
いことにより、高いリテンション特性を保つ。なお、メ
モリセル部もシリサイド化することにより、リテンショ
ンは悪化するが、工程数の少ない安価な製品を作ること
も可能である。
【００３５】ＣＶＤ酸化膜１１を覆ってシリコン基板１
上に平坦化機能のあるシリコン酸化膜１２を形成する。
リフロー、CMP等を用いることもできる。平坦化したシ
リコン酸化膜１２を形成した後、レジストマスクを用い
て酸化膜１２、１１を貫通するコンタクト孔１３を形成
する。コンタクト孔を埋めて、絶縁膜１２上に多結晶シ
リコン等の導電層１４を堆積し、パターニングすること
により接地線ＧＮＤ（図示せず）、ビット線BL、マッチ
ラインMLを形成する。
上に平坦化機能のあるシリコン酸化膜１２を形成する。
リフロー、CMP等を用いることもできる。平坦化したシ
リコン酸化膜１２を形成した後、レジストマスクを用い
て酸化膜１２、１１を貫通するコンタクト孔１３を形成
する。コンタクト孔を埋めて、絶縁膜１２上に多結晶シ
リコン等の導電層１４を堆積し、パターニングすること
により接地線ＧＮＤ（図示せず）、ビット線BL、マッチ
ラインMLを形成する。
【００３６】配線１４を覆ってボロフォスフォシリケー
トガラス（BPSG）などの絶縁層１５を堆積し、レジスト
マスクを用いてキャパシタの蓄積電極接続用のコンタク
ト孔１６を絶縁層１５、１２、１１を貫通して形成す
る。コンタクト孔１６を形成した絶縁層１５上に多結晶
シリコン層などの導電層を堆積し、パターニングするこ
とにより蓄積電極１７が形成される。多結晶シリコンは
コンタクト孔１６内部も埋め戻す。
トガラス（BPSG）などの絶縁層１５を堆積し、レジスト
マスクを用いてキャパシタの蓄積電極接続用のコンタク
ト孔１６を絶縁層１５、１２、１１を貫通して形成す
る。コンタクト孔１６を形成した絶縁層１５上に多結晶
シリコン層などの導電層を堆積し、パターニングするこ
とにより蓄積電極１７が形成される。多結晶シリコンは
コンタクト孔１６内部も埋め戻す。
【００３７】蓄積電極１７の下面には連続して接続部CT
MおよびCTLが形成される。接続部CTMは、蓄積電極SNの
下面とメモリ素子の一方のソース／ドレイン領域８を接
続する。接続部CTLは、蓄積電極SNの下面と、論理素子
用のゲート電極５（G1）を接続する。その後、全面にキ
ャパシタ誘電体膜１８を形成し、セルプレート（対向）
電極１９をその上に形成する。
MおよびCTLが形成される。接続部CTMは、蓄積電極SNの
下面とメモリ素子の一方のソース／ドレイン領域８を接
続する。接続部CTLは、蓄積電極SNの下面と、論理素子
用のゲート電極５（G1）を接続する。その後、全面にキ
ャパシタ誘電体膜１８を形成し、セルプレート（対向）
電極１９をその上に形成する。
【００３８】このようにして、繰り返し単位Uが形成さ
れる。なお同一または対称な構成で他の繰り返し単位も
形成される。
れる。なお同一または対称な構成で他の繰り返し単位も
形成される。
【００３９】図４（A）〜（E）は、図３に示す半導体装
置の製造プロセスを示す断面図である。
置の製造プロセスを示す断面図である。
【００４０】図４（A）に示すように、シリコン基板１
の表面に素子分離用フィールド絶縁膜（FOX）２を形成
する。例えば、活性領域とすべき領域上にバッファ酸化
膜を介して窒化シリコン膜のパターンを形成し、局所酸
化（LOCOS）を行ない、フィールド酸化膜を形成する。
又は、シリコン基板１上にレジストパターンを形成し、
素子分離用の溝をエッチングで形成する。続いて、溝を
埋めこむように酸化シリコン膜を堆積し、CMPなどによ
り表面を平坦化してシャロートレンチアイソレーション
（STL）を形成する。
の表面に素子分離用フィールド絶縁膜（FOX）２を形成
する。例えば、活性領域とすべき領域上にバッファ酸化
膜を介して窒化シリコン膜のパターンを形成し、局所酸
化（LOCOS）を行ない、フィールド酸化膜を形成する。
又は、シリコン基板１上にレジストパターンを形成し、
素子分離用の溝をエッチングで形成する。続いて、溝を
埋めこむように酸化シリコン膜を堆積し、CMPなどによ
り表面を平坦化してシャロートレンチアイソレーション
（STL）を形成する。
【００４１】フィールド絶縁膜２を形成した後、必要に
応じてトランジスタの閾値調整用の不純物をイオン注入
する。メモリ素子領域と論理素子領域をレジストパター
ンで分離し、別々のイオン注入を行なってもよい。この
場合、メモリ素子はオフ特性を向上するように、論理素
子は動作速度を速くするようにすることが望ましい。閾
値調整用のイオン注入を行なった後、フィールド絶縁膜
２によって画定され、シリコン表面が露出した活性領域
上にゲート酸化膜３を熱酸化などにより形成する。
応じてトランジスタの閾値調整用の不純物をイオン注入
する。メモリ素子領域と論理素子領域をレジストパター
ンで分離し、別々のイオン注入を行なってもよい。この
場合、メモリ素子はオフ特性を向上するように、論理素
子は動作速度を速くするようにすることが望ましい。閾
値調整用のイオン注入を行なった後、フィールド絶縁膜
２によって画定され、シリコン表面が露出した活性領域
上にゲート酸化膜３を熱酸化などにより形成する。
【００４２】図４（B）に示すように、半導体基板全面
に多結晶シリコン層５を堆積する。CMOS構造を作成する
場合は、ｎチャネルＭＯＳトランジスタを形成する領域
を開口するレジストマスクを形成し、ｎ型不純物である
Pイオンをイオン注入し、ｐチャネルＭＯＳトランジス
タを形成する領域を開口するレジストマスクを形成し、
ｐ型不純物であるＢイオンを注入する。このイオン注入
により、ｎチャネルＭＯＳトランジスタのゲート電極は
ｎ型となり、表面チャネルＭＯＳトランジスタが形成さ
れることになる。
に多結晶シリコン層５を堆積する。CMOS構造を作成する
場合は、ｎチャネルＭＯＳトランジスタを形成する領域
を開口するレジストマスクを形成し、ｎ型不純物である
Pイオンをイオン注入し、ｐチャネルＭＯＳトランジス
タを形成する領域を開口するレジストマスクを形成し、
ｐ型不純物であるＢイオンを注入する。このイオン注入
により、ｎチャネルＭＯＳトランジスタのゲート電極は
ｎ型となり、表面チャネルＭＯＳトランジスタが形成さ
れることになる。
【００４３】その後、多結晶シリコン層５上にゲート電
極のパターンを有するレジストマスクを形成し、ゲート
電極（信号線を含む）５をパターニングする。
極のパターンを有するレジストマスクを形成し、ゲート
電極（信号線を含む）５をパターニングする。
【００４４】次に、メモリ素子領域を覆うレジストマス
ク２３を形成し、論理素子領域にｎ型不純物であるAsイ
オンを注入する。このイオン注入により、ＣＡＭ領域の
論理素子の低濃度ソース／ドレイン領域７ａがイオン注
入される。
ク２３を形成し、論理素子領域にｎ型不純物であるAsイ
オンを注入する。このイオン注入により、ＣＡＭ領域の
論理素子の低濃度ソース／ドレイン領域７ａがイオン注
入される。
【００４５】図４（C）に示すように、論理素子領域を
覆うレジストマスク２４を半導体基板表面上に形成す
る。このレジストマスク２４をマスクとし、メモリ素子
領域にｎ型不純物であるAsイオンを注入し、ゲート電極
５両側にソース／ドレイン領域８を形成する。
覆うレジストマスク２４を半導体基板表面上に形成す
る。このレジストマスク２４をマスクとし、メモリ素子
領域にｎ型不純物であるAsイオンを注入し、ゲート電極
５両側にソース／ドレイン領域８を形成する。
【００４６】図４（D）に示すように、化学気相堆積（C
VD）により、シリコン基板全面に、ゲート電極５を覆っ
てシリコン酸化膜１１を堆積する。なお、酸化膜に変
え、窒化膜や酸化膜／窒化膜の積層を形成してもよい。
メモリ素子領域をレジストマスクで覆い、論理素子領域
のシリコン酸化膜１１を異方的にエッチする。平坦面上
のシリコン酸化膜１１を除去し、ゲート電極５側壁上に
のみシリコン酸化膜１１ａを残す。このシリコン酸化膜
１１ａがゲート電極５のサイドウォール酸化膜となる。
VD）により、シリコン基板全面に、ゲート電極５を覆っ
てシリコン酸化膜１１を堆積する。なお、酸化膜に変
え、窒化膜や酸化膜／窒化膜の積層を形成してもよい。
メモリ素子領域をレジストマスクで覆い、論理素子領域
のシリコン酸化膜１１を異方的にエッチする。平坦面上
のシリコン酸化膜１１を除去し、ゲート電極５側壁上に
のみシリコン酸化膜１１ａを残す。このシリコン酸化膜
１１ａがゲート電極５のサイドウォール酸化膜となる。
【００４７】図４（E）に示すように、高濃度のイオン
注入を行ない、論理素子用トランジスタの高濃度ソース
／ドレイン領域７ｂを形成する。なお、ＣＭＯＳ回路を
含む場合は、論理回路のｎチャネルトラジスタを開口す
るレジストマスクを形成してイオン注入を行なう。その
後レジストマスクは除去する。
注入を行ない、論理素子用トランジスタの高濃度ソース
／ドレイン領域７ｂを形成する。なお、ＣＭＯＳ回路を
含む場合は、論理回路のｎチャネルトラジスタを開口す
るレジストマスクを形成してイオン注入を行なう。その
後レジストマスクは除去する。
【００４８】ここで、メモリ領域のＭＯＳトランジスタ
のソース／ドレイン領域８は、論理素子領域の高濃度ソ
ース／ドレイン領域７ｂの不純物濃度よりも低い不純物
濃度を有するようにイオン注入が制御される。このよう
に不純物濃度を制御することにより、メモリ素子のリテ
ンション特性を高め、論理素子の動作特性を速めること
ができる。なお、図４（Ｂ）、（Ｃ）のイオン注入を同
一プロセスで行なっても良い。
のソース／ドレイン領域８は、論理素子領域の高濃度ソ
ース／ドレイン領域７ｂの不純物濃度よりも低い不純物
濃度を有するようにイオン注入が制御される。このよう
に不純物濃度を制御することにより、メモリ素子のリテ
ンション特性を高め、論理素子の動作特性を速めること
ができる。なお、図４（Ｂ）、（Ｃ）のイオン注入を同
一プロセスで行なっても良い。
【００４９】シリコン基板全面上にCo膜をスパッタリン
グで形成する。ラピッドサーマル（ＲＴＡ）によりシリ
サイド反応を生じさせ、シリサイド層２５、２６を形成
する。未反応Co膜を王水で除去する。
グで形成する。ラピッドサーマル（ＲＴＡ）によりシリ
サイド反応を生じさせ、シリサイド層２５、２６を形成
する。未反応Co膜を王水で除去する。
【００５０】図４（Ｆ）に示すように、シリコン基板１
上に酸化膜１１を覆って、平坦化機能を有するシリコン
酸化膜１２を堆積する。例えば、ボロホスホシリケート
ガラス（ＢＰＳＧ）膜や、テトラエトキシシラン(ＴＥ
ＯＳ)を用いたシリコン酸化膜を堆積する。
上に酸化膜１１を覆って、平坦化機能を有するシリコン
酸化膜１２を堆積する。例えば、ボロホスホシリケート
ガラス（ＢＰＳＧ）膜や、テトラエトキシシラン(ＴＥ
ＯＳ)を用いたシリコン酸化膜を堆積する。
【００５１】表面を平坦化させるために、リフローやＣ
ＭＰを行なってもよい。又、層間絶縁膜として２層構造
に代え、３層構造を採用することもできる。この場合
は、２層のシリコン酸化膜に代え、シリコン酸化膜、シ
リコン窒化膜、シリコン酸化膜の積層などを用いること
ができる。
ＭＰを行なってもよい。又、層間絶縁膜として２層構造
に代え、３層構造を採用することもできる。この場合
は、２層のシリコン酸化膜に代え、シリコン酸化膜、シ
リコン窒化膜、シリコン酸化膜の積層などを用いること
ができる。
【００５２】図４（Ｆ）に示すように、レジストマスク
を用い、シリコン酸化膜１２，１１を貫通するコンタク
ト孔１３を形成する。コンタクト孔を埋めこむように、
Ｐをドープした多結晶シリコン層及びＷＳｉ膜等の導電
層を成長し、配線層を形成する。その後、配線層上にレ
ジストマスクを形成し、パターニングすることにより配
線１４を得る。図中左側の配線１４はビット線BLを構成
し、図中右側の配線１４はマッチラインMLを構成する。
を用い、シリコン酸化膜１２，１１を貫通するコンタク
ト孔１３を形成する。コンタクト孔を埋めこむように、
Ｐをドープした多結晶シリコン層及びＷＳｉ膜等の導電
層を成長し、配線層を形成する。その後、配線層上にレ
ジストマスクを形成し、パターニングすることにより配
線１４を得る。図中左側の配線１４はビット線BLを構成
し、図中右側の配線１４はマッチラインMLを構成する。
【００５３】なお、配線層として、多結晶シリコン層等
の単層導電層を用いることや、Ti層、TiN層、W層などの
3層又は3層以上の積層を用いることもできる。配線は、
所望の導電性等を有するものであればよい。
の単層導電層を用いることや、Ti層、TiN層、W層などの
3層又は3層以上の積層を用いることもできる。配線は、
所望の導電性等を有するものであればよい。
【００５４】その後、配線１４を覆って、絶縁層１２上
に絶縁層１５（図３）を形成する。キャパシタコンタク
ト用コンタクト孔を形成した後、絶縁層１５上に多結晶
シリコン等の導電層を形成し、パターニングして蓄積電
極と接続端子を形成する。さらに、キャパシタ誘電体
膜、セルプレート電極を形成して、ＣＡＭセルを形成す
る。
に絶縁層１５（図３）を形成する。キャパシタコンタク
ト用コンタクト孔を形成した後、絶縁層１５上に多結晶
シリコン等の導電層を形成し、パターニングして蓄積電
極と接続端子を形成する。さらに、キャパシタ誘電体
膜、セルプレート電極を形成して、ＣＡＭセルを形成す
る。
【００５５】図２の構成においては、メモリ素子の一方
のソース／ドレイン領域と論理素子の一方のゲート電極
の上に別個のコンタクト孔を形成した。この構成に代
え、単一のコンタクト孔を形成することもできる。
のソース／ドレイン領域と論理素子の一方のゲート電極
の上に別個のコンタクト孔を形成した。この構成に代
え、単一のコンタクト孔を形成することもできる。
【００５６】図５は、単一のコンタクト孔を用いてメモ
リ素子の一方のソース／ドレイン領域と、論理素子の一
方のゲート電極を接続する構成を示す。メモリ素子の活
性領域ARMの端部と、論理素子のゲート電極G１のコンタ
クト部にまたがるように、その上の絶縁膜にコンタクト
孔１６が形成され、コンタク孔１６を埋め込んで接続端
子CTJが形成される。接続端子CTJは、メモリ素子の一方
のソース／ドレイン領域、蓄積電極、論理素子の一方の
ゲートゲート電極G１を電気的に接続する。その他の点
は、図２の構成と同様である。
リ素子の一方のソース／ドレイン領域と、論理素子の一
方のゲート電極を接続する構成を示す。メモリ素子の活
性領域ARMの端部と、論理素子のゲート電極G１のコンタ
クト部にまたがるように、その上の絶縁膜にコンタクト
孔１６が形成され、コンタク孔１６を埋め込んで接続端
子CTJが形成される。接続端子CTJは、メモリ素子の一方
のソース／ドレイン領域、蓄積電極、論理素子の一方の
ゲートゲート電極G１を電気的に接続する。その他の点
は、図２の構成と同様である。
【００５７】図６は、図５のVI-VI線に沿う断面構成を
示す。コンタクト孔１６は、図３に示す２つのコンタク
ト孔１６を兼用したものであり、その断面積が広く形成
されている。コンタクト孔１６の底部には、メモリ素子
の一方のソース／ドレイン領域８と論理素子のゲート電
極G１が露出する。接続端子ＣＴＪは、コンタクト孔１
６を埋め込んで形成され、ソース／ドレイン領域８とゲ
ート電極Ｇ１を電気的に接続する。その他の点は、図３
の構成と同様である。
示す。コンタクト孔１６は、図３に示す２つのコンタク
ト孔１６を兼用したものであり、その断面積が広く形成
されている。コンタクト孔１６の底部には、メモリ素子
の一方のソース／ドレイン領域８と論理素子のゲート電
極G１が露出する。接続端子ＣＴＪは、コンタクト孔１
６を埋め込んで形成され、ソース／ドレイン領域８とゲ
ート電極Ｇ１を電気的に接続する。その他の点は、図３
の構成と同様である。
【００５８】図７は、接続端子の一部にプラグを用いた
構成を示す。又、シリサイド層を論理素子用ＭＯＳトラ
ンジスタのソース／ドレイン領域上には形成するが、ゲ
ート電極上には形成しない構造としている。
構成を示す。又、シリサイド層を論理素子用ＭＯＳトラ
ンジスタのソース／ドレイン領域上には形成するが、ゲ
ート電極上には形成しない構造としている。
【００５９】図に示すように、前述の実施例同様、半導
体基板１上にフィールド絶縁膜２、ゲート絶縁膜３が形
成されている。ゲート絶縁膜３上に、ゲート電極５が形
成される。ゲート電極５の上面および側面は窒化シリコ
ン膜１１ａで覆われる。基板１上に、窒化シリコン膜を
覆うように酸化シリコン膜１１ｂが形成されている。窒
化シリコン膜１１ａ、酸化シリコン膜１１ｂを合わせ
て、第１の絶縁膜１１と呼ぶ。
体基板１上にフィールド絶縁膜２、ゲート絶縁膜３が形
成されている。ゲート絶縁膜３上に、ゲート電極５が形
成される。ゲート電極５の上面および側面は窒化シリコ
ン膜１１ａで覆われる。基板１上に、窒化シリコン膜を
覆うように酸化シリコン膜１１ｂが形成されている。窒
化シリコン膜１１ａ、酸化シリコン膜１１ｂを合わせ
て、第１の絶縁膜１１と呼ぶ。
【００６０】論理素子領域において、論理素子用トラン
ジスタのソース／ドレイン領域７は、低不純物濃度領域
７ａと高不純物濃度領域７ｂを備えたＬＤＤ構造とその
上に形成されたシリサイド層２６とを有する。なお、Ｌ
ＤＤ構造を作成するため、窒化シリコン膜１１ａは、ゲ
ート電極５の側壁上にサイドスペーサを形成し、ソース
／ドレイン領域上からは除去されている。
ジスタのソース／ドレイン領域７は、低不純物濃度領域
７ａと高不純物濃度領域７ｂを備えたＬＤＤ構造とその
上に形成されたシリサイド層２６とを有する。なお、Ｌ
ＤＤ構造を作成するため、窒化シリコン膜１１ａは、ゲ
ート電極５の側壁上にサイドスペーサを形成し、ソース
／ドレイン領域上からは除去されている。
【００６１】ゲート電極上面には、予めゲート電極と同
一形状の窒化シリコン膜を形成しておく。サイドスペー
サを形成するための異方性エッチングで平坦面上の窒化
シリコン膜がエッチされ、ソース／ドレイン領域が露出
されても、ゲート電極上面には窒化シリコン膜が残る。
すなわち、ゲート電極の上面と側面とが窒化シリコン膜
で覆われた状態を保つ。この異方性エッチングにおい
て、論理素子領域の絶縁膜１１ａはエッチングされ、メ
モリ素子領域の絶縁膜１１ａよりもその厚さが減少して
いる。
一形状の窒化シリコン膜を形成しておく。サイドスペー
サを形成するための異方性エッチングで平坦面上の窒化
シリコン膜がエッチされ、ソース／ドレイン領域が露出
されても、ゲート電極上面には窒化シリコン膜が残る。
すなわち、ゲート電極の上面と側面とが窒化シリコン膜
で覆われた状態を保つ。この異方性エッチングにおい
て、論理素子領域の絶縁膜１１ａはエッチングされ、メ
モリ素子領域の絶縁膜１１ａよりもその厚さが減少して
いる。
【００６２】この状態でサリサイド工程を行なうことに
より、論理素子用トランジスタの高濃度ソース／ドレイ
ン領域上にはシリサイド層が形成される。ゲート電極５
は、窒化シリコン膜１２ａで覆われているため、シリサ
イド層は形成されない。サリサイド工程の後窒化シリコ
ン膜１１ａを覆って、酸化シリコン膜１１ｂがシリコン
基板１上に形成される。
より、論理素子用トランジスタの高濃度ソース／ドレイ
ン領域上にはシリサイド層が形成される。ゲート電極５
は、窒化シリコン膜１２ａで覆われているため、シリサ
イド層は形成されない。サリサイド工程の後窒化シリコ
ン膜１１ａを覆って、酸化シリコン膜１１ｂがシリコン
基板１上に形成される。
【００６３】メモリ素子のソース／ドレイン領域８上に
は、第１の絶縁膜１１を貫通し、ゲート電極側面の窒化
シリコン膜を露出するようなコンタクト孔が形成され、
このコンタクト孔を埋め込むように、例えば多結晶シリ
コンで形成された導電性プラグ３１、３２が形成され
る。
は、第１の絶縁膜１１を貫通し、ゲート電極側面の窒化
シリコン膜を露出するようなコンタクト孔が形成され、
このコンタクト孔を埋め込むように、例えば多結晶シリ
コンで形成された導電性プラグ３１、３２が形成され
る。
【００６４】第１の絶縁膜１１の上に、第2の絶縁膜１
２が堆積され、メモリ素子の一方のソース／ドレイン領
域８上のプラグ３１と論理素子の一つのソース／ドレイ
ン領域７とに達するコンタクト孔１３が形成される。第
２の絶縁層１２表面からコンタクト孔を埋める導電層１
４が形成され、ビット線ＢＬ、マッチラインＭＬが形成
される。
２が堆積され、メモリ素子の一方のソース／ドレイン領
域８上のプラグ３１と論理素子の一つのソース／ドレイ
ン領域７とに達するコンタクト孔１３が形成される。第
２の絶縁層１２表面からコンタクト孔を埋める導電層１
４が形成され、ビット線ＢＬ、マッチラインＭＬが形成
される。
【００６５】この配線１４を覆って、基板上に第３の絶
縁層１５が形成されている。第３の絶縁層１５表面から
メモリ素子の１つのソース／ドレイン領域８上のプラグ
３２、論理素子の分離されたゲート電極Ｇ１に達するコ
ンタクト孔１６が形成され、このコンタクト孔１６を埋
めこんで導電領域１７が形成され、蓄積電極ＳＮ、接続
端子ＣＴＭ，ＣＴＬが形成されている。蓄積電極を覆っ
て、キャパシタ誘電体膜１８、セルプレート電極１９が
形成され、ＣＡＭセルを形成する。
縁層１５が形成されている。第３の絶縁層１５表面から
メモリ素子の１つのソース／ドレイン領域８上のプラグ
３２、論理素子の分離されたゲート電極Ｇ１に達するコ
ンタクト孔１６が形成され、このコンタクト孔１６を埋
めこんで導電領域１７が形成され、蓄積電極ＳＮ、接続
端子ＣＴＭ，ＣＴＬが形成されている。蓄積電極を覆っ
て、キャパシタ誘電体膜１８、セルプレート電極１９が
形成され、ＣＡＭセルを形成する。
【００６６】この際、キャパシタの蓄積ノードＳＮを形
成する導電層１７は、メモリ素子領域においてはプラグ
３２の上面に達すれば良く、接続端子をより安定に形成
することができる。なお、コンタクト孔形成のエッチン
グにおいてプラグ３２の上面を破線で示すように掘り込
んでもよい。
成する導電層１７は、メモリ素子領域においてはプラグ
３２の上面に達すれば良く、接続端子をより安定に形成
することができる。なお、コンタクト孔形成のエッチン
グにおいてプラグ３２の上面を破線で示すように掘り込
んでもよい。
【００６７】プラグを用いる場合にも、図５の構成同
様、1つの接続端子でメモリ素子のソース／ドレイン領
域８と論理素子のゲート電極G１を接続することができ
る。
様、1つの接続端子でメモリ素子のソース／ドレイン領
域８と論理素子のゲート電極G１を接続することができ
る。
【００６８】図８は、この場合の構成例を示す。プラグ
３１、３２は、図7の実施例と同様の構成である。プラ
グ３２の上面は、エッチング工程で形成された段差を有
する。プラグ３２とゲート電極Ｇ１とに跨るコンタクト
孔が形成され、このコンタクト孔を埋めこんで接続端子
ＣＴＪが形成されている。共通の接続端子ＣＴＪは、蓄
積電極１７、プラグ３２、ゲート電極Ｇを電気的に接続
する。その他の点は図７同様である。
３１、３２は、図7の実施例と同様の構成である。プラ
グ３２の上面は、エッチング工程で形成された段差を有
する。プラグ３２とゲート電極Ｇ１とに跨るコンタクト
孔が形成され、このコンタクト孔を埋めこんで接続端子
ＣＴＪが形成されている。共通の接続端子ＣＴＪは、蓄
積電極１７、プラグ３２、ゲート電極Ｇを電気的に接続
する。その他の点は図７同様である。
【００６９】図９（Ａ）〜（Ｅ）は、図７、図８に示す
ＣＡＭ構造を製造するための製造工程を、図８の場合を
例にとって、示す。
ＣＡＭ構造を製造するための製造工程を、図８の場合を
例にとって、示す。
【００７０】図９（Ａ）に示すように、前述の実施例同
様シリコン基板1の表面にフィールド絶縁膜２、ゲート
酸化膜３を形成する。ゲート酸化膜３を形成した後、シ
リコン基板表面上に多結晶シリコン層５、窒化シリコン
層６の積層を堆積する。窒化シリコン層６の表面上にレ
ジストマスクを形成し、多結晶シリコン層５、窒化シリ
コン層６を同一パターンにパターニングする。その後レ
ジストマスクは除去する。
様シリコン基板1の表面にフィールド絶縁膜２、ゲート
酸化膜３を形成する。ゲート酸化膜３を形成した後、シ
リコン基板表面上に多結晶シリコン層５、窒化シリコン
層６の積層を堆積する。窒化シリコン層６の表面上にレ
ジストマスクを形成し、多結晶シリコン層５、窒化シリ
コン層６を同一パターンにパターニングする。その後レ
ジストマスクは除去する。
【００７１】図９（Ｂ）に示すように、メモリ素子領域
及び論理素子領域に対し、レジストマスクを用いて別個
のイオン注入を行なう。論理素子領域に低濃度ソース／
ドレイン領域７ａ、メモリ素子領域にソース／ドレイン
領域８が形成される。その後、シリコン基板表面上に窒
化シリコン膜１１ａを堆積し、メモリ素子領域をレジス
トマスクで覆い、異方性エッチングを行なう。
及び論理素子領域に対し、レジストマスクを用いて別個
のイオン注入を行なう。論理素子領域に低濃度ソース／
ドレイン領域７ａ、メモリ素子領域にソース／ドレイン
領域８が形成される。その後、シリコン基板表面上に窒
化シリコン膜１１ａを堆積し、メモリ素子領域をレジス
トマスクで覆い、異方性エッチングを行なう。
【００７２】論理素子領域において、ソース／ドレイン
領域７上の窒化シリコン膜１１ａを除去し、ゲート電極
５の側壁上にはサイドスペーサを残す。なお、窒化シリ
コン膜１１ａは、その下の窒化シリコン膜６と一体とな
り、ゲート電極の上面及び側面は窒化シリコン膜で覆わ
れた状態となる。図示の便宜上、これらの窒化シリコン
膜６、１１ａをまとめて１１ａで示す。論理素子領域と
メモリ素子領域の境界には、異方性エッチングでエッチ
された分、窒化シリコン膜１１ａに段差が形成されてい
る。
領域７上の窒化シリコン膜１１ａを除去し、ゲート電極
５の側壁上にはサイドスペーサを残す。なお、窒化シリ
コン膜１１ａは、その下の窒化シリコン膜６と一体とな
り、ゲート電極の上面及び側面は窒化シリコン膜で覆わ
れた状態となる。図示の便宜上、これらの窒化シリコン
膜６、１１ａをまとめて１１ａで示す。論理素子領域と
メモリ素子領域の境界には、異方性エッチングでエッチ
された分、窒化シリコン膜１１ａに段差が形成されてい
る。
【００７３】図９（Ｃ）に示すように、サイドスペーサ
が形成された論理素子領域にさらにＡｓ等のｎ型不純物
を高濃度にイオン注入する。ＣＭＯＳ構造を製作する場
合には、レジストマスクを用い、ｎチャネルＭＯＳ領
域、ｐチャネルＭＯＳ領域に対して別個のイオン注入を
行なう。その後レジストマスクは除去する。このように
して、論理素子領域にメモリ素子領域のソース／ドレイ
ン領域より高い不純物濃度を有するＬＤＤ構造のソース
／ドレイン領域が形成される。メモリ素子領域のソース
／ドレイン領域８は、低不純物濃度のまま保ち、メモリ
のリテンション特性を高く保つ。
が形成された論理素子領域にさらにＡｓ等のｎ型不純物
を高濃度にイオン注入する。ＣＭＯＳ構造を製作する場
合には、レジストマスクを用い、ｎチャネルＭＯＳ領
域、ｐチャネルＭＯＳ領域に対して別個のイオン注入を
行なう。その後レジストマスクは除去する。このように
して、論理素子領域にメモリ素子領域のソース／ドレイ
ン領域より高い不純物濃度を有するＬＤＤ構造のソース
／ドレイン領域が形成される。メモリ素子領域のソース
／ドレイン領域８は、低不純物濃度のまま保ち、メモリ
のリテンション特性を高く保つ。
【００７４】高濃度ソース／ドレイン領域を形成した
後、シリコン基板１上にCo膜をスパッタリングで形成す
る。ＲＴＡによる熱処理を行ない、Co膜と露出している
Si表面との間でサリサイド反応を生じさせ、シリサイド
層２６を生じさせる。未反応のCo膜は王水で除去する。
後、シリコン基板１上にCo膜をスパッタリングで形成す
る。ＲＴＡによる熱処理を行ない、Co膜と露出している
Si表面との間でサリサイド反応を生じさせ、シリサイド
層２６を生じさせる。未反応のCo膜は王水で除去する。
【００７５】図９（Ｄ）に示すように、シリコン基板表
面上に他の絶縁膜１１ｂを形成する。例えば、シリコン
窒化膜とＢＰＳＧ膜の積層を形成し、リフローを行なっ
て平坦な表面を形成する。シリコン窒化膜の代わりにＣ
ＶＤシリコン酸化膜、シリコン酸化膜とシリコン窒化膜
の積層などの積層を用いてもよい。又、リフローの代わ
りに、又はリフローに続いてＣＭＰを行ない、さらに平
坦化を行なってもよい。
面上に他の絶縁膜１１ｂを形成する。例えば、シリコン
窒化膜とＢＰＳＧ膜の積層を形成し、リフローを行なっ
て平坦な表面を形成する。シリコン窒化膜の代わりにＣ
ＶＤシリコン酸化膜、シリコン酸化膜とシリコン窒化膜
の積層などの積層を用いてもよい。又、リフローの代わ
りに、又はリフローに続いてＣＭＰを行ない、さらに平
坦化を行なってもよい。
【００７６】絶縁層１１ｂ 上にレジストマスクを形成
し、メモリ素子領域のソース／ドレイン領域８を露出す
るコンタクト孔を形成する。このコンタクト孔形成工程
において、ゲート電極を覆う窒化シリコン膜がセルフア
ラインコンタクト工程を実現する。その後レジストマス
クを除去し、Ｐ等のｎ型不純物をドープした多結晶シリ
コン層を堆積し、ＣＭＰなどで絶縁膜１１ｂ上の導電層
を除去することにより、プラグ３１、３２を形成する。
し、メモリ素子領域のソース／ドレイン領域８を露出す
るコンタクト孔を形成する。このコンタクト孔形成工程
において、ゲート電極を覆う窒化シリコン膜がセルフア
ラインコンタクト工程を実現する。その後レジストマス
クを除去し、Ｐ等のｎ型不純物をドープした多結晶シリ
コン層を堆積し、ＣＭＰなどで絶縁膜１１ｂ上の導電層
を除去することにより、プラグ３１、３２を形成する。
【００７７】図９（Ｅ）に示すように、絶縁膜１１ｂ上
にさらにシリコン酸化膜等の絶縁膜１２を形成し、レジ
ストマスクを用いてコンタクト孔１３を形成する。コン
タクト孔１３を形成した絶縁膜１２上に多結晶シリコン
層又は多結晶シリコン層とＷＳｉ層の積層等を形成し、
レジストマスクを用いてパターニングする。このように
して、配線１４が形成される。
にさらにシリコン酸化膜等の絶縁膜１２を形成し、レジ
ストマスクを用いてコンタクト孔１３を形成する。コン
タクト孔１３を形成した絶縁膜１２上に多結晶シリコン
層又は多結晶シリコン層とＷＳｉ層の積層等を形成し、
レジストマスクを用いてパターニングする。このように
して、配線１４が形成される。
【００７８】さらに、シリコン酸化膜やＢＰＳＧ層等の
層間絶縁膜１５（図７、８）を堆積し、リフローを行な
うことにより表面を平坦化する。さらに、ＣＭＰを行な
ってもよい。レジストマスクを用いてコンタクトホール
を形成する。レジストマスクの形状により、図７、図８
の構造を選択的に作成することができる。
層間絶縁膜１５（図７、８）を堆積し、リフローを行な
うことにより表面を平坦化する。さらに、ＣＭＰを行な
ってもよい。レジストマスクを用いてコンタクトホール
を形成する。レジストマスクの形状により、図７、図８
の構造を選択的に作成することができる。
【００７９】コンタクトホールを埋め込むように多結晶
シリコン層を堆積する。多結晶シリコン層をパターニン
グし、蓄積電極ＳＮ、接続端子ＣＴ（ＣＴＭ，ＣＴＬ，
ＣＴＪ）を作成する。引き続き、キャパシタ絶縁膜１８
の堆積、ポリシリコン層１９の堆積、パターニングによ
り、蓄積キャパシタ構造が作成される。必要に応じ、さ
らにＢＰＳＧなどの絶縁層形成、リフロー、ＣＭＰ、コ
ンタクト孔形成、配線層形成により、ＣＡＭ装置を完成
する。
シリコン層を堆積する。多結晶シリコン層をパターニン
グし、蓄積電極ＳＮ、接続端子ＣＴ（ＣＴＭ，ＣＴＬ，
ＣＴＪ）を作成する。引き続き、キャパシタ絶縁膜１８
の堆積、ポリシリコン層１９の堆積、パターニングによ
り、蓄積キャパシタ構造が作成される。必要に応じ、さ
らにＢＰＳＧなどの絶縁層形成、リフロー、ＣＭＰ、コ
ンタクト孔形成、配線層形成により、ＣＡＭ装置を完成
する。
【００８０】なお、ＣＡＭの繰り返し単位内の構成は図
２（B）、図５に示したものに限らない。
２（B）、図５に示したものに限らない。
【００８１】図１０は、平面配置の変形例を示す。図２
（B）の構成と比べ、論理素子の分離されたゲート電極
Ｇ１とデータバス線ＤＢに接続したゲート電極Ｇ２の位
置が交換されている。等価回路は、図１（C）に示すも
のとなる。ワードラインＷＬがビットラインコンタクト
を囲むように湾曲されている。又、メモリ素子の活性領
域ＡＲＭが、信号線ＧＮＤ、ＢＬ、ＭＬに平行な両端領
域と、その間の斜めに延在する領域とを含む。ワードラ
インＷＬと、活性領域ＡＲＭとは、ほぼ直交する事が望
ましい。
（B）の構成と比べ、論理素子の分離されたゲート電極
Ｇ１とデータバス線ＤＢに接続したゲート電極Ｇ２の位
置が交換されている。等価回路は、図１（C）に示すも
のとなる。ワードラインＷＬがビットラインコンタクト
を囲むように湾曲されている。又、メモリ素子の活性領
域ＡＲＭが、信号線ＧＮＤ、ＢＬ、ＭＬに平行な両端領
域と、その間の斜めに延在する領域とを含む。ワードラ
インＷＬと、活性領域ＡＲＭとは、ほぼ直交する事が望
ましい。
【００８２】さらに、図５の実施例同様、活性領域ＡＲ
Ｍの一方のソース／ドレイン領域と、論理素子の分離し
たゲート電極Ｇ１とが単一のコンタクト孔内に形成され
た接続端子ＣＴＪにより接続されている。その他の点は
図２の実施例と同様である。
Ｍの一方のソース／ドレイン領域と、論理素子の分離し
たゲート電極Ｇ１とが単一のコンタクト孔内に形成され
た接続端子ＣＴＪにより接続されている。その他の点は
図２の実施例と同様である。
【００８３】図１１（A）,（B）は、他の変形例を示
す。図１１（A）が平面配置を示し、図１１（B）が断面
構成を示す。図１０の構成例同様、メモリ素子用の活性
領域ＡＲＭは屈曲した形状を有し、ワードラインＷＬは
ビット線コンタクト領域を囲む領域で湾曲した形状を有
する。論理素子領域の分離したゲート電極Ｇ１は、接地
線GNDとビット線BLとの間の領域に配置されている。デ
ータバス線DBに接続されたゲート電極G2は、ビット線BL
とマッチラインMLとの間の領域に配置されている。
す。図１１（A）が平面配置を示し、図１１（B）が断面
構成を示す。図１０の構成例同様、メモリ素子用の活性
領域ＡＲＭは屈曲した形状を有し、ワードラインＷＬは
ビット線コンタクト領域を囲む領域で湾曲した形状を有
する。論理素子領域の分離したゲート電極Ｇ１は、接地
線GNDとビット線BLとの間の領域に配置されている。デ
ータバス線DBに接続されたゲート電極G2は、ビット線BL
とマッチラインMLとの間の領域に配置されている。
【００８４】ゲート電極G1のコンタクト領域は、メモリ
素子用活性領域ＡＲＭの右端から図１１（A）中上方に
離れ、ビット線BLを越えて、ビット線BLと接地線GNDと
の間の領域に配置されている。メモリ素子用活性領域Ａ
ＲＭの右端と分離したゲート電極G1とを異なる領域に配
置することにより、図中横方向の寸法を有効に利用する
ことが可能となる。分離したゲート電極Ｇ１と、データ
バス線ＤＢに接続したゲート電極Ｇ２の配置は、図２の
場合と同様である。等価回路は図１（A）に示すものと
なる。
素子用活性領域ＡＲＭの右端から図１１（A）中上方に
離れ、ビット線BLを越えて、ビット線BLと接地線GNDと
の間の領域に配置されている。メモリ素子用活性領域Ａ
ＲＭの右端と分離したゲート電極G1とを異なる領域に配
置することにより、図中横方向の寸法を有効に利用する
ことが可能となる。分離したゲート電極Ｇ１と、データ
バス線ＤＢに接続したゲート電極Ｇ２の配置は、図２の
場合と同様である。等価回路は図１（A）に示すものと
なる。
【００８５】メモリ素子用の接続端子ＣＴＭと、論理素
子用の接続端子ＣＴＬとは、図１１（A）,（B）に示す
ように、ビット線ＢＬを挟んで配置され、図１１（A）
中縦方向に配列されている。その他の点は、図２、図１
０の構成と同様である。
子用の接続端子ＣＴＬとは、図１１（A）,（B）に示す
ように、ビット線ＢＬを挟んで配置され、図１１（A）
中縦方向に配列されている。その他の点は、図２、図１
０の構成と同様である。
【００８６】図１２は、さらに他の構成例を示す。本構
成例においては、メモリ素子用の活性領域ＡＲＭ及び論
理素子用の活性領域ＡＲＬが共に横方向に延在した形状
を有し、さらにコンタクト用に上方に突出した部分を有
する。
成例においては、メモリ素子用の活性領域ＡＲＭ及び論
理素子用の活性領域ＡＲＬが共に横方向に延在した形状
を有し、さらにコンタクト用に上方に突出した部分を有
する。
【００８７】メモリ素子のゲート電極を兼ねるワード線
ＷＬ、論理素子用の分離したゲート電極Ｇ１、ゲート電
極Ｇ２を兼ねるデータバス線ＤＢは、共に縦方向に延在
した形状を有する。ワード線ＷＬは、ビット線コンタク
ト領域を囲む領域で湾曲した形状を有する。
ＷＬ、論理素子用の分離したゲート電極Ｇ１、ゲート電
極Ｇ２を兼ねるデータバス線ＤＢは、共に縦方向に延在
した形状を有する。ワード線ＷＬは、ビット線コンタク
ト領域を囲む領域で湾曲した形状を有する。
【００８８】さらに、ビット線ＢＬとマッチラインＭＬ
は、ゲート電極上方の同一配線層で横方向に延在して形
成され、さらに上方の導電層により蓄積電極ＳＮと接地
線ＧＮＤが形成されている。メモリ素子の一方のソース
／ドレイン領域と論理素子の分離したゲート電極Ｇ１と
は、単一の接続端子ＣＴＪにより接続されている。な
お、接地線ＧＮＤを横方向に延在させる場合を示した
が、縦方向に延在させてもよい。等価回路は、図１
（A）に示すものとなる。
は、ゲート電極上方の同一配線層で横方向に延在して形
成され、さらに上方の導電層により蓄積電極ＳＮと接地
線ＧＮＤが形成されている。メモリ素子の一方のソース
／ドレイン領域と論理素子の分離したゲート電極Ｇ１と
は、単一の接続端子ＣＴＪにより接続されている。な
お、接地線ＧＮＤを横方向に延在させる場合を示した
が、縦方向に延在させてもよい。等価回路は、図１
（A）に示すものとなる。
【００８９】図１３は、さらに他の構成を示す。本構成
においては、メモリ素子領域の活性領域ＡＲＭは横方向
に延在し、コンタクト部分が上方に突出した形状を有す
る。論理素子領域の活性領域ＡＲＬは、縦方向に延在し
た形状を有する。メモリ素子領域のワード線ＷＬは、ビ
ット線コンタクト領域でビット線コンタクトを囲むよう
に湾曲した形状を有する。
においては、メモリ素子領域の活性領域ＡＲＭは横方向
に延在し、コンタクト部分が上方に突出した形状を有す
る。論理素子領域の活性領域ＡＲＬは、縦方向に延在し
た形状を有する。メモリ素子領域のワード線ＷＬは、ビ
ット線コンタクト領域でビット線コンタクトを囲むよう
に湾曲した形状を有する。
【００９０】論理素子領域のゲート電極は横方向に延在
する。データバス線ＤＢは、ゲート電極上方の金属配線
層で形成されている。メモリ素子領域の一方のソース／
ドレイン領域と論理素子領域の分離したゲート電極Ｇ１
のコンタクト領域とは、ビット線を挟んで、縦方向に離
れて配列されている。等価回路は図１（C）に示すもの
となる。マッチラインＭＬと、接地線ＧＮＤは、ビット
線ＢＬと異なる金属配線層で形成している。この場合、
コンタクト領域にデータバス線ＤＢと同一配線層でプラ
グＰＭ，ＰＧを形成すればよい。この構成により、論理
回路の配線が低抵抗となり、高速動作が促進される。
する。データバス線ＤＢは、ゲート電極上方の金属配線
層で形成されている。メモリ素子領域の一方のソース／
ドレイン領域と論理素子領域の分離したゲート電極Ｇ１
のコンタクト領域とは、ビット線を挟んで、縦方向に離
れて配列されている。等価回路は図１（C）に示すもの
となる。マッチラインＭＬと、接地線ＧＮＤは、ビット
線ＢＬと異なる金属配線層で形成している。この場合、
コンタクト領域にデータバス線ＤＢと同一配線層でプラ
グＰＭ，ＰＧを形成すればよい。この構成により、論理
回路の配線が低抵抗となり、高速動作が促進される。
【００９１】図１４はさらに他の構成例を示す。本構成
においては、メモリ素子の活性領域ＡＲＭと論理素子の
活性領域ＡＲＬは、各々は図１３の構成と同様な平面形
状を有するが、その相対的関係が変化している。図中上
方にメモリ素子用活性領域ＡＲＭが横方向に延在し、下
方に突出したコンタクト領域を有する。ワード線ＷＬ
は、縦方向に直線的に延在している。
においては、メモリ素子の活性領域ＡＲＭと論理素子の
活性領域ＡＲＬは、各々は図１３の構成と同様な平面形
状を有するが、その相対的関係が変化している。図中上
方にメモリ素子用活性領域ＡＲＭが横方向に延在し、下
方に突出したコンタクト領域を有する。ワード線ＷＬ
は、縦方向に直線的に延在している。
【００９２】縦方向に延在する論理素子用活性領域ＡＲ
Ｌを横切るように、分離したゲート電極Ｇ１と上層のデ
ータベース線ＤＢにコンタクト孔を介して接続されたゲ
ート電極Ｇ２が横方向に延在して形成されている。
Ｌを横切るように、分離したゲート電極Ｇ１と上層のデ
ータベース線ＤＢにコンタクト孔を介して接続されたゲ
ート電極Ｇ２が横方向に延在して形成されている。
【００９３】データバス線ＤＢは、接地線ＧＮＤ、ビッ
ト線ＢＬと同一の上層導電層で形成されている。これら
の信号線ＧＮＤ、ＢＬ、ＤＢは横方向に延在して配置さ
れている。マッチラインＭＬはゲート電極と同一導電層
で形成され、ワード線ＷＬと平行に縦方向に延在して配
置されている。マッチラインＭＬは信号線ＧＮＤ、Ｂ
Ｌ、ＤＢと同一の導電層により形成された接続端子CMに
より論理素子領域の一方のソース／ドレイン領域に接続
されている。
ト線ＢＬと同一の上層導電層で形成されている。これら
の信号線ＧＮＤ、ＢＬ、ＤＢは横方向に延在して配置さ
れている。マッチラインＭＬはゲート電極と同一導電層
で形成され、ワード線ＷＬと平行に縦方向に延在して配
置されている。マッチラインＭＬは信号線ＧＮＤ、Ｂ
Ｌ、ＤＢと同一の導電層により形成された接続端子CMに
より論理素子領域の一方のソース／ドレイン領域に接続
されている。
【００９４】図１３と比較すると、データバス線ＤＢと
マッチラインＭＬの配置が交換されている。蓄積電極を
介した接続端子CTMとCTLの構成は図２（B）と同様であ
る。
マッチラインＭＬの配置が交換されている。蓄積電極を
介した接続端子CTMとCTLの構成は図２（B）と同様であ
る。
【００９５】図１５は、さらに他の構成を示す。メモリ
素子用活性領域ＡＲＭのビット線コンタクト領域が上方
に突出して形成され、接地線ＧＮＤのすぐ下方にビット
線ＢＬが配置されている。図１４の構成と比較すると、
ビット線ＢＬがメモリ素子用活性領域ＡＲＭの上方に移
動された形態である。これに伴い、メモリ素子用活性領
域ＡＲＭのコンタクト孔も上方に移動している。
素子用活性領域ＡＲＭのビット線コンタクト領域が上方
に突出して形成され、接地線ＧＮＤのすぐ下方にビット
線ＢＬが配置されている。図１４の構成と比較すると、
ビット線ＢＬがメモリ素子用活性領域ＡＲＭの上方に移
動された形態である。これに伴い、メモリ素子用活性領
域ＡＲＭのコンタクト孔も上方に移動している。
【００９６】図１６〜２４は、本発明の他の実施例によ
るＣＡＭ半導体装置の製造工程を示す。
るＣＡＭ半導体装置の製造工程を示す。
【００９７】図１６（Ａ）、（Ｂ）は、半導体基板の上
に活性領域を画定し、活性領域上にゲート酸化膜を介し
てゲート電極を製造した状態を示す。図１６（Ａ）が平
面図を示し、図１６（Ｂ）が断面図を示す。
に活性領域を画定し、活性領域上にゲート酸化膜を介し
てゲート電極を製造した状態を示す。図１６（Ａ）が平
面図を示し、図１６（Ｂ）が断面図を示す。
【００９８】図１６（Ｂ）に示すように、半導体基板１
表面上に、ＬＯＣＯＳ又はＳＴＩにより酸化シリコン等
のアイソレーション絶縁領域２を形成する。アイソレー
ション絶縁領域２が形成されず、半導体基板１の表面が
露出している領域が活性領域となる。
表面上に、ＬＯＣＯＳ又はＳＴＩにより酸化シリコン等
のアイソレーション絶縁領域２を形成する。アイソレー
ション絶縁領域２が形成されず、半導体基板１の表面が
露出している領域が活性領域となる。
【００９９】なお、必要に応じ、シリコン基板１にはｎ
型ウェル１ｎ、ｐ型ウェル１ｐなどのウェル構造が形成
されている。左右のｐ型ウェル１ｐが分離されているた
め、論理トランジスタの動作時に発生するホットエレク
トロンがＤＲＡＭセルにまで到達することはなく、リテ
ンション特性に優れる。ただし、両ｐ型ウェルを同一ウ
ェルとすることにより、リテンション特性は悪化する
が、寸法を縮小して全体としてセル面積を縮小すること
もできる。
型ウェル１ｎ、ｐ型ウェル１ｐなどのウェル構造が形成
されている。左右のｐ型ウェル１ｐが分離されているた
め、論理トランジスタの動作時に発生するホットエレク
トロンがＤＲＡＭセルにまで到達することはなく、リテ
ンション特性に優れる。ただし、両ｐ型ウェルを同一ウ
ェルとすることにより、リテンション特性は悪化する
が、寸法を縮小して全体としてセル面積を縮小すること
もできる。
【０１００】なお、以下の図面においては簡略化のため
ウェル構造を省略して示す。シリコン基板１の活性領域
表面にシリコン酸化膜等のゲート絶縁膜を形成した後、
多結晶シリコン層を堆積し、パターニングすることによ
りゲート電極５（信号線を含む）を形成する。
ウェル構造を省略して示す。シリコン基板１の活性領域
表面にシリコン酸化膜等のゲート絶縁膜を形成した後、
多結晶シリコン層を堆積し、パターニングすることによ
りゲート電極５（信号線を含む）を形成する。
【０１０１】ゲート電極作成後、必要に応じてレジスト
マスクを用い、活性領域に不純物をイオン注入する。メ
モリ素子用のトランジスタのソース／ドレイン領域と論
理素子用トランジスタの低濃度ソース／ドレイン領域が
形成される。
マスクを用い、活性領域に不純物をイオン注入する。メ
モリ素子用のトランジスタのソース／ドレイン領域と論
理素子用トランジスタの低濃度ソース／ドレイン領域が
形成される。
【０１０２】図１６（Ａ）の平面図において、中央部分
に縦方向に延在する論理素子用活性領域ＡＲＬが形成さ
れ、その両側に横方向に長いメモリ素子用活性領域ARM
が形成されている。論理素子用活性領域ＡＲＬの上に
は、横方向に活性領域を横断するゲート電極５が形成さ
れており、メモリ素子用活性領域ＡＲＭの上には、縦方
向に活性領域を横断し、さらにアイソレーション絶縁領
域上を配線層として延在するゲート電極が形成されてい
る。なお、図においては４つの繰り返し単位Ｕ１１、Ｕ
１２、Ｕ２１、Ｕ２２が示されている。繰り返し単位Ｕ
１１、Ｕ２１と繰り返し単位Ｕ１２，Ｕ２２は左右対称
な構成であり、繰り返し単位Ｕ１１、Ｕ１２と繰り返し
単位Ｕ２１、Ｕ２２とは上下対称な構成である。
に縦方向に延在する論理素子用活性領域ＡＲＬが形成さ
れ、その両側に横方向に長いメモリ素子用活性領域ARM
が形成されている。論理素子用活性領域ＡＲＬの上に
は、横方向に活性領域を横断するゲート電極５が形成さ
れており、メモリ素子用活性領域ＡＲＭの上には、縦方
向に活性領域を横断し、さらにアイソレーション絶縁領
域上を配線層として延在するゲート電極が形成されてい
る。なお、図においては４つの繰り返し単位Ｕ１１、Ｕ
１２、Ｕ２１、Ｕ２２が示されている。繰り返し単位Ｕ
１１、Ｕ２１と繰り返し単位Ｕ１２，Ｕ２２は左右対称
な構成であり、繰り返し単位Ｕ１１、Ｕ１２と繰り返し
単位Ｕ２１、Ｕ２２とは上下対称な構成である。
【０１０３】図１７（Ａ）、（Ｂ）、（Ｃ）は、ゲート
電極を覆ってシリコン基板１上に酸化シリコン等の絶縁
膜を形成し、その一部を除去した後サリサイド反応を行
なう工程を示す。
電極を覆ってシリコン基板１上に酸化シリコン等の絶縁
膜を形成し、その一部を除去した後サリサイド反応を行
なう工程を示す。
【０１０４】図１７（Ａ）に示すように、ゲート電極を
覆ってシリコン基板全面上に酸化シリコン膜１１を堆積
する。このシリコン酸化膜１１の上に、ホトレジストな
どのマスクＭ１を作成する。マスクＭ１は、メモリ素子
領域を覆い、論理素子領域を露出する。この状態で、シ
リコン酸化膜１１の異方性エッチングを行なう。マスク
Ｍ１に覆われた領域ではシリコン酸化膜１１がそのまま
残る。マスクＭ１の開口から露出している論理素子領域
においては、平坦面上のシリコン酸化膜１１が除去さ
れ、ゲート電極の側壁上にのみサイドウォールスペーサ
１１ａが残る。
覆ってシリコン基板全面上に酸化シリコン膜１１を堆積
する。このシリコン酸化膜１１の上に、ホトレジストな
どのマスクＭ１を作成する。マスクＭ１は、メモリ素子
領域を覆い、論理素子領域を露出する。この状態で、シ
リコン酸化膜１１の異方性エッチングを行なう。マスク
Ｍ１に覆われた領域ではシリコン酸化膜１１がそのまま
残る。マスクＭ１の開口から露出している論理素子領域
においては、平坦面上のシリコン酸化膜１１が除去さ
れ、ゲート電極の側壁上にのみサイドウォールスペーサ
１１ａが残る。
【０１０５】図１７（Ｃ）は、ゲート電極５側壁上に形
成されたサイドウォールスペーサ１１ａを示している。
成されたサイドウォールスペーサ１１ａを示している。
【０１０６】サイドウォールスペーサ１１Ａを作成した
後、論理素子領域のトランジスタに対し、高濃度のソー
ス／ドレイン領域を作成するためのイオン注入を行な
う。論理素子領域のトランジスタはＬＤＤ構造のトラン
ジスタとなる。その後マスクＭ１は除去する。
後、論理素子領域のトランジスタに対し、高濃度のソー
ス／ドレイン領域を作成するためのイオン注入を行な
う。論理素子領域のトランジスタはＬＤＤ構造のトラン
ジスタとなる。その後マスクＭ１は除去する。
【０１０７】ＣＭＯＳ半導体装置を形成する場合は、サ
イドスペーサを形成した後、マスクＭ１は除去する。次
に、フォトレジストを塗布し、論理素子領域のＮＭＯＳ
部を開口するフォトレジストパターンを形成する。ｎ型
不純物を高濃度にイオン注入し、ｎ+型ソース／ドレイ
ン領域を形成する。次に、このフォトレジストパターンを
除去し、新たにフォトレジストを塗布し、ＰＭＯＳ部を
開口するフォトレジストパターンを形成する。ＢＦ2イ
オンを高濃度にイオン注入することにより、ｐ+型ソー
ス／ドレイン領域を形成する。その後、フォトレジストパ
ターンは除去する。
イドスペーサを形成した後、マスクＭ１は除去する。次
に、フォトレジストを塗布し、論理素子領域のＮＭＯＳ
部を開口するフォトレジストパターンを形成する。ｎ型
不純物を高濃度にイオン注入し、ｎ+型ソース／ドレイ
ン領域を形成する。次に、このフォトレジストパターンを
除去し、新たにフォトレジストを塗布し、ＰＭＯＳ部を
開口するフォトレジストパターンを形成する。ＢＦ2イ
オンを高濃度にイオン注入することにより、ｐ+型ソー
ス／ドレイン領域を形成する。その後、フォトレジストパ
ターンは除去する。
【０１０８】その後、シリコン基板全面上にCo膜をスパ
ッタリングで形成する。Co膜を形成した後、ＲＴＡ等に
より熱処理を行ない、Co膜と下地シリコン表面とのシリ
サイド反応を生じさせる。このようにして、ゲート電極
５表面にシリサイド膜２５が形成される。なお、図１７
（Ａ）に示す論理素子用活性領域ＡＲＬの表面にもシリ
サイド膜が形成される。
ッタリングで形成する。Co膜を形成した後、ＲＴＡ等に
より熱処理を行ない、Co膜と下地シリコン表面とのシリ
サイド反応を生じさせる。このようにして、ゲート電極
５表面にシリサイド膜２５が形成される。なお、図１７
（Ａ）に示す論理素子用活性領域ＡＲＬの表面にもシリ
サイド膜が形成される。
【０１０９】なお、サイドウォールスペーサを作成する
ための膜として、酸化膜の代わりに窒化膜を用いること
もできる。
ための膜として、酸化膜の代わりに窒化膜を用いること
もできる。
【０１１０】図１８（Ｂ）に示すように、シリコン酸化
膜１１、シリサイド層２５を覆うように基板１全面上に
ＢＰＳＧ等の絶縁膜１２を層間絶縁膜として形成する。
この絶縁膜１２表面上にレジスト層を塗布し、コンタク
ト孔を形成するための開口を有するマスクＭ２を作成す
る。
膜１１、シリサイド層２５を覆うように基板１全面上に
ＢＰＳＧ等の絶縁膜１２を層間絶縁膜として形成する。
この絶縁膜１２表面上にレジスト層を塗布し、コンタク
ト孔を形成するための開口を有するマスクＭ２を作成す
る。
【０１１１】図１８（Ａ）は、マスクＭの開口部分を示
す平面図である。マスクＭ２は、メモリ素子領域のビッ
ト線コンタクト部に開口１３ａを有する。
す平面図である。マスクＭ２は、メモリ素子領域のビッ
ト線コンタクト部に開口１３ａを有する。
【０１１２】図１８（Ｃ）は、マスクＭ２を用い、絶縁
膜１２に開口１３を形成した状態を示す。
膜１２に開口１３を形成した状態を示す。
【０１１３】なお、絶縁膜１２を成膜した後、リフロ
ー、ＣＭＰなどにより表面を平坦化することが望まし
い。
ー、ＣＭＰなどにより表面を平坦化することが望まし
い。
【０１１４】図１９（Ｂ）に示すように、開口１３を埋
め込むように絶縁膜１２上に多結晶シリコン層とＷＳｉ
層との積層などによる導電層を形成し、パターニングを
行なってビット線ＢＬなどを構成する配線層１４を形成
する。ビット線は直列接続された論理トランジスタの接
続ノード上に延在する。従って、後に形成される論理素子
のソース／ドレインコンタクトホールとの距離を十分広
く確保することができる。この点は、ＭＬ，ＤＢなどの
配線をＡｌ等の低抵抗金属配線で形成し、高速動作を実
現するための鍵となる点である。
め込むように絶縁膜１２上に多結晶シリコン層とＷＳｉ
層との積層などによる導電層を形成し、パターニングを
行なってビット線ＢＬなどを構成する配線層１４を形成
する。ビット線は直列接続された論理トランジスタの接
続ノード上に延在する。従って、後に形成される論理素子
のソース／ドレインコンタクトホールとの距離を十分広
く確保することができる。この点は、ＭＬ，ＤＢなどの
配線をＡｌ等の低抵抗金属配線で形成し、高速動作を実
現するための鍵となる点である。
【０１１５】図１９（Ａ）は、形成されたビット線１４
ａ、１４ｂの平面パターンを示す。図１９（Ｂ）、
（Ｃ）に示すように、ビット線１４を作成した後、ビッ
ト線１４を覆って絶縁膜１２上に他の層間絶縁膜となる
絶縁膜１５を堆積する。絶縁膜１５上にホトレジスト等
のマスクを形成し、キャパシタのコンタクト孔１６をエ
ッチングする。
ａ、１４ｂの平面パターンを示す。図１９（Ｂ）、
（Ｃ）に示すように、ビット線１４を作成した後、ビッ
ト線１４を覆って絶縁膜１２上に他の層間絶縁膜となる
絶縁膜１５を堆積する。絶縁膜１５上にホトレジスト等
のマスクを形成し、キャパシタのコンタクト孔１６をエ
ッチングする。
【０１１６】図１９（Ｃ）に示すように、メモリセルト
ランジスタのソース／ドレインに達するコンタクト孔１
６ａと、論理素子のゲート電極に達するコンタクト孔１
６ｂとが、ビット線１４を挟んで対向する位置に形成さ
れている。このビット線を挟んでコンタクトホールが形
成される構成により、横方向のセルサイズが縮小され
る。なお、絶縁層１５成膜後にも、リフロー、ＣＭＰな
どにより平坦化を行なうことが望ましい。
ランジスタのソース／ドレインに達するコンタクト孔１
６ａと、論理素子のゲート電極に達するコンタクト孔１
６ｂとが、ビット線１４を挟んで対向する位置に形成さ
れている。このビット線を挟んでコンタクトホールが形
成される構成により、横方向のセルサイズが縮小され
る。なお、絶縁層１５成膜後にも、リフロー、ＣＭＰな
どにより平坦化を行なうことが望ましい。
【０１１７】図２０（Ｂ）に示すように、コンタクト孔
１６ａ、１６ｂを埋め込むように多結晶シリコン等の導
電膜を堆積し、パターニングして蓄積容量電極１７を作
成する。
１６ａ、１６ｂを埋め込むように多結晶シリコン等の導
電膜を堆積し、パターニングして蓄積容量電極１７を作
成する。
【０１１８】図２０（Ａ）に示すように、蓄積容量電極
１７はメモリセルトランジスタの主要部を覆い、矩形の
形状を有する。なお、ピラー型の蓄積容量電極を示した
が、シリンダ型等他の形状を取ることもできる。又、表
面に半球状の突起を多数形成し、表面積を増大しても良
い。
１７はメモリセルトランジスタの主要部を覆い、矩形の
形状を有する。なお、ピラー型の蓄積容量電極を示した
が、シリンダ型等他の形状を取ることもできる。又、表
面に半球状の突起を多数形成し、表面積を増大しても良
い。
【０１１９】図２１（Ｂ）に示すように、蓄積容量電極
１７を覆ってキャパシタ誘電体膜を形成した後、セルプ
レート電極となる導電層を形成し、パターニングしてセ
ルプレート電極１９を作成する。
１７を覆ってキャパシタ誘電体膜を形成した後、セルプ
レート電極となる導電層を形成し、パターニングしてセ
ルプレート電極１９を作成する。
【０１２０】図２１（Ａ）に示すように、セルプレート
電極１９は、ほぼメモリ素子領域の全面を覆う。なお、
セルプレート電極１９は、図示の領域外にも延在し、同
一電位（例えばＶｃｃ／２電位）に維持される。
電極１９は、ほぼメモリ素子領域の全面を覆う。なお、
セルプレート電極１９は、図示の領域外にも延在し、同
一電位（例えばＶｃｃ／２電位）に維持される。
【０１２１】図２２に示すように、セルプレート電極１
９を覆ってシリコン基板全面上に層間絶縁膜となる絶縁
膜４０を形成し、レジストマスクなどを用いてコンタク
ト孔４１、４２を開口する。
９を覆ってシリコン基板全面上に層間絶縁膜となる絶縁
膜４０を形成し、レジストマスクなどを用いてコンタク
ト孔４１、４２を開口する。
【０１２２】図２３に示すように、コンタクト孔を埋め
込むように金属配線層をシリコン基板上に形成し、パタ
ーニングを行なってデータベース線４４ａ、４４ｂ及び
論理素子トランジスタのソース／ドレイン領域の引き出
し電極４５、４６、４７を作成する。ここで、電極４５
と４７は、左右に隣接する電極が近づく方向に、電極４６
は左右に隣接する電極が遠ざかる方向に延在するように
配置されている。
込むように金属配線層をシリコン基板上に形成し、パタ
ーニングを行なってデータベース線４４ａ、４４ｂ及び
論理素子トランジスタのソース／ドレイン領域の引き出
し電極４５、４６、４７を作成する。ここで、電極４５
と４７は、左右に隣接する電極が近づく方向に、電極４６
は左右に隣接する電極が遠ざかる方向に延在するように
配置されている。
【０１２３】この配置により、マッチラインＭＬと接地
配線ＧＮＤとを同一配線層で同一方向に配線することが
できる。また、データベース線ＤＢを一層目（下層）配
線で形成し、マッチラインＭＬと接地配線ＧＮＤとを２
層目（上層）配線で形成することにより、コンタクト孔
４１，４２の配置を単純化でき、論理回路部の面積縮小
を実現している。
配線ＧＮＤとを同一配線層で同一方向に配線することが
できる。また、データベース線ＤＢを一層目（下層）配
線で形成し、マッチラインＭＬと接地配線ＧＮＤとを２
層目（上層）配線で形成することにより、コンタクト孔
４１，４２の配置を単純化でき、論理回路部の面積縮小
を実現している。
【０１２４】図２２のコンタクト孔配置を見ると分かる
ように、コンタクト孔４１の両側にコンタクト孔４２が
配置され、これらの配線をどのように形成するかが、セル
の面積を決定する。上記構成は、これらの観点から最適の
ものである。
ように、コンタクト孔４１の両側にコンタクト孔４２が
配置され、これらの配線をどのように形成するかが、セル
の面積を決定する。上記構成は、これらの観点から最適の
ものである。
【０１２５】なお、さらにセルプレート用コンタクト孔
およびワード線引き出し用コンタクト孔も形成してお
き、セルプレート電極コンタクト用電源配線４４ｃとワ
ード線ＷＬ引き出し用のスタック電極４４ｄを同時に形
成することが好ましい。たとえば、図に示すようにセルブ
ロックの上下端部において、セルプレートにコンタクト
する電源配線４４ｃを設ける。また、セルブロック間に
おいて、ワードラインにコンタクトするスタック電極４
４ｄを設ける。また、セルプレートにコンタクトする電
源配線は、ビット線と同一配線層で形成することもでき
る。
およびワード線引き出し用コンタクト孔も形成してお
き、セルプレート電極コンタクト用電源配線４４ｃとワ
ード線ＷＬ引き出し用のスタック電極４４ｄを同時に形
成することが好ましい。たとえば、図に示すようにセルブ
ロックの上下端部において、セルプレートにコンタクト
する電源配線４４ｃを設ける。また、セルブロック間に
おいて、ワードラインにコンタクトするスタック電極４
４ｄを設ける。また、セルプレートにコンタクトする電
源配線は、ビット線と同一配線層で形成することもでき
る。
【０１２６】その後、全面上に層間絶縁膜となる絶縁膜
４８を成膜する。絶縁膜４８は、リフロー、ＣＭＰなど
により表面を平坦化することが望ましい。絶縁膜４８上
にフォトレジストパターンを形成し、コンタクト孔４９
を形成する。
４８を成膜する。絶縁膜４８は、リフロー、ＣＭＰなど
により表面を平坦化することが望ましい。絶縁膜４８上
にフォトレジストパターンを形成し、コンタクト孔４９
を形成する。
【０１２７】図２４（Ａ）に示すように、コンタクト孔
を埋め込むように上層金属配線層を形成し、パターニン
グすることにより縦方向に延在する配線５１ａ，５１ｂ
（まとめて５１と呼ぶ）、５２ａ、５２ｂ（まとめて５
２と呼ぶ）を形成する。配線５１ａ、５１ｂは例えば接
地配線であり、５２ａ、５２ｂは例えばマッチラインで
ある。同時にワード線を下層スタック電極４４ｄを介し
て裏打ちするワード線裏打ち配線５３ａ、５３ｂを形成
する。ワード線は、図中縦方向に延在する多結晶シリコ
ンやポリサイドの配線であり、比較的抵抗が高い。たと
えば各セルブロック間で裏打ち金属配線に接続すること
で、抵抗値を大幅に引き下げることができる。
を埋め込むように上層金属配線層を形成し、パターニン
グすることにより縦方向に延在する配線５１ａ，５１ｂ
（まとめて５１と呼ぶ）、５２ａ、５２ｂ（まとめて５
２と呼ぶ）を形成する。配線５１ａ、５１ｂは例えば接
地配線であり、５２ａ、５２ｂは例えばマッチラインで
ある。同時にワード線を下層スタック電極４４ｄを介し
て裏打ちするワード線裏打ち配線５３ａ、５３ｂを形成
する。ワード線は、図中縦方向に延在する多結晶シリコ
ンやポリサイドの配線であり、比較的抵抗が高い。たと
えば各セルブロック間で裏打ち金属配線に接続すること
で、抵抗値を大幅に引き下げることができる。
【０１２８】図２４（Ｂ）は、ゲート電極（ワード線）
よりも上のレベルに形成される配線の平面レイアウトを
示す。先ずビット線ＢＬ（１４ａ、１４Ｂ）が図中水平
方向に形成され、その上にビット線ＢＬと重なるように
金属配線層で形成されたデータベース線４４ａ、４４ｂ
（およびセルプレート用電源配線４４ｃ）が水平方向に
延在して形成されている。最上層には、ビット線ＢＬ、
データバス線ＤＢとほぼ直交する方向にマッチラインＭ
Ｌ、接地線ＧＮＤ（およびワード線裏打ち配線）が形成
されている。
よりも上のレベルに形成される配線の平面レイアウトを
示す。先ずビット線ＢＬ（１４ａ、１４Ｂ）が図中水平
方向に形成され、その上にビット線ＢＬと重なるように
金属配線層で形成されたデータベース線４４ａ、４４ｂ
（およびセルプレート用電源配線４４ｃ）が水平方向に
延在して形成されている。最上層には、ビット線ＢＬ、
データバス線ＤＢとほぼ直交する方向にマッチラインＭ
Ｌ、接地線ＧＮＤ（およびワード線裏打ち配線）が形成
されている。
【０１２９】論理素子領域は、金属配線層で形成された
マッチラインＭＬ、データバス線ＤＢ、接地線ＧＮＤに
接続されるため、高速動作が容易である。
マッチラインＭＬ、データバス線ＤＢ、接地線ＧＮＤに
接続されるため、高速動作が容易である。
【０１３０】以上、ＤＲＡＭ２個、ｎチャネルトランジ
スタ４個で１つのＣＡＭセルを形成する実施例を説明し
たが、ＤＲＡＭセルの数を減らすこともできる。
スタ４個で１つのＣＡＭセルを形成する実施例を説明し
たが、ＤＲＡＭセルの数を減らすこともできる。
【０１３１】図２５（Ａ）は、本発明の別の実施例によ
りＣＡＭセルの等価回路図である。
りＣＡＭセルの等価回路図である。
【０１３２】メモリセル用トランジスタＭＭと、キャパ
シタＣによりメモリセルＭＣが構成される。マッチライ
ンＭＬと接地線ＧＮＤの間には２組の直列接続トランジ
スタが接続されている。各直列接続トランジスタは、ｐ
チャネルトランジスタＭＰ１、ＭＰ２とｎチャネルトラ
ンジスタＭＮ１、ＭＮ２との直列接続で構成されてい
る。データベース線ＤＢは、ｐチャネルトランジスタＭ
Ｐ１とｎチャネルトランジスタＭＮ２とのゲート電極に
接続される。
シタＣによりメモリセルＭＣが構成される。マッチライ
ンＭＬと接地線ＧＮＤの間には２組の直列接続トランジ
スタが接続されている。各直列接続トランジスタは、ｐ
チャネルトランジスタＭＰ１、ＭＰ２とｎチャネルトラ
ンジスタＭＮ１、ＭＮ２との直列接続で構成されてい
る。データベース線ＤＢは、ｐチャネルトランジスタＭ
Ｐ１とｎチャネルトランジスタＭＮ２とのゲート電極に
接続される。
【０１３３】メモリセルの蓄積電極は、ｐチャネルトラ
ンジスタＭＰ２とｎチャネルトランジスタＭＮ１とのゲ
ート電極に接続されている。すなわち、各直列接続トラ
ンジスタは、ＣＭＯＳトランジスタで構成され、その一
方がデータバス線ＤＢの電位で制御され、他方がキャパ
シタＣの蓄積電位により制御される。ビット線ＢＬは、
メモリセルのトランジスタＭＭの他方のソース／ドレイ
ン領域に接続される。
ンジスタＭＰ２とｎチャネルトランジスタＭＮ１とのゲ
ート電極に接続されている。すなわち、各直列接続トラ
ンジスタは、ＣＭＯＳトランジスタで構成され、その一
方がデータバス線ＤＢの電位で制御され、他方がキャパ
シタＣの蓄積電位により制御される。ビット線ＢＬは、
メモリセルのトランジスタＭＭの他方のソース／ドレイ
ン領域に接続される。
【０１３４】図１（Ａ）のＣＡＭセルではメモリセルＭ
Ｃが２個のＤＲＡＭセルで構成されるのに対し、図２５
（Ａ）では一個のＤＲＡＭセルで構成されている。ま
た、図１（Ａ）ではそれぞれ２本のデータバス線とビッ
ト線を用いているが、図２５（Ａ）ではそれぞれ１本の
データバス線ＤＢとビット線ＢＬを用いている。
Ｃが２個のＤＲＡＭセルで構成されるのに対し、図２５
（Ａ）では一個のＤＲＡＭセルで構成されている。ま
た、図１（Ａ）ではそれぞれ２本のデータバス線とビッ
ト線を用いているが、図２５（Ａ）ではそれぞれ１本の
データバス線ＤＢとビット線ＢＬを用いている。
【０１３５】図２５（Ｂ）は、図２５（Ａ）のＣＡＭセ
ルの論理動作を示す表である。ＤＲＡＭの欄は、キャパ
シタＣの蓄積電極の電位を示し、Ｈが高電位、Ｌが低電
位である。ＤＢの欄は、データバス線ＤＢの電位を示
し、Ｈが高電位、Ｌが低電位を示す。ＰＭＯＳの欄は、
ｐチャネルトランジスタＭＰ１／ＭＰ２のオン／オフ状
態を示す。ＮＭＯＳの欄は、ｎチャネルトランジスタＭ
Ｎ１／ＭＮ２のオン／オフ状態を示す。ＭＬの欄は、高
電位にプリチャージされたマッチラインＭＬが、論理動
作の後高電位を維持しているか、低電位に放電している
かを示す。
ルの論理動作を示す表である。ＤＲＡＭの欄は、キャパ
シタＣの蓄積電極の電位を示し、Ｈが高電位、Ｌが低電
位である。ＤＢの欄は、データバス線ＤＢの電位を示
し、Ｈが高電位、Ｌが低電位を示す。ＰＭＯＳの欄は、
ｐチャネルトランジスタＭＰ１／ＭＰ２のオン／オフ状
態を示す。ＮＭＯＳの欄は、ｎチャネルトランジスタＭ
Ｎ１／ＭＮ２のオン／オフ状態を示す。ＭＬの欄は、高
電位にプリチャージされたマッチラインＭＬが、論理動
作の後高電位を維持しているか、低電位に放電している
かを示す。
【０１３６】例えば、ＤＲＡＭが高電位（Ｈ）の時、ｎ
チャネルトランジスタＭＮ１はオンであり、ｐチャネル
トランジスタＭＰ２はオフである。データバス線ＤＢが
高電位（Ｈ）の時、ｐチャネルトランジスタＭＰ１はオ
フであり、ｎチャネルトランジスタＭＮ２はオンとな
る。従って、ＤＲＡＭ及びＤＢが共にＨの時、各直列接
続トランジスタはいずれか一方のトランジスタがオフと
なり、マッチラインＭＬはＨに維持される。
チャネルトランジスタＭＮ１はオンであり、ｐチャネル
トランジスタＭＰ２はオフである。データバス線ＤＢが
高電位（Ｈ）の時、ｐチャネルトランジスタＭＰ１はオ
フであり、ｎチャネルトランジスタＭＮ２はオンとな
る。従って、ＤＲＡＭ及びＤＢが共にＨの時、各直列接
続トランジスタはいずれか一方のトランジスタがオフと
なり、マッチラインＭＬはＨに維持される。
【０１３７】ＤＲＡＭがＬの場合、ｎチャネルＭＮ１が
オフとなり、ｐチャネルトランジスタＭＰ２がオンとな
る。従って、ｐチャネルトランジスタＭＰ２とｎチャネ
ルトランジスタＭＮ２の直列接続がオンとなり、マッチ
ラインＭＬは放電してＬとなる。
オフとなり、ｐチャネルトランジスタＭＰ２がオンとな
る。従って、ｐチャネルトランジスタＭＰ２とｎチャネ
ルトランジスタＭＮ２の直列接続がオンとなり、マッチ
ラインＭＬは放電してＬとなる。
【０１３８】ＤＲＡＭはＨに保ち、ＤＢをＬとした場合
は、ｐチャネルトランジスタＭＰ１がオンとなり、ｎチ
ャネルトランジスタＭＮ２がオフとなる。従って、他方
の直列トランジスタＭＰ１、ＭＮ１が共にオンとなり、
マッチラインＭＬは放電してＬとなる。
は、ｐチャネルトランジスタＭＰ１がオンとなり、ｎチ
ャネルトランジスタＭＮ２がオフとなる。従って、他方
の直列トランジスタＭＰ１、ＭＮ１が共にオンとなり、
マッチラインＭＬは放電してＬとなる。
【０１３９】ＤＲＡＭがＬ、ＤＢもＬの場合は、ＤＲＡ
ＭがＨ、ＤＢがＨの場合の逆の状態となり、ｎチャネル
トランジスタＭＮ１、ＭＮ２が共にオフとなるため、マ
ッチラインＭＬは放電せずＨに保たれる。
ＭがＨ、ＤＢがＨの場合の逆の状態となり、ｎチャネル
トランジスタＭＮ１、ＭＮ２が共にオフとなるため、マ
ッチラインＭＬは放電せずＨに保たれる。
【０１４０】このように、図２５（Ａ）のＣＡＭセルも
図１（Ａ）に示すＣＡＭセルと同じ論理動作を行なう。
以下、図２５（Ａ）に示すＣＡＭセルを作成するための
製造工程を図２６〜図２９を参照して説明する。
図１（Ａ）に示すＣＡＭセルと同じ論理動作を行なう。
以下、図２５（Ａ）に示すＣＡＭセルを作成するための
製造工程を図２６〜図２９を参照して説明する。
【０１４１】図２６（Ａ）に示すように、シリコン基板
１表面上に活性領域ＡＲＬ１、ＡＲＬ２、ＡＲＭを画定
するアイソレーション絶縁膜２をＬＯＣＯＳ又はＳＴＩ
により作成する。活性領域ＡＲＬ１は論理素子用のｎ型
ウェルであり、ｐチャネルトランジスタを作成する領域
である。活性領域ＡＲＬ２は、論理素子用のｐ型ウェル
であり、ｎチャネルトランジスタを作成するための領域
である。活性領域ＡＲＭは、メモリ素子用トランジスシ
タを作成するためのｐ型ウェルである。活性領域表面上
にゲート酸化膜を作成した後、ポリシリコン層を堆積
し、パターニングすることにより各トランジスタのゲー
ト電極を作成する。論理素子用領域においては、ゲート
電極Ｇ１、Ｇ２が形成される。各ゲート電極Ｇ１、Ｇ２
は、それぞれｎ型活性領域ＡＲＬ１を横切る部分とｐ型
活性領域ＡＲＬ２を横切る部分を有する。メモリ素子用
領域においては、ゲート電極を兼ねるワード線ＷＬが横
方向にｐ型活性領域ＡＲＭを横断している。
１表面上に活性領域ＡＲＬ１、ＡＲＬ２、ＡＲＭを画定
するアイソレーション絶縁膜２をＬＯＣＯＳ又はＳＴＩ
により作成する。活性領域ＡＲＬ１は論理素子用のｎ型
ウェルであり、ｐチャネルトランジスタを作成する領域
である。活性領域ＡＲＬ２は、論理素子用のｐ型ウェル
であり、ｎチャネルトランジスタを作成するための領域
である。活性領域ＡＲＭは、メモリ素子用トランジスシ
タを作成するためのｐ型ウェルである。活性領域表面上
にゲート酸化膜を作成した後、ポリシリコン層を堆積
し、パターニングすることにより各トランジスタのゲー
ト電極を作成する。論理素子用領域においては、ゲート
電極Ｇ１、Ｇ２が形成される。各ゲート電極Ｇ１、Ｇ２
は、それぞれｎ型活性領域ＡＲＬ１を横切る部分とｐ型
活性領域ＡＲＬ２を横切る部分を有する。メモリ素子用
領域においては、ゲート電極を兼ねるワード線ＷＬが横
方向にｐ型活性領域ＡＲＭを横断している。
【０１４２】ゲート電極を覆う層間絶縁膜を形成した
後、第２層の多結晶シリコン層によりビット線ＢＬ及び
論理素子のゲート電極Ｇ１とメモリ用トランジスタの一
方のソース／ドレイン領域とを接続する接続端子ＣＴ１
が形成される。第２層多結晶シリコン層を覆って第２の
層間絶縁膜が形成され、さらに第３層の多結晶シリコン
層によりメモリ素子の蓄積電極ＳＮが形成される。これ
ら３層の多結晶シリコン層により、下層配線層が形成さ
れる。
後、第２層の多結晶シリコン層によりビット線ＢＬ及び
論理素子のゲート電極Ｇ１とメモリ用トランジスタの一
方のソース／ドレイン領域とを接続する接続端子ＣＴ１
が形成される。第２層多結晶シリコン層を覆って第２の
層間絶縁膜が形成され、さらに第３層の多結晶シリコン
層によりメモリ素子の蓄積電極ＳＮが形成される。これ
ら３層の多結晶シリコン層により、下層配線層が形成さ
れる。
【０１４３】図２６（Ｂ）は、図２６（Ａ）における一
点鎖線Ｕ−Ｕに沿う断面構成を示す。シリコン基板１の
表面部分には、深いｎ+型埋め込み層Ｗ１が形成され、
その上にｎ型ウェルＷ２が形成されている。ｎ型ウェル
Ｗ２の一部領域にｐ型ウェルＷ３が形成されている。な
お、ｐチャネルトランジスタを形成すべき領域には、ｐ
型ウェルＷ３に代えｎ型ウェルが形成される。シリコン
基板１表面部分には、ＳＴＩにより形成されたアイソレ
ーション絶縁膜２が配置され、アイソレーション絶縁膜
２で画定された活性領域表面にはゲート酸化膜３が形成
されている。
点鎖線Ｕ−Ｕに沿う断面構成を示す。シリコン基板１の
表面部分には、深いｎ+型埋め込み層Ｗ１が形成され、
その上にｎ型ウェルＷ２が形成されている。ｎ型ウェル
Ｗ２の一部領域にｐ型ウェルＷ３が形成されている。な
お、ｐチャネルトランジスタを形成すべき領域には、ｐ
型ウェルＷ３に代えｎ型ウェルが形成される。シリコン
基板１表面部分には、ＳＴＩにより形成されたアイソレ
ーション絶縁膜２が配置され、アイソレーション絶縁膜
２で画定された活性領域表面にはゲート酸化膜３が形成
されている。
【０１４４】ゲート酸化膜３上にゲート電極となる多結
晶シリコン層５が形成され、この多結晶シリコン層５の
両側にはｎ型不純物のイオン注入により形成されたソー
ス／ドレイン領域８が形成されている。なお、論理素子
用領域においては、各ゲート電極の両側にそれぞれの導
電型に合わせたソース／ドレイン領域が形成される。ゲ
ート電極を覆って第１の層間絶縁膜１１が形成されてい
る。なお、層間絶縁膜１１は、２層の絶縁層で形成され
る。論理素子用領域においては、下層絶縁層が異方性エ
ッチングを受け、ゲート電極両側にサイドウォールスペ
ーサを形成する。サイドウォールスペーサ形成後、さら
にイオン注入を行ない、高濃度ソース／ドレイン領域が
形成される。
晶シリコン層５が形成され、この多結晶シリコン層５の
両側にはｎ型不純物のイオン注入により形成されたソー
ス／ドレイン領域８が形成されている。なお、論理素子
用領域においては、各ゲート電極の両側にそれぞれの導
電型に合わせたソース／ドレイン領域が形成される。ゲ
ート電極を覆って第１の層間絶縁膜１１が形成されてい
る。なお、層間絶縁膜１１は、２層の絶縁層で形成され
る。論理素子用領域においては、下層絶縁層が異方性エ
ッチングを受け、ゲート電極両側にサイドウォールスペ
ーサを形成する。サイドウォールスペーサ形成後、さら
にイオン注入を行ない、高濃度ソース／ドレイン領域が
形成される。
【０１４５】第１の層間絶縁膜１１に、コンタクトホー
ル１３が形成され、コンタクトホール１３を埋め込むよ
うに多結晶シリコン層が堆積される。この多結晶シリコ
ン層をパターニングして、接続端子ＣＴ１、ビット線Ｂ
Ｌを構成する多結晶シリコン配線１４が形成される。
ル１３が形成され、コンタクトホール１３を埋め込むよ
うに多結晶シリコン層が堆積される。この多結晶シリコ
ン層をパターニングして、接続端子ＣＴ１、ビット線Ｂ
Ｌを構成する多結晶シリコン配線１４が形成される。
【０１４６】多結晶シリコン配線１４を覆って第２の層
間絶縁膜１５が形成される。第２の層間絶縁膜表面か
ら、メモリ素子用トランジスタの一方のソース／ドレイ
ン領域に達するコンタクトホール１６が形成され、この
コンタクトホール１６を埋め込むように多結晶シリコン
層が堆積される。この多結晶シリコン層をパターニング
し、メモリ素子用蓄積電極１７が形成されている。
間絶縁膜１５が形成される。第２の層間絶縁膜表面か
ら、メモリ素子用トランジスタの一方のソース／ドレイ
ン領域に達するコンタクトホール１６が形成され、この
コンタクトホール１６を埋め込むように多結晶シリコン
層が堆積される。この多結晶シリコン層をパターニング
し、メモリ素子用蓄積電極１７が形成されている。
【０１４７】なお、接続端子ＣＴ１がゲート電極５（Ｇ
１）とソース／ドレイン領域８を接続し、キャパシタの
蓄積電極１７が下方に延長してソース／ドレイン領域８
と接する場合を説明したが、前述の実施例同様、１つあ
るいは２つの接続端子で、蓄積電極とゲート電極５
（Ｇ）、ソース／ドレイン領域８とを接続してもよい。
１）とソース／ドレイン領域８を接続し、キャパシタの
蓄積電極１７が下方に延長してソース／ドレイン領域８
と接する場合を説明したが、前述の実施例同様、１つあ
るいは２つの接続端子で、蓄積電極とゲート電極５
（Ｇ）、ソース／ドレイン領域８とを接続してもよい。
【０１４８】図２７に示すように、蓄積電極を覆って第
２の層間絶縁膜１５の上に第３の層間絶縁膜が形成さ
れ、その上に第１金属配線が形成される。第１金属配線
は、データベースラインＤＢ、ｐチャネルトラジスタと
ｎチャネルトランジスタを接続する相互接続配線ＣＴ
２、ＣＴ３、上層配線層に接続するためのプラグＰＧ
１、ＰＧ２、及びメモリ素子領域における裏打ちワード
線ＷＬＢを含む。第１金属配線を形成した後、さらに第
４層間絶縁膜が形成され、その上に第２金属配線が形成
される。第２金属配線は、図中縦方向に延在する接地線
ＧＮＤ及びマッチラインＭＬを含む。
２の層間絶縁膜１５の上に第３の層間絶縁膜が形成さ
れ、その上に第１金属配線が形成される。第１金属配線
は、データベースラインＤＢ、ｐチャネルトラジスタと
ｎチャネルトランジスタを接続する相互接続配線ＣＴ
２、ＣＴ３、上層配線層に接続するためのプラグＰＧ
１、ＰＧ２、及びメモリ素子領域における裏打ちワード
線ＷＬＢを含む。第１金属配線を形成した後、さらに第
４層間絶縁膜が形成され、その上に第２金属配線が形成
される。第２金属配線は、図中縦方向に延在する接地線
ＧＮＤ及びマッチラインＭＬを含む。
【０１４９】図２８は、図２７のＸ−Ｘ線に沿う断面構
造を示す。論理素子用活性領域ＡＲＬ２は、ｐウェルＷ
４で形成されている。多結晶シリコンのゲート電極５の
上面には、シリサイド層２５が形成されている。ゲート
電極５の両側には、低濃度ソース／ドレイン領域７ａと
高濃度ソース／ドレイン領域７ｂを有するＬＤＤ構造が
形成され、その表面にはさらにシリサイド層２６が形成
されている。第１の層間絶縁膜１１は、ゲート電極側壁
上のサイドウォールスペーサ１１ａとその上の絶縁層１
１ｂを含む。
造を示す。論理素子用活性領域ＡＲＬ２は、ｐウェルＷ
４で形成されている。多結晶シリコンのゲート電極５の
上面には、シリサイド層２５が形成されている。ゲート
電極５の両側には、低濃度ソース／ドレイン領域７ａと
高濃度ソース／ドレイン領域７ｂを有するＬＤＤ構造が
形成され、その表面にはさらにシリサイド層２６が形成
されている。第１の層間絶縁膜１１は、ゲート電極側壁
上のサイドウォールスペーサ１１ａとその上の絶縁層１
１ｂを含む。
【０１５０】第１の層間絶縁膜１１の上に第２の層間絶
縁膜１５が形成され、メモリ素子用キャパシタが形成さ
れた後第３の層間絶縁膜２１が形成されている。第３の
層間絶縁膜２１にコンタクト孔が形成された後、第１金
属配線２２が形成される。図の構成において第１金属配
線２２は、相互接続配線ＣＴ１、ＣＴ２及びプラグＰＧ
２を含む。
縁膜１５が形成され、メモリ素子用キャパシタが形成さ
れた後第３の層間絶縁膜２１が形成されている。第３の
層間絶縁膜２１にコンタクト孔が形成された後、第１金
属配線２２が形成される。図の構成において第１金属配
線２２は、相互接続配線ＣＴ１、ＣＴ２及びプラグＰＧ
２を含む。
【０１５１】第１金属配線２２の上に第４層間絶縁膜２
３が形成され、コンタクト孔を形成した後第２金属配線
２４が形成されている。接地用金属配線２４は、プラグ
ＰＧ２に接続されている。なお、図示の場所以外でマッ
チラインＭＬもプラグＰＧ１に接続されている。
３が形成され、コンタクト孔を形成した後第２金属配線
２４が形成されている。接地用金属配線２４は、プラグ
ＰＧ２に接続されている。なお、図示の場所以外でマッ
チラインＭＬもプラグＰＧ１に接続されている。
【０１５２】図２９は、図２７におけるＹ−Ｙ線に沿う
断面構造を示す。論理素子用活性領域ＡＲＬ１はｎ型ウ
ェルＷ２で形成され、論理素子用活性領域ＡＲＬ２は、
ｎ型ウェルＷ２中に形成されたｐ型ウェルＷ３で形成さ
れている。ｎ型ウェルＷ２上に形成されるゲート電極
は、ｐ型不純物を多量にドープされたｐ型多結晶シリコ
ンで形成され、ｐ型ウェルＷ３上に形成された論理素子
用ゲート電極５はｎ型不純物を多量にドープされたｎ型
多結晶シリコンで形成される。これらのシリコン層５の
表面には、シリサイド層２５が形成されている。
断面構造を示す。論理素子用活性領域ＡＲＬ１はｎ型ウ
ェルＷ２で形成され、論理素子用活性領域ＡＲＬ２は、
ｎ型ウェルＷ２中に形成されたｐ型ウェルＷ３で形成さ
れている。ｎ型ウェルＷ２上に形成されるゲート電極
は、ｐ型不純物を多量にドープされたｐ型多結晶シリコ
ンで形成され、ｐ型ウェルＷ３上に形成された論理素子
用ゲート電極５はｎ型不純物を多量にドープされたｎ型
多結晶シリコンで形成される。これらのシリコン層５の
表面には、シリサイド層２５が形成されている。
【０１５３】メモリ素子領域においては、図２６（Ｂ）
の構成の上に、キャパシタ誘電体膜１８、セルプレート
電極１９が形成され、蓄積電極１７と共にメモリ素子用
キャパシタを形成している。キャパシタを覆うように第
３の層間絶縁膜２１が形成され、ゲート電極Ｇ２に達す
るコンタクト孔が形成されている。第３の層間絶縁膜２
１の上に第１金属配線２２が形成されている。
の構成の上に、キャパシタ誘電体膜１８、セルプレート
電極１９が形成され、蓄積電極１７と共にメモリ素子用
キャパシタを形成している。キャパシタを覆うように第
３の層間絶縁膜２１が形成され、ゲート電極Ｇ２に達す
るコンタクト孔が形成されている。第３の層間絶縁膜２
１の上に第１金属配線２２が形成されている。
【０１５４】第１金属配線２２は、ゲート電極Ｇ２に達
するデータバス線ＤＢ、裏打ちワード線ＷＬＢを含む。
第１金属配線２２を覆うように第４層間絶縁膜２３が形
成され、図２８に示したように第２金属配線が形成され
る。さらに、必要に応じて層間絶縁膜、上層配線層が形
成され、半導体装置が完成する。
するデータバス線ＤＢ、裏打ちワード線ＷＬＢを含む。
第１金属配線２２を覆うように第４層間絶縁膜２３が形
成され、図２８に示したように第２金属配線が形成され
る。さらに、必要に応じて層間絶縁膜、上層配線層が形
成され、半導体装置が完成する。
【０１５５】本構成のＣＡＭセルも、論理素子を構成す
るトランジスタは金属で形成されたデータベースライン
ＤＢ、マッチラインＭＬ、接地線ＧＮＤ及び金属の相互
接続線で駆動されるため、高速動作が容易である。ゲー
ト電極上のシリサイド層、ソース／ドレイン領域上のシ
リサイド層も高速動作を促進する。
るトランジスタは金属で形成されたデータベースライン
ＤＢ、マッチラインＭＬ、接地線ＧＮＤ及び金属の相互
接続線で駆動されるため、高速動作が容易である。ゲー
ト電極上のシリサイド層、ソース／ドレイン領域上のシ
リサイド層も高速動作を促進する。
【０１５６】その他、周辺回路構成などに応じ、種々の
配置を採用することが可能である。以上実施例に沿って
本発明を説明したが、本発明はこれらに制限されるもの
ではない。例えば種々の変更、改良、組み合わせが可能
なことは当業者に自明であろう。
配置を採用することが可能である。以上実施例に沿って
本発明を説明したが、本発明はこれらに制限されるもの
ではない。例えば種々の変更、改良、組み合わせが可能
なことは当業者に自明であろう。
【０１５７】なお、本発明について、以下を開示する。 〔付記１〕 半導体基板と、前記半導体基板上に形成さ
れ、メモリ素子と論理素子とを形成し、同一又は対称的
な平面形状を有する複数の単位構造とを有する半導体装
置であって、各単位構造が前記半導体基板の表面に形成
され、第１および第２の活性領域を画定するアイソレー
ション絶縁領域と、前記第１の活性領域上を横断して形
成された第１のゲート電極と、前記第１の活性領域内で
該第１のゲート電極の両側に形成された１対の第１のソ
ース／ドレイン領域とを有する転送トランジスタと、前
記第１のゲート電極に接続されたワード線と、前記１対
の第１のソース／ドレイン領域の一方に接続されたビッ
ト線と、前記第２の活性領域上を横断して形成された第
２および第３のゲート電極と、前記第２の活性領域内で
該第２、第３のゲート電極の中間に形成された接続ノー
ドと、該第２および第３のゲート電極の外側に形成され
た１対の第２のソース／ドレイン領域と、前記接続ノー
ドおよび前記１対の第２のソース／ドレイン領域上に形
成されたシリサイド電極とを含む直列接続トランジスタ
と、前記１対の第２のソース／ドレイン領域の一方上の
シリサイド電極に接続された第１の信号線と、前記１対
の第２のソース／ドレイン領域の他方上のシリサイド電
極に接続された第２の信号線と、前記第２のゲート電極
に接続された第３の信号線と、前記一対の第１のソース
／ドレイン領域の他方および前記第３のゲート電極の少
なくとも一部の上方を含む領域に形成された蓄積電極
と、前記蓄積電極の表面上に形成されたキャパシタ誘電
体膜と、前記キャパシタ誘電体膜上に形成された対向電
極と、前記蓄積電極下方に形成され、前記蓄積電極と前
記１対の第１のソース／ドレイン領域の他方とを接続す
る第１の導電性接続部材と、前記蓄積電極下方に形成さ
れ、前記蓄積電極と前記第３のゲート電極を接続する第
２の導電性接続部材とを有する半導体装置。 〔付記２〕 前記第１および第２の導電性接続部材が一
体化された導電性接続部材である付記１記載の半導体装
置。 〔付記３〕 前記ビット線は、前記第１及び第２の導電
性接続部材の間に配置されている付記１記載の半導体装
置。 〔付記４〕 前記第２の活性領域に形成された接続ノー
ドおよび１対の第２のソース／ドレイン領域の不純物濃
度は、前記第１の活性領域に形成された１対の第１のソ
ース／ドレイン領域の不純物濃度よりも高濃度である付
記１〜３のいずれか１項記載の半導体装置。 〔付記５〕 前記第１の接続部材は、前記１対の第１の
ソース／ドレイン領域の他方上に形成された導電性プラ
グと該導電性プラグ上に形成され、前記蓄積電極と同一
材料で形成された第１の蓄積電極延長部を含む付記１〜
４のいずれか１項記載の半導体装置。 〔付記６〕 前記導電性プラグは、前記第１の蓄積電極
延長部下方で掘り込まれた段差形状を有する付記５記載
の半導体装置。 〔付記７〕 前記第２の接続部材は、前記蓄積電極と同
一材料で形成された第２の蓄積電極延長部を含む付記１
〜５のいずれか１項記載の半導体装置。 〔付記８〕 さらに、前記複数の単位構造外側の領域に
形成された、前記ビット線を駆動するビット線ドライ
バ、前記ワード線を駆動するワード線ドライバ、前記第
１の信号線の電位に対して前記第２の信号線をプリチャ
ージし、プリチャージ後の電圧を検出するマッチライン
ドライバ、前記第３の信号線を駆動するデータバスドラ
イバを有する付記１〜７のいずれか１項記載の半導体装
置。 〔付記９〕 前記第３のゲート電極は、前記第２の活性
領域上にゲート絶縁膜を介して生成された真性ゲート電
極部と前記アイソレーション絶縁領域上に形成され拡大
された幅を有するコンタクト部を有し、前記第２の導電
性接続部材は該コンタクト部に接触する付記１〜８のい
ずれか１項記載の半導体装置。 〔付記１０〕 前記第３のゲート電極は、直線上に延在
し、前記第１の活性領域は前記コンタクト部に近接して
同一直線上に延在する付記９記載の半導体装置。 〔付記１１〕 前記ワード線、前記ビット線、前記第
１、第２、第３の信号線のうち２つの第１の組は全体と
して互いに平行に配置され、残り３つのうち少なくとも
２つの第２の組は全体として互いに平行にかつ前記第１
の組と交差して配置されている付記１〜１０のいずれか
１項記載の半導体装置。 〔付記１２〕 前記第１の組は第１の導電層で形成さ
れ、前記第２の組は第１の導電層と異なるレベルの第２
の導電層で形成されている付記１１記載の半導体装置。 〔付記１３〕 前記蓄積電極は、前記第１および第２の
導電層と異なるレベルの第３の導電層で形成されている
付記１２記載の半導体装置。 〔付記１４〕 半導体基板と、前記半導体基板上に形成
され、メモリ素子と論理素子とを形成し、同一又は対称
的な平面形状を有する複数の単位構造とを有する半導体
装置であって、各単位構造が前記半導体基板の表面に形
成され、第１および第２の活性領域を画定するアイソレ
ーション絶縁領域と、前記第１の活性領域上を横断して
形成された第１のゲート電極と、前記第１の活性領域内
で該第１のゲート電極の両側に形成された１対の第１の
ソース／ドレイン領域とを有する転送トランジスタと、
前記第１のゲート電極に接続されたワード線と、前記１
対の第１のソース／ドレイン領域の一方に接続されたビ
ット線と、前記第２の活性領域上を横断して形成された
第２および第３のゲート電極と、前記第２の活性領域内
で該第２、第３のゲート電極の中間に形成された接続ノ
ードと、該第２および第３のゲート電極の外側に形成さ
れた１対の第２のソース／ドレイン領域とを含む直列接
続トランジスタと、前記１対の第２のソース／ドレイン
領域の一方に接続され、第１種の金属配線で形成された
第１の信号線と、前記１対の第２のソース／ドレイン領
域の他方に接続され、前記第１の信号線と同一層の第１
種の金属配線で形成された第２の信号線と、前記第２の
ゲート電極に接続され、前記第１種の金属配線とは異な
る第２種の金属配線で形成された第３の信号線と、前記
一対の第１のソース／ドレイン領域の他方および前記第
３のゲート電極の少なくとも一部の上方を含む領域に形
成された蓄積電極と、前記蓄積電極の表面上に形成され
たキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に
形成された対向電極と、前記蓄積電極下方に形成され、
前記蓄積電極と前記１対の第１のソース／ドレイン領域
の他方とを接続する第１の導電性接続部材と、前記蓄積
電極下方に形成され、前記蓄積電極と前記第３のゲート
電極を接続する第２の導電性接続部材とを有する半導体
装置。 〔付記１５〕 前記直列接続トランジスタは、前記接続
ノードおよび前記１対の第２のソース／ドレイン領域上
に形成されたシリサイド電極を含む付記１４記載の半導
体装置。 〔付記１６〕 前記ビット線は、前記第２種の金属配線
より下層の第３種の配線で形成されている付記１４に記
載の半導体装置。 〔付記１７〕 前記ビット線と前記第３の信号線は平面
視上重なりを有して配置されている付記１６記載の半導
体装置。 〔付記１８〕 半導体基板上に形成され、メモリ素子と
論理素子とを含む同一又は対称的な複数の単位構造を有
する半導体装置であって、各単位構造が、第１の活性領
域に形成され、第１のトランジスタと蓄積電極を備えた
キャパシタとを有するDRAMセルと、第２の活性領域に形
成され、第２、第３のゲート電極とシリサイド化された
ソース／ドレイン電極とを備えた第２、第３の直列接続
されたトランジスタを有する論理素子と、DRAMキャパシ
タの蓄積電極下方に形成され、蓄積電極と第３のゲート
電極を接続する導電性接続部材とを有する半導体装置。 〔付記１９〕 入力信号が印加されるデータバス線と、
プリチャージされるマッチラインと、接続線と、絶縁ゲ
ート型トランジスタトキャパシタを有するメモリセル
と、それぞれが、前記マッチラインと前記接地線との間
に接続され、ｐチャネルトランジスタとｎチャネルトラ
ンジスタとの直列接続を含む第１および第２の直列接続
を有し、第１の直列接続のｎチャネルトランジスタのゲ
ート電極と第２の直列接続のｐチャネルトランジスタの
ゲート電極とが前記キャパシタの蓄積電極に接続され、
第１の直列接続のｐチャネルトラジスタのゲート電極と
第２の直列接続のｎチャネルトランジスタのゲート電極
とが前記データバス線に接続された論理セルとを有する
ＣＡＭセルを含む半導体装置。 〔付記２０〕 前記データバス線、前記マッチライン、
前記接地線が金属配線で形成されている付記１９記載の
半導体装置。 〔付記２１〕 前記第１および第２の直列接続が、ｎチ
ャネルトランジスタとｐチャネルトランジスタとを接続
する金属配線を含む付記２０記載の半導体装置。
れ、メモリ素子と論理素子とを形成し、同一又は対称的
な平面形状を有する複数の単位構造とを有する半導体装
置であって、各単位構造が前記半導体基板の表面に形成
され、第１および第２の活性領域を画定するアイソレー
ション絶縁領域と、前記第１の活性領域上を横断して形
成された第１のゲート電極と、前記第１の活性領域内で
該第１のゲート電極の両側に形成された１対の第１のソ
ース／ドレイン領域とを有する転送トランジスタと、前
記第１のゲート電極に接続されたワード線と、前記１対
の第１のソース／ドレイン領域の一方に接続されたビッ
ト線と、前記第２の活性領域上を横断して形成された第
２および第３のゲート電極と、前記第２の活性領域内で
該第２、第３のゲート電極の中間に形成された接続ノー
ドと、該第２および第３のゲート電極の外側に形成され
た１対の第２のソース／ドレイン領域と、前記接続ノー
ドおよび前記１対の第２のソース／ドレイン領域上に形
成されたシリサイド電極とを含む直列接続トランジスタ
と、前記１対の第２のソース／ドレイン領域の一方上の
シリサイド電極に接続された第１の信号線と、前記１対
の第２のソース／ドレイン領域の他方上のシリサイド電
極に接続された第２の信号線と、前記第２のゲート電極
に接続された第３の信号線と、前記一対の第１のソース
／ドレイン領域の他方および前記第３のゲート電極の少
なくとも一部の上方を含む領域に形成された蓄積電極
と、前記蓄積電極の表面上に形成されたキャパシタ誘電
体膜と、前記キャパシタ誘電体膜上に形成された対向電
極と、前記蓄積電極下方に形成され、前記蓄積電極と前
記１対の第１のソース／ドレイン領域の他方とを接続す
る第１の導電性接続部材と、前記蓄積電極下方に形成さ
れ、前記蓄積電極と前記第３のゲート電極を接続する第
２の導電性接続部材とを有する半導体装置。 〔付記２〕 前記第１および第２の導電性接続部材が一
体化された導電性接続部材である付記１記載の半導体装
置。 〔付記３〕 前記ビット線は、前記第１及び第２の導電
性接続部材の間に配置されている付記１記載の半導体装
置。 〔付記４〕 前記第２の活性領域に形成された接続ノー
ドおよび１対の第２のソース／ドレイン領域の不純物濃
度は、前記第１の活性領域に形成された１対の第１のソ
ース／ドレイン領域の不純物濃度よりも高濃度である付
記１〜３のいずれか１項記載の半導体装置。 〔付記５〕 前記第１の接続部材は、前記１対の第１の
ソース／ドレイン領域の他方上に形成された導電性プラ
グと該導電性プラグ上に形成され、前記蓄積電極と同一
材料で形成された第１の蓄積電極延長部を含む付記１〜
４のいずれか１項記載の半導体装置。 〔付記６〕 前記導電性プラグは、前記第１の蓄積電極
延長部下方で掘り込まれた段差形状を有する付記５記載
の半導体装置。 〔付記７〕 前記第２の接続部材は、前記蓄積電極と同
一材料で形成された第２の蓄積電極延長部を含む付記１
〜５のいずれか１項記載の半導体装置。 〔付記８〕 さらに、前記複数の単位構造外側の領域に
形成された、前記ビット線を駆動するビット線ドライ
バ、前記ワード線を駆動するワード線ドライバ、前記第
１の信号線の電位に対して前記第２の信号線をプリチャ
ージし、プリチャージ後の電圧を検出するマッチライン
ドライバ、前記第３の信号線を駆動するデータバスドラ
イバを有する付記１〜７のいずれか１項記載の半導体装
置。 〔付記９〕 前記第３のゲート電極は、前記第２の活性
領域上にゲート絶縁膜を介して生成された真性ゲート電
極部と前記アイソレーション絶縁領域上に形成され拡大
された幅を有するコンタクト部を有し、前記第２の導電
性接続部材は該コンタクト部に接触する付記１〜８のい
ずれか１項記載の半導体装置。 〔付記１０〕 前記第３のゲート電極は、直線上に延在
し、前記第１の活性領域は前記コンタクト部に近接して
同一直線上に延在する付記９記載の半導体装置。 〔付記１１〕 前記ワード線、前記ビット線、前記第
１、第２、第３の信号線のうち２つの第１の組は全体と
して互いに平行に配置され、残り３つのうち少なくとも
２つの第２の組は全体として互いに平行にかつ前記第１
の組と交差して配置されている付記１〜１０のいずれか
１項記載の半導体装置。 〔付記１２〕 前記第１の組は第１の導電層で形成さ
れ、前記第２の組は第１の導電層と異なるレベルの第２
の導電層で形成されている付記１１記載の半導体装置。 〔付記１３〕 前記蓄積電極は、前記第１および第２の
導電層と異なるレベルの第３の導電層で形成されている
付記１２記載の半導体装置。 〔付記１４〕 半導体基板と、前記半導体基板上に形成
され、メモリ素子と論理素子とを形成し、同一又は対称
的な平面形状を有する複数の単位構造とを有する半導体
装置であって、各単位構造が前記半導体基板の表面に形
成され、第１および第２の活性領域を画定するアイソレ
ーション絶縁領域と、前記第１の活性領域上を横断して
形成された第１のゲート電極と、前記第１の活性領域内
で該第１のゲート電極の両側に形成された１対の第１の
ソース／ドレイン領域とを有する転送トランジスタと、
前記第１のゲート電極に接続されたワード線と、前記１
対の第１のソース／ドレイン領域の一方に接続されたビ
ット線と、前記第２の活性領域上を横断して形成された
第２および第３のゲート電極と、前記第２の活性領域内
で該第２、第３のゲート電極の中間に形成された接続ノ
ードと、該第２および第３のゲート電極の外側に形成さ
れた１対の第２のソース／ドレイン領域とを含む直列接
続トランジスタと、前記１対の第２のソース／ドレイン
領域の一方に接続され、第１種の金属配線で形成された
第１の信号線と、前記１対の第２のソース／ドレイン領
域の他方に接続され、前記第１の信号線と同一層の第１
種の金属配線で形成された第２の信号線と、前記第２の
ゲート電極に接続され、前記第１種の金属配線とは異な
る第２種の金属配線で形成された第３の信号線と、前記
一対の第１のソース／ドレイン領域の他方および前記第
３のゲート電極の少なくとも一部の上方を含む領域に形
成された蓄積電極と、前記蓄積電極の表面上に形成され
たキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に
形成された対向電極と、前記蓄積電極下方に形成され、
前記蓄積電極と前記１対の第１のソース／ドレイン領域
の他方とを接続する第１の導電性接続部材と、前記蓄積
電極下方に形成され、前記蓄積電極と前記第３のゲート
電極を接続する第２の導電性接続部材とを有する半導体
装置。 〔付記１５〕 前記直列接続トランジスタは、前記接続
ノードおよび前記１対の第２のソース／ドレイン領域上
に形成されたシリサイド電極を含む付記１４記載の半導
体装置。 〔付記１６〕 前記ビット線は、前記第２種の金属配線
より下層の第３種の配線で形成されている付記１４に記
載の半導体装置。 〔付記１７〕 前記ビット線と前記第３の信号線は平面
視上重なりを有して配置されている付記１６記載の半導
体装置。 〔付記１８〕 半導体基板上に形成され、メモリ素子と
論理素子とを含む同一又は対称的な複数の単位構造を有
する半導体装置であって、各単位構造が、第１の活性領
域に形成され、第１のトランジスタと蓄積電極を備えた
キャパシタとを有するDRAMセルと、第２の活性領域に形
成され、第２、第３のゲート電極とシリサイド化された
ソース／ドレイン電極とを備えた第２、第３の直列接続
されたトランジスタを有する論理素子と、DRAMキャパシ
タの蓄積電極下方に形成され、蓄積電極と第３のゲート
電極を接続する導電性接続部材とを有する半導体装置。 〔付記１９〕 入力信号が印加されるデータバス線と、
プリチャージされるマッチラインと、接続線と、絶縁ゲ
ート型トランジスタトキャパシタを有するメモリセル
と、それぞれが、前記マッチラインと前記接地線との間
に接続され、ｐチャネルトランジスタとｎチャネルトラ
ンジスタとの直列接続を含む第１および第２の直列接続
を有し、第１の直列接続のｎチャネルトランジスタのゲ
ート電極と第２の直列接続のｐチャネルトランジスタの
ゲート電極とが前記キャパシタの蓄積電極に接続され、
第１の直列接続のｐチャネルトラジスタのゲート電極と
第２の直列接続のｎチャネルトランジスタのゲート電極
とが前記データバス線に接続された論理セルとを有する
ＣＡＭセルを含む半導体装置。 〔付記２０〕 前記データバス線、前記マッチライン、
前記接地線が金属配線で形成されている付記１９記載の
半導体装置。 〔付記２１〕 前記第１および第２の直列接続が、ｎチ
ャネルトランジスタとｐチャネルトランジスタとを接続
する金属配線を含む付記２０記載の半導体装置。
【０１５８】
【発明の効果】以上説明したように、本発明によれば、
効率的な構成を有するメモリ素子と論理素子を含む基本
単位を複数個含む半導体装置が提供される。
効率的な構成を有するメモリ素子と論理素子を含む基本
単位を複数個含む半導体装置が提供される。
【０１５９】ＣＡＭの集積度を向上し、製造工程を安定
化することができる。
化することができる。
【図１】 ＣＡＭの等価回路及び論理表である。
【図２】 本発明の１実施例によるＣＡＭの繰り返し単
位を示す平面構成である。
位を示す平面構成である。
【図３】 図２の構成の断面構成を示す断面図である。
【図４】 図３の構成を製造する製造工程を示す半導体
基板の断面図である。
基板の断面図である。
【図５】 本発明の他の実施例による平面構成を示す平
面図である。
面図である。
【図６】 図５の構成の断面構成を示す断面図である。
【図７】 他の実施例による半導体装置の断面構成を示
す断面図である。
す断面図である。
【図８】 さらに他の実施例による半導体装置の構成を
示す断面図である。
示す断面図である。
【図９】 図８の構成を製造するための製造工程を示す
半導体基板の断面図である。
半導体基板の断面図である。
【図１０】 平面構成の他の例を示す平面図である。
【図１１】 平面構成の他の例を示す平面図である。
【図１２】 平面構成の他の例を示す平面図である。
【図１３】 平面構成の他の例を示す平面図である。
【図１４】 平面構成の他の例を示す平面図である。
【図１５】 平面構成の他の例を示す平面図である。
【図１６】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図および断面図である。
造方法を説明するための平面図および断面図である。
【図１７】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図および断面図である。
造方法を説明するための平面図および断面図である。
【図１８】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図および断面図である。
造方法を説明するための平面図および断面図である。
【図１９】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図および断面図である。
造方法を説明するための平面図および断面図である。
【図２０】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図および断面図である。
造方法を説明するための平面図および断面図である。
【図２１】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図および断面図である。
造方法を説明するための平面図および断面図である。
【図２２】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図である。
造方法を説明するための平面図である。
【図２３】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図である。
造方法を説明するための平面図である。
【図２４】 本発明の別の実施例による半導体装置の製
造方法を説明するための平面図および電極配置を示す平
面図である。
造方法を説明するための平面図および電極配置を示す平
面図である。
【図２５】 本発明の他の実施例によるＣＡＭの等価回
路図および論理表である。
路図および論理表である。
【図２６】図２５のＣＡＭの製造方法を説明するための
平面図および断面図である。
平面図および断面図である。
【図２７】図２５のＣＡＭの製造方法を説明するための
平面図である。
平面図である。
【図２８】図２５のＣＡＭの製造方法を説明するための
断面図である。
断面図である。
【図２９】図２５のＣＡＭの製造方法を説明するための
断面図である。
断面図である。
ＷＬ ワード線 ＤＭ データバス線 ＭＬ マッチライン ＧＮＤ 接地線 ＢＬ ビット線 ＣＴＭ メモリ素子用接続端子 ＣＴＬ 論理素子用接続端子 ＣＴＪ 接続端子 ＳＮ 蓄積ノード（蓄積電極） １ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ５ ゲート電極 ６ 窒化シリコン層 ７、８ ソース／ドレイン領域 １１ 絶縁層 １１ａ 窒化シリコン膜 １１ｂ 酸化シリコン膜 １２ 絶縁層 １３、１６ コンタクト孔 １４ 配線層 １５ 絶縁層 １７ 蓄積電極 １８ キャパシタ誘電体膜 １９ 対向電極（セルプレート電極）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD21 AD42 AD69 FZ10 JA39 KA05 LA12 LA16 MA01 MA17 MA18 NA01 NA02 PR21 PR36 PR40 ZA12
Claims (10)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
され、メモリ素子と論理素子とを形成し、同一又は対称
的な平面形状を有する複数の単位構造とを有する半導体
装置であって、各単位構造が前記半導体基板の表面に形
成され、第１および第２の活性領域を画定するアイソレ
ーション絶縁領域と、 前記第１の活性領域上を横断して形成された第１のゲー
ト電極と、前記第１の活性領域内で該第１のゲート電極
の両側に形成された１対の第１のソース／ドレイン領域
とを有する転送トランジスタと、 前記第１のゲート電極に接続されたワード線と、 前記１対の第１のソース／ドレイン領域の一方に接続さ
れたビット線と、 前記第２の活性領域上を横断して形成された第２および
第３のゲート電極と、前記第２の活性領域内で該第２、
第３のゲート電極の中間に形成された接続ノードと、該
第２および第３のゲート電極の外側に形成された１対の
第２のソース／ドレイン領域と、前記接続ノードおよび
前記１対の第２のソース／ドレイン領域上に形成された
シリサイド電極とを含む直列接続トランジスタと、 前記１対の第２のソース／ドレイン領域の一方上のシリ
サイド電極に接続された第１の信号線と、 前記１対の第２のソース／ドレイン領域の他方上のシリ
サイド電極に接続された第２の信号線と、 前記第２のゲート電極に接続された第３の信号線と、 前記一対の第１のソース／ドレイン領域の他方および前
記第３のゲート電極の少なくとも一部の上方を含む領域
に形成された蓄積電極と、 前記蓄積電極の表面上に形成されたキャパシタ誘電体膜
と、 前記キャパシタ誘電体膜上に形成された対向電極と、 前記蓄積電極下方に形成され、前記蓄積電極と前記１対
の第１のソース／ドレイン領域の他方とを接続する第１
の導電性接続部材と、 前記蓄積電極下方に形成され、前記蓄積電極と前記第３
のゲート電極を接続する第２の導電性接続部材とを有す
る半導体装置。 - 【請求項２】 前記第１および第２の導電性接続部材が
一体化された導電性接続部材である請求項１記載の半導
体装置。 - 【請求項３】 前記ビット線は、前記第１及び第２の導
電性接続部材の間に配置されている請求項１記載の半導
体装置。 - 【請求項４】 前記第１の接続部材は、前記１対の第１
のソース／ドレイン領域の他方上に形成された導電性プ
ラグと該導電性プラグ上に形成され、前記蓄積電極と同
一材料で形成された第１の蓄積電極延長部を含む請求項
１〜３のいずれか１項記載の半導体装置。 - 【請求項５】 さらに、前記複数の単位構造外側の領域
に形成された、前記ビット線を駆動するビット線ドライ
バ、前記ワード線を駆動するワード線ドライバ、前記第
１の信号線の電位に対して前記第２の信号線をプリチャ
ージし、プリチャージ後の電圧を検出するマッチライン
ドライバ、前記第３の信号線を駆動するデータバスドラ
イバを有する請求項１〜４のいずれか１項記載の半導体
装置。 - 【請求項６】 前記第３のゲート電極は、直線上に延在
し、前記第２の活性領域上にゲート絶縁膜を介して形成
された真性ゲート電極部と前記アイソレーション絶縁領
域上に形成され拡大された幅を有するコンタクト部を有
し、前記第１の活性領域は前記コンタクト部に近接して
前記第３のゲート電極と同一直線上に延在し、前記第２
の導電性接続部材は該コンタクト部に接触する請求項１
〜５のいずれか１項記載の半導体装置。 - 【請求項７】 前記ワード線、前記ビット線、前記第
１、第２、第３の信号線のうち２つの第１の組は全体と
して互いに平行に配置され、残り３つのうち少なくとも
２つの第２の組は全体として互いに平行にかつ前記第１
の組と交差して配置されている請求項１〜６のいずれか
１項記載の半導体装置。 - 【請求項８】 半導体基板と、前記半導体基板上に形成
され、メモリ素子と論理素子とを形成し、同一又は対称
的な平面形状を有する複数の単位構造とを有する半導体
装置であって、各単位構造が前記半導体基板の表面に形
成され、第１および第２の活性領域を画定するアイソレ
ーション絶縁領域と、 前記第１の活性領域上を横断して形成された第１のゲー
ト電極と、前記第１の活性領域内で該第１のゲート電極
の両側に形成された１対の第１のソース／ドレイン領域
とを有する転送トランジスタと、 前記第１のゲート電極に接続されたワード線と、 前記第２の活性領域上を横断して形成された第２および
第３のゲート電極と、前記第２の活性領域内で該第２、
第３のゲート電極の中間に形成された接続ノードと、該
第２および第３のゲート電極の外側に形成された１対の
第２のソース／ドレイン領域とを含む直列接続トランジ
スタと、 前記１対の第２のソース／ドレイン領域の一方に接続さ
れ、第１種の金属配線で形成された第１の信号線と、 前記１対の第２のソース／ドレイン領域の他方に接続さ
れ、前記第１の信号線と同一層の第１種の金属配線で形
成された第２の信号線と、 前記第２のゲート電極に接続され、前記第１種の金属配
線とは異なる第２種の金属配線で形成された第３の信号
線と、 前記１対の第１のソース／ドレイン領域の一方に接続さ
れ、前記第２種の金属配線より下層の第３種の配線で形
成され、前記第３の信号線と平面視上重なりを有して配
置されているビット線と、 前記一対の第１のソース／ドレイン領域の他方および前
記第３のゲート電極の少なくとも一部の上方を含む領域
に形成された蓄積電極と、 前記蓄積電極の表面上に形成されたキャパシタ誘電体膜
と、 前記キャパシタ誘電体膜上に形成された対向電極と、 前記蓄積電極下方に形成され、前記蓄積電極と前記１対
の第１のソース／ドレイン領域の他方とを接続する第１
の導電性接続部材と、 前記蓄積電極下方に形成され、前記蓄積電極と前記第３
のゲート電極を接続する第２の導電性接続部材とを有す
る半導体装置。 - 【請求項９】 半導体基板上に形成され、メモリ素子と
論理素子とを含む同一又は対称的な複数の単位構造を有
する半導体装置であって、各単位構造が、 第１の活性領域に形成され、第１のトランジスタと蓄積
電極を備えたキャパシタとを有するDRAMセルと、 第２の活性領域に形成され、第２、第３のゲート電極と
シリサイド化されたソース／ドレイン電極とを備えた第
２、第３の直列接続されたトランジスタを有する論理素
子と、 DRAMキャパシタの蓄積電極下方に形成され、蓄積電極と
第３のゲート電極を接続する導電性接続部材とを有する
半導体装置。 - 【請求項１０】 入力信号が印加されるデータバス線
と、 プリチャージされるマッチラインと、 接続線と、 絶縁ゲート型トランジスタとキャパシタを有するメモリ
セルと、 それぞれが、前記マッチラインと前記接地線との間に接
続され、ｐチャネルトランジスタとｎチャネルトランジ
スタとの直列接続を含む第１および第２の直列接続を有
し、第１の直列接続のｎチャネルトランジスタのゲート
電極と第２の直列接続のｐチャネルトランジスタのゲー
ト電極とが前記キャパシタの蓄積電極に接続され、第１
の直列接続のｐチャネルトラジスタのゲート電極と第２
の直列接続のｎチャネルトランジスタのゲート電極とが
前記データバス線に接続された論理セルとを有するＣＡ
Ｍセルを含む半導体装置。
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