JPH09293777A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH09293777A
JPH09293777A JP8105597A JP10559796A JPH09293777A JP H09293777 A JPH09293777 A JP H09293777A JP 8105597 A JP8105597 A JP 8105597A JP 10559796 A JP10559796 A JP 10559796A JP H09293777 A JPH09293777 A JP H09293777A
Authority
JP
Japan
Prior art keywords
conductivity type
type diffusion
insulating film
diffusion layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8105597A
Other languages
English (en)
Other versions
JP2778579B2 (ja
Inventor
Hiroaki Okubo
宏明 大窪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8105597A priority Critical patent/JP2778579B2/ja
Priority to KR1019970015611A priority patent/KR100233623B1/ko
Publication of JPH09293777A publication Critical patent/JPH09293777A/ja
Application granted granted Critical
Publication of JP2778579B2 publication Critical patent/JP2778579B2/ja
Priority to US09/228,681 priority patent/US6127708A/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】拡散層に接続される寄生容量増加を抑制して、
装置の高速動作を可能にする。 【解決手段】チャネルストッパーとなるＰ型拡散層１０
が、コンタクトを介して配線層２５と接続するＮ型拡散
層２３に接触しないように配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特に基板上に形成されたフィールド
絶縁膜とその下に形成されたチャンネルストッパーとな
る拡散領域を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】従来、半導体装置では、基板（又は第１
導電型ウェル）上に比較的厚いフィールド絶縁膜で設定
される素子分離領域と、この素子分離領域に囲まれ区画
された活性領域の基板表面に素子の第２導電型拡散層が
形成される。
【０００３】また、フィールド絶縁膜下にはチャネルス
トッパーとなる第１導電型拡散領域が設けられている。
これは、基板よりも高い不純物濃度に設定され、基板と
フィールド絶縁膜とその上部の配線で形成される寄生Ｍ
ＯＳのしきい値電圧を高めたり、フィールド絶縁膜を挟
んで対向する拡散層間のパンチスルー耐圧を高めたりす
ることで、素子分離特性を向上させるように設定されて
いる。
【０００４】以下に従来技術の一例としてスタティック
・ランダム・アクセス・メモリ（以下、ＳＲＡＭと記
す）のメモリを取り上げ、図５、図６、図１１，図１２
〜図１３を用いて説明する。
【０００５】図５および図６は、高抵抗負荷型ＳＲＡＭ
セルの平面レイアウト図の一例である。図５は、ＭＯＳ
ＦＥＴ部分、図６は、高抵抗負荷素子及び配線部分をそ
れぞれ描いた平面レイアウト図であり、実際には図６は
図５の上に重なって配置される。
【０００６】図１１は図５および図６のＡーＡにおける
断面図、図１２から図１３は図５および図６中における
各製造工程の断面図である。
【０００７】図５および図６において、メモリセルは、
セルアレイを延在するワード線対１０１とこれに直行す
る相補型ビット線対１０９の交点に配置され、ワード線
１０１をゲート電極とする転送用トランジスタ１１０を
介してビット線１０９に接続されている。転送用トラン
ジスタ１１０のソース、ドレイン拡散層とビット線対１
０９はコンタクト１０３で接続されている。この部分
（ＡＡ）の断面図が図１１である。
【０００８】図１１に示されるように、Ｎ型シリコン基
板１に設けられたＰウェル２上の素子分離領域にフィー
ルド酸化膜９が形成され、その直下にチャンネルストッ
パーとなるＰ型拡散領域１０が形成されている。フィー
ルド酸化膜９で囲まれた活性領域の基板表面には高濃度
Ｎ型拡散層２１が形成され、これが前述の転送用トラン
ジスタ１１０（図５）のソース、ドレインとなってい
る。
【０００９】活性領域の基板表面にはゲート酸化膜が形
成され、さらに素子分離領域及び活性領域上には層間絶
縁膜１２，１３，１４が堆積されている。層間絶縁膜１
２，１３，１４には図５および図６のコンタクト１０３
として示されているコンタクト孔が開口され、図１１で
示すタングステンプラグ２４が形成されている。ここで
はコンタクト孔の位置ずれが生じたため、タングステン
プラグ２４が図面の右方向にずれて形成されたものが示
されている。
【００１０】タングステンプラグ２４が接続される基板
面にはＮ型拡散領域２３が形成され、またタングステン
プラグ２４の上にはビット線１０９となるアルミ線２５
が形成されている。
【００１１】次にこのような半導体装置の製造方法を図
１２〜図１３の工程断面図を用いて説明する。
【００１２】先ず図１２（Ａ）に示されるように、不純
物濃度約１０15ｃｍ-3のＮ型シリコン基板１に不純物濃
度１０16〜１０17ｃｍ-3程度のＰウェル２が形成された
後、基板表面に厚さ５〜２０ｎｍのシリコン酸化膜３、
厚さ５０〜３００ｎｍのシリコン窒化膜４が堆積され
る。次に活性領域が形成される位置にフォトレジストパ
ターン５が形成され、これをマスクに異方性エッチング
が行われシリコン窒素膜がエッチングされる。
【００１３】その後、フォトレジストパターン５をマス
クにボロンイオン注入７が行われ、素子分離領域の基板
中にボロンイオン８が導入される。
【００１４】この時メモリセル内ではＮｃｈＭＯＳトラ
ンジスタが使用されているが、メモリセルを動作させる
ために周囲に配置される周辺回路内にはＰｃｈＭＯＳト
ランジスタも使用される。
【００１５】そのため、図１２（Ａ）には図示されてい
ないが、周辺回路内のＰｃｈＭＯＳトランジスタ形成領
域では活性領域上にのフォトレジストパターン５の上に
別のフォトレジストパターンを形成してボロンイオンが
注入されないようになっている。次ぎに図１２（Ｂ）に
示されるように、フォトレジストパターンがすべて除去
された後、シリコン窒化膜４をマスクとした選択酸化が
行われ素子分離領域に厚さ２００〜５００ｎｍのフィー
ルド酸化膜９が形成される。この酸化工程で前述のボロ
ンイオン８は活性化されＰ型のＰウェルより高濃度のチ
ャネルストッパーであるＰ型拡散領域１０がフィールド
酸化膜９の直下に自己整合的に形成される。
【００１６】次ぎに図１３に示されるように、活性領域
の表面に厚さ５〜２０ｎｍのゲート酸化膜１１が形成さ
れた後、ＭＯＳトランジスタのゲート電極とその側面に
サイドウォールが設けられ（図１３には図示されない）
このゲート電極とサイドウォールをマスクにしたイオン
注入により高濃度Ｎ型拡散層２１が形成される。
【００１７】続いて、層間絶縁膜１２，１３，１４が全
面に堆積される。また図１３には図示されないが、層間
絶縁膜１２，１３の間にはＧＮＤ配線１０５（図６参
照）が、層間絶縁膜１３，１４の間には高抵抗ポリシリ
１０７と電源配線１０８（図６参照）が、それぞれ形成
されている。
【００１８】また、ＧＮＤ配線１０５はＧＮＤコンタク
ト１０４において基板上Ｎ型拡散層に接続され、高抵抗
ポリシリ１０７及び電源配線１０８はノードコンタクト
１０６においてドライバーゲート１０２及び基板上Ｎ型
拡散層に接続されている（図５および図６参照）。
【００１９】図１３に戻って、層間絶縁膜１４の上には
フォトレジスト１５が形成され、これをマスクとした異
方性エッチングによりコンタクト１６が開口される。こ
こではコンタクト孔の位置合わせずれが生じて図面の右
方向にずれて形成されたものが示されている。このため
コンタクト開口のエッチング時にフィールド酸化膜９の
一部がエッチングされ基板上の高濃度Ｎ型拡散層２１と
ともに高濃度Ｐ型拡散領域１０の一部が露出されてい
る。
【００２０】次に図１１に示されるように、開口された
コンタクト孔１６内基板面にリンのイオン注入が行わ
れ、アニールにより活性化されてＮ型拡散層２３が形成
される。このＮ型拡散層２３は開口されたコンタクト孔
１６に対して自己整合的に形成され、コンタクトがＰウ
ェル２と電気的に接続されるのを防いでいる。続いて、
コンタクト孔はタングステンの堆積と異方性エッチバッ
クにより形成されるタングステンプラグ２４により埋設
される。最後にビット線１０９となるアルミ配線２５が
タングステンプラグ２４に接続するように形成される。
【００２１】フィールド絶縁膜とその下に形成されるチ
ャンネルストッパーの形成に関しては、このほかに特開
平２−２６７３号公報に開示されたものがある。
【００２２】以下その内容について説明する。この従来
例は、マスクＲＯＭにおいてメモリセル部のチャネルス
トッパー濃度が周辺回路部に比べて低く設定され、さら
にメモリセル部に印加される動作電圧が周辺回路部に印
加される電圧よりも低く設定されるものである。したが
って、メモリセル内のデータ線に接続されるソース、ド
レイン（Ｎ型拡散層）とフィールド酸化膜下チャンネル
スットパー（Ｐ型拡散領域）との間に形成されるＰＮ接
合容量が低下され、ソース、ドレインに接続されるデー
タ線の寄生容量の低減効果により動作速度の高速化が行
われる。またメモリセル部の動作電圧が下げられること
でフィールド酸化膜化の寄生ＭＯＳ動作が防止される。
【００２３】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において基板上拡散層のＰＮ接合容量が、Ｎ型拡
散層とフィールド酸化膜下のＰ型のチャンネルストッパ
ーとの間に形成されるＰＮ接合の容量増加によって増大
し、このためにこのＮ型拡散層にコンタクトを介して接
続される上部配線の寄生容量を増加させ回路の動作を低
下させてしまうことである。
【００２４】その理由は、Ｎ型拡散層と上部配線を接続
させるコンタクトが拡散層に対して位置合わせずれを起
こし拡散層からはずれて形成されて場合には、コンタク
トがＰ型基板（またはＰウェル）と電気的に接続するの
を防ぐためコンタクト孔直下にＮ型拡散領域が設けられ
る。このＮ型拡散層がＰ型のチャンネルストッパーに接
することでＰＮ接合が増加されるからである。
【００２５】一方、前述の従来例の中に記されたような
チャネルストッパーの不純物濃度低減のより接合容量増
加を抑制することは可能であるが、チャネルストッパー
の本来の目的である素子分離性能確保には少なくともＰ
型基板（またはＰウェル）よりも高濃度が必要とされ
る。従って、チャネルストッパーがあることによるＰＮ
接合の増加は避けられない。また、メモリセル部に印加
される動作電圧を下げることで素子分離性能を確保する
方法は、セルの記憶情報となる蓄積電荷を減少させセル
動作の不安定を引き起こす等、別の問題を発生させるこ
とになる。
【００２６】第２の問題は、従来の技術において特にメ
モリ装置の場合、セルアレイ部のチャンネルスットパー
不純物濃度が下げられるとセルの蓄積容量が減少しセル
動作が不安定になるという問題がある。
【００２７】その理由は、チャネルストッパー不純物濃
度の低下によりビット線（またはデータ線）に付加され
る寄生容量は低減されるが、同時にセル内の蓄積容量と
なる（または蓄積容量に接続される）Ｎ型拡散層のＰＮ
接合容量のうちＮ型拡散層とＰ型チャネルスットパーの
間に形成される分も低減されてしまうからである。
【００２８】従って本発明の目的は、上記問題点を解決
して、蓄積容量・蓄積電荷を確保し配線層の寄生容量を
低減させることにより高速化等の特性・性能の向上を実
現し、さらに製造コストを増加させない半導体装置及び
その製造方法を提供することである。
【００２９】
【課題を解決するための手段】本発明の特徴は、基板上
に形成されて活性領域を区画するフィールド絶縁膜と、
前記フィールド絶縁膜下に形成されてチャネルストッパ
ーとなる第１導電型拡散領域と、前記活性領域上から前
記フィールド絶縁膜上にかけて設けられた層間絶縁膜
と、前記フィールド絶縁膜に接して前記活性領域に形成
された第２導電型拡散層と、前記層間絶縁膜に形成され
て前記第２導電型拡散層に達するコンタクト孔とを有す
る半導体装置において、前記コンタクト孔近傍で前記第
２導電型拡散層に対して接触せず間隔を有して前記第１
導電型拡散領域が配置されている半導体装置にある。こ
こで前記活性領域上を複数のゲート電極がそれぞれゲー
ト絶縁膜を介して横断し、前記ゲート電極下に位置する
チャネル領域により分離された前記活性領域の複数の箇
所にそれぞれ第２導電型拡散層が形成され、複数の前記
第２導電型拡散層のうち第１群に属する前記第２導電型
拡散層のそれぞれの上には前記コンタクト孔が形成され
て該第１群に属する前記第２導電型拡散層には前記第１
導電型拡散領域が接触しないように配置され、複数の前
記第２導電型拡散層のうち残りの第２群に属する前記第
２導電型拡散層のそれぞれの上には前記コンタクト孔が
形成されていないで該第２群に属する前記第２導電型拡
散層には前記第１導電型拡散領域が接触するように配置
されていることが好ましい。この場合、前記活性領域に
は前記ゲート絶縁膜、ゲート電極、チャネル領域および
第２導電型拡散層を有するメモリセルが配列され、前記
層間絶縁膜上を延在するビット線が前記コンタクト孔を
通して前記第１群に属する前記第２導電型拡散層に接続
し、前記第２群に属する前記第２導電型拡散層と第１導
電型拡散領域が接触することによるＰＮ接合により蓄積
容量を形成していることができる。またこのメモリセル
はランダム・アクセス・メモリ（ＳＲＡＭ）もしくはダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
であり、前記第１導電型はＰ型で、前記第２導電型はＮ
型であり、前記第２導電型拡散層はＮチャネルトランジ
スタのソース、ドレインであることができる。
【００３０】本発明の他の特徴は、基板上に形成されて
活性領域を区画するフィールド絶縁膜と、前記フィール
ド絶縁膜下に形成されてチャネルストッパーとなる第１
導電型拡散領域と、前記活性領域上から前記フィールド
絶縁膜上にかけて設けられた層間絶縁膜と、前記フィー
ルド絶縁膜に接して前記活性領域に形成された第２導電
型拡散層と、前記層間絶縁膜に形成されて前記第２導電
型拡散層に達するコンタクト孔とを有する半導体装置の
製造方法において、基板上に耐酸化性膜、例えばシリコ
ン窒化膜を形成する工程と、前記耐酸化性膜上に前記活
性領域の形状を定める第１のフォトレジストパターンを
形成する工程と、前記第１のフォトレジストパターンを
マスクにして前記耐酸化性膜を選択的にエッチング除去
する工程と、コンタクト孔形成領域近傍において前記第
１のフォトレジストパターン端部から一定の間隔以上外
部が覆われるように第２のフォトレジスパターンを形成
する工程と、前記第１のフォトレジストパターン及び第
２のフォトレジスパターンをマスクにイオン注入を行っ
て前記チャネルストッパーを形成するための第１導電型
の不純物、例えばボロンを前記基板中に導入する工程
と、前記第１のフォトレジストパターン及び第２のフォ
トレジスパターンをが除去した後、パターニングされた
前記耐酸化性をマスクにして選択酸化を行うことにより
前記フィールド絶縁膜を形成すると同時に前記不純物を
活性化してチャネルストッパーとなる前記第１導電型拡
散領域を前記フィールド絶縁膜下に形成する工程とを含
む半導体装置の製造方法にある。あるいは本発明の他の
特徴は、基板上に形成されて活性領域を区画するフィー
ルド絶縁膜と、前記フィールド絶縁膜下に形成されてチ
ャネルストッパーとなる第１導電型拡散領域と、前記活
性領域上から前記フィールド絶縁膜上にかけて設けられ
た層間絶縁膜と、前記フィールド絶縁膜に接して前記活
性領域に形成された第２導電型拡散層と、前記層間絶縁
膜に形成されて前記第２導電型拡散層に達するコンタク
ト孔とを有する半導体装置の製造方法において、基板上
に耐酸化性膜、例えばシリコン窒化膜を形成する工程
と、前記耐酸化性膜をパターニングし、これをマスクに
して酸化処理することにより前記フィールド絶縁膜を形
成する工程と、前記耐酸化性膜を除去した後、前記コン
タクト孔形成領域近傍をフォトレジストパターンで被覆
する工程と、前記フォトレジストパターンをマスクにし
てイオン注入を行って前記チャネルストッパーを形成す
るための第１導電型の不純物、例えばボロンを前記フィ
ールド絶縁膜を通して前記基板中に導入する工程と、活
性化熱処理を行ってチャネルストッパーとなる前記第１
導電型拡散領域を前記フィールド絶縁膜下に形成する工
程とを含む半導体装置の製造方法にある。
【００３１】本発明による半導体装置では、チャネルス
トッパーとなる第１導電型拡散領域が、コンタクトを介
して配線層に接続されている第２導電型拡散層と接しな
い、特にコンタクトの位置合わせずれが発生した場合で
も接しないように、第２導電型拡散層に対してかのずれ
を見込んだ間隔をもって配置される。
【００３２】従って、チャネルストッパーと拡散層間の
ＰＮ接合容量の増加が抑えられ、配線層の寄生容量が低
減される。
【００３３】また、メモリ装置等においては、ビット線
（またはデータ線）に付加される寄生容量は低減される
が、 セル内の蓄積容量となる（または蓄積容量に接続さ
れる）第２導電型拡散層と第１導電型チャネルストッパ
ーの間に形成される容量は従来通り確保されるため、本
発明によりセル特性の劣化は起こらない。また、本発明
による半導体装置の製造方法ではチャネルストッパー形
成のイオン注入前にコンタクト形成領域近傍に素子分離
領域端部から素子分離領域が一定の間隔以上覆われるよ
うなフォトレジストパターンが形成された後、 これをマ
スクにいオン注入を行うことで上部配線に接続される拡
散層とチャネルストッパーの間の接合容量増加だけが抑
制される。 さらに、このフォトレジストパターンはＣＭＯＳプロセ
スやＰｃｈＭＯＳ領域をマスクするフォトレジストパタ
ーンと同時に形成できるため工程を兼ねることができ、
製造コストを増加させない。
【００３４】
【発明の実施の形態】次に本発明の実施の形態の半導体
装置について図１乃至図７を参照して説明する。
【００３５】図５および図６は、高抵抗負荷型ＳＲＡＭ
セルの平面レイアウト図の一例である。すなわち図５は
ＭＯＳＦＥＴ部分、 図６は高抵抗負荷素子及び配線部分
をそれぞれ描いた平面レイアウト図であり、 実際には図
５の上に図６が重なって配置される。
【００３６】また、図１は図５および図６中のＡ−Ａに
おける断面図であり、図２は図５および図６中のＢーＢ
における断面図である。
【００３７】図５および図６のうち代表として図５のみ
に、フィールド絶縁膜をＦ、フィールド絶縁膜Ｆにより
区画された活性領域のゲート電極下のチャネル領域を
Ｃ、活性領域に形成された第２導電型拡散層（Ｎ型拡散
層）のうち、コンタクト（孔）を通してビット線に接続
される第１群に属する第２導電型拡散層（Ｎ型拡散層）
をＮ１、その他の第２群に属する第２導電型拡散層（Ｎ
型拡散層）をＮ２で示してある。そしてチャネル領域Ｃ
を間にしたＮ型拡散層のうち一方がソース、他方がドレ
インとなってチャネル領域、ゲート絶縁膜、ゲート電極
とともにそれぞれのＮチャネル絶縁ゲート電界効果トラ
ンジスタを構成している。
【００３８】すなわち、基板上に形成されたフィールド
絶縁膜（Ｆ）１００により区画された活性領域のうち、
ゲート電極がそれぞれゲート絶縁膜を介して横断した箇
所がチャネル領域（Ｃ）となり、チャネル領域の両側の
活性領域の箇所がＮ型拡散層（Ｎ１もしくはＮ２）とな
り、このＮ型拡散層のうちその上にコンタクト孔１０３
が形成されるＮ型拡散層がＮ１であり、その他のＮ型拡
散層がＮ２である。そして本発明の実施の形態ではこれ
から詳述するように、フィールド絶縁膜下に形成された
チャネルストッパーとなる高濃度Ｐ型拡散領域がコンタ
クト孔が形成されて第１群に属するＮ型拡散層Ｎ１には
接触しないように配置され、このコンタクト孔が形成さ
れていない第２群に属するＮ型拡散層Ｎ２にはチャネル
ストッパーとなる高濃度Ｐ型拡散領域が接触するように
配置されている。
【００３９】さらに図３乃至図４は図５および図６中の
ＡーＡにおける製造工程断面図であり、このうち図３
（Ｂ）におけるフォトレジストのパターンの平面レイア
ウトをを図７にレジストマスクとして示してある。
【００４０】図５及び図６において、メモリセルはセル
アレイを延在するワード線対１０１とこれと直交する相
補型ビット線１０９の交点に配置され、 ワード線１０１
をゲート電極とする転送用トランジスタ１１０のソー
ス、ドレイン拡散層とビット線対１０９はコンタクト１
０３で接続されている。
【００４１】転送用トランジスタ１１０を介してビット
線１０９に接続されているこの部分（ＡーＡ）の断面図
が図１である。
【００４２】図１、図２に示すように、Ｎ型シリコン基
板１に設けられたＰ型のＰウエル２上の素子分離領域に
フィールド酸化膜９が形成されて、その直下にチャネル
ストッパーとなるＰ型拡散領域１０が形成されている。
フィールド酸化膜９で囲まれた活性領域の基板表面には
高濃度Ｎ型拡散層２１が形成され、これが前述の転送用
トランジスタ１１０（図５）のソース、ドレインとなっ
ている。
【００４３】Ｐ型拡散領域１０は高濃度Ｎ型拡散層２１
と接しないように間隔を置いてフィールド酸化膜９下に
形成されている。
【００４４】すなわちこの実施の形態では、１０16〜１
０17ｃｍ-3の濃度のＰウエル２に対して１０12〜１０14
ｃｍ-2の注入量でボロンをイオン注入し活性化熱処理に
より形成されたピーク濃度で１０17〜１０19ｃｍ-3のＰ
型拡散領域１０が高濃度Ｎ型拡散層２１から離間してい
る。すなわち本発明において、このコンタクト近傍で同
じ深さで比較した場合、第１導電型（Ｐ型）のウエル等
の基板領域の不純物濃度（他の拡散の影響を受けない状
態の不純物濃度）より１桁以上高い不純物濃度の第１導
電型（Ｐ型）の部分（Ｐ型拡散領域１０の、上記基板領
域よりも１桁以上高い不純物濃度のＰ型の部分）が第２
導電型拡散層（高濃度Ｎ型拡散層２１）と接続してＰＮ
接合を形成するようなことはせず、この高濃度の第１導
電型（Ｐ型）の部分は第２導電型拡散層（高濃度Ｎ型拡
散層２１）から離間して配置されている。
【００４５】そして活性領域の基板上にはゲート酸化膜
１１が形成され、その上には多結晶シリコン膜１７、タ
ングステンシリサイド膜１８からなるゲート電極が形成
されている。
【００４６】このゲート電極で図５に示されたワード線
１０１、ドライバーゲート１０２が構成される。図１、
図２に戻って、ゲート電極の側面には酸化膜によるサイ
ドウォール１９が形成されている。サイドウォール１９
下には低濃度Ｎ型拡散層２０が形成されている。
【００４７】素子分離領域及び活性領域上には層間絶縁
膜１２、１３、１４が堆積されている。図１、２には図
示されないが、層間絶縁膜１３、１４の間にはＧＮＤ配
線１０５（図６参照）が形成され、層間絶縁膜１３、１
４の間には高抵抗ポリシリ１０７と電源配線１０８（図
６参照）が、それぞれ形成されている。また、ＧＮＤ配
線１０５はＧＮＤコンタクト１０４において基板上Ｎ型
拡散層に接続され、高抵抗ポリシリ１０７及び電源配線
１０８はノードコンタクト１０６においてドライバーゲ
ート１０２及び基板上Ｎ型拡散層に接続されている（図
５および図６参照）。
【００４８】層間絶縁膜１２、１３には、図５および図
６に示すコンタクト孔１０３が開口され、タングステン
で埋設されて、図５および図６に示すタングステンプラ
グ２４が形成されている。図１ではコンタクト孔の位置
合わせにずれが生じたため、タングステンプラグ２４が
図面の右方向にずれて形成されたものが示されている。
タングステンプラグ２４が接続される基板面にはＮ型拡
散領域２３が形成され、コンタクトとＰウェルが直接電
気的に接続されないようになっている。またタングステ
ンプラグ２４の上にはこれに接続してビット線１０９と
なるアルミ配線２５が形成されている。
【００４９】Ｐ型拡散領域１０は、コンタクトの位置合
わせずれとＮ型拡散領域２３の形成領域を見込んでＮ型
拡散領域２３と接しないように間隔をおいてフィールド
酸化膜９下に形成されている。
【００５０】従って濃度の高いＮ型拡散領域１０との間
に空乏層が拡がりＰＮ接合容量、すなわち寄生容量の増
加が抑えられている。
【００５１】続いて図３乃至図４により製造工程につい
て説明する。
【００５２】先ず図３（Ａ）に示されるように、不純物
濃度約１０15ｃｍ-3のＮ型シリコン基板１に不純物濃度
１０16〜１０17ｃｍ-3程度のＰウェル２が形成された
後、基板表面に厚さ５〜２０ｎｍのシリコン酸化膜３、
厚さ５０〜３００ｎｍのシリコン窒化膜４が順次堆積さ
れる。
【００５３】次に活性領域が形成される位置にフォトレ
ジストパターン５が形成され、これをマスクに異方性エ
ッチングが行われシリコン窒化膜４がエッチングされ
る。
【００５４】次に図３（Ｂ）に示されるように、フォト
レズストパターン５が部分的に覆われるようにフォトレ
ジストパターン６が形成される。
【００５５】このフォトレジストパターン６の平面レイ
アウトは図７にレジストマスク１１１として示されるよ
うにコンタクト孔形成領域およびその近傍を覆ってい
る。そしてフォトレジストパターン５，６をマスクに１
０12〜１０14ｃｍ-2程度に注入量でボロンイオン注入７
が行われ、基板中にボロンイオン８が導入される。
【００５６】ここでフォトレジストパターン６はフォト
レジストパターン５（素子分離領域端部）から一定の間
隔ｄをもって素子分離領域を覆う形に形成される。この
間隔ｄは、たとえばコンタクト位置合わせずれが０．１
μｍのときマージンをとって０．２μｍ以上に設定され
る。このマージンは、後工程の選択酸化でのフィールド
酸化膜の活性領域へのくい込み量（バーズビーク）や後
工程熱処理による拡散領域の横方向拡散幅等のプロセス
条件起因のパラメータによって決定される。また、メモ
リセル内ではＮｃｈＭＯＳトランジスタが使用される
が、通常メモリセルを動作させるため周囲に配置される
周辺回路内にはＰｃｈＭＯＳトランジスタも使用され
る。そのため、図３（Ｂ）には図示されていないが、周
辺回路内のＰｃｈＭＯＳトランジスタ形成領域では活性
領域上のフォトレジストパターン５の上全面にフォトレ
ジストパターン６が形成されボロンイオンが注入されな
いようになっている。
【００５７】従って、ＣＭＯＳ構成の半導体装置ではフ
ォトレジストパターン６は既存の製造工程内で形成され
るため、製造工程は追加されない。
【００５８】次に図４（Ａ）に示されるように、フォト
レジストパターンがすべて除去された後、シリコン窒化
膜４をマスクとした選択酸化が行われ素子分離領域に厚
さ２００〜５００ｎｍのフィールド酸化膜９が形成され
る。この酸化工程で前述のボロンイオン８は活性化され
Ｐウエルよりは高濃度のＰ型拡散領域１０がフィールド
酸化膜９の下に活性領域から間隔をもって形成される。
【００５９】次に図４（Ｂ）に示されるように、活性領
域の基板上に厚さ５〜２０ｎｍのゲート酸化膜１１が形
成された後、ＭＯＳトランジスタのゲート電極とその側
面にサイドウォールが設けられ、このゲート電極とサイ
ドウォールをマスクとしたイオン注入とアニールにより
高濃度Ｎ型拡散層２１が形成される（図４（Ｂ）には図
示されない）。
【００６０】続いて、層間絶縁膜１２，１３，１４が全
面に堆積される。図４（Ｂ）には図示されないが、層間
絶縁膜１２，１３の間にはＧＮＤ配線１０５（図６参
照）が、層間絶縁膜１３、１４の間には高抵抗ポリシリ
１０７と電源配線１０８（図６参照）がそれぞれ形成さ
れている。
【００６１】また、ＧＮＤ配線１０５はＧＮＤコンタク
ト１０４において基板上Ｎ型拡散層に接続され、高抵抗
ポリシリ１０７及び電源配線１０８はノードコンタクト
１０６においてドライバーゲート１０２及び基板上Ｎ型
拡散層に接続されている（図５及び図６参照）。
【００６２】図４（Ｂ）に戻って、層間絶縁膜１４の上
にはフォトレジスト１５が形成され、これをマスクとし
た異方性エッチングによりコンタクト孔１６が開口され
る。ここではコンタクト孔１６の位置あわせにずれが生
じてコンタクト孔１６が図面の右方向にずれて形成され
たものが示されている。コンタクト開口のエッチング時
にフィールド酸化膜９の一部がエッチングされ基板面の
高濃度Ｎ型拡散層２１が一部露出されている。しかし、
Ｐ型拡散領域１０はコンタクトの位置あわせずれを見込
んでフィールド酸化膜９端部から間隔を置いて形成され
ているので、コンタクト開口によって露出されない。
【００６３】続いて図１および図２に示されるように、
開口されたコンタクト孔内にリンのイオン注入が行われ
アニールにより活性化されてＮ型拡散層領域２３が形成
される。このＮ型拡散層領域２３は開口されたコンタク
ト孔１６に対して自己整合的に形成され、コンタクトが
Ｐウエル２と電気的に接続されるのを防いでいる。ま
た、Ｎ型拡散領域２３は前述の理由でＰ型拡散領域１０
と接することはない。続いて、コンタクト孔はタングス
テンの堆積と異方性エッチバックにより形成されるタン
グステンプラグ２４により埋設される。最後にビット線
１０９となるアルミ配線２５がタングステンプラグ２４
に接続するように形成される。
【００６４】次に、図８乃至図１０の各製造工程断面図
を参照して本発明の第２に実施の形態について説明す
る。
【００６５】図８乃至図９は図５および図６中のＡーＡ
における各製造工程の断面図であり、図１０は図５およ
び図６中のＢーＢにおける各製造工程の断面図である。
【００６６】先ず図８（Ａ）に示すように、不純物濃度
約１０15ｃｍ-3のＮ型シリコン基板１に不純物濃度約１
０16〜１０17ｃｍ-3程度のＰウエル２が形成された後、
基板表面に厚さ５〜２０ｎｍのシリコン酸化膜３、厚さ
５０〜３００ｎｍのシリコン窒化膜４が順次堆積され
る。次に活性領域が形成される位置にフォトレジストパ
ターンが形成され、これをマスクに異方性エッチングが
行われシリコン窒化膜４がエッチングされる。フォトレ
ジストパターンが除去された後、シリコン窒化膜４をマ
スクとした選択酸化が行われ素子分離領域に厚さ２００
〜５００ｎｍのフィールド酸化膜９が形成される。
【００６７】次に図８（Ｂ）に示されるように、フォト
レジストパターン２６が形成される。このフォトレジス
トパターン２６に平面レイアウトは、図３（Ｂ）のフォ
トレジストパターン６と同様、図７にレジストマスク１
１１として示されている。
【００６８】そして、フォトレジストパターン２６をマ
スクに１０12〜１０14ｃｍ-2程度の注入量でボロンイオ
ン注入７が行われ、基板中にボロンイオン８が導入され
る。ここでフォトレジストパターン２６は素子分離領域
端部から一定の間隔ｄをもって素子分離領域を覆う形に
形成される。この間隔ｄは、例えばコンタクト位置合わ
せずれが０．１μｍのときマージンをとって０．２μｍ
以上に設定される。マージンは工程の選択酸化でのフィ
ールド酸化膜の活性領域へのくい込み量（バーズビー
ク）や後工程熱処理による拡散領域の横方向拡散幅等の
プロセス条件起因のパラメータによって決定される。
【００６９】一方、図５および図６のＢーＢ断面では、
図１０（Ａ）に示されるように、コンタクト形成領域近
傍にフォトレジストパターン２６が形成され、ボロンイ
オン注入７により活性領域の一部の基板中にボロンイオ
ン８が導入される。
【００７０】このとき、メモリセル内にはＮｃｈＭＯＳ
トランジスタが使用されるが、通常メモリセルを動作さ
せるため周囲に配置される周辺回路内にはＰｃｈＭＯＳ
トランジスタも使用される。そのため図示されないが、
周辺回路内のＰｃｈＭＯＳトランジスタ形成領域では全
面にフォトレジストパターン２６が形成されてボロンイ
オンが注入されないようになっている。従って、ＣＭＯ
Ｓ構成の半導体装置ではフォトレジストパターン２６は
既存の製造工程内で形成され、新たな製造工程は追加さ
れない。
【００７１】次に図９に示されるように、フォトレジス
トパターン２６が除去された後、前述の実施の形態と同
様に活性領域の基板上に厚さ５〜２０ｎｍのゲート酸化
膜１１が形成された後、ＭＯＳトランジスタのゲート電
極とサイドウォールが設けられ（図９には図示されな
い）、このゲート電極とサイドウォールをマスクとした
砒素イオン注入により高濃度Ｎ型拡散層形成のための不
純物導入が行われる。続いて、層間絶縁膜１２，１３，
１４が全面に堆積される。
【００７２】図９には図示されないが、層間絶縁膜１
３，１４の間にはＧＮＤ配線１０５（図６参照）が、層
間絶縁膜１３，１４の間には高抵抗ポリシリ１０７と電
源配線１０８（図６参照）が、それぞれ形成されてい
る。また、ＧＮＤ配線１０５はＧＮＤコンタクト１０４
において基板上Ｎ型拡散層に接続され、高抵抗ポリシリ
１０７及び電源配線１０８はノードコンタクト１０６に
おいてドライバーゲート１０２及び基板上Ｎ型拡散層に
接続されている（図５および図６参照）。
【００７３】層間絶縁膜形成時のアニールによりフィー
ルド酸化膜下のボロンイオンや高濃度Ｎ型拡散層形成の
砒素イオンが活性化されてＰ型拡散領域１０及び高濃度
Ｎ型拡散層２１が形成される。
【００７４】続いて、層間絶縁膜１４の上にはフォトレ
ジスト１５が形成され、これをマスクとした異方性エッ
チングによりコンタクト孔１６が開口される。ここでは
コンタクト孔１６の位置合わせにずれが生じてコンタク
ト孔１６が図面の右方向にずれて形成されたものが示さ
れている。コンタクト開口のエッチング時にフィールド
酸化膜９の一部がエッチングされ基板面の高濃度Ｎ型拡
散層２１が一部露出している。しかし、Ｐ型拡散層１０
はコンタクトの位置合わせずれを見込んでフィールド酸
化膜９端部から間隔を置いて形成されているにで、コン
タクト開口によって露出されない。
【００７５】続いて、図１と同様に、開口されたコンタ
クト孔内に燐のイオン注入が行われアニールにより活性
化されてＮ型拡散領域２３が形成される。このＮ型拡散
領域２３は開口されたコンタクト孔１６に対して自己整
合的に形成され、コンタクトがウエル２と電気的に接続
されるのを防いでいる。また、Ｎ型拡散領域２３は前述
の理由でＰ型拡散領域１０と接することはない。続い
て、コンタクト孔はタングステンの堆積と異方性エッチ
バックにより形成されるタングステンプラグ２４により
埋設される。最後にビット線１０９となるアルミ配線２
５がタングステンプラグ２４に接するように形成され
る。
【００７６】一方、図５および図６のＢーＢ断面では、
図１０（Ｂ）に示されるように、基板面にゲート酸化膜
１１が形成された後、多結晶シリコン膜１７、タングス
テンシリサイド膜１８からなるゲート電極が形成され、
ゲート電極に側面にはシリコン酸化膜によるサイドウォ
ール１９が形成され、サイドウォール１９直下には低濃
度Ｎ型拡散層２０が形成され、ゲート電極及びサイドウ
ォール１９をマスクにしたイオン注入により砒素イオン
が導入されて高濃度Ｎ型拡散層が形成されている。
【００７７】そしてフィールド酸化膜９下にチャネルス
トッパー形成と同時にメモリセル内の蓄積容量となる高
濃度Ｎ型拡散層２１直下にもＰ型拡散領域１０が形成さ
れる。これによりメモリセル内高濃度Ｎ型拡散層２１の
ＰＮ接合容量すなわち蓄積容量を増加させ、外部ノイズ
に強い安定したセル動作を得ることができる。
【００７８】
【発明の効果】第１の効果は、半導体装置内で拡散層に
接続される配線に寄生容量が低減され、装置の高速動作
が得られることである。
【００７９】その理由は、コンタクトを介して配線層に
接続されている第２導電型チャネルストッパーとなる第
１導電型拡散領域と接しないように形成されているから
である。
【００８０】特にコンタクトに目合わせずれが発生した
場合を考えて、フィールド酸化膜端部からのずれを見込
んだ間隔をもってチャネルストッパーである第１導電型
拡散層領域が配置されている。従って、第１導電型拡散
領域と第２導電型拡散層間のＰＮ接合容量に増加が抑え
られ、配線層の寄生容量が低減される。
【００８１】第２の効果は、メモリ装置等において第１
の効果を得ることでメモリセルの特性が影響を受けない
ことである。
【００８２】その理由は、メモリセルに接続するビット
線（またはデータ線）に付加される寄生容量は第１の効
果により低減されるが、セル内の蓄積容量となる（また
は蓄積容量に接続される）第２導電型拡散層の周囲のチ
ャネルストッパーである第１導電型拡散領域は従来通り
形成されるため、この第２導電型拡散層と第１導電型拡
散領域の間のＰＮ接合容量は従来通り確保されるからで
ある。
【００８３】第３の効果は、本発明の実施において余分
な製造工程が必要とされないことである。
【００８４】その理由は、半導体装置の製造方法で、チ
ャネルストッパーとなる第１導電型拡散領域形成のため
のイオン注入前に、コンタクト孔形成領域近傍のみ素子
分離領域端部から素子分離領域が一定間隔以上覆われる
ようなフォトレジストパターンが形成された後、これを
マスクにイオン注入が行われる。これにより上部配線に
接続される拡散層とチャネルストッパー間のＰＮ接合容
量だけが増加しないように抑制される。このフォトレジ
ストパターはＣＭＯＳプロセスにおいてＰｃｈＭＯＳ領
域をマスクするフォトレジストパターンと同時に形成で
きるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＳＲＡＭセ
ルを示した断面図である。
【図２】本発明の第１の実施の形態におけるＳＲＡＭセ
ルを示した断面図である。
【図３】本発明の第１の実施の形態におけるＳＲＡＭセ
ルの製造方法を工程順に示した断面図である。
【図４】図３の続きの工程を順に示した断面図である。
【図５】本発明の実施の形態が対象するＳＲＡＭセルの
主としてＭＯＳＦＥＴ部のレイアウトを示した平面図で
ある。
【図６】本発明の実施の形態が対象するＳＲＡＭセルの
主として高抵抗負荷素子及び配線部分のレイアウトを示
した平面図である。
【図７】本発明の実施の形態におけるＳＲＡＭセルの主
としてフォトレジストマスクのレイアウトを示した平面
図である。
【図８】本発明の第２の実施の形態におけるＳＲＡＭセ
ルの製造方法を工程順に示した断面図である。
【図９】図８の続きの工程を順に示した断面図である。
【図１０】本発明の第２の実施の形態におけるＳＲＡＭ
セルの製造方法を工程順に示した断面図である。
【図１１】従来技術におけるＳＲＡＭセルを示した断面
図である。
【図１２】従来技術におけるＳＲＡＭセルの製造方法を
工程順に示した断面図である。
【図１３】図１２の続きの工程を順に示した断面図であ
る。
【符号の説明】
１ Ｎ型シリコン基板 ２ Ｐウェル ３ シリコン酸化膜 ４ シリコン窒化膜 ５，６，１５，２６ フォトレジスト ７ ボロンイオン注入 ８ ボロンイオン ９ フィールド酸化膜 １０ Ｐ型拡散領域（チャンネルストッパー） １１ ゲート酸化膜 １２，１３，１４ 層間絶縁膜 １６ コンタクト孔 １７ 多結晶シリコン膜 １８ タングステンシリサイド膜 １９ サイドウォール ２０ 低濃度Ｎ型拡散層 ２１ 高濃度Ｎ型拡散層 ２２ 多結晶シリコン膜 ２３ Ｎ型拡散領域 ２４ タングステンプラグ ２５ アルミ配線 １００ フィールド １０１ ワード線 １０２ ドライバーゲート １０３ コンタクト １０４ ＧＮＤコンタクト １０５ ＧＮＤ配線 １０６ ノードコンタクト １０７ 高抵抗ポリシリ １０８ 電源配線 １０９ ビット線 １１０ 転送用トランジスタ １１１ レジストマスク

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成されて活性領域を区画する
    フィールド絶縁膜と、前記フィールド絶縁膜下に形成さ
    れてチャネルストッパーとなる第１導電型拡散領域と、
    前記活性領域上から前記フィールド絶縁膜上にかけて設
    けられた層間絶縁膜と、前記フィールド絶縁膜に接して
    前記活性領域に形成された第２導電型拡散層と、前記層
    間絶縁膜に形成されて前記第２導電型拡散層に達するコ
    ンタクト孔とを有する半導体装置において、前記コンタ
    クト孔近傍で前記第２導電型拡散層に対して接触せず間
    隔を有して前記第１導電型拡散領域が配置されているこ
    とをことを特徴とする半導体装置。
  2. 【請求項２】 前記活性領域上を複数のゲート電極がそ
    れぞれゲート絶縁膜を介して横断し、前記ゲート電極下
    に位置するチャネル領域により分離された前記活性領域
    の複数の箇所にそれぞれ第２導電型拡散層が形成され、
    複数の前記第２導電型拡散層のうち第１群に属する前記
    第２導電型拡散層のそれぞれの上には前記コンタクト孔
    が形成されて該第１群に属する前記第２導電型拡散層に
    は前記第１導電型拡散領域が接触しないように配置さ
    れ、複数の前記第２導電型拡散層のうち残りの第２群に
    属する前記第２導電型拡散層のそれぞれの上には前記コ
    ンタクト孔が形成されていないで該第２群に属する前記
    第２導電型拡散層には前記第１導電型拡散領域が接触す
    るように配置されていることを特徴とする請求項１記載
    の半導体装置。
  3. 【請求項３】 前記活性領域には前記ゲート絶縁膜、ゲ
    ート電極、チャネル領域および第２導電型拡散層を有す
    るメモリセルが配列され、前記層間絶縁膜上を延在する
    ビット線が前記コンタクト孔を通して前記第１群に属す
    る前記第２導電型拡散層に接続し、前記第２群に属する
    前記第２導電型拡散層と第１導電型拡散領域が接触する
    ことによるＰＮ接合により蓄積容量を形成していること
    を特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記メモリセルはスタティック・ランダ
    ム・アクセス・メモリ（ＳＲＡＭ）もしくはダイナミッ
    ク・ランダム・アクセス・メモリ（ＤＲＡＭ）であるこ
    とを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 前記第１導電型はＰ型で、前記第２導電
    型はＮ型であり、前記第２導電型拡散層はＮチャネルト
    ランジスタのソース、ドレインであることを特徴とする
    請求項２記載の半導体装置。
  6. 【請求項６】 基板上に形成されて活性領域を区画する
    フィールド絶縁膜と、前記フィールド絶縁膜下に形成さ
    れてチャネルストッパーとなる第１導電型拡散領域と、
    前記活性領域上から前記フィールド絶縁膜上にかけて設
    けられた層間絶縁膜と、前記フィールド絶縁膜に接して
    前記活性領域に形成された第２導電型拡散層と、前記層
    間絶縁膜に形成されて前記第２導電型拡散層に達するコ
    ンタクト孔とを有する半導体装置の製造方法において、
    基板上に耐酸化性膜を形成する工程と、前記耐酸化性膜
    上に前記活性領域の形状を定める第１のフォトレジスト
    パターンを形成する工程と、前記第１のフォトレジスト
    パターンをマスクにして前記耐酸化性膜を選択的にエッ
    チング除去する工程と、コンタクト孔形成領域近傍にお
    いて前記第１のフォトレジストパターン端部から一定の
    間隔以上外部が覆われるように第２のフォトレジスパタ
    ーンを形成する工程と、前記第１のフォトレジストパタ
    ーン及び第２のフォトレジスパターンをマスクにイオン
    注入を行って前記チャネルストッパーを形成するための
    第１導電型の不純物を前記基板中に導入する工程と、前
    記第１のフォトレジストパターン及び第２のフォトレジ
    スパターンをが除去した後、パターニングされた前記耐
    酸化性をマスクにして選択酸化を行うことにより前記フ
    ィールド絶縁膜を形成すると同時に前記不純物を活性化
    してチャネルストッパーとなる前記第１導電型拡散領域
    を前記フィールド絶縁膜下に形成する工程とを含むこと
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記耐酸化性膜はシリコン酸化膜上のシ
    リコン窒化膜であることを特徴とする請求項６記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記第１導電型はＰ型で、前記第２導電
    型はＮ型であり、前記第１導電型の不純物はボロンであ
    ることを特徴とする請求項６記載の半導体装置の製造方
    法。
  9. 【請求項９】 基板上に形成されて活性領域を区画する
    フィールド絶縁膜と、前記フィールド絶縁膜下に形成さ
    れてチャネルストッパーとなる第１導電型拡散領域と、
    前記活性領域上から前記フィールド絶縁膜上にかけて設
    けられた層間絶縁膜と、前記フィールド絶縁膜に接して
    前記活性領域に形成された第２導電型拡散層と、前記層
    間絶縁膜に形成されて前記第２導電型拡散層に達するコ
    ンタクト孔とを有する半導体装置の製造方法において、
    基板上に耐酸化性膜を形成する工程と、前記耐酸化性膜
    をパターニングし、これをマスクにして酸化処理するこ
    とにより前記フィールド絶縁膜を形成する工程と、前記
    耐酸化性膜を除去した後、前記コンタクト孔形成領域近
    傍をフォトレジストパターンで被覆する工程と、前記フ
    ォトレジストパターンをマスクにしてイオン注入を行っ
    て前記チャネルストッパーを形成するための第１導電型
    の不純物を前記フィールド絶縁膜を通して前記基板中に
    導入する工程と、活性化熱処理を行ってチャネルストッ
    パーとなる前記第１導電型拡散領域を前記フィールド絶
    縁膜下に形成する工程とを含むことを特徴とする半導体
    装置の製造方法。
  10. 【請求項１０】 前記耐酸化性膜はシリコン酸化膜上の
    シリコン窒化膜であり前記一連の工程の後、前記シリコ
    ン酸化膜を全て除去してゲート絶縁膜を形成する工程を
    有することを特徴とする請求項９記載の半導体装置の製
    造方法。
  11. 【請求項１１】 前記第１導電型はＰ型で、前記第２導
    電型はＮ型であり、前記第１導電型の不純物はボロンで
    あることを特徴とする請求項９記載の半導体装置の製造
    方法。
JP8105597A 1996-04-25 1996-04-25 半導体装置 Expired - Fee Related JP2778579B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8105597A JP2778579B2 (ja) 1996-04-25 1996-04-25 半導体装置
KR1019970015611A KR100233623B1 (ko) 1996-04-25 1997-04-25 감소된 폭의 채널 스토퍼 영역을 갖는 반도체 디바이스를 제조하는 방법
US09/228,681 US6127708A (en) 1996-04-25 1999-01-12 Semiconductor device having an intervening region between channel stopper and diffusion region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8105597A JP2778579B2 (ja) 1996-04-25 1996-04-25 半導体装置

Publications (2)

Publication Number Publication Date
JPH09293777A true JPH09293777A (ja) 1997-11-11
JP2778579B2 JP2778579B2 (ja) 1998-07-23

Family

ID=14411915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8105597A Expired - Fee Related JP2778579B2 (ja) 1996-04-25 1996-04-25 半導体装置

Country Status (3)

Country Link
US (1) US6127708A (ja)
JP (1) JP2778579B2 (ja)
KR (1) KR100233623B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001313389A (ja) 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置およびその製造方法
JP2001313388A (ja) * 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074454A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd 半導体装置の製造方法
JPS61183939A (ja) * 1985-02-08 1986-08-16 Sanyo Electric Co Ltd Ｍｏｓ半導体集積回路の分離方法
JPH01194436A (ja) * 1988-01-29 1989-08-04 Nec Yamaguchi Ltd 半導体装置
JPH0629383A (ja) * 1992-07-08 1994-02-04 Seiko Epson Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
US4372033A (en) * 1981-09-08 1983-02-08 Ncr Corporation Method of making coplanar MOS IC structures
JPS593964A (ja) * 1982-06-29 1984-01-10 Semiconductor Res Found 半導体集積回路
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4476621A (en) * 1983-02-01 1984-10-16 Gte Communications Products Corporation Process for making transistors with doped oxide densification
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
JPH022673A (ja) * 1988-06-17 1990-01-08 Hitachi Ltd 半導体集積回路装置
JPH05283519A (ja) * 1992-03-31 1993-10-29 Nec Corp 半導体装置の製造方法
JP3110262B2 (ja) * 1993-11-15 2000-11-20 松下電器産業株式会社 半導体装置及び半導体装置のオペレーティング方法
JP2981717B2 (ja) * 1994-09-02 1999-11-22 セイコーインスツルメンツ株式会社 半導体集積回路装置
JP2904068B2 (ja) * 1995-09-20 1999-06-14 日本電気株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074454A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd 半導体装置の製造方法
JPS61183939A (ja) * 1985-02-08 1986-08-16 Sanyo Electric Co Ltd Ｍｏｓ半導体集積回路の分離方法
JPH01194436A (ja) * 1988-01-29 1989-08-04 Nec Yamaguchi Ltd 半導体装置
JPH0629383A (ja) * 1992-07-08 1994-02-04 Seiko Epson Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2778579B2 (ja) 1998-07-23
KR100233623B1 (ko) 1999-12-01
US6127708A (en) 2000-10-03

Similar Documents

Publication Publication Date Title
US6153476A (en) Semiconductor device and method for manufacturing the same
KR100330621B1 (ko) 반도체 디바이스 및 그 제조 방법
KR100650468B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US5025301A (en) DRAM which uses MISFETS in the peripheral circuit
JP3199717B2 (ja) 半導体装置およびその製造方法
JP4931267B2 (ja) 半導体装置
US5504027A (en) Method for fabricating semiconductor memory devices
US20090101968A1 (en) Structure of semiconductor device and manufacturing method of the same
EP0334761A1 (en) Method for forming a self-aligned source/drain contact for a MOS transistor
US7696570B2 (en) Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same
US5818091A (en) Semiconductor device with selectively patterned connection pad layer for increasing a contact margin
US20010012673A1 (en) Mos transistor having self-aligned well bias area and method of fabricating the same
KR100325472B1 (ko) 디램 메모리 셀의 제조 방법
JP3617971B2 (ja) 半導体記憶装置
KR100522475B1 (ko) 자기정렬 무경계 콘택트를 마스킹 프로세스없이 형성하는방법
JP3195785B2 (ja) 半導体記憶装置およびその製造方法
JPWO2003069675A1 (ja) 半導体装置の製造方法
US6911740B2 (en) Semiconductor device having increased gaps between gates
JP2778579B2 (ja) 半導体装置
JP2659987B2 (ja) 半導体装置
JP4031777B2 (ja) 半導体装置
JP2005136436A (ja) 半導体装置およびその製造方法
JP2003188282A (ja) 半導体記憶装置およびその製造方法
KR19990053212A (ko) 디램셀 및 그 제조 방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980407

LAPS Cancellation because of no payment of annual fees