JP2659987B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特にその高集積化のた
めの構造に関する。
めの構造に関する。
（従来の技術） 近年、半導体集積回路装置において高集積化および高
性能化への要求はますます高まってきており、プロセス
的に許されたデザインルールおよび技術でこの要求をい
かに実現するかが大きな課題となっている。
性能化への要求はますます高まってきており、プロセス
的に許されたデザインルールおよび技術でこの要求をい
かに実現するかが大きな課題となっている。
一方、コンタクト形成技術の進歩により、コンタクト
を構成する多結晶シリコン層から、活性化領域形成のた
めの不純物拡散を直接行うダイレクトコンタクト法や、
活性化領域中のコンタクト部からのみ選択的にシリコン
を成長させるSEG（SSG）法等が開発され、半導体活性化
領域と、一方向であるいは完全に自己整合的にコンタク
トをとることが可能となってきている。
を構成する多結晶シリコン層から、活性化領域形成のた
めの不純物拡散を直接行うダイレクトコンタクト法や、
活性化領域中のコンタクト部からのみ選択的にシリコン
を成長させるSEG（SSG）法等が開発され、半導体活性化
領域と、一方向であるいは完全に自己整合的にコンタク
トをとることが可能となってきている。
例えば、ダイナミック型RAM（DRAM）は、第９図に示
すように、幅LSDGの活性化領域１が素子分離間隔LDで配
列されており、各活性化領域１の上層にはコンタクト部
２を介して夫々ビット線（図示せず）が形成される。ま
た、活性化領域１の配列方向に直交するようにゲート３
が形成され、ワード線を構成すると共に、さらにその右
方にはキャパシタプレート４が形成され、基板活性化領
域との間に電荷を蓄積するように構成される。
すように、幅LSDGの活性化領域１が素子分離間隔LDで配
列されており、各活性化領域１の上層にはコンタクト部
２を介して夫々ビット線（図示せず）が形成される。ま
た、活性化領域１の配列方向に直交するようにゲート３
が形成され、ワード線を構成すると共に、さらにその右
方にはキャパシタプレート４が形成され、基板活性化領
域との間に電荷を蓄積するように構成される。
（発明が解決しようとする課題） ところで、このようなセルアレイの形成に際しては、
前述したようなコンタクト技術が用いられるが、このよ
うなコンタクト技術をいかに駆使して基板活性化領域に
自己整合的にコンタクトを形成しようとしても、コンタ
クトホールを開孔する際の合わせずれΔａを見込まなく
てはならず、素子分離間隔LDは特性を維持するための最
小分離幅Lminよりも大きくとらなければならないという
問題があった。
前述したようなコンタクト技術が用いられるが、このよ
うなコンタクト技術をいかに駆使して基板活性化領域に
自己整合的にコンタクトを形成しようとしても、コンタ
クトホールを開孔する際の合わせずれΔａを見込まなく
てはならず、素子分離間隔LDは特性を維持するための最
小分離幅Lminよりも大きくとらなければならないという
問題があった。
また、仮に合わせずれをなくし、合わせずれΔａ＝０
とすることが可能であったとしても、このようなコンタ
クト技術ではコンタクト部から基板活性化領域に不純物
拡散がおこるため、コンタクト部下での拡散長が大きく
なってしまう。このため、この領域での分離幅LDはLD≧
Lmin＋Δａ＋Δｙとなる。
とすることが可能であったとしても、このようなコンタ
クト技術ではコンタクト部から基板活性化領域に不純物
拡散がおこるため、コンタクト部下での拡散長が大きく
なってしまう。このため、この領域での分離幅LDはLD≧
Lmin＋Δａ＋Δｙとなる。
しかしながら、高集積化のため分離幅はできる限り小
さくし、基板活性領域幅LSDGは、トランジスタの駆動能
力を大きくとる、あるいはキャパシタの容量を大きくと
るなどの理由から、できる限り大きくする必要がある。
例えば情報を記憶するキャパシタの面積の低下は蓄積電
荷の減少を意味しており、これはメモリ情報の誤読みだ
しや、外乱によるメモリ情報の破壊などの問題を招来す
ることとなる。
さくし、基板活性領域幅LSDGは、トランジスタの駆動能
力を大きくとる、あるいはキャパシタの容量を大きくと
るなどの理由から、できる限り大きくする必要がある。
例えば情報を記憶するキャパシタの面積の低下は蓄積電
荷の減少を意味しており、これはメモリ情報の誤読みだ
しや、外乱によるメモリ情報の破壊などの問題を招来す
ることとなる。
このように、最新のコンタクト技術をもってしても、
コンタクト領域の分離幅LDは最小分離幅Lminよりも大き
くとらざるを得ず、高集積化のため基板活性化領域幅L
SDGを小さくすると素子性能の低下をもたらすというよ
うに、高集積化と高性能化との間で相反する問題が生じ
ていた。
コンタクト領域の分離幅LDは最小分離幅Lminよりも大き
くとらざるを得ず、高集積化のため基板活性化領域幅L
SDGを小さくすると素子性能の低下をもたらすというよ
うに、高集積化と高性能化との間で相反する問題が生じ
ていた。
高集積化のためにキャパシタの面積の低下が余儀なく
されているという問題を解決するため、MOSキャパシタ
をメモリセル領域上に積層し、該キャパシタの１電極
と、半導体基板上に形成されたスィッチングトランジス
タの１電極とを接続させるようにすることにより、実質
的にMOSキャパシタの静電容量を増大させるようにした
構造の積層型メモリセルと呼ばれるメモリセルが提案さ
れている。
されているという問題を解決するため、MOSキャパシタ
をメモリセル領域上に積層し、該キャパシタの１電極
と、半導体基板上に形成されたスィッチングトランジス
タの１電極とを接続させるようにすることにより、実質
的にMOSキャパシタの静電容量を増大させるようにした
構造の積層型メモリセルと呼ばれるメモリセルが提案さ
れている。
この積層型メモリセルは、第10図（ａ）および第10図
（ｂ）にその１例を夫々平面図（この図では２ビット分
のメモリセルを示す）およびそのＡ−Ａ断面図で示すよ
うに、ｐ型のシリコン基板101内に形成された素子分離
絶縁膜102によって素子分離された１メモリセル領域内
に、スイッチングトランジスタとしてのMOSFETを形成す
ると共に、この上層にMOSFETのソース或いはドレイン領
域103にコンタクトするようにMOSFETのゲート電極104a
および隣接メモリセルのスィッチングトランジスタとし
てのMOSFETのゲート電極104b（ワード線）上に絶縁膜10
9を介して形成された下部電極105と、上部電極106とに
よって絶縁膜107を挟みキャパシタを形成してなるもの
である。
（ｂ）にその１例を夫々平面図（この図では２ビット分
のメモリセルを示す）およびそのＡ−Ａ断面図で示すよ
うに、ｐ型のシリコン基板101内に形成された素子分離
絶縁膜102によって素子分離された１メモリセル領域内
に、スイッチングトランジスタとしてのMOSFETを形成す
ると共に、この上層にMOSFETのソース或いはドレイン領
域103にコンタクトするようにMOSFETのゲート電極104a
および隣接メモリセルのスィッチングトランジスタとし
てのMOSFETのゲート電極104b（ワード線）上に絶縁膜10
9を介して形成された下部電極105と、上部電極106とに
よって絶縁膜107を挟みキャパシタを形成してなるもの
である。
このような構成では、キャパシタ面積は大きくとれ静
電容量は大きくすることができるものの、隣接する２ビ
ットのメモリセルのコンタクト108a、108b間の距離が小
さいという問題は依然として解決できず、蓄えられた情
報はこの２セル間のパンチスルーで容易に失われてしま
う。
電容量は大きくすることができるものの、隣接する２ビ
ットのメモリセルのコンタクト108a、108b間の距離が小
さいという問題は依然として解決できず、蓄えられた情
報はこの２セル間のパンチスルーで容易に失われてしま
う。
また、このメモリセルのスィッチングトランジスタの
ゲート電極104aは、素子分離絶縁膜102上を走る隣接メ
モリセルのスィッチングトランジスタのゲート電極104b
（ワード線）とは高さが異なり、下部電極105の形成に
先立ち形成される絶縁膜109に段差が生じる。このた
め、絶縁膜109にコンタクトホール110を形成する際、寸
法精度が低下し、また反応性イオンエッチング等のエッ
チング時にワード線104b側面に沿って電極材料が残り
（箇所イ）隣接セル間の下部電極の短絡を招く恐れがあ
った。
ゲート電極104aは、素子分離絶縁膜102上を走る隣接メ
モリセルのスィッチングトランジスタのゲート電極104b
（ワード線）とは高さが異なり、下部電極105の形成に
先立ち形成される絶縁膜109に段差が生じる。このた
め、絶縁膜109にコンタクトホール110を形成する際、寸
法精度が低下し、また反応性イオンエッチング等のエッ
チング時にワード線104b側面に沿って電極材料が残り
（箇所イ）隣接セル間の下部電極の短絡を招く恐れがあ
った。
本発明は、前記実情に鑑みてなされたもので、半導体
活性化領域を含む高集積回路装置の信頼性の向上をはか
ることを目的とする。
活性化領域を含む高集積回路装置の信頼性の向上をはか
ることを目的とする。
（課題を解決するための手段） そこで本発明では、半導体基板内に形成された素子分
離領域によって分離せしめられた複数の半導体活性化領
域に形成され、ソースおよびドレインとして使用する拡
散層を有した情報転送用トランジスタと、前記拡散層の
一方に電気的に接続された情報記憶用キャパシタと、前
記拡散層の他方にビット線コンタクトを介して電気的に
接続されたビット線とを具備し、前記ビット線コンタク
トにおいて前記半導体活性化領域の幅が前記ビット線コ
ンタクトの幅よりも小さくなるように構成している。
離領域によって分離せしめられた複数の半導体活性化領
域に形成され、ソースおよびドレインとして使用する拡
散層を有した情報転送用トランジスタと、前記拡散層の
一方に電気的に接続された情報記憶用キャパシタと、前
記拡散層の他方にビット線コンタクトを介して電気的に
接続されたビット線とを具備し、前記ビット線コンタク
トにおいて前記半導体活性化領域の幅が前記ビット線コ
ンタクトの幅よりも小さくなるように構成している。
（作用） 上記構成によれば、不純物拡散を伴うコンタクト技術
を用いてビット線コンタクトを形成する際、不純物の拡
散長が伸びた上にコンタクト領域の位置ずれが生じて
も、半導体活性か領域の短辺方向の幅をこの半導体活性
化領域の短辺方向の幅を、この半導体活性化領域に導通
をとるためのコンタクト部分でビット線コンタクトの幅
よりも狭く形成しているため、基板活性化領域幅LSDGを
狭くすることなく、コンタクト領域での素子分離能力の
低下を防ぐことができる。従ってその他の基板活性化領
域幅LSDGは、素子分離の許される限り広くすることがで
きる。
を用いてビット線コンタクトを形成する際、不純物の拡
散長が伸びた上にコンタクト領域の位置ずれが生じて
も、半導体活性か領域の短辺方向の幅をこの半導体活性
化領域の短辺方向の幅を、この半導体活性化領域に導通
をとるためのコンタクト部分でビット線コンタクトの幅
よりも狭く形成しているため、基板活性化領域幅LSDGを
狭くすることなく、コンタクト領域での素子分離能力の
低下を防ぐことができる。従ってその他の基板活性化領
域幅LSDGは、素子分離の許される限り広くすることがで
きる。
このことは、例えば、トランジスタでは駆動能力を大
きくとることができることを意味し、素子の高性能化を
はかることができる。
きくとることができることを意味し、素子の高性能化を
はかることができる。
（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。
に説明する。
実施例１ 第１図（ａ）乃至第１図（ｃ）は、本発明をメモリセ
ル領域に適用したオープンビットライン方式のDRAMの１
例を示す図である。ここで第１図（ａ）および第１図
（ｂ）はそれぞれ第１図（ｃ）のＡ−Ａ断面（ビット線
コンタクト領域）およびＢ−Ｂ断面（ソース・ドレイン
の一方領域）を示す図である。
ル領域に適用したオープンビットライン方式のDRAMの１
例を示す図である。ここで第１図（ａ）および第１図
（ｂ）はそれぞれ第１図（ｃ）のＡ−Ａ断面（ビット線
コンタクト領域）およびＢ−Ｂ断面（ソース・ドレイン
の一方領域）を示す図である。
このDRAMは、ｐ型シリコン基板10内に幅LSDG＝1.0μ
ｍの活性化領域11が素子分離間隔LDで配列されており、
各活性化領域11の上層には0.9×1.0μｍのコンタクトホ
ール12が形成され、この領域では活性化領域幅LSDGをそ
の両側でΔLSDG＝0.25μｍずつ狭くしている。チャネル
幅は1.0μｍである。そしてこのコンタクトホール12を
介して夫々ビット線15が形成される。また、活性化領域
11の配列方向に直交するようにゲート13が形成され、ワ
ード線を構成すると共に、さらにその右方にはキャパシ
タプレート14が形成され、基板活性化領域11との間に電
荷を蓄積するように構成される。16a、16bは夫々逆導電
型拡散層からなるソースおよびドレインである。尚、第
１図（ｃ）ではビット線15が省略されているが、ビット
線は基板活性化領域11の長手方向に配設されている。そ
れは以下の実施例でも同様である。
ｍの活性化領域11が素子分離間隔LDで配列されており、
各活性化領域11の上層には0.9×1.0μｍのコンタクトホ
ール12が形成され、この領域では活性化領域幅LSDGをそ
の両側でΔLSDG＝0.25μｍずつ狭くしている。チャネル
幅は1.0μｍである。そしてこのコンタクトホール12を
介して夫々ビット線15が形成される。また、活性化領域
11の配列方向に直交するようにゲート13が形成され、ワ
ード線を構成すると共に、さらにその右方にはキャパシ
タプレート14が形成され、基板活性化領域11との間に電
荷を蓄積するように構成される。16a、16bは夫々逆導電
型拡散層からなるソースおよびドレインである。尚、第
１図（ｃ）ではビット線15が省略されているが、ビット
線は基板活性化領域11の長手方向に配設されている。そ
れは以下の実施例でも同様である。
次に、このDRAMの製造方法について説明する。
まず、第２図（ａ）および第２図（ｂ）にＡ−Ａ、Ｂ
−Ｂ断面を示すごとく、ｐ型シリコン基板10内に通常の
方法により酸化シリコン膜からなる素子分離領域17を形
成すると共に、活性化領域11を形成する。なお、この図
では表示されないが、続いてこの上層にキャパシタを構
成するキャパシタプレート14を形成する。そしてワード
線を構成するトランスファゲート13が形成され、さらに
表面酸化を200Å程度行なった後、30KeVでリンを４×10
13cm-2イオン注入して、n-型ソースおよびドレイン16
a、16bが形成される。
−Ｂ断面を示すごとく、ｐ型シリコン基板10内に通常の
方法により酸化シリコン膜からなる素子分離領域17を形
成すると共に、活性化領域11を形成する。なお、この図
では表示されないが、続いてこの上層にキャパシタを構
成するキャパシタプレート14を形成する。そしてワード
線を構成するトランスファゲート13が形成され、さらに
表面酸化を200Å程度行なった後、30KeVでリンを４×10
13cm-2イオン注入して、n-型ソースおよびドレイン16
a、16bが形成される。
続いて、第３図（ａ）および第３図（ｂ）に示すごと
く、層間絶縁膜18を形成しコンタクトホール12を形成す
る。
く、層間絶縁膜18を形成しコンタクトホール12を形成す
る。
そして、膜厚1000Åの多結晶シリコン層15aを堆積し
た後、ヒ素イオンAs+を50KeV、５×1015cm-2でイオン注
入し、熱処理を行なってコンタクト部に不純物拡散を行
い、n+層を形成し、活性化領域11との導通をとる。な
お、ヒ素のイオン注入に代えてリンのイオン注入に代え
てもよい。多結晶シリコンへのイオン注入深さは基板界
面にもおよび自然酸化膜が破壊される。また、イオン注
入だけでなく多結晶シリコンに対してリンの熱拡散を行
なってもよい。
た後、ヒ素イオンAs+を50KeV、５×1015cm-2でイオン注
入し、熱処理を行なってコンタクト部に不純物拡散を行
い、n+層を形成し、活性化領域11との導通をとる。な
お、ヒ素のイオン注入に代えてリンのイオン注入に代え
てもよい。多結晶シリコンへのイオン注入深さは基板界
面にもおよび自然酸化膜が破壊される。また、イオン注
入だけでなく多結晶シリコンに対してリンの熱拡散を行
なってもよい。
この後、ビット線の低抵抗化をはかるため、膜厚3000
Åのモリブデンシリサイド層MoSi15bを堆積してポリサ
イド構造にし、パターニングし第１図に示したようなDR
AMが完成する。
Åのモリブデンシリサイド層MoSi15bを堆積してポリサ
イド構造にし、パターニングし第１図に示したようなDR
AMが完成する。
ここで、第１図（ｂ）において、コンタクト部以外の
活性化領域11における拡散長をyi〜0.2μｍとすると素
子分離領域で隔てられた活性化領域11間の距離L1は約0.
6μｍとなっている。一方、第１図（ａ）において、コ
ンタクト部における素子分離領域で隔てられた活性化領
域11間の距離L2は約0.6〜0.7μｍとなっており、L1とL2
はほぼ等しくなっている。
活性化領域11における拡散長をyi〜0.2μｍとすると素
子分離領域で隔てられた活性化領域11間の距離L1は約0.
6μｍとなっている。一方、第１図（ａ）において、コ
ンタクト部における素子分離領域で隔てられた活性化領
域11間の距離L2は約0.6〜0.7μｍとなっており、L1とL2
はほぼ等しくなっている。
このように、素子分離間隔LDが最小素子分離寸法であ
るとして、活性化領域幅LSDGをその両側でΔLSDG＝0.25
μｍずつ狭くしているため、仮に0.1μｍ程度の合わせ
ずれとコンタクト部でyiに比べ５μｍ程度の拡散長の伸
びが起こったとしても十分な分離が可能となる。
るとして、活性化領域幅LSDGをその両側でΔLSDG＝0.25
μｍずつ狭くしているため、仮に0.1μｍ程度の合わせ
ずれとコンタクト部でyiに比べ５μｍ程度の拡散長の伸
びが起こったとしても十分な分離が可能となる。
実施例２ 次に、本発明の第２実施例として、シリコンの選択的
エピタキシャル成長技術（SEG）を用いてコンタクトを
形成する場合について説明する。
エピタキシャル成長技術（SEG）を用いてコンタクトを
形成する場合について説明する。
このDRAMは、第４図（ａ）乃至第４図（ｃ）に示すよ
うに、コンタクトとしてソース或いはドレイン領域16
a、16bの表面に選択的にエピタキシャル成長されたシリ
コン層21を用いており、断面図は異なるが平面的には第
１図（ｃ）に示した第１の実施例と全く同じであり、各
領域も各部の寸法も同様であるので、説明は省略する。
ここで第４図（ａ）および第４図（ｂ）は夫々第４図
（ｃ）のＡ−Ａ断面図およびＣ−Ｃ断面図を示す。
うに、コンタクトとしてソース或いはドレイン領域16
a、16bの表面に選択的にエピタキシャル成長されたシリ
コン層21を用いており、断面図は異なるが平面的には第
１図（ｃ）に示した第１の実施例と全く同じであり、各
領域も各部の寸法も同様であるので、説明は省略する。
ここで第４図（ａ）および第４図（ｂ）は夫々第４図
（ｃ）のＡ−Ａ断面図およびＣ−Ｃ断面図を示す。
製造に際しては先ず、第５図（ａ）（Ａ−Ａ断面）お
よび第５図（ｂ）（Ｃ−Ｃ断面）に示すごとく、ｐ型シ
リコン基板10内に通常の方法により酸化シリコン膜から
なる素子分離領域17を形成すると共に、活性化領域11を
形成する。なお、この図では表示されないが、この上層
にキャパシタを構成するキャパシタプレート14を形成す
る。そして、ワード線を構成するトランスファゲートが
形成されるが、ここでは膜厚4000Åの多結晶シリコン層
19aを堆積した後さらに膜厚3000Åの酸化シリコン膜19b
をCVD法により堆積し、両者をパターニングして積層構
造にする。そして先の実施例と同様に不純物拡散により
n-型ソースおよびドレイン16a、16bが形成される。
よび第５図（ｂ）（Ｃ−Ｃ断面）に示すごとく、ｐ型シ
リコン基板10内に通常の方法により酸化シリコン膜から
なる素子分離領域17を形成すると共に、活性化領域11を
形成する。なお、この図では表示されないが、この上層
にキャパシタを構成するキャパシタプレート14を形成す
る。そして、ワード線を構成するトランスファゲートが
形成されるが、ここでは膜厚4000Åの多結晶シリコン層
19aを堆積した後さらに膜厚3000Åの酸化シリコン膜19b
をCVD法により堆積し、両者をパターニングして積層構
造にする。そして先の実施例と同様に不純物拡散により
n-型ソースおよびドレイン16a、16bが形成される。
続いて、第６図（ａ）および第６図（ｂ）に示すごと
く、更にCVD法により酸化シリコン膜20を堆積した後、
全面を反応性イオンエッチング等が異方性エッチングを
行いゲートの側壁にのみ酸化シリコン膜20を残し（CVD
酸化膜側壁残し工程）、コンタクト領域を活性化領域11
に自己整合的に形成した後、SEG法により、このコンタ
クト領域内にリンまたはヒ素を高濃度にドープされたシ
リコン層21を成長させる。なお、このシリコン層21は素
子分離膜17上へも延びるが、素子分離膜17上では結晶性
の悪いシリコン層21′となっている。
く、更にCVD法により酸化シリコン膜20を堆積した後、
全面を反応性イオンエッチング等が異方性エッチングを
行いゲートの側壁にのみ酸化シリコン膜20を残し（CVD
酸化膜側壁残し工程）、コンタクト領域を活性化領域11
に自己整合的に形成した後、SEG法により、このコンタ
クト領域内にリンまたはヒ素を高濃度にドープされたシ
リコン層21を成長させる。なお、このシリコン層21は素
子分離膜17上へも延びるが、素子分離膜17上では結晶性
の悪いシリコン層21′となっている。
そして更に、層間絶縁膜16を形成しこれにコンタクト
ホール12′を開口し、アルミニウム配線層パターン22を
形成し第４図に示したようなDRAMが完成する。
ホール12′を開口し、アルミニウム配線層パターン22を
形成し第４図に示したようなDRAMが完成する。
ここで、第４図（ａ）および第４図（ｂ）において、
コンタクト領域内にSEG法で形成されるシリコン層21は
高濃度の不純物を含んでいるため、コンタクト領域での
拡散長は更に伸びている。しかし、コンタクト領域での
活性化領域幅を狭くしているため、この場合も素子分離
領域下の拡散層間の距離L3は約1.0μｍとなっており、
十分な素子分離が可能である。
コンタクト領域内にSEG法で形成されるシリコン層21は
高濃度の不純物を含んでいるため、コンタクト領域での
拡散長は更に伸びている。しかし、コンタクト領域での
活性化領域幅を狭くしているため、この場合も素子分離
領域下の拡散層間の距離L3は約1.0μｍとなっており、
十分な素子分離が可能である。
実施例３ 次に、本発明の第３の実施例として積層型メモリセル
への適用例について説明する。
への適用例について説明する。
この積層型メモリは、第７図（ａ）および第７図
（ｂ）にその１例を夫々平面図およびそのＡ−Ａ断面図
で示すように、MOSFETのゲート電極104a（ワード線）か
ら隣接メモリセルのスイッチングトランジスタとしての
MOSFETのゲート電極104b（ワード線）上に絶縁膜109を
介して形成される不純物を高濃度にドープした多結晶シ
リコンよりなるキャパシタの下部電極105が、MOSFETのn
-型ソースあるいはドレイン領域103にコンタクトするコ
ンタクト部で、素子分離絶縁膜102によって素子分離さ
れたメモリセル領域（活性化領域）の短辺方向の幅が、
コンタクト部以外の領域での短辺方向の幅よりも小さく
なるように形成されている。
（ｂ）にその１例を夫々平面図およびそのＡ−Ａ断面図
で示すように、MOSFETのゲート電極104a（ワード線）か
ら隣接メモリセルのスイッチングトランジスタとしての
MOSFETのゲート電極104b（ワード線）上に絶縁膜109を
介して形成される不純物を高濃度にドープした多結晶シ
リコンよりなるキャパシタの下部電極105が、MOSFETのn
-型ソースあるいはドレイン領域103にコンタクトするコ
ンタクト部で、素子分離絶縁膜102によって素子分離さ
れたメモリセル領域（活性化領域）の短辺方向の幅が、
コンタクト部以外の領域での短辺方向の幅よりも小さく
なるように形成されている。
また、活性化領域は、コンタクト部でその幅を縮める
と共にメモリセルのスィッチングトランジスタの通過ゲ
ート電極104bの下で幅広とされている。
と共にメモリセルのスィッチングトランジスタの通過ゲ
ート電極104bの下で幅広とされている。
他部については、第９図に示した積層型メモリセルと
同様である。同一部には同一の符号を付した。
同様である。同一部には同一の符号を付した。
このような構成では、キャパシタ面積を大きくし静電
容量を大きくすることができ高性能化をはかることがで
きるのみならず、隣接する２ビットのメモリセルのコン
タクト108a、108b間の距離が小さいにもかかわらず、メ
モリセル領域（活性化領域）の短辺方向の幅がコンタク
ト部以外の領域での短辺方向の幅よりも小さくなるよう
に形成されているため、コンタクトホールの位置ずれな
どが生じても、隣接メモリセル間のパンチスルーもなく
信頼性の高い積層型メモリを得ることが可能となる。
容量を大きくすることができ高性能化をはかることがで
きるのみならず、隣接する２ビットのメモリセルのコン
タクト108a、108b間の距離が小さいにもかかわらず、メ
モリセル領域（活性化領域）の短辺方向の幅がコンタク
ト部以外の領域での短辺方向の幅よりも小さくなるよう
に形成されているため、コンタクトホールの位置ずれな
どが生じても、隣接メモリセル間のパンチスルーもなく
信頼性の高い積層型メモリを得ることが可能となる。
また、活性化領域は、隣接メモリセルのスィッチング
トランジスタのゲート電極104b（ワード線）と１部で重
なるようになっているため、ゲート電極104aとゲート電
極104bとがコンタクト周りで同一のレベルとなる。この
ため、絶縁膜109へのコンタクトホール110の形成に際し
ての位置制御が容易となり、さらに信頼性の向上をはか
ることが可能となる。
トランジスタのゲート電極104b（ワード線）と１部で重
なるようになっているため、ゲート電極104aとゲート電
極104bとがコンタクト周りで同一のレベルとなる。この
ため、絶縁膜109へのコンタクトホール110の形成に際し
ての位置制御が容易となり、さらに信頼性の向上をはか
ることが可能となる。
第７図（ｃ）は変形例を示し、キヤパシタの下部電極
105と同一工程で不純物ドープしたパッド電極をビット
線コンタクト部に設けた例である。なお、この第７図
（ａ）乃至（ｃ）の例ではキャパシタのコンタクト部で
活性化領域幅を他の領域よりも狭くするようにしたが、
ビット線のコンタクト部でも点線Ｃで示すように活性化
領域幅を他の領域よりも狭くするようにしてもよく、こ
れにより更に信頼性が向上する。
105と同一工程で不純物ドープしたパッド電極をビット
線コンタクト部に設けた例である。なお、この第７図
（ａ）乃至（ｃ）の例ではキャパシタのコンタクト部で
活性化領域幅を他の領域よりも狭くするようにしたが、
ビット線のコンタクト部でも点線Ｃで示すように活性化
領域幅を他の領域よりも狭くするようにしてもよく、こ
れにより更に信頼性が向上する。
実施例４ 次に、本発明の第４の実施例としてトレンチ型DRAMへ
の適用例について説明する。
の適用例について説明する。
第８図（ａ）および第８図（ｂ）は、夫々第８図
（ｃ）のＡ−Ａ断面図およびＢ−Ｂ断面図である。
（ｃ）のＡ−Ａ断面図およびＢ−Ｂ断面図である。
トレンチ型メモリセルは、Ｐ型シリコン基板40内に所
定の間隔で深さ数μｍの深い溝Ｖがn+型ソース或いはド
レイン領域43aの横に掘られており、この溝Ｖの側壁に
形成された酸化シリコン膜46、溝に埋込まれた多結晶シ
リコンプレート電極47がキャパシタを構成するようにし
たもので、シリコン基板表面上での占有面積は小さいに
もかかわらず、キャパシタ面積は大きく容量を大きくと
ることができるものであるが、この例では、MOSFETのド
レイン或いはソース領域43bへのビット線50のコンタク
ト部では素子分離膜42によって分離される素子領域41の
幅が他の領域での素子領域の幅よりも小さくなるように
している。ここでビット線50は不純物が高濃度にドープ
された多結晶シリコンよりなるバッド部50aを介してn-
型ドレインあるいはソース領域43bにコンタクトしてい
る。また、44はワード線である。47はn-層である。また
Ｗはパッド電極とビット線のコンタクト部を示してい
る。
定の間隔で深さ数μｍの深い溝Ｖがn+型ソース或いはド
レイン領域43aの横に掘られており、この溝Ｖの側壁に
形成された酸化シリコン膜46、溝に埋込まれた多結晶シ
リコンプレート電極47がキャパシタを構成するようにし
たもので、シリコン基板表面上での占有面積は小さいに
もかかわらず、キャパシタ面積は大きく容量を大きくと
ることができるものであるが、この例では、MOSFETのド
レイン或いはソース領域43bへのビット線50のコンタク
ト部では素子分離膜42によって分離される素子領域41の
幅が他の領域での素子領域の幅よりも小さくなるように
している。ここでビット線50は不純物が高濃度にドープ
された多結晶シリコンよりなるバッド部50aを介してn-
型ドレインあるいはソース領域43bにコンタクトしてい
る。また、44はワード線である。47はn-層である。また
Ｗはパッド電極とビット線のコンタクト部を示してい
る。
このような構成では、キャパシタ面積を大きくし静電
容量を大きくすることができ高性能化をはかることがで
きるのみならず、隣接する２ビットのメモリセルのコン
タクト間の距離が小さいにもかかわらず、メモリセル領
域（活性化領域）の短辺方向の幅がコンタクト部以外の
領域での短辺方向の幅よりも小さくなるように形成され
ているため、コンタクト領域での拡散長が更に伸びてい
ても、隣接メモリセル間のパンチスルーもなく信頼性の
高い積層型メモリを得ることが可能となる。
容量を大きくすることができ高性能化をはかることがで
きるのみならず、隣接する２ビットのメモリセルのコン
タクト間の距離が小さいにもかかわらず、メモリセル領
域（活性化領域）の短辺方向の幅がコンタクト部以外の
領域での短辺方向の幅よりも小さくなるように形成され
ているため、コンタクト領域での拡散長が更に伸びてい
ても、隣接メモリセル間のパンチスルーもなく信頼性の
高い積層型メモリを得ることが可能となる。
また、以上の実施例において、層間絶縁膜としてCVD
法によるSiO2をその上に形成したBPSG膜との積層膜を用
いる場合等ではBPSG膜中のリンがその後の各種熱工程で
コンタクト部に侵入し、さらに拡散層を深くしてしま
う。しかしこの発明によればこれらの影響は緩和され
る。
法によるSiO2をその上に形成したBPSG膜との積層膜を用
いる場合等ではBPSG膜中のリンがその後の各種熱工程で
コンタクト部に侵入し、さらに拡散層を深くしてしま
う。しかしこの発明によればこれらの影響は緩和され
る。
以上の実施例では、ソースドレイン領域をn-型とした
がn+型とする場合にも有効である。
がn+型とする場合にも有効である。
コンタクトホール形成後の不純物注入はコンタクト抵
抗を低下させるだけでなく、例えばコンタクトがフィー
ルドにまたがってしまうとコンタクト部の形成工程でフ
ィールド酸化膜がエッチングされて後退するので半導体
活性化領域の角部で接合が露出するのを防ぐためにコン
タクトホール形成後、不純物の追加注入が必要となるた
めでもある。
抗を低下させるだけでなく、例えばコンタクトがフィー
ルドにまたがってしまうとコンタクト部の形成工程でフ
ィールド酸化膜がエッチングされて後退するので半導体
活性化領域の角部で接合が露出するのを防ぐためにコン
タクトホール形成後、不純物の追加注入が必要となるた
めでもある。
〔発明の効果〕 以上説明してきたように、本発明によれば、半導体基
板内に半導体活性化領域を形成してなる半導体装置にお
いて、この半導体活性化領域の短辺方向の幅を、この半
導体活性化領域に導通をとるためのビット線コンタクト
部分でビット線コンタクトの幅よりも狭く形成している
ため、コンタクト領域での拡散長が伸びたり、コンタク
ト領域の位置ずれが生じたりしても、コンタクト領域で
の素子分離能力の低下を防ぐことができる。従ってその
他の基板活性化領域幅は、素子分離の許される限り広く
することができ、高性能で信頼性の高いものとなる。
板内に半導体活性化領域を形成してなる半導体装置にお
いて、この半導体活性化領域の短辺方向の幅を、この半
導体活性化領域に導通をとるためのビット線コンタクト
部分でビット線コンタクトの幅よりも狭く形成している
ため、コンタクト領域での拡散長が伸びたり、コンタク
ト領域の位置ずれが生じたりしても、コンタクト領域で
の素子分離能力の低下を防ぐことができる。従ってその
他の基板活性化領域幅は、素子分離の許される限り広く
することができ、高性能で信頼性の高いものとなる。
第１図（ａ）乃至第１図（ｃ）は本発明の第１の実施例
のメモリセルを示す図、第２図乃至第３図はメモリセル
の製造工程図、第４図（ａ）乃至第４図（ｃ）は本発明
の第２の実施例のメモリセルを示す図、第５図乃至第６
図は同メモリセルの製造工程図、第７図（ａ）および第
７図（ｂ）は本発明の第３の実施例の積層型メモリセル
を示す図、第７図（ｃ）は同３の実施例の変形例を示す
図、第８図（ａ）乃至第８図（ｃ）は本発明の第４の実
施例のトレンチ型メモリセルを示す図、第９図および第
10図は、従来例のメモリを示す図である。 １……活性化領域、２……コンタクト部、３……ゲー
ト、４……キャパシタプレート、101……ｐ型のシリコ
ン基板、102……素子分離絶縁膜、103……ソース領域、
104a、104b……ゲート電極、105……下部電極、106……
上部電極、107……絶縁膜、108a、108b……コンタク
ト、109……絶縁膜、110……コンタクトホール、10……
ｐ型シリコン基板、11……活性化領域、12……コンタク
トホール、13……ゲート、14……キャパシタプレート、
15……ビット線、16a……ソース、16b……ドレイン、17
……素子分離膜、18……層間絶縁膜、19……多結晶シリ
コン層、19b……酸化シリコン膜、20……酸化シリコン
膜、21……高濃度にドープされたシリコン層、40……シ
リコン基板、41……素子領域、42……素子分離膜、43a
……ソース領域、43b……ドレイン領域、44……ワード
線、46……酸化シリコン膜、50……ビット線、50a……
パッド部。
のメモリセルを示す図、第２図乃至第３図はメモリセル
の製造工程図、第４図（ａ）乃至第４図（ｃ）は本発明
の第２の実施例のメモリセルを示す図、第５図乃至第６
図は同メモリセルの製造工程図、第７図（ａ）および第
７図（ｂ）は本発明の第３の実施例の積層型メモリセル
を示す図、第７図（ｃ）は同３の実施例の変形例を示す
図、第８図（ａ）乃至第８図（ｃ）は本発明の第４の実
施例のトレンチ型メモリセルを示す図、第９図および第
10図は、従来例のメモリを示す図である。 １……活性化領域、２……コンタクト部、３……ゲー
ト、４……キャパシタプレート、101……ｐ型のシリコ
ン基板、102……素子分離絶縁膜、103……ソース領域、
104a、104b……ゲート電極、105……下部電極、106……
上部電極、107……絶縁膜、108a、108b……コンタク
ト、109……絶縁膜、110……コンタクトホール、10……
ｐ型シリコン基板、11……活性化領域、12……コンタク
トホール、13……ゲート、14……キャパシタプレート、
15……ビット線、16a……ソース、16b……ドレイン、17
……素子分離膜、18……層間絶縁膜、19……多結晶シリ
コン層、19b……酸化シリコン膜、20……酸化シリコン
膜、21……高濃度にドープされたシリコン層、40……シ
リコン基板、41……素子領域、42……素子分離膜、43a
……ソース領域、43b……ドレイン領域、44……ワード
線、46……酸化シリコン膜、50……ビット線、50a……
パッド部。
Claims (1)
- 【請求項１】半導体基板内に形成された素子分離領域に
よって分離せしめられた複数の半導体活性化領域に形成
され、ソースおよびドレインとして使用する拡散層を有
した情報転送用トランジスタと、前記拡散層の一方に電
気的に接続された情報記憶用キャパシタと、前記拡散層
の他方にビット線コンタクトを介して電気的に接続され
たビット線とを具備し、 前記ビット線コンタクトにおいて前記半導体活性化領域
の幅が前記ビット線コンタクトの幅よりも小さくなるよ
うに構成されていることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071242A JP2659987B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
| KR1019890003787A KR930003856B1 (ko) | 1988-03-25 | 1989-03-25 | 고집적 반도체장치 |
| US07/956,542 US5248891A (en) | 1988-03-25 | 1992-10-02 | High integration semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071242A JP2659987B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243574A JPH01243574A (ja) | 1989-09-28 |
| JP2659987B2 true JP2659987B2 (ja) | 1997-09-30 |
Family
ID=13455035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071242A Expired - Lifetime JP2659987B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2659987B2 (ja) |
| KR (1) | KR930003856B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859363B2 (ja) * | 1990-03-20 | 1999-02-17 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP5268979B2 (ja) | 2010-03-23 | 2013-08-21 | 株式会社東芝 | 半導体装置および半導体装置の製造方法。 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073861B2 (ja) * | 1987-11-17 | 1995-01-18 | 富士通株式会社 | 半導体記憶装置 |
-
1988
- 1988-03-25 JP JP63071242A patent/JP2659987B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-25 KR KR1019890003787A patent/KR930003856B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003856B1 (ko) | 1993-05-14 |
| JPH01243574A (ja) | 1989-09-28 |
| KR890015357A (ko) | 1989-10-30 |
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|---|---|---|---|
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