JPH0795585B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0795585B2 JPH0795585B2 JP61163025A JP16302586A JPH0795585B2 JP H0795585 B2 JPH0795585 B2 JP H0795585B2 JP 61163025 A JP61163025 A JP 61163025A JP 16302586 A JP16302586 A JP 16302586A JP H0795585 B2 JPH0795585 B2 JP H0795585B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置およびその製造方法に関し、特
に絶縁ゲート型電解効果トランジスタを含む半導体記憶
装置およびその製造方法に関する。
に絶縁ゲート型電解効果トランジスタを含む半導体記憶
装置およびその製造方法に関する。
電荷の形で二進情報を貯蔵する半導体のメモリセルはセ
ル面積が小さいため、高集積，大容量メモリセルとして
優れている。特にメモリセルとして一つのトランジスタ
と一つのキャパシタとからなるメモリセル（以下、１ト
ランジスタ型メモリセルト称す）は、構成要素も少なく
メモリセル面積も小さいため高集積記憶装置用のメモリ
として重要である。ところで、最近では、メモリセルの
高集積化によるメモリセルサイズの縮小に伴い、１トラ
ンジスタ型メモリセル構造における容量部面積が減少し
てきている。そのため容量部面積の減少による記憶電荷
量の減少は、耐α粒子問題、センスアンプの感度不足の
問題等を引き起している。
ル面積が小さいため、高集積，大容量メモリセルとして
優れている。特にメモリセルとして一つのトランジスタ
と一つのキャパシタとからなるメモリセル（以下、１ト
ランジスタ型メモリセルト称す）は、構成要素も少なく
メモリセル面積も小さいため高集積記憶装置用のメモリ
として重要である。ところで、最近では、メモリセルの
高集積化によるメモリセルサイズの縮小に伴い、１トラ
ンジスタ型メモリセル構造における容量部面積が減少し
てきている。そのため容量部面積の減少による記憶電荷
量の減少は、耐α粒子問題、センスアンプの感度不足の
問題等を引き起している。
従来、このような問題点を解決するため、メモリセル面
積の縮小にもかかわらず大きな記憶容量部を形成する方
法として次のようなものが知られている。
積の縮小にもかかわらず大きな記憶容量部を形成する方
法として次のようなものが知られている。
第３図は従来の半導体記憶装置の一例の模式的断面図で
ある。例えば、国際固体素子会議（Internatioal Elect
ron Devices Meeting）1982年の806〜808ページに「ア
・コルゲーテッド・キャパシタ・セル・フォア・メガビ
ット・ダイナミック・モス・メモリーズ」（A Corrugat
ed Capacitor Cell（CCC）For Megabit Dynamic MOS Me
mories）と題して発表された論文においては、第３図に
示すように、メモリセルの容量部を半導体基板に埋め込
んだ溝型の１トランジスタ型メモリセルが提案されてい
る。
ある。例えば、国際固体素子会議（Internatioal Elect
ron Devices Meeting）1982年の806〜808ページに「ア
・コルゲーテッド・キャパシタ・セル・フォア・メガビ
ット・ダイナミック・モス・メモリーズ」（A Corrugat
ed Capacitor Cell（CCC）For Megabit Dynamic MOS Me
mories）と題して発表された論文においては、第３図に
示すように、メモリセルの容量部を半導体基板に埋め込
んだ溝型の１トランジスタ型メモリセルが提案されてい
る。
第３図において、容量電極12は、反転層６″との間に誘
電体膜４′を挟んでキャパシタを構成し、電荷は反転層
６″に蓄積される。ゲート８′がワード線に接続された
メモリトランジスタは、ビット線に接続された拡散層
３′と、反転層６″に接続された拡散層６′との間の電
荷の移動を制御する。又、絶縁膜９′は隣接する他のメ
モリセルとの分離用の絶縁膜である。この第３図に示し
た溝型の１トランジスタ型メモリセルは、従来の１トラ
ンジスタ型メモリセルのキャパシタ部を半導体基板１′
に形成した溝の深さを十分にとることにより、大きな容
量を確保することが可能となっている。
電体膜４′を挟んでキャパシタを構成し、電荷は反転層
６″に蓄積される。ゲート８′がワード線に接続された
メモリトランジスタは、ビット線に接続された拡散層
３′と、反転層６″に接続された拡散層６′との間の電
荷の移動を制御する。又、絶縁膜９′は隣接する他のメ
モリセルとの分離用の絶縁膜である。この第３図に示し
た溝型の１トランジスタ型メモリセルは、従来の１トラ
ンジスタ型メモリセルのキャパシタ部を半導体基板１′
に形成した溝の深さを十分にとることにより、大きな容
量を確保することが可能となっている。
しかしながら、従来の溝型メモリセル構造では、メモリ
トランジスタが半導体基板表面上に形成されているた
め、まだメモリトランジスタの平面的な面積分がどうし
ても必要である。このメモリトランジスタによる平面的
な面積の増加分は、メモリの高集積化に伴うメモリセル
面積微細化の大きな障壁となっている。溝型の１トラン
ジスタ型メモリセルでは、メモリトランジスタの微細化
を行ない、メモリセル面積の微細化を行なおうとしてい
る。しかし、メモリトランジスタの微細化は、ホットエ
レクトロンによるトランジスタ特性の劣化を引起し、メ
モリセルの信頼性を低下するという欠点を有している。
又、溝型の１トランジスタ型メモリセルでは、溝側面に
反転層を形成するため、α線の実効的な衝突断面積が増
加し、ソフトエラーが生じ易くなるという欠点もある。
トランジスタが半導体基板表面上に形成されているた
め、まだメモリトランジスタの平面的な面積分がどうし
ても必要である。このメモリトランジスタによる平面的
な面積の増加分は、メモリの高集積化に伴うメモリセル
面積微細化の大きな障壁となっている。溝型の１トラン
ジスタ型メモリセルでは、メモリトランジスタの微細化
を行ない、メモリセル面積の微細化を行なおうとしてい
る。しかし、メモリトランジスタの微細化は、ホットエ
レクトロンによるトランジスタ特性の劣化を引起し、メ
モリセルの信頼性を低下するという欠点を有している。
又、溝型の１トランジスタ型メモリセルでは、溝側面に
反転層を形成するため、α線の実効的な衝突断面積が増
加し、ソフトエラーが生じ易くなるという欠点もある。
本発明の目的は、高信頼度でα線等によるソフトエラー
がなく高集積に適した、微細化されたメモリセルを有す
る半導体記憶装置およびその製造方法を提供することに
ある。
がなく高集積に適した、微細化されたメモリセルを有す
る半導体記憶装置およびその製造方法を提供することに
ある。
本発明の半導体記憶装置は、一導電型の半導体基板表面
に設けた所定の深さの第１の溝によって囲まれた前記半
導体基板の柱状領域の上部と、該柱状領域の上部側面に
沿って前記第１の溝の底面に設けた前記第１の溝の幅よ
りも狭い所定の深さの第２の溝によって囲まれた前記半
導体基板の柱状領域の下部と、前記柱状領域の上部表面
上に絶縁膜を介して設けた反対導電型の拡散層と、前記
絶縁膜直下の前記柱状領域の上部側面を所定の幅で帯状
に一周して開口する窓の部分以外の前記柱状領域の上部
及び下部側面と前記第２の溝の側面及び底面とを覆う誘
電体膜と、前記窓と前記絶縁膜との側面を覆って所定の
幅で前記柱状領域の上部側面を囲み前記窓を通して前記
半導体基板と接続しかつPN接合を介して前記拡散層と接
続した一導電型の半導体層と、前記第２の溝を埋込む姿
態に前記誘電体膜を覆いかつPN接合を介して前記半導体
層下面と接続した反対導電型の容量電極と、前記半導体
層の側面をゲート絶縁膜を介して覆い所定の幅で前記柱
状領域の上部側面を囲むゲートとを含んで構成される。
に設けた所定の深さの第１の溝によって囲まれた前記半
導体基板の柱状領域の上部と、該柱状領域の上部側面に
沿って前記第１の溝の底面に設けた前記第１の溝の幅よ
りも狭い所定の深さの第２の溝によって囲まれた前記半
導体基板の柱状領域の下部と、前記柱状領域の上部表面
上に絶縁膜を介して設けた反対導電型の拡散層と、前記
絶縁膜直下の前記柱状領域の上部側面を所定の幅で帯状
に一周して開口する窓の部分以外の前記柱状領域の上部
及び下部側面と前記第２の溝の側面及び底面とを覆う誘
電体膜と、前記窓と前記絶縁膜との側面を覆って所定の
幅で前記柱状領域の上部側面を囲み前記窓を通して前記
半導体基板と接続しかつPN接合を介して前記拡散層と接
続した一導電型の半導体層と、前記第２の溝を埋込む姿
態に前記誘電体膜を覆いかつPN接合を介して前記半導体
層下面と接続した反対導電型の容量電極と、前記半導体
層の側面をゲート絶縁膜を介して覆い所定の幅で前記柱
状領域の上部側面を囲むゲートとを含んで構成される。
本発明の半導体記憶装置の製造方法は、一導電型の半導
体基板表面上に絶縁膜と反対導電型の第１の不純物層と
を順次形成する工程と、所定のパターンで前記第１の不
純物層、前記絶縁膜及び前記半導体基板を順次除去して
所定の深さの溝に囲まれた上部表面に前記絶縁膜と前記
第１の不純物層とを積層した前記半導体基板の柱状領域
を形成する工程と、前記絶縁膜直下の前記柱状領域の上
部側面を所定の幅で帯状に一周する窓を開口して前記柱
状領域の側面及び前記溝の底面に選択的に第１の誘電帯
膜を形成する工程と、前記半導体基板の表面全体に一導
電型の半導体層を形成する工程と、該半導体層の前記窓
よりも低い所定の部分に選択的に反対導電型の不純物を
導入して反対導電型の第２の不純物層を形成する工程
と、前記柱状領域、前記絶縁膜及び前記第１の不純物層
の側面の前記半導体層並びに前記柱状領域側面の前記第
２の不純物層を残して前記柱状領域の上部表面の前記半
導体層と前記溝の底面上の前記第２の不純物層及び前記
第１の誘電体膜とを除去する工程と、前記半導体層及び
前記第１の不純物層の上部表面に反対導電型の高濃度不
純物を導入して前記絶縁膜上に反対導電型の領域層を形
成すると共に前記第２の不純物層側面に選択的に第２の
誘電体膜を形成する工程と、前記溝の底面の前記半導体
基板表面から前記第２の不純物層と前記半導体層との接
合面より低い所定の高さまで一導電型の半導体領域で前
記溝の一部を充填して前記第１及び第２の誘電体膜によ
って囲まれた前記第２の不純物層を容量電極とするキャ
パシタを形成する工程と、前記半導体領域上部表面に選
択的に他の絶縁膜を形成する工程と、前記半導体層の側
面にゲート絶縁膜を形成する工程と、前記半導体層の側
面をゲート絶縁膜を介して覆い所定の幅で前記柱状領域
の側面を囲むゲートを形成する工程とを含んで構成され
る。
体基板表面上に絶縁膜と反対導電型の第１の不純物層と
を順次形成する工程と、所定のパターンで前記第１の不
純物層、前記絶縁膜及び前記半導体基板を順次除去して
所定の深さの溝に囲まれた上部表面に前記絶縁膜と前記
第１の不純物層とを積層した前記半導体基板の柱状領域
を形成する工程と、前記絶縁膜直下の前記柱状領域の上
部側面を所定の幅で帯状に一周する窓を開口して前記柱
状領域の側面及び前記溝の底面に選択的に第１の誘電帯
膜を形成する工程と、前記半導体基板の表面全体に一導
電型の半導体層を形成する工程と、該半導体層の前記窓
よりも低い所定の部分に選択的に反対導電型の不純物を
導入して反対導電型の第２の不純物層を形成する工程
と、前記柱状領域、前記絶縁膜及び前記第１の不純物層
の側面の前記半導体層並びに前記柱状領域側面の前記第
２の不純物層を残して前記柱状領域の上部表面の前記半
導体層と前記溝の底面上の前記第２の不純物層及び前記
第１の誘電体膜とを除去する工程と、前記半導体層及び
前記第１の不純物層の上部表面に反対導電型の高濃度不
純物を導入して前記絶縁膜上に反対導電型の領域層を形
成すると共に前記第２の不純物層側面に選択的に第２の
誘電体膜を形成する工程と、前記溝の底面の前記半導体
基板表面から前記第２の不純物層と前記半導体層との接
合面より低い所定の高さまで一導電型の半導体領域で前
記溝の一部を充填して前記第１及び第２の誘電体膜によ
って囲まれた前記第２の不純物層を容量電極とするキャ
パシタを形成する工程と、前記半導体領域上部表面に選
択的に他の絶縁膜を形成する工程と、前記半導体層の側
面にゲート絶縁膜を形成する工程と、前記半導体層の側
面をゲート絶縁膜を介して覆い所定の幅で前記柱状領域
の側面を囲むゲートを形成する工程とを含んで構成され
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）及び（ｃ）はそれぞれ本発明の半
導体記憶装置の一実施例の平面図、Ａ−Ａ線断面図及び
Ｂ−Ｂ線断面図である。
導体記憶装置の一実施例の平面図、Ａ−Ａ線断面図及び
Ｂ−Ｂ線断面図である。
この実施例は、Ｐ型のシリコン基板１の柱状領域のシリ
コン基板1aの上にビット線用の配線10と接続したＮ型の
拡散層３のドレインを絶縁膜２を介して設け、柱状領域
のシリコン基板1aの上部側面を囲むようにシリコン基板
1aと接続しかつ拡散層３のドレインとPN接合を介して接
続したＰ型の半導体層５を設け、半導体基板1a及び1bと
の間で誘電体膜４を介してメモリセルのキャパシタを構
成する容量電極と半導体層５との間でPN接合を介して接
続したソースとを兼ねたＮ型の拡散層６を設け、半導体
層５の側面にゲート絶縁膜７を介して柱状領域の上部の
シリコン基板1aを囲むようにゲート８を設けた構造をし
ている。又、このゲート８は、第１図（ａ）に示すよう
に、行方向（横方向）に共通に接続することによってワ
ード線をも構成している。
コン基板1aの上にビット線用の配線10と接続したＮ型の
拡散層３のドレインを絶縁膜２を介して設け、柱状領域
のシリコン基板1aの上部側面を囲むようにシリコン基板
1aと接続しかつ拡散層３のドレインとPN接合を介して接
続したＰ型の半導体層５を設け、半導体基板1a及び1bと
の間で誘電体膜４を介してメモリセルのキャパシタを構
成する容量電極と半導体層５との間でPN接合を介して接
続したソースとを兼ねたＮ型の拡散層６を設け、半導体
層５の側面にゲート絶縁膜７を介して柱状領域の上部の
シリコン基板1aを囲むようにゲート８を設けた構造をし
ている。又、このゲート８は、第１図（ａ）に示すよう
に、行方向（横方向）に共通に接続することによってワ
ード線をも構成している。
即ち、この実施例では、メモリセルのキャパシタばかり
でなくメモリトランジスタも柱状領域のシリコン基板の
側面に設けているため、より微細化されたメモリセルを
容易に得ることができる。第２図（ａ）〜（ｌ）は本発
明の半導体記憶装置の製造方法の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
でなくメモリトランジスタも柱状領域のシリコン基板の
側面に設けているため、より微細化されたメモリセルを
容易に得ることができる。第２図（ａ）〜（ｌ）は本発
明の半導体記憶装置の製造方法の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
この実施例は、まず、第２図（ａ）に示すように、Ｐ型
シリコン基板１上に厚い酸化膜２およびＮ型不純物を含
んだ多結晶シリコン膜3aを順次形成した後、その上に柱
状領域を形成するためのホトレジスト膜11aを所定のパ
ターンで残す。
シリコン基板１上に厚い酸化膜２およびＮ型不純物を含
んだ多結晶シリコン膜3aを順次形成した後、その上に柱
状領域を形成するためのホトレジスト膜11aを所定のパ
ターンで残す。
次に、第２図（ｂ）に示すように、ホトレジスト膜11a
をエッチング用マスクとして、多結晶シリコン膜3a,酸
化膜２及びシリコン基板１を、異方性エッチング法によ
り順次エッチング除去して、柱状領域のシリコン基板1a
を形成した後、ホトレジスト膜11aを除去して熱酸化法
により柱状領域のシリコン基板1a表面及び多結晶シリコ
ン膜3a表面にシリコンの酸化膜である誘電体膜4a及び絶
縁膜4a′を形成する。
をエッチング用マスクとして、多結晶シリコン膜3a,酸
化膜２及びシリコン基板１を、異方性エッチング法によ
り順次エッチング除去して、柱状領域のシリコン基板1a
を形成した後、ホトレジスト膜11aを除去して熱酸化法
により柱状領域のシリコン基板1a表面及び多結晶シリコ
ン膜3a表面にシリコンの酸化膜である誘電体膜4a及び絶
縁膜4a′を形成する。
次に、第２図（ｃ）に示すように、ホトレジストをウェ
ーハ全面に塗布してシリコン基板１の溝を埋めた後、異
方性エッチング技術によりホトレジスト膜表面が柱状領
域のシリコン基板1aの表面位置よりも下にくるようにエ
ッチングしてホトレジスト膜11bを形成し、しかる後、
このホトレジスト膜11bをエッチング用マスクとして、
柱状領域のシリコン基板1aの側面上部の誘電体膜4aをエ
ッチング除去してシリコン基板上部を一周する窓を開孔
すると共に多結晶シリコン層3a表面の絶縁膜4a′も除去
する。
ーハ全面に塗布してシリコン基板１の溝を埋めた後、異
方性エッチング技術によりホトレジスト膜表面が柱状領
域のシリコン基板1aの表面位置よりも下にくるようにエ
ッチングしてホトレジスト膜11bを形成し、しかる後、
このホトレジスト膜11bをエッチング用マスクとして、
柱状領域のシリコン基板1aの側面上部の誘電体膜4aをエ
ッチング除去してシリコン基板上部を一周する窓を開孔
すると共に多結晶シリコン層3a表面の絶縁膜4a′も除去
する。
次に、第２図（ｄ）に示すように、ホトレジスト膜11b
を除去した後、ウェーハ全面に薄い多結晶シリコン膜の
半導体層５を形成し、次に、熱処理を行なうことにより
少なくとも柱状領域のシリコン基板1a上部の窓付近の半
導体層５の薄い多結晶シリコン膜を単結晶化させ、更
に、Ｎ型不純物を含んだ絶縁膜9aをウェーハ全面に形成
し、しかる後ホトレジストをウェーハ全面に塗布してシ
リコン基板の溝を埋めこれを異方性エッチング技術によ
り表面が柱状領域のシリコン基板1aの下部にくるように
エッチングして、ホトレジスト膜11cを形成する。
を除去した後、ウェーハ全面に薄い多結晶シリコン膜の
半導体層５を形成し、次に、熱処理を行なうことにより
少なくとも柱状領域のシリコン基板1a上部の窓付近の半
導体層５の薄い多結晶シリコン膜を単結晶化させ、更
に、Ｎ型不純物を含んだ絶縁膜9aをウェーハ全面に形成
し、しかる後ホトレジストをウェーハ全面に塗布してシ
リコン基板の溝を埋めこれを異方性エッチング技術によ
り表面が柱状領域のシリコン基板1aの下部にくるように
エッチングして、ホトレジスト膜11cを形成する。
次に、第２図（ｅ）に示すように、ホトレジスト膜11c
をエッチング用マスクとしてｎ型不純物を含んだ絶縁膜
9aをエッチングした後、ホトレジスト膜11cを除去し、
しかる後熱処理を行なって絶縁膜9aよりｎ型不純物を半
導体層５の薄い多結晶シリコン膜中に拡散して拡散層６
を形成する。
をエッチング用マスクとしてｎ型不純物を含んだ絶縁膜
9aをエッチングした後、ホトレジスト膜11cを除去し、
しかる後熱処理を行なって絶縁膜9aよりｎ型不純物を半
導体層５の薄い多結晶シリコン膜中に拡散して拡散層６
を形成する。
次に、第２図（ｆ）に示すように、絶縁膜9aをエッチン
グ除去した後、異方性エッチング技術を用いて半導体層
５と拡散層６の薄い多結晶シリコン膜を選択的にエッチ
ングして柱状領域のシリコン基板1aの側面にのみ半導体
層５及び拡散層６の薄い多結晶シリコン膜を残し、ひき
続き異方性エッチング技術を用いてシリコン基板１の溝
の底部に形成されている誘電体膜4aのみをエッチング除
去する。
グ除去した後、異方性エッチング技術を用いて半導体層
５と拡散層６の薄い多結晶シリコン膜を選択的にエッチ
ングして柱状領域のシリコン基板1aの側面にのみ半導体
層５及び拡散層６の薄い多結晶シリコン膜を残し、ひき
続き異方性エッチング技術を用いてシリコン基板１の溝
の底部に形成されている誘電体膜4aのみをエッチング除
去する。
次に、第２図（ｇ）に示すように、ホトレジストをウェ
ーハ全面に塗布してシリコン基板溝を埋めた後、異方性
エッチング技術によりホトレジスト膜の表面が多結晶シ
リコン膜3aの表面位置よりも下にくるようにエッチング
してホトレジスト膜11dを形成し、その後このホトレジ
スト膜11dをマスクとしてイオン注入法により多結晶シ
リコン膜3a及び薄い多結晶シリコン膜の半導体層5aの上
部表面に高濃度のＮ型不純物を注入してＮ型の拡散層３
を形成する。
ーハ全面に塗布してシリコン基板溝を埋めた後、異方性
エッチング技術によりホトレジスト膜の表面が多結晶シ
リコン膜3aの表面位置よりも下にくるようにエッチング
してホトレジスト膜11dを形成し、その後このホトレジ
スト膜11dをマスクとしてイオン注入法により多結晶シ
リコン膜3a及び薄い多結晶シリコン膜の半導体層5aの上
部表面に高濃度のＮ型不純物を注入してＮ型の拡散層３
を形成する。
次に、第２図（ｈ）に示すように、ホトレジスト膜11d
を除去した後、熱酸化法によりウェーハ全面を酸化して
誘電体膜4b及び絶縁膜7aを形成すると共に多結晶シリコ
ン膜3a及び薄い多結晶シリコン膜の半導体層５の上部表
面には高濃度のＮ型不純物が注入されているため熱酸化
の際増速酸化とｎ型不純物の拡散が起り他の領域に比べ
て厚い絶縁膜9bと絶縁膜２上の拡散層３が形成される。
を除去した後、熱酸化法によりウェーハ全面を酸化して
誘電体膜4b及び絶縁膜7aを形成すると共に多結晶シリコ
ン膜3a及び薄い多結晶シリコン膜の半導体層５の上部表
面には高濃度のＮ型不純物が注入されているため熱酸化
の際増速酸化とｎ型不純物の拡散が起り他の領域に比べ
て厚い絶縁膜9bと絶縁膜２上の拡散層３が形成される。
次に、第２図（ｉ）に示すように、異方性エッチング技
術によりシリコン基板１の溝の底面に形成されている誘
電体膜4bのみをエッチング除去した後、選択エピタキシ
ャル成長技術によりシリコン基板１の溝の底面よりＰ型
不純物を含んだシリコン基板1bを形成する。このシリコ
ン基板1bの高さは、この表面が拡散層６と半導体層５と
のPN接合面の位置より下にくるようにする。
術によりシリコン基板１の溝の底面に形成されている誘
電体膜4bのみをエッチング除去した後、選択エピタキシ
ャル成長技術によりシリコン基板１の溝の底面よりＰ型
不純物を含んだシリコン基板1bを形成する。このシリコ
ン基板1bの高さは、この表面が拡散層６と半導体層５と
のPN接合面の位置より下にくるようにする。
次に、第２図（ｊ）に示すように、半導体層５の側面上
部に形成されている絶縁膜7aをエッチング除去した後、
再び熱酸化法により半導体層５及びシリコン基板1bの表
面にそれぞれゲート絶縁膜７及び絶縁膜9cを形成する。
部に形成されている絶縁膜7aをエッチング除去した後、
再び熱酸化法により半導体層５及びシリコン基板1bの表
面にそれぞれゲート絶縁膜７及び絶縁膜9cを形成する。
次に、第２図（ｋ）に示すように、ウェーハ全面に多結
晶シリコン膜を成長させ、その後この多結晶シリコン膜
に熱酸化法等によりＮ型不純物としてリンを拡散し、し
かる後異方性エッチング技術を用いてこの多結晶シリコ
ン膜をエッチングし、柱状領域のシリコン基板1aの周囲
にゲート８を形成する。
晶シリコン膜を成長させ、その後この多結晶シリコン膜
に熱酸化法等によりＮ型不純物としてリンを拡散し、し
かる後異方性エッチング技術を用いてこの多結晶シリコ
ン膜をエッチングし、柱状領域のシリコン基板1aの周囲
にゲート８を形成する。
次に、第２図（ｌ）に示すように、シリコン基板１の溝
を埋めかつ表面が平坦になるようにウェーハ全面に絶縁
膜９を成長した後、Ｎ型不純物を含む拡散層３上にコン
タクト用の窓を開孔した後に、アルミニウムの配線10を
成長させこれをパターニングする。かくして、第１図
（ａ），（ｂ）及び（ｃ）に示した本発明の半導体記憶
装置が得られる。
を埋めかつ表面が平坦になるようにウェーハ全面に絶縁
膜９を成長した後、Ｎ型不純物を含む拡散層３上にコン
タクト用の窓を開孔した後に、アルミニウムの配線10を
成長させこれをパターニングする。かくして、第１図
（ａ），（ｂ）及び（ｃ）に示した本発明の半導体記憶
装置が得られる。
以上詳細説明したように、本発明は、メモリセルのキャ
パシタばかりでなくメモリトランジスタをも半導体基板
の柱状領域の側面に形成しているので、微細構造のメモ
リセルが容易に得られ、しかも柱状領域の高さを高く取
ることによりチャネル長の長いメモリトランジスタを容
易に形成できるので、ホットエレクトロンの問題も生ぜ
ずメモリセルの信頼性が向上するという効果がある。更
に又、チャンネル長の長いメモリトランジスタによっ
て、電源電圧を下げる必要もなく十分な蓄積電荷を容易
に確保できて、その上電荷蓄積部がその周囲を絶縁膜で
囲まれているためα線によるソフトエラーを防止できる
という効果もある。
パシタばかりでなくメモリトランジスタをも半導体基板
の柱状領域の側面に形成しているので、微細構造のメモ
リセルが容易に得られ、しかも柱状領域の高さを高く取
ることによりチャネル長の長いメモリトランジスタを容
易に形成できるので、ホットエレクトロンの問題も生ぜ
ずメモリセルの信頼性が向上するという効果がある。更
に又、チャンネル長の長いメモリトランジスタによっ
て、電源電圧を下げる必要もなく十分な蓄積電荷を容易
に確保できて、その上電荷蓄積部がその周囲を絶縁膜で
囲まれているためα線によるソフトエラーを防止できる
という効果もある。
第１図（ａ），（ｂ）及び（ｃ）はそれぞれ本発明の半
導体記憶装置の一実施例の平面図、Ａ−Ａ線断面図及び
Ｂ−Ｂ線断面図、第２図（ａ）〜（ｌ）は本発明の半導
体記憶装置の製造方法の一実施例を説明するための工程
順に示した半導体チップの断面図、第３図は従来の半導
体記憶装置の一例の模式的断面図である。 1,1′,1a,1b……シリコン基板、２……絶縁膜、3,3′…
…拡散層、3a……多結晶シリコン膜、4,4′,4a……誘電
体膜、4a′,4b……絶縁膜、５……半導体層、6,6′……
拡散層、６″……反転層、７……ゲート絶縁膜、7a……
絶縁膜、8,8′……ゲート、9,9′,9a,9b,9c……絶縁
膜、10……配線、11a,11b,11c,11d……ホトレジスト
膜、12……容量電極。
導体記憶装置の一実施例の平面図、Ａ−Ａ線断面図及び
Ｂ−Ｂ線断面図、第２図（ａ）〜（ｌ）は本発明の半導
体記憶装置の製造方法の一実施例を説明するための工程
順に示した半導体チップの断面図、第３図は従来の半導
体記憶装置の一例の模式的断面図である。 1,1′,1a,1b……シリコン基板、２……絶縁膜、3,3′…
…拡散層、3a……多結晶シリコン膜、4,4′,4a……誘電
体膜、4a′,4b……絶縁膜、５……半導体層、6,6′……
拡散層、６″……反転層、７……ゲート絶縁膜、7a……
絶縁膜、8,8′……ゲート、9,9′,9a,9b,9c……絶縁
膜、10……配線、11a,11b,11c,11d……ホトレジスト
膜、12……容量電極。
Claims (2)
- 【請求項１】一導電型の半導体基板表面に設けた所定の
深さの第１の溝によって囲まれた前記半導体基板の柱状
領域の上部と、該柱状領域の上部側面に沿って前記第１
の溝の底部に設けた前記第１の溝の幅よりも狭い所定の
深さの第２の溝によって囲まれた前記半導体基板の柱状
領域の下部と、前記柱状領域の上部表面上に絶縁膜を介
して設けた反対導電型の拡散層と、前記絶縁膜直下の縁
切柱状領域の上部側面を所定の幅で帯状に一周して開口
する窓の部分以外の前記柱状領域の上部及び下部側面と
前記第２の溝の側面及び底面とを覆う誘電体膜と、前記
窓と前記絶縁膜との側面を覆って所定の幅で前記柱状領
域の上部側面を囲み前記窓を通して前記半導体基板と接
続しかつPN接合を介して前記拡散層を接続した一導電型
の半導体層と、前記第２の溝を埋込む姿態に前記誘電体
膜を覆いかつPN接合を介して前記半導体層下面と接続し
た反対導電型の容量電極と、前記半導体層の側面をゲー
ト絶縁膜を介して覆い所定の幅で前記柱状領域の上部側
面を囲むゲートとを含むことを特徴とする半導体記憶装
置。 - 【請求項２】一導電型の半導体基板表面上に絶縁膜と反
対導電型の第１の不純物層とを順次形成する工程と、所
定のパターンで前記第１の不純物層、前記絶縁膜及び前
記半導体基板を順次除去して所定の深さの溝に囲まれた
上部表面に前記絶縁膜と前記第１の不純物層とを積層し
た前記半導体基板の柱状領域を形成する工程と、前記絶
縁膜直下の前記柱状領域の上部側面を所定の幅で帯状に
一周する窓を開口して前記柱状領域の側面及び前記溝の
底面に選択的に第１の誘電体膜を形成する工程と、前記
半導体基板の表面全体に一導電型の半導体層を形成する
工程と、該半導体層の前記窓よりも低い所定の部分に選
択的に反対導電型の不純物を導入して反対導電型の第２
の不純物層を形成する工程と、前記柱状領域、前記絶縁
膜及び前記第１の不純物層の側面の前記半導体層並びに
前記柱状領域側面の前記第２の不純物層を残して前記柱
状領域の上部表面の前記半導体層と前記溝の底面上の前
記第２の不純物層及び前記第１の誘電体膜とを除去する
工程と、前記半導体層及び前記第１の不純物層の上部表
面に反対導電型の高濃度不純物を導入して前記絶縁膜上
に反対導電型の領域層を形成すると共に前記第２の不純
物層側面に選択的に第２の誘電体膜を形成する工程と、
前記溝の底面の前記半導体基板表面から前記第２の不純
物層と前記半導体層との接合面より低い所定の高さまで
一導電型の半導体領域で前記溝の一部を充填して前記第
１及び第２の誘電体膜によって囲まれた前記第２の不純
物層を容量電極とするキャパシタを形成する工程と、前
記半導体領域上部表面に選択的に他の絶縁膜を形成する
工程と、前記半導体層の側面にゲート絶縁膜を形成する
工程と、前記半導体層の側面をゲート絶縁膜を介して覆
い所定の幅で前記柱状領域の側面を囲むゲートを形成す
る工程とを含むことを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163025A JPH0795585B2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163025A JPH0795585B2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6317553A JPS6317553A (ja) | 1988-01-25 |
| JPH0795585B2 true JPH0795585B2 (ja) | 1995-10-11 |
Family
ID=15765755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163025A Expired - Lifetime JPH0795585B2 (ja) | 1986-07-10 | 1986-07-10 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795585B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109877B2 (ja) * | 1988-10-07 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JPH0414868A (ja) * | 1990-05-09 | 1992-01-20 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| US5034787A (en) * | 1990-06-28 | 1991-07-23 | International Business Machines Corporation | Structure and fabrication method for a double trench memory cell device |
| JP3322936B2 (ja) * | 1992-03-19 | 2002-09-09 | 株式会社東芝 | 半導体記憶装置 |
| US5838055A (en) * | 1997-05-29 | 1998-11-17 | International Business Machines Corporation | Trench sidewall patterned by vapor phase etching |
-
1986
- 1986-07-10 JP JP61163025A patent/JPH0795585B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6317553A (ja) | 1988-01-25 |
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