KR930003856B1 - 고집적 반도체장치 - Google Patents

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KR930003856B1
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히로시 다카토
히데히로 와타나베
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

고집적 반도체장치
제1도는 종래의 메모리셀의 결점을 나타낸 구조도.
제2(a)도 및 제2(b)도는 종래의 적층형 메모리셀의 구조도.
제3(b)도는 본 발명에 따른 메모리셀의 제1실시예의 평면도.
제3(b)도는 제3(a)도에서의 A-A선 단면도.
제3(c)도는 제3(a)도에서의 B-B선 단면도.
제4(a)도 내지 제4(f)도는 제3도에 나타낸 메모리셀의 제조공정도.
제5(a)도는 본 발명에 따른 메모리셀의 제2실시예의 평면도.
제5(b)도는 제5(a)도에서의 A-A선 단면도.
제5(c)도는 제5(a)에서의 C-C선 단면도.
제6(a) 내지 제6(d)도는 제5도에 나타낸 메모리셀의 제조공정도.
제7(a)도는 본 발명에 따른 메모리셀의 제3실시예의 평면도.
제7(b)도는 제7(a)도에서의 A-A선 단면도.
제7(c)도는 제7(a)도에 나타낸 제3실시예의 변형예의 단면도.
제8(a)도는 본 발명에 따른 메모리셀의 제4실시예의 평면도.
제8(b)도는 제8(a)도에서의 A-A선 단면도.
제8(c)도는 제8(a)도에서의 B-B선 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 활성화영역 2,45,108a,108b,111 : 접촉부
3,13 : 게이트 4,14 : 캐피시터 플레이트
10,40,101 : P형 실리콘기판 12,12′,110 : 콘택트홀
15,50 : 비트선 16a,16b : 소오스 및 드레인
17,42 : 소자분리막 18 : 층간절연막
19a : 다결정 실리콘층 19b,20,46 : 산화실리콘막
21 : 불순물이 고농도로 도우프된 실리콘층
22 : 알루미늄배선층 패턴 41 : 소자영역
43a,103 : 소오스영역 43b : 드레인영역
44 : 워드선 47 : n-층
50a : 패드부 102 : 소자분리절연막
104a,104b : 게이트전극 105 : 하부전극
106 : 상부잔극 107,109 : 절연막
[산업상의 이용분야]
본 발명은 신뢰성을 향상시키면서 고집적화 할 수 있도록 된 고집적 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
근래, 반도체 집적회로장치에 있어서는 고집적화 및 고성능화에 대한 요구가 점점 높아지고 있기 때문에, 제조공정상 허용되는 설계규칙 및 설계기술로 그러한 요구를 어떻게 실현할 것인가가 큰 과제로 되고 있다.
한편, 접촉형성기술의 진보에 따라 접촉을 구성하는 활성화영역을 형성하기 위해 콘택트홀(contact hole)내의 다결정 실리콘층으로부터 불순물확산을 직접 행하는 직접 접촉법(direct contact 法)이라던지 활성화 영역중 접촉부로부터만 선택적으로 실리콘을 성장시키는 SEG(SSG)법 등이 개발되어, 반도체 활성화영역과 한쪽 방향으로 혹은 완전히 자기정합적으로 접촉을 취하는 것이 가능해지고 있다.
예컨대, 다이나믹형 램(DRAM)은 제1도에 나타낸 바와같이 LSDG의 폭을 갖는 활성화영역(1)이 소자분리간격(LD)을 두고 배열되어 있고, 각 활성화영역(1)의 상층에는 접촉부(2)를 매개해서 각각 비트선(도시하지 않음)이 형성되어 있다. 또, 활성화영역(1)의 배열방향과 직교하도록 게이트(3)가 형성되어 워드선을 구성함과 더불어, 더욱이 그 오른쪽에는 캐패시터 플레이트(4)가 형성되어 기판활성화영역과의 사이에 전하를 축적하도록 구성되어 있다.
그런데, 이와같은 셀어레이의 형성시에는 상술한 바와같은 접촉기술이 이용되지만, 이와같은 접촉기술을 구사해서 기판활성화영역에 자기정합적으로 접촉을 형성하고자 해도 콘택트홀을 개공(開孔)할때 정합오차(△a)가 발생하게 된다. 그래서, 소자분리간격(LD)은 , 소자간의 단락을 방지하기 위해 사이 접합오차(△a)를 고려하여 특성을 유지하기 위한 설계상의 최소분리폭(Lmin)보다도 크게 취하지 않으면 안되는 문제가 생기된다.
또, 상술한 바와같은 접촉기술에서는 접촉부로부터 기판활성화영역(1)으로 불순물확산이 일어나기 때문에, 접촉부 아래에서의 불순물농도가 높아져 확산길이가 △y만큼 길어지게 된다. 이 때문에, 이 영역에서의 소자분리폭(LD)은 실제로는 LD≥Lmin+△a+△y로 하지 않으면 안되는 것이다.
그렇지만, 고집적화를 위해서는 소자분리폭(LD)은 가능한 한 작게하고, 기판활성하영역폭(LSDG)은 트랜지스터의 구동능력을 크게 하기 위해서 혹은 캐패시터의 용량을 크게하기 위해서 가능한 한 크게 할 필요가 있다. 예컨대, 정보를 기억하는 캐패시터면적의 저하는 축적전하의 감소를 의미하는 것으로, 이러한 점은 메모리정보의 오독출이라던지 외란에 의한 메모리정보의 파괴 등의 문제를 초래하게 된다.
이와같이, 최신의 접촉기술을 가지고서도, 잡촉영역의 분리폭(LD)은 설계상의 최소분피록(Lmin)보다도 크게 취하지 않을 수 없게 되고, 만일 고집적화를 위해 기판활성화영역폭(LSDG)을 작게 하면 소자성능의 저하를 초래하게 되어, 고집적화와 고성능화의 사이에서 상반되는 문제가 일어나게 된다.
또, 고집적화에 따라 캐패시터의 면적을 축소시키기 위해, MOS 캐패시터를 메로리셀영역상에 적층하고, 그 캐패시터의 제1전극과 반도체기판상에 형성된 스위칭 트랜지스터의 제1전극을 접속시킴으로써, 실질적으로 MOS캐패시터의 정전용량을 증대시키도록 한 구조의 적층형 메모리셀이라 불리워지는 메모리셀이 제안되어 있다.
제2(a)도 및 제2(b)도는 상기 적층형 메모레셀의 일례를 나타낸 평면도(이 도면에서는 2비트분의 메모리셀을 나타낸다) 및 그 A-A선 단면도로서, 이 적층형 메모리셀은, 우선 P형 실리콘기판(101)내에 형성된 소자분리절연막(102)에 의해 소자분리된 제1메모리셀영역내에 스위칭 트랜지스터로서의 MOSFET를 형성한다. 그리고, MOSFET의 소오스 혹은 드레인영역(103)과 접촉하도록 MOSFET의 게이트전극(104a) 및 인접 메모리셀의 스위칭 트랜지스터로서의 MOSFET의 게이트전극(104b : 워드선)상에 절연막(109)을 매개로 하부전극(105)을 형성하여 접촉부(108)를 만들고, 하부전극(105)상에 절연막(107)을 매개로 상부전극(106)을 형성한 것이다.
이와같은 구성에서는, 캐패시터면적을 크게 취해서 정전용량을 크게 할 수가 있지만, 제2(a)도에 나타낸 바와같이 인접하는 2비트의 메모리셀의 접촉부(108a,108b)간의 거리(LE)를 짧게 할 수 없다고 하는 문제는 여전히 해결되지 않게 되어, 상기 거리(Lε)를 짧게 하면 이 2개의 메모리셀간의 펀치드루우(punch through)에 의해 기억된 정보를 쉽게 읽어 버리게 된다.
또, 이 메모리셀의 스위칭 트랜지스터의 게이트전극(104a)은 소자분리절연막(102)상에 형성되는 인접 메로리셀의 스위칭 트랜지스터의 게이트전극(104b : 워드선)과는 높이가 달라 하부전극(105)의 형성에 앞서서 형성되는 절연막(109)에 단차(段差)가 생기게 된다. 이 때문에, 절연막(109)에 콘택트홀(110)을 형성할 때 치수정밀도가 떨어지고, 또 반응성 이온에칭 등과 같은 에칭시에 워드선(104b)의 측면을 따라 전극재료가 남게 되어(부분 F), 인접 셀간의 하부전극의 단락을 초래할 우려가 있다.
[발명의 목적]
본 발명은 상술한 문제를 해결하기 위해 발명된 것으로, 신뢰성을 향상시키면서 고집적화 할 수 있도록 된 고집적 반도체장치를 제공하고자 함에 그 목적이 있다.
본 발명의 다른 목적은 소자분리능력의 저하를 초래하는 일없이 트랜지스터의 구동능력을 크게 할 수 있고, 또 캐패시터의 용량을 충분히 크게 할 수 있는 고집적 반도체장치를 제공하고자 함에 있다.
본 발명의 또 다른 목적은 소자상호간의 펀치드루우를 방지하면서 고집적화할 수 있도록 된 고집적 반도체장치를 제공하고자 함에 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 반도체기판내에 각각 소자분리영역에 의해 분리된 다수의 반도체 활성화영역을 형성해서 된 반도체장치에 있어서, 이 반도체 활성화영역의 단변방향(短邊方向)의 폭을 이 반도체 활성화영역에 도통을 취하기 위한 접촉부분에서 다른 부분보다도 좁게 형성하고 있는 것을 특징으로 한다.
[작용]
상기 구성에 의하면, 불순물확산을 수반하는 접촉기술을 이용해서 접촉을 형성할 때, 불순물의 확신길이가 길어지고, 또 접촉영역의 위치 어긋남이 발생하더라도, 반도체 활성화영역의 단면방향의 폭을 이 반도체 활성화영역에 도통을 취하기 위한 접촉부분에서 다른 부분보다도 좁게 되도록 형성하고 있기 때문에, 기판활성화영역폭(LSDG)을 좁게 하지 않고서도 접촉영역에서의 소자분리능력의 저하를 방지할 수 있게 된다. 따라서, 그 밖의 기판활성화영역폭(LSDG)은 소자분리가 허용되는 한 넓게 할 수 있게 된다.
이것은, 예컨대 트랜지스터에서는 구동능력을 크게 할수 있고, 캐패시터에서는 용량을 충분히 크게 하는 것이 가능하게 되어, 소자의 고성능화를 도모할 수 있게 된다는 것을 의미하는 것이다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제3(a)도 내지 제3(c)도는 본 발명을 메모리셀영역에 실시한 개방비트선방식(open bite line 方式)의 DRAM의 실시예를 나타낸 도면으로, 여기서 제3(b)도 및 제3(c)도는 각각 제3(a)도에서의 A-A선 단면(비트선접촉영역) 및 B-B선 단면(소오스·드레인중 한쪽영역)을 나타낸 도면이다.
이 DRAM은, P형 실리콘기판(10)내에 폭 LSDG=1.0μm의 활성화영역(11)이 소자분리간력(LD)으로 배열되어 있고, 각 활성화영역(11)의 상층에는 0.9×1.0μm의 콘택트홀(12)이 형성되어 있다. 그리고, 이 콘택트홀(12)이 형성되는 영역에서는 활성화영역폭(LSDG), 즉 단변방향(短邊方向)의 폭이 그 양측에서 △LSDG=0.25μm씩 좁게 되어 있다. 그리고, 이 콘택트홀(12)을 매개해서 각각 비트선(15)이 형성되어 있다.
또, 활성화영역(11)의 배열방향과 직교하도록 게이트(13)가 형성되어 워드선을 구성함과 더불어, 더욱이 그 오른쪽에는 캐패시터 플레이트(14 : capacitor plate)가 형성되어 기판활성화영역(11)과의 사이에 전하를 축적하도록 구성되어 있다. 여기서, 도면의 참조부호 16a,16b는 기판과 역도전형 확산층으로 이루어진 소오스 및 드레인을 나타낸다. 한편, 제3(a)도에서는 비트선(15)이 생략되어 있지만, 비트선(15)은 기판활성화영역(11)의 긴쪽 방향으로 배설되어 있다. 이는 이하의 실시예에서도 마찬가지이다.
다음에는 상기 DRAM의 제조방법에 대하여 제4(a)도 내지 제4(f)도를 참조해서 설명한다.
먼저, 제4(a)도 및 제4(b)도에 제3(a)도에서의 A-A, B-B선 단면에 대응해서 나타낸 바와같이, P형 실리콘기판(10)내에 통상의 방법에 의해 산화실리콘막으로 이루어진 소자분리영역(17)을 형성함과 더불어 활성화영역(11)을 형성한다. 여기서, 상기 소자분리영역(17)은 접촉부에서의 반도체 활성화영역의 단변 방향폭(La)이 다른 부분에서의 반도체 활성화 영역의 단변방향폭(LSDG)보다 좁게 되도록 형성되어 있다.
이어, 이 도면에는 도시되어 있지 않지만, 그 상층에 캐패시터를 구성하는 캐패시터 플레이트(14)를 형성한다. 그리고, 워드선을 구성하는 전송게이트(13)를 형성하고, 더욱이 표면산화를 200Å정도 수행한 후, 30KeV로 인을 4×1013cm-3정도 이온주입해서 n-형 소오스 및 드레인(16a,16b)을 형성한다.
계속해서, 제4(c)도 및 제4(d)도에 나타낸 바와같이 층간절연막(18)을 형성하고, 그 층간절연막(18)에 콘택트홀(12)을 형성한다.
그리고, 제4(e)도 및 제4(f)도에 나타낸 바와같이 막두께 1000Å의 다결정 실리콘층(15a)을 퇴적시킨후, 비소이온(As+)을 60KeV로 5×1015cm-2정도 이온주입하고, 이것을 열처리를 해서 접촉부에 불순물을 확산시킴으로서 n+층을 형성하여 활성화영역(11)과의 도통을 취한다. 또한, 비소의 이온주입 대신 인을 이온주입해도 좋다. 다결정 실리콘으로의 이온주입 깊이가 기판경계면에도 미치게 되므로 자연산화막이 파괴되게 된다. 또, 이온주입 뿐만 아니라 다결정 실리콘에 대해 인의 열확산을 수행해도 좋다.
그후, 비트선의 저저항화를 도모하기 위해 막두께 3000Å의 몰리브덴 실리사이드층(15b ; MoSi)을 퇴적시켜 폴리사이드구조로 하고, 이것을 패터닝해서 제3(b)도 및 제3(c)도에 나타낸 바와같이 DRAM을 완성한다.
여기서, 제3(c)도에 있어서 접촉부이외의 활성화영역(11)에서의 확산길이를 yi~0.2μm로 하면, 소자분리영역에 의해 분리된 활성화영역(11)간의 거리(L2)는 약 0.6μm로 된다. 한편, 제3(b)도에 있어서 접촉부에서의 소자분리영역에 의해 분리된 활성화영역(11)간의 거리(L1)는 약 0.6~0.7μm로 되어 있는, 즉 L1과 L2가 거의 같게 되어 있다.
이와같이, 소자분리간격(LD)을 최소소자분리치수하고 가정하고, 활성화영역폭(LSDG)을 그 양쪽에서 △LSDG=0.25μm씩 좁게하고 있기 때문에, 가령 0.1μm 정도의 정합오차와 접촉부에서 yi에 비해 0.15μm정도 확산길이가 길어졌다고 해도 (△LX; 제3(b)도) 충분한 분리가 가능하게 된다. 따라서 활성화영역폭(LSDG)도 충분히 크게 취해 트랜지스터의 구동능력, 캐패시터의 용량도 크게 확보할 수 있게 된다.
다음에는 본 발명에 따른 제2실시예로서, 실리콘의 선택적 에피택셜성장기술(SEG)을 이용해서 접촉을 형성하는 경우에 대하여 제5(a)도 내지 제5(c)도를 참조해서 설명한다.
이 DRAM은 제5(b)도 및 제5(c)도에 나타낸 바와같이 소오스 혹은 드레인영역(16a,16b)의 표면에 선택적으로 에피텍셜성장된 실리콘층(21)을 접촉부로 이용하는 것으로서, 단면도는 다르지만 평면적으로는 제3(a)도에 나타낸 제 1실시예와 완전히 동일하고, 각 영역 및 각 부분의 치수도 동일하므로, 동일한 부분의 설명은 생략한다. 여기서, 제5(b)도 및 제5(c)도는 각각 제5(a)도의 A-A선 단면도 및 C-C선 단면도를 나타낸다.
이어, 상기 제2실시예의 제조방법에 대하여 설명하면, 제6(a)도(제5(a)도의 A-A선 단면에 대응) 및 제6(b)도(제5(a)도의 C-C선 단면에 대응에 나타낸 바와같이, P형 실리콘기판(10)내에 통상의 방버에 의해 산화 실리콘막으로 이루어진 소자분리영역(17)을 형성함과 더불어 활성화영역(11)을 형성한다. 여기서, 상기 소자분리영역(17)은 제1실시예와 마찬가지로 접촉부에서의 반도체 활성화영역의 단변방향폭(La)이 다른 부분에서의 반도체 활성화영역의 단변방향폭(LSDG)보다 좁게 되도록 형성되어 있다.
그리고, 이 도면에는 도시되어 있지 않지만, 그 상층에 캐패시터를 구성하는 캐패시터 플레이트(14)를 형성하고, 워드선을 구성하는 전송게이트를 형성한다. 즉, 여기서는 막두께 4000Å의 다결정 실리콘층(19a)을 퇴적시킨 다음, 그 위에 막두께 3000Å의 산화실리콘막(19b)을 CVD법에 의해 퇴적시키고, 양자를 패터닝해서 적층구조를 형성한다. 그리고 앞의 제1실시예와 마찬가지로 불순물확산에 의해 n-형 소오스 및 드레인 (16a,16b)을 형성한다.
이어, 제6(c)도 및 제6(d)도에 나타낸 바와같이, 그 위에 CVD법에 의해 산화실리콘막(20)을 퇴적시킨 다음 전면을 반응성 이온에칭 혹은 이방성 에칭해서 게이트의 측벽에만 산화실리콘막(20)을 남기고(CVD산화막 측벽잔존공정), 접촉영역을 활성화영역(11)에 자기정합적으로 형성한 다음 SEG법에 의해 이 접촉영역내에 인 또는 비소가 고농도로 도우프된 실리콘층(21)을 성장시킨다. 여기서, 이 실리콘층(21)은 소자 분리막(17)상으로도 성장하지만, 소자분리막(17)상에서는 결정성이 나쁜 실리콘층(21′)으로 되어 있으므로 큰 문제는 없다.
그리고 나서, 그 위에 층간절연막(18)을 형성하고 이 층간절연막(18)에 콘택트홀(12′)을 개공한다. 그리고, 알루미늄배선층 패턴(22)을 콘택트홀(12′)에 형성하여 제5(b)및(c)도에 나타낸 바와같은 DRAM을 완성한다.
제5(b)도 및 제5(c)도에 있어서, 접촉영역내에 SEG법에 의해 형성되는 실리콘층(21)은 고농도의 불순물을 함유하고 있기 때문에, 접촉영역에서의 확산길이는 더 길어지게 된다(△Ly; 제5(b)도). 그러나, 접촉영역에서의 활성화영역폭을 좁게 하고 있기 때문에, 이 경우에도 소자분리영역 아래의 확산층간의 거리(L3)는 약 1.0μm로 되어 충분한 소자분리가 가능하게 된다.
다음에는 본 발명의 제3실시예로서, 적층형 메모리셀로의 적용에에 대하여 제7도를 참조해서 설명한다.
이 적층형 메모리는, 제7(a)도 및 제7(b)도에 그 일례를 각각 평면도 및 A-A선 단면도로 나타낸 바와같이, MOSFET의 게이트전극(104a ; 워드선)으로부터의 인접 메모리셀의 스위칭 트랜지스터로서의 MOSFET의 게이트전극(104b ; 워드선)상에 절연막(109)을 매개해서 형성되는 불순물을 고농도로 도우프시킨 다결정 실리콘으로 이루어진 캐패시터의 하부전극(105)이 MOSFET의 n2형 소오스 혹은 드레인영역(103)에 접촉하는 접촉부(111)에서, 소자분리절연막(102)에 의해 소자분리된 메모리셀영역(활성화영역)의 단변방향의 폭이 접촉부(111) 이외의 영역에서의 단변방향의 폭보다도 좁게 되도록 형성되어 있다.
또, 활성화영여근 접촉부(11)에서는 그 폭이 축소되지만 메모리셀의 스위칭 트랜지스터의 통과게이트전극(104b) 아래에서는 그 폭이 확대되어 있다.
다른 부분에 대해서는 제1도에 나타낸 적층형 메모리셀과 동일하므로, 동일 부분에는 동일한 참조부호를 붙였다.
이와 같은 구성에서는, 캐패시터면적을 크게하여 정전용량을 크게 할 수 있으므로 고성능화를 도모할 수 있을 뿐만 아니라, 인접하는 2비트의 메모리셀의 접촉부(108a, 108b)간의 거리가 짧아짐에도 불구하고, 접촉부(stroage node)를 형성하고자 하는 영역(활성화영역)의 단변방향의 폭이 접촉부 이외의 영역에서의 단면방향의 폭보다도 좁게 되도록 형성되어 있기 때문에, 콘택트홀의 위치어긋남 등이 생기더라도 인접 메모리셀간의 펀치드루우도 없이 신뢰성 높은 적층형 메로리를 얻을 수 있게 된다.
또, 활성화영역은 인접 메모리셀의 스위칭 트랜지스터의 게이트전극(104b ; 워드선)과 일부에서 겹쳐지도록 되어 있기 때문에, 게이트전극(104a)과 게이트전극(104b)의 높이가 접촉부주위에서 동일한 레벨로 되게 된다. 이 대때문에 절연막(109)에 콘택트홀(110)을 형성할 때의 위치제어가 용이해져 더욱 신뢰성의 향상을 모도할 수 있게 된다.
제7(c)도는 변형예를 나타낸 것으로, 캐패시터의 하부전극(105)을 형성하는 공정과 동일한 공정에서 불순물을 도우프시킨 패드전극(pad 電極)을 비트선 접촉부에 설치한 예이다. 또한, 이 제7(a)도 내지 제7(c)도의 예에서는 캐패시터의 접촉부에서 활성화영역의 폭을 다른 영역보다도 좁게되도록 했지만, 비트선의 접촉부에서도 점선 C로 나타낸 바와같이 활성화영역의 폭을 다른 영역보다도 좁게 되도록 해도 좋은 바, 그에 따라 더욱 더 신뢰성이 향상되게 된다.
다음에는 본 발명의 제4실시예로서, 도량형 DRAM으로의 적용예에 대하여 제8도를 참조해서 설명한다.
제8(b)도 및 제8(c)도는 각각 제8(a)의 A-A선 단면도 및 B-B선 단면도이다.
도량형 메모리셀은, P형 실리콘기판(40)내에 소정의 간격으로 깊이 수 μm의 깊은 도랑(Ⅴ)이 n+형 소오스 혹은 드레인영역(43a)의 옆에 파여있고, 이 도랑(Ⅴ)의 측벽에 형성된 산화실리콘막(46)과 도랑에 매립된 다결정 실리콘 플레이트전극(47)이 캐패시터를 구성하도록 된 것으로, 실리콘기판 표면상에서의 점유면적이 좁아짐에도 불구하고 캐패시터면적은 커져 용량을 크게 할 수 있는 것이다.
그리고, 이 예에서는 MOSFET의 드레인 혹은 소오스영역(43b)으로의 비트선(50)의 접촉부(45)에서는 소자분리막(42)에 의해 분리된 소자영역(41)의 폭이 다른 영역에서의 소자영역의 폭보다도 좁게 되도록 하고 있다. 여기서, 비트선(50)은 불순물이 고농도로 도우프된 다결정 실리콘으로 이루어진 패드부(50a)를 매개해서 n-형 드레인 혹은 소오스영역(43b)과 접촉하고 있다. 또, 도면에서 참조부호 44는 워드선이고, 47은 n-층이며, W는 패드전극과 비트선의 접촉부를 나타내고 있다.
이와같은 구성에서는, 캐패시터면적을 크게 하여 정전용량을 크게 할 수 있으므로 고성능화를 도모할 수 있을 뿐만 아니라, 인접하는 2비트의 메모리셀의 접촉부간의 거리가 짧아짐에도 불구하고 접촉부(stroage node)형성영역(활성화영역)의 단변방향의 폭이 접촉부 이외의 영역에서의 단변방향의 폭보다도 좁게 되도록 형성되어 있기 때문에, 접촉영역에서의 확산길이(Lz)가 더욱 더 길어지더라도 인접 메모리셀간의 펀치드루우도 없이 신뢰성이 높은 적층형 메모리를 얻을 수 있게 된다.
또, 이상의 실시예에 있어서, 층간절연막으로서 CVD법에 의한 SiO2를 그 위해 형성한 BPSG막과의 적층막을 이용하는 경우 등에서는 BPSG막 내의 인이 그후의 각종 열공정에 의해 접촉부로 침입하게 되어 확산층을 더욱 깊게 만들지만, 본 발명에 의하면 이들의 영향도 완화되게 된다.
이상의 실시예에서는 소오스 혹은 드레인영역을 n-형으로 했지만, n+형으로 하는 경우에도 유효하다.
콘택트홀 형성후의 불순물주입은 접촉저항을 저하시킬 뿐만 아니라, 예컨대 접촉부가 필드에 걸쳐 버리게 되면 첩촉부의 형성공정에 의해 필드산화막이 에칭되어 후퇴하게 되므로, 반도체 활성화영역의 각부(角部)에서 접합이 노출되는 것을 방지하기 위해 콘택트홀 형성후, 불순물을 추가로 주입할 필요가 있다.
또한, 본 발명은 상술한 실시예에만 한정되지 않고, 본 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형해서 실시할 수가 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
본 발명에 의하면, 반도체기판내에 있어서 소자분리영역에 의해 분리되도록 반도체 활성화영역을 형성해서 된 반도체장치에 있어서, 이 반도체 활성화영역의 단변방향의 폭을 이 반도체 활성화영역에 도통을 취하기 위한 접촉부분에서 다른 부분에서 보다도 좁게 형성하고 있기 때문에, 접촉영역에서의 확산길이가 길어지거나 접촉영역의 위치어긋남이 생기더라도 접촉영역에서의 소자분리능력의 저하를 방지할 수 있게 된다. 따라서, 그 밖의기판활성화영역폭은 소자분리가 허용되는 한 넓게 할 수 있게 되어, 고성능이면서 신뢰성이 높은 반도체장치를 실현할 수 있게 된다.

Claims (1)

  1. 제1도전형 반도체기판과, 그 배열방향을 따라 위치되어 그들 사이에 형성된 제2도전형 소오스·드레인영역 및 챈널영역과, 게이트전극을 구비한 트랜지스터를 갖추고서 서로 평행하게 배열된 복수개의 활성화 영역, 상기 반도체기판 표면에서 상기 활성화영역의 인접한 것들 사이에 형성되고, 상기 반도체기판의 주표면 바로 아래에서의 두께가 상기 활성화영역과의 접촉부에서의 두께보다 두껍게 되어 있는 필드절연영역, 상기 트랜지스터와 상기 필드절연영역이 형성되어 있는 상기 반도체기판의 상부에 형성된 절연막, 상기 절연막내에 개공되되 상기 소오스·드레인영역중 하나에 대응해서 각각 형성된 콘택트홀에 형성된 복수개의 전극 및, 상기 콘택트홀 부분에 상기 소오스·들인영역보다 더 높은 불순물 농도를 가지고 상기 소오스·드레인영역보다 더 깊게 형성되되 그중 인접한 것들이 상기 필드절연영역 아래에서 서로 접근하도록 배열된 복수개의 제2도전형 불순물영역을 구비한 반도체 집적회로장치에 있어서, 상기 각 활성화영역의 폭이 콘택트홀에서 다소 좁게 되어 있으며, 상기 각 필드절연영역이 상기 콘택트홀에 인접한 부분에서 제1폭을 갖고 상기 콘택트홀이 형성되지 않은 활성화영역에 인접한 부분에서 제2폭을 갖되 상기 제1폭이 상기 제2폭보다 크게 되어 있는 것을 특징으로 하는 고집적 반도체장치.
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