KR19990037698A - 트랜지스터 및 그 형성 방법 - Google Patents

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KR19990037698A
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후-아우이안 흐시에
마이크 에프. 창
리흐-와잉 칭
스제 흐임
윌리엄 쿡
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데이비드 아크터키첸
실리코닉스 인코포레이티드
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Abstract

본 발명은 트랜지스터 및 그 형성 방법에 관한 것으로, 트렌치 DMOS는 드레인 영역(14)과 위에 있는 드리프트 영역(10) 사이에 형성되고 드리프트 영역 및 드레인 영역과 동일한 도핑 타입(N)을 갖는 매입층 영역(16)을 포함하며, 매입층 영역은 드레인 영역(N-) 또는 드리프트 영역보다 더 높게 도프되고(N+), 위에 있는 드리프트 영역의 에피택셜 성장에 앞서 예를 들어 이식에 의해 형성되며, 매입층 영역에 최적화된 도핑 프로파일을 제공하므로써, 애벌란시 봉채가 매입층 영역/본체 영역에서 일어난다는 것을 보장하고, 따라서 종래 기술 장치에 나타난 JFET 영역이 제거되기 때문에 장치의 견고성 및 신뢰성이 향상되는 동안 드레인 소스 저항은 감소되는 것을 특징으로 한다.

Description

트랜지스터 및 그 형성 방법
DMOS 트랜지스터는 잘 알려져 있다. 도 1에 도시된 것과 같은 몇몇 DMOS는 트렌치 트랜지스터이다, 즉 트랜지스터의 도전성 게이트 전극(2)은 드레인 영역(4A) 및 드리프트 영역(4B)을 포함하는 기판에 트렌치로 형성되어 있고, 트렌치 월(wall)은 산화 규소로 절연되어 있어 평면형 장치의 트렌치 월보다 더 높은 밀도를 실현한다. 트렌치 DMOS 트랜지스터가 적은 드레인 소스 저항(RDSON)을 갖는다는 점에서 평면 DMOS 트랜지스터보다 우수하다는 것이 잘 알려져 있다. 셀 밀도는 폴리실리콘 게이트 전극(2)을 트렌치로 위치시켜 그 길이를 줄이므로써 향상된다. 평면 DMOS 트랜지스터 구조가 원래 가지고 있는 JFET(junction field effect transistor) 저항은 트렌치로 형성되는 게이트 전극(2)에 의해 눈에 띄게 감소된다. 드레인 소스저항은 장치가 도전성이고 트랜지스터내에서 요구되지 않을 경우 드레인 영역(4a)과 소스 영역(6) 사이의 저항이 된다.
그러나, 셀 밀도가 일반적인 트렌치 트랜지스터 구조에서와 같이 높은 경우, 요구되지 않은 새로운 JFET 현상이 P+ 딥 본체(deep body) 영역들(5) 사이에서 점차 나타나게 된다. P+ 딥 본체 영역(5)은 일반적으로 P 본체 영역(7)으로의 접근을 제공하기 위해 반도체 물질의 주 표면으로부터 P 본체 영역(7)으로 확장된다. 이러한 딥 본체 영역(5)은 애벌란시 봉채(avalanche breakdown)가 트렌치의 바닥에서 보다 이러한 영역내에서 발생한다는 것을 보증한다. 이러한 원치않는 JFET 현상은 그러한 딥 본체 영역(5)이 비교적 서로 가까이 있기 때문이다.(또한 도 1에는 종래의 드레인 전극(8B) 및 소스 본체 전극(8A)이 도시되어 있다)
따라서 애벌란시 봉채가 트렌치 바닥에서 파괴(destructive) 봉채보다 더 발생하는 동안, 즉 봉채가 트렌치 바닥에서 절연 산화를 손상시키는 동안, 바람직하지 못하게도 이 새로운 JFET 저항은 셀 밀도가 더 높을 때 드레인 소스 저항으로 더 크게 기여한다.
트랜지스터 칩 표면 영역을 축소시키기 위해서, 높은 셀 밀도를 실현하는 동시에 트렌치 DMOS 트랜지스터의 드레인 소스 저항을 감소시키는 것이 요구될 수 있다.
본 발명은 트랜지스터에 관한 것으로, 특히 전력 트랜지스터 응용에 적절한 트렌치 DMOS 트랜지스터에 관한 것이다.
도 1은 종래의 DMOS 트랜지스터의 단면을 나타내는 도면,
도 2는 본 발명에 따른 DMOS 트랜지스터의 단면을 나타내는 도면, 및
도 3a 내지 3f는 도 2의 트랜지스터를 형성하는 공정 단계를 나타내는 도면이다.
본 발명에 따르면, 트렌치 DMOS 트랜지스터는 일반적으로 드레인 영역, 드레인 영역과 동일한 도전 타입과 그보다는 낮은 도핑 농도로 도프되고 드레인 영역위에 있는 드리프트 영역, 드리프트 영역과 반대의 도핑 타입을 갖고 그 위에 있는 본체 영역, 및 본체 영역의 위쪽 부분에 형성된 소스 영역을 포함하고 있다. 절연 트렌치로 형성된 도전성 게이트 전극은 본체 영역을 통해 본체 영역의 주 표면으로부터 드리프트 영역으로 확장된다. 종래의 금속화는 본체 영역의 주 표면 및 소스 영역과 접촉하고, 또한 접촉은 드레인 영역으로 형성된다.
또한, 본 발명에 따르면, 도프된 매입층은 드리프트 영역과 접촉하여 드레인 영역의 윗쪽 부분에 형성된다. 이러한 매입층은 드레인 영역의 매입층과 동일한 도핑 타입을 갖고, 드리프트 영역의 매입층보다 높은 도핑 농도를 가지며, 일반적으로 인접한 소스 영역의 쌍 각각의 사이에 형성된 본체 접촉(딥 본체) 영역 바로 밑에 위치하게 된다. 매입층은 드리프트 영역으로 확장되는 N+ 도프된 핑거를 형성하기 위해 짙게 도프되어 있다. 이러한 매입층은 일반적으로 드리프트 영역의 에피택셜 성장에 앞서 형성되고, 최적화된 도핑 프로파일을 가짐으로써 애벌란시 봉채가 매입 층/본체 영역 또는 매입 층/본체 접촉 영역에서 일어난다는 것을 보증한다. 그러므로 본체 접촉 또는 본체 영역의 낮은 부분과 매입층의 높은 부분 사이의 거리가 봉채를 결정한다.
따라서, 종래 기술 장치내에 있는 JFET 영역이 제거되기 때문에 드레인 소스 저항은 감소되고, 동시에 매입 층/본체 접촉 부분에서 애벌란시 봉채가 일어나기 때문에 장치의 견고성과 신뢰성이 향상된다. 일반적으로, N-채널 DMOS 장치에서, 매입층은 드리프트 영역, 드레인 영역, 및 소스 영역에서와 같이 N 타입이다. 하나의 실시예에서, N+ 도프된 매입층은 드레인 영역아래의 매입층보다 예를 들어 3배 내지 10배 더 높고, 드리프트 영역의 매입층보다 약 10배 또는 그 이상인 도핑 농도를 갖는다.
도 2는 본 발명에 따른 트렌치 DMOS 트랜지스터 구조를 나타내고 있다. 기판(드레인) 영역(10)은 반도체 본체의 낮은 부분에 위치하고, 1밀리오옴 내지 5밀리오옴의 범위내에서 고유저항, 즉 1.5×1019내지 7.5×1019/㎤를 갖기 위해 N+ 도프된다(이러한 N-채널 실시에서). 일반적인 드레인 영역(10)의 두께는 400㎛이다. 드레인 영역(10) 아래에 있는 것은 3×1019내지 3×1016/㎤ 레벨로 도프된 N-도프 드리프트 영역이다.
드리프트 영역(10)과 드레인 영역(14) 사이에 형성된 것은 N+(또는 N++) 도프된 매입층 영역(16)이다. 각각의 매입층 영역은 드리프트 영역(14)의 도핑 레벨을 초과하는 도핑 레벨을 가지고 있고, 한 실시예에서는 드레인 영역(10)의 도핑 레벨의 약 3 내지 10배가 된다. 일반적으로 매입층 영역(16)은 비소 또는 인 또는 POCl3도프된다.
각각의 매입층 영역(16)은 예를 들어 1 내지 2㎛ 폭이고(공정 기술에 종속적임), 예를 들어 0.5 내지 2.0㎛의 범위내에 높이를 갖는다(본 명세서에서 제공된 여러 치수 및 변수는 설명적이고, 제한되지 않는 것으로 이해될 것이다). 나타낸 바와 같이, 매입층 영역(16)은 드리프트 영역(14)의 낮은 부분, 드레인 영역(10)의 높은 부분에 위치된다.
드리프트 영역(14) 위에 있는 것은 예를 들어 12㎛의 두께를 갖고, 예를 들어 5×1016/㎤의 도핑 농도를 갖는 P 도프된 본체 영역(18)이다. 본체 영역(18)내에 형성된 것은 예를 들어 5×1019/㎤의 도핑 레벨, 0.5㎛의 깊이, 및 2㎛의 폭을 갖는 종래의 N+ 소스 영역(20)이다. 또한 P 도프된 본체 영역(18)내에 형성된 것은 예를 들어 1019/㎤의 도핑 레벨 및 1.0㎛의 깊이를 갖는 P+ 도프된 본체 접촉 영역이다. 이러한 P+ 도프된 영역(24)은 위에 있는 금속화 층(44)을 위해 아래에 있는 P 본체 영역(18)으로의 전기적 접촉을 제공한다. P+ 본체 접촉 영역(24)이 드리프트 영역(14)으로 확장하는 딥 본체 영역인 것으로 묘사되는 동안, 영역(24)은 봉채 전류 전도 경로가 본체 영역(18)에서 매입층(16)으로 일어나는 경우에 더 얕게 될 수 있다는 것이 이해될 것이다.
P 본체 영역(18)을 통해 반도체 본체의 주 표면으로부터 드리프트 영역(14)으로 확장하는 것은 종래의 트렌치(30A,30B)이고, 이들 각각은 게이트 산화층(34)으로 둘러져 있으며, 도프된 다결정 규소(30A,30B)로 채워져 있다. 따라서 구조(30A,30B)는 종래의 게이트 전극이다.
각각의 게이트 전극(30A,30B)은 일반적으로 게이트 전극(30A,30B)을 위에 있는 금속화(44)로부터 절연하는 BPSG(boro-phosphosilicate glass)층(40A,40B)에 의해 그 위쪽에서 절연된다.
도 2는 전력 트랜지스터 다이 일부만의 단면을 나타내는 것으로 이해될 것이다. 일반적인 전력 트랜지스터 응용에서, 수천개의 셀이 있지만 도 2에 도시된 것은 그중 약 2개뿐이다. 또한 도 2는 그 규모적으로 작성되지 않고, 실제적인 묘사보다는 설명적인 여러 도프된 영역들간의 도해를 설명하고 있다.
도 2 구조의 맨 윗부 결합구조(도시되지 않음)는 일반적인 것이며, 여러 모양, 즉 사각형, 직사각형, 육변형, 또는 게이트 전극을 보유하는 트렌치들에 의해 정의된 것과 같은 선형(개방) 셀과 근접한 예시를 포함한다.
각각의 N+ 매입층(16)의 폭은 공정 기술에 종속적이고; 좀더 좋은 것일수록 좁은 폭인 것으로 밝혀져왔다. 이러한 협소는 후술되는 바와 같이 N+ 매입층(16)이 형성되는 경우 측면 확산을 축소시키므로써 실현될 수 있다. 가능한한 매입층 영역을 좁게 하는 것이 목적이다. 도 1에서 나타난 바와 같이, N+ 매입층(16)은 각각의 P+ 도프된 본체 접촉 영역(24) 바로 아래에 위치하고, 따라서 인접한 트렌치(26A,26B) 쌍 각각의 사이의 중간에 위치된다.
따라서, 도 2에 나타낸 바와 같은 하나의 실시예에서, 동일한 마스크(마스크 단계 또는 층이 아니라 레티클 또는 마스크 자체)는 P+ 본체 접촉 영역(24)과 N+ 매입층 영역(16) 양쪽을 정의하기 위해 사용되고, 따라서 레티클 구성에 있어 경제적이다. 그러나, 이들 구조 양쪽에 동일한 레티클을 사용해야 한다는 요구는 없다.
도 2에 나타낸 바와 같은 트랜지스터 구조는 높은 셀 밀도로 인해 JFETs에 의해 야기되는 요구된 저항보다 더 높은 저항 문제를 극복한다는 것이 발견되었다.
도 2의 구조에서, 본체 접촉 영역(24)의 낮은 부분에서부터 N+ 매입층 영역(16) 각각의 윗부분까지의 일반적인 거리는 0.5㎛이다. 이것은 애벌란시 봉채가 발생하는 거리이고, 따라서 JFET 영역을 제거하므로써, 그렇지 않으면 존재하는 상태에서 드레인 소스 저항을 유리하게 줄인다(JFET 영역은 어떠한 두 개의 인접한 P+ 본체 접촉 영역사이에서 수평으로, 트렌치 바닥과 P+ 본체 접촉 영역의 바닥사이에서 수직으로 놓여져 있다).
도 3a 내지 3f는 도 2의 구조를 형성하는 공정 단계를 나타내고 있다.
도 3a에 나타난 것을 시작으로, N+ 도프된 기판(10)(일반적으로 규소)이 제공된다. 일반적으로, 이것은 종래의 반도체 회로판이고, 도 3a 내지 3f는 그러한 회로판의 단면의 일부만을 나타내고 있는 것으로 인식되어야 한다. 두 개 셀 부분만이 설명되어있다. 앞서 설명한 바와 같이, 일반적으로 하나의 전력 트랜지스터상에 그러한 많은 셀들이 존재하고, 하나의 회로판상에 많은 전력 트랜지스터가 존재한다.
도 2a에 나타난 바와 같이, 예를 들어 6500Å 두께의 산화층(48)은 기판(10)의 전체 주 표면에 걸쳐 성장되어 있다. 그러면 산화층(48)은 기판(10)의 주 표면의 일부를 노출하기 위해 마스크를 사용하여 패턴된다. 그러면, N+(또는 N++) 매입층 영역(16)을 형성하기 위해 비소 또는 인 또는 POCl3을 사용하여 이온 이식(implant)이 실행된다. 그러한 다수의 매입층 영역은 공간을 두고 형성된다는 것이 인식되어야 한다. N+ 매입층 영역(16)의 드라이브인(확산)하는 동안 이식된 영역에 걸쳐 얇은 산화층(50)이 성장된다.
그러면, 산화층(48) 및 얇은 산화층(50)이 벗겨내어지고, N- 도프된 에피택셜 영역(14)은 약 7.0㎛ 두께정도까지 성장된다. 이것은 사실상 영역(16)을 "매입"한다.
그러면 활성 영역 마스크(도면 평면밖에 있는 것으로 도시되지 않음)는 장치의 활성부 대 종료부를 정의하기 위해 에피택셜층(14)의 주 표면에 걸쳐 형성된다. 종료부(도시되지 않음)는 종래의 것이다.
도 3c에 도시된 바와 같이, 그러면 트렌치 마스크층(52)은 에피택셜층(14)의 주 표면에 걸쳐 형성되고, 마스크를 이용하여 패턴된다. 그러면 트렌치(26A,26B)는 약 1.7㎛의 깊이로 이방성으로 에칭된다. 이러한 에칭은 일반적으로 트렌치(26A,26B)의 내면 월을 부드럽게 하기 위해 (해당 기술에서 알려진 타입의) 희생 산화 단계와 관련된다.
그러면 도 3d에 나타난 바와 같이, 게이트 산화층(34)은 트렌치(26A,26B)의 내면 및 에피택셜층(14)의 주 표면에 걸쳐 성장된다(트렌치 마스크층(52)은 이미 벗겨짐). 이러한 게이트 산화층(34)은 일반적으로 500Å의 두께를 갖는다.
그러면 도 3d에서 또한, 다결정 규소(폴리실리콘)가 트렌치(26A,26B) 및 에피택셜층(14)의 주 표면에 걸쳐 침전된다. 그러면 이러한 다결정 규소는 종래식으로 도프되고, 트렌치(26A,26B)에 각각 위치된 도전성 게이트 전극(30A,30B)을 정의하기 위해 패턴된다.
그러면, 예를 들어 5×1016/㎤의 최종 도핑 농도를 갖는 P 본체 영역(18)을 형성하기 위해 P-타입 이온 이식이 실행된다. 본체 영역(18)의 깊이는 예를 들어 1.2㎛가 된다. 이것이 마스크없는(블랭킷) 이식이다.
그러면 도 3e에 나타난 바와 같이, 또다른 마스킹 층(56)이 형성되고, 지금 P 본체 영역(18)인 것의 주 표면에 걸쳐 패턴된다. 이것이 소스 영역 마스킹 층이 된다.
그러면 소스 마스킹 층(56)은 1×1019/㎤ 내지 1020/㎤의 범위의 일반적인 최종 도핑 농도까지 N+ 이온 이식되는 소스 영역(20)을 정의하기 위해 사용된다. N+ 소스 영역(20)의 일반적인 깊이는 0.5㎛이다. 트렌치(26A,26B)의 일반적인 폭은 1 내지 2㎛이다. 그러면 이러한 소스 마스킹 층은 벗겨진다.
그러면 매입층 영역(16)을 정의하기 위해 먼저 사용된 것과 같은 동일한 마스크(레티클)를 사용하여, 딥 본체 접촉 마스킹 층(도시되지 않음)이 형성되고, 딥 본체 접촉 영역(24)을 정의하기 위해 패턴되며, 그러면 딥 본체 접촉 영역은 P+ 이온 이식된다. 그러면 본체 접촉 마스크 층이 벗겨진다.
도 3f에서 트랜지스터 구조는 도전성 게이트 전극(30A,30B)과 각각 관련된 BPSG 영역을 정의하기 위해, 주 표면에 걸쳐 BPSG층을 형성하고 마스크(도시되지 않음)로 BPSG층을 패터닝하므로써, 종래식으로 완료된다. 그러면, 종래의 드레인 접촉층(46)은 드레인 영역(10), 즉 기판의 배면상에 형성된다. 패드 마스크 단계(도시되지 않음)는 또한 패드 접촉을 정의하기 위해 사용된다.
본 명세서에서 기술된 것이 N-채널 장치중의 하나인 동안, 반대 타입의 모든 도핑 타입을 갖는 보충적인 P-채널 장치가 또한 본 발명에 따라 실현가능하다.
앞서의 기술된 것은 설명적이고 제한받지 않는다; 또한 해당 기술분야에서 통상의 지식을 가진 자에게는 추가적인 변경이 있을 수 있다는 것이 명백할 것이고, 첨부된 청구의 범위의 범주내에 있는 것으로 간주된다.

Claims (15)

  1. 제 1 도전 타입으로 도프된 기판 영역;
    제 1 도전 타입으로 기판보다 더 낮은 농도로 도프되고 기판 영역위에 있는 드리프트 영역;
    제 2 도전 타입으로 도프되고 드리프트 영역위에 있는 본체 영역;
    본체 영역을 통해 본체 영역의 주 표면으로부터 확장되는 도전 게이트 전극;
    제 2 도전 타입으로 도프되고 본체 영역에 형성되며, 그 주 표면으로 확장되는 소스 영역; 및
    제 1 도전 타입으로 드리프트 영역에서보다 더 높은 농도로 도프되고, 기판 영역과 인접하여 적어도 드리프트 영역에 부분적으로 확장된 매입층 영역으로 이루어지는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서,
    본체 영역보다 더 높은 농도로 제 2 도전 타입으로 도프되고, 본체 영역에 형성되며, 그 주 표면으로 확장된 본체 접촉 영역을 구비하는 것을 특징으로 하는 트랜지스터.
  3. 제 2 항에 있어서,
    매입층 영역은 본체 접촉 영역의 0.5㎛내에서 확장되는 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서,
    매입층 영역의 도핑 농도는 1018/㎤ 이상인 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서,
    매입층 영역의 도핑 농도는 드리프트 영역의 도핑 농도보다 적어도 5배가 되는 것을 특징으로 하는 트랜지스터.
  6. 제 1 항에 있어서,
    매입층 영역의 폭은 1 내지 2㎛의 범위내에 있는 것을 특징으로 하는 트랜지스터.
  7. 제 1 항에 있어서,
    매입층 영역의 두께는 0.5 내지 2㎛의 범위내에 있는 것을 특징으로 하는 트랜지스터.
  8. 제 1 도전 타입으로 도프된 기판을 제공하는 단계;
    기판의 주 표면상에 형성된 마스크층을 패터닝하는 단계;
    마스크층에 의해 정의된 바와 같이 제 1 도전 타입의 매입층 영역을 기판으로 이식하는 단계;
    기판의 주 표면상에 제 1 도전 타입으로, 매입층 영역보다 낮은 농도로 도프되는 에피택셜(epitaxial)층을 성장시키는 단계;
    기판의 주 표면으로부터 적어도 에피택셜층으로 확장되는 절연 도전성 게이트 전극을 형성하는 단계;
    에피택셜층에 제 2 도전 타입으로 도프된 본체 영역을 형성하고 그 주 표면으로 확장하는 단계; 및
    에피택셜층에 제 1 도전 타입으로 도프된 소스 영역을 형성하고 그 주 표면으로 확장하는 단계로 이루어지는 것을 특징으로 하는 트랜지스터 형성 방법.
  9. 제 8 항에 있어서,
    제 2 도전 타입으로 도프된 본체 접촉 영역을 본체 영역보다 더 높은 농도로 본체 영역내에 형성하고, 그 주 표면으로 확장하는 단계를 구비하는 것을 특징으로 하는 트랜지스터 형성 방법.
  10. 제 9 항에 있어서,
    본체 접촉 영역을 형성하는 단계에서 마스크층을 패터닝하는 단계에서와 같이 동일한 레티클을 사용하는 것을 특징으로 하는 트랜지스터 형성 방법.
  11. 제 9 항에 있어서,
    매입층 영역은 본체 접촉 영역의 0.5㎛내에서 확장되는 것을 특징으로 하는 트랜지스터 형성 방법.
  12. 제 8 항에 있어서,
    매입층 영역의 도핑 농도는 1018/㎤ 이상인 것을 특징으로 하는 트랜지스터 형성 방법.
  13. 제 8 항에 있어서,
    매입층 영역의 도핑 농도는 적어도 에피택셜층 도핑 농도의 5배인 것을 특징으로 하는 트랜지스터 형성 방법.
  14. 제 8 항에 있어서,
    매입층 영역의 폭은 1 내지 2㎛의 범위내에 있는 것을 특징으로 하는 트랜지스터 형성 방법.
  15. 제 8 항에 있어서,
    매입층 영역의 높이는 0.5 내지 2㎛의 범위내에 있는 것을 특징으로 하는 트랜지스터 형성 방법.
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