KR920002091B1 - 불휘발성 반도체기억장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

불휘발성 반도체기억장치 및 그 제조방법
제1도는 종래의 불휘발성 반도체기억장치로 사용된 불휘발성 트랜지스터의 소자구조를 나타낸 단면도.
제2a도는 본 발명의 1실시예에 따른 불휘발성 반도체기억장치의 패턴 단면도.
제2b도는 제2a도 장치의 A-A'선에 따른 단면도.
제2c도는 제2a도 장치의 B-B'선에 따른 단면도.
제3도는 제2a도 에 도시된 장치가 형성되는 기판의 사시도.
제4도는 제2a도 에 도시된 장치가 형성되는 기판의 단면도.
제5a도 내지 제5h도는 제2a도에 도시된 장치를 제조하는 경우의 공정을 차례대로 나타낸 단면도.
제6도는 본 발명의 다른 실시예를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : P형 실리콘반도체체기판 12 : 필드산화막
13 : 소오스영역 14 : 드레인영역
15 : 제1게이트절연층 16 : 부유게이트전극
17, 30 : 제2게이트절연층 18 : 제어게이트전극
21 : P형 실리콘기판 22 : P웰영역
23 : 도랑 28 : 질화실리콘층
32, 33 : N형 확산영역 24, 27, 29, 34, 36 : 산화실리콘층
35, 51 : 다결정실리콘층 37 : 금속층
38 : 표면보호층 41 : 포토레지스트층
52 : 고융점금속실리사이드층 31, 53 : 제어게이트전극
[산업상의 이용분야]
본 발명은 고집적화가 가능한 불휘발성 반도체기억장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
불휘발성 반도체기억장치의 일종인 Programmable Read Only Memory(PROM)에 사용되는 메모리셀은 데이터기억용의 불휘발성 트랜지스터와 선택용 트랜지스터로 구성되어 있다.
제1도는 종래 PROM의 메모리셀로 사용되는 불휘발성 트랜지스터의 개략적인 소자구조를 나타낸 단면도로서, P형 실리콘반도체기판(11)의표면에는필드산화막(12)이 형성되고, 이 필드산화막(12)에 의해 둘러쌓인 기판(11)의 표면에는 N+형의 소오스영역(13)과 드레인영역(14)이 형성되어 있다.
또, 기판(11)상에는 제1게이트절연층(15)과 다결정실리콘으로 이루어진 부유게이트전극(16), 제2게이트 절연층(17) 및 다결정 실리콘으로 제어게이트전극(18)이 차례차례 적층되어 있다.
이와 같은 구성으로 이루어진 트랜지스터는 제어게이트전극(18)과 드레인영역 (14)에 각각 고전압이 인가됨에 따라 소오스와 드레인영역간 챈널영역의 드레인부근에서 뜨거운 전자(hot electron)가 발생하고, 이 뜨거운 전자가 부유게이트전극(16)에 주입되어 축적됨에 따라 데이터의 기록이 이루어진다.
그런데, PROM을 구성하는 경우에는 상기와 같은 불휘발성 트랜지스터를 기판(11)상에 다수 형성하는 것이 필요하고, 특히 대용량화를 달성하기 위해서는 불휘발성 트랜지스터의 종방향 및 수평방향에 대한 칫수의 미세화가 필요하다. 그러나 제1도와 같은 구조의 불휘발성 트랜지스터를 이용한 종래의 PROM은 평면상에서 단순하게 미세화되어 있기 때문에 이로 인하여 소자의 신뢰성이 열화되고 분리특성이 나빠지는 결점이 있었다.
[발명의 목적]
본 발명은 상기와 같은 종래의 문제점을 감안하여 발명된 것으로, 소자의 신뢰성을 열화시키지 않고서 대폭 미세화를 실현할 수 있는 불휘발성 반도체기억장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 구성을 달성하기 위한 본 발명에 따른 불휘발성 반도체기억장치는, 제1도전형의 제1반도체영역(22), 이 제1반도체영역(22)에 설치되면서 소정방향으로 연장된 도랑(23), 이 도랑(23)의 내부를 선택적으로 매립하도록 설치된 절연분리영역(24), 상기 제1반도체영역(22)의 표면에 설치되면서 소오스 또는 드레인영역으로 사용되는 제2도전형의 제2반도체영역(32), 상기 절연분리영역(24)과 상기 제1반도체영역(22)으로 분리된 도랑(23a)내에서 이 도랑(23a)의 연장방향과 교차하는 방향의 측면상에 설치된 제1게이트절연층(25a,25b), 이 제1게이트절연층(25a, 25b)의 상기 측벽과 접촉하고 있는 면과 반대의 면상에 설치된 부유게이트전극(26a, 26b), 이 부유게이트전극(26a,26b)의 상기 제1게이트절연층(25a,25b)과 접촉하고 있는 면과 반대의 면상에 설치된 제2게이트절연층(30a,30b), 이 제2게이트절연층(30a,30b)의 상기 부유게이트전극(26a,26b)과 접촉하고 있는 면과 반대의 면상에 설치된 제어게이트전극 (31a,31b; 53a,53b), 상기 절연분리영역(24)으로 분리된 도랑(23a)의 아랫부분에 위치하는 상기 제1반도체영역(22)의 표면영역에 설치되어 드레인 또는 소오스영역으로 사용되는 제2도전형의 제3반도체영역(33) 및, 이 제3반도체영역(33)과 접촉하도록 상기 도랑(23a)내에 설치되면서 제2도전형의 불순물을 포함하는 제4반도체영역(35)을 구비하여 구성된 것을 특징으로 한다.
또한 본 발명에 따른 불휘발성 반도체기억장치의 제조방법은, 제1도전형의 제1반도체영역(22)의 표면에 제2도전형의 불순물을 도입하여 제2반도체영역(32)을 형성하는 공정과, 소정의 마스크를 이용한 이방성에칭법에 의해 상기 제1반도체영역(22)에 소정방향으로 연장된 도랑(23)을 형성하는 공정, 이 도랑(23)의 내부를 절연분리층(24)으로 매립하는 공정, 소정의 마스크를 이용한 등방성 에칭법에 의해 상기 절연분리층(24)을 선택적으로 제거하여 상기 도랑(23)을 복수로 분리하는 절연분리영역(24)을 형성하는 공정, 이 절연분리영역(24)과 상기 제1반도체영역(22)으로 분리된 도랑(23a)의 내주면을 포함하는 전체면에 제1산화실리콘층(25)과 제1다결정실리콘(26), 제2산화실리콘층(27) 및 질화실리콘층(28)을 연속적으로 퇴적하는 공정, 이방성 에칭법에 의해 상기 제1산화실리콘층(25)과 제1다결정실리콘층(26), 제2산화실리콘층(27) 및 질화실리콘층(28)을 에칭하여, 제1산화실리콘층(25a,25b)과 제1다결정실리콘층(26a,26b), 제2산화실리콘층(27a,27b) 및 질화실리콘층(28a,28b)을 상기 도랑(23a)의 마주보는 한쌍의 각 측벽상에 선택적으로 남겨두는 공정, 연소산화법에 의해 상기 제1다결정실리콘층(26a,26b)의 노출부에 제3산화실리콘층을 형성함과 더불어, 상기 질화실리콘층(28a,28b)의 표면에 제4산화실리콘층(29a,29b)을 형성하는 공정, 전체면에 제2다결정실리콘을 퇴적하고, 소정의 마스크를 이용한 이방성 에칭법에 의해 상기 제2다결정실리콘을 선택적으로 에칭하여, 상기 제4실리콘산화층 (29a,29b)의 표면에 제2다결정실리콘층(31a,31b)을 선택적으로 남겨두는 공정, 전체면을 산화한 후에 제3다결정실리콘층을 전체면에 퇴적하고 소정의 마스크를 이용한 이방성 에칭법에 의해 상기 제3다결정실리콘층을 선택적으로 에칭하여, 적어도 상기 도랑(23a)의 내부에 제3다결정실리콘층(35)을 남겨두는 공정 및, 상기 제3다결정실리콘층(35)을 매개하여 제2도전형의 불순물을 상기 제1반도체영역(22)에 도입하여 상기 도랑(23a)의 아랫부분에 위치하는 상기 제1반도체영역(22)의 표면영역에 제3반도체영역(33)을 형성하는 공정을 구비하는 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 제1반도체영역에 설치된 도랑의 측벽상에 부유게이트전극과 제어게이트전극은 설치하고, 소오스 또는 드레인영역을 제1반도체영역의 표면에 설치하며, 드레인 또는 소오스영역을 도랑의 아랫부분에 각각 설치함으로써 불휘발성 트랜지스터를 제1반도체영역의 수직방향으로 형성하고 있다.
이에 따라, 소오스와 드레인간의 분리특성을 향상시킬수 있음과 더불어 소자를 더욱 미세화할 수 있고 절대면적을 대폭 축소시킬 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제2a도는 본 발명에 따른 불휘발성 반도체기억장치의 소자구조를 나타낸 패턴평면도이고, 제2b도는 제2a도의 A-A'선 단면도, 제2c도는 제2a도의 B-B'선 단면도이다.
상기 도면에 도시된 바와 같이, 이 P형 실리콘기판(21)상에는 P웰영역(22; P well 領域 )이 형성되어 있고, 또한 P웰영역(22)에는 제3도의 사시도에 나타낸 바와 같이 소정방향으로 연장된 도랑(23)이 마련되어 있다. 이 도랑(23)의 측벽은 P웰영역(22)의 표면에 대해 수직으로 형성되어 있고, 그 내부는 제4도의 단면도에 나타낸 바와 같이 산화실리콘층(24)으로 선택적으로 매립되어 있다.
이 결과 상기 도랑(23)은 산화실리콘층(24)과 P웰영역(22)에 의해 복수의 도랑(23a)으로 분리되게 된다. 또한, 제4도에 나타낸 바와 같이 도랑(23)의 내부에 매립되어 있는 산화실리콘층(24)은 이 도랑(23)의 연장방향에 따라서 45°이하의 경사각도 θ로 형성되어 있다.
상기 도랑(23)에 있어서 도랑(23)의 연장방향과 교차하는 방향으로 서로 마주보는 한쌍의 각 측벽상에는 제1게이트절연층으로 사용되는 산화실리콘층(25a,25b) 각각을 매개하여 불순물을 사용되는 N형의 인이도우프된 다결정실리콘층(26a,26b)이 형성되어 있다. 또한, 이들 다결정실리콘층(26a,26b) 각각에 있어서 상기 산화실리콘층(25a,25b)과 접촉하는 면과 반대의 표면상에는 각각 산화실리콘층(27a,27b)과 질화실리콘층(28a,28b) 및 산화실리콘(29a,29b)으로 이루어진 3층의 제2게이트절연층(30a,30b)을 매개하여 N형의 인이 불순물로서 도우프된 다결정실리콘층(31a,31b)이 형성되어 있다. 이 양쪽의 다결정실리콘층(31a,31b)은 제2a도에 나타낸 바와 같이 상기 도랑(23a)내에서 인출되어 상기 도랑(23)의 연장방향으로 이웃하여 다른 도랑(23a)과 공통으로 되어 있다.
또한, 상기 P웰영역(22)의 표면에는 MOS 트랜지스터의 소오스영역으로 되는 N형의 확산영역(32)이 형성되어 있고, 상기 도랑(23a)의 아랫부분에 위치한 상기 P웰영역(22)의 표면영역에는 MOS 트랜지스터의 드레인영역으로 되는 N형의 확산영역 (33)이 각각 형성되어 있다.
또한, 상기 도랑(23)내를 포함하는 P웰영역(22)의 표면에는 산화실리콘층 (24)이 퇴적되어 있고, 이 산화실리콘층(34)에 대해서 상기 N형 확산영역(33)의 표면을 통해 개구부가 형성되어 있으며, 이 개구부내에는 충분히 높은 농도의 불순물이 도입되어 저저항화된 다결정실리콘층(35)이 형성되어 있다. 또한, 이 다결정실리콘층(35)상에는 산화실리콘층(36)이 퇴적되어 있고, 이 산화실리콘층(36)에 대하여 상기 다결정실리콘층(35)의 표면을 통해 개구부가 형성되어 있으며, 이 개구부내에는 Al과 Si 및 Cu의 합금으로 이루어진 금속층(37)이 형성되어 있다. 또한 금속층(37)상에는 PSG와 더불어 SiN등으로 이루어진 표면보호층(38)이 퇴적되어 있다.
여기에서 상기 P웰영역(22)에 형성된 1개의 도랑(23a)내에 있어서, 마주보는 한쌍의 측벽상에는 다결정실리콘층(26a,26b)으로 구성된 2개의 불휘발성 트랜지스터의 부유게이트전극과 다결정실리콘층(31a,31b)으로 구성된 2개의 발휘발성 트랜지스터의 부유게이트전극이 2쌍 설치되어 있다. 여기서 P웰영역(22)의 표면에 설치된 N형 확산영역(32)은 상기 2개의 각 불휘발성 트랜지스터의 소오스영역으로 사용되게 되고, 도랑(23a)의 아랫부분에 설치된 N형 확산영역(33)은 상기 2개의 불휘발성 트랜지스터의 공통드레인영역으로 사용되게 된다. 따라서 이 공통드레인영역으로 사용되는 N형 확산영역(33)은 상기 다결정실리콘층(35)을 매개하여 드레이배선으로 사용되는 상기 금속층(37)과 접속되어 있다.
즉, 상기와 같은 구성의 반도체장치는 1개의 도랑(23a)의 내부에 불휘발성 트랜지스터가 2개 구성되어 있다. 따라서 이들 2개의 불휘발성 트랜지스터의 소오스영역과 드레인영역은 도랑(23a)의 깊이방향으로 분리되어 있기 때문에 소자의 평면적인 미세화에 따른 누설전류발생의 염려는 없어지게 된다. 또한, 1개의 도랑(23a)내에 2개의 트랜지스터가 형성되어 있기 때문에 종래의 비해 대폭적인 소자의 축소화 및 미세화가 가능하다. 예컨대 동일 설계기준을 이용한 경우 종래에 비하여 셀크기가 약 70%로 된다.
또한, 메모리셀의 표면측에는 소오스영역으로 되는 N형의 확산영역(32)만이 존재하기 때문에 소자분리영역을 형성하기 위한 여유등은 전혀 필요하지 않다.
또한, 상기 실시예에서는 부유게이트전극으로 사용되는 다결정실리콘층 (26a,26b) 및 제어게이트전극으로 사용되는 다결정실리콘층(31a,31b) 에 불순물로 사용되는 N형의 인을 도우프하는 경우에 대해 설명했지만, 이는 P형의 보론을 도우프하도록 하여도 된다.
다음에는 제2a도 내지 제2c도에 도시된 반도체장치의 제조방법을 제5a도 내지 제5h도의 단면도를 이용하여 설명한다.
먼저, 제5a도에 나타낸 바와 같이 P형 실리콘기판(21)상에 길이가 4.5㎛ 정도인 P웰영역(22)을 형성한 후 전면에 As 이온을 5×1015/cm2의 도우즈량으로 주입하여 P웰영역(22)의 표면에 N형의 확산영역(32)을 형성한다.
이어서 소정의 마스크를 이용한 RIE법(반응성 이온에칭법)에 의해 제5b도에 나타낸 바와 같이 깊이가 1.2㎛, 폭이 1.2㎛ 정도인 도랑(23)을 P웰영역(2)에 수직으로 형성한다. 한편, 도면에는 이 도랑(23)의 크기가 실제의 칫수보다도 크게 되어있고, 또한 이 도랑(23)은 상기 제3도의 사시도에 나타낸 바와 같이 소정의 방향으로 연장되도록 형성된다.
다음에는 제5c도에 나타낸 바와 같이, 전체면을 CVD 처리하여 산화실리콘층(24)을 7000Å 정도로 퇴적하는 것에 의해 상기 도랑(23)을 매립하고, 또한 그 위에 포토레지스트층(41 : photo resist 층)을 퇴적하여 포면을 평탄화한다.
다음에는 상기 포토레지스트층(41) 및 산화실리콘층(24)을 에치백하여 제5d도에 나타낸 바와 같이 도랑(23)의 내부에만 산화실리콘층(24)을 남겨둔다.
다음에는 전체면에 도시되지 않은 포토레지스트층을 도포형성한 후, 이를 패터닝하여 도시되지 않은 에칭용의 마스크를 형성하고, 또한 이 마스크를 이용한 등방성 에칭, 예컨대 습식에칭법(wet ecthing 법)등에 의해 상기 도랑(23)내에 남아 있는 산화실리콘층(24)을 선택적으로 에칭한다. 이에 따라 상기 제4도에 나타낸 바와 같이 상기 도랑(23)의 내부에는 선택적으로 산화실리콘층(24)이 남고, 이 남아 있는 산화실리콘층 (24)과 P웰영역(22)에서 도랑(23)이 복수의 도랑(23a)으로 분리된다. 또한 산화실리콘층(24)을 등방성에칭법에 의해 에칭하는 것에 따라 상기 도랑(23a)내에 남아 있는 산화실리콘층(24)의 가장자리부분을 45°이하의 경사각 θ를 갖는 데이퍼(taper)형태로 할 수 있다.
다음에는 제5e도에 나타낸 바와 같이, 상기 도랑(23a)의 내주면을 포함한 전체면을 열산화법에 의해 산화실리콘층(25)을 200Å의 두께로 형성하고, 그 위에 인이 도입된 다결정실리콘층(26)을 CVD법에 의해 1000Å의 두께로 퇴적한다. 이어서 열산화법에 의해 상기 다결정실리콘층(26)상에 100Å의 두께의 산화실리콘층(27)을 형성하고, 또한 그 위에 CVD법에 의해 100Å의 두께의 질화실리콘층(28)을 퇴적한다.
그후 이방성 에칭법, 예컨대 RIE법을 이용하여 에칭을 수행한다. 이에 따라 제5f도에 나타낸 바와 같이 상기 질화실리콘층(28)과 산화실리콘층(27), 다결정실리콘층(26) 및 산화실리콘층(25)은 도랑(23a)내부의 수직의 측벽상에만 질화실리콘층 (28a)과 산화실리콘층(27a), 다결정실리콘층(26a) 및 산화실리콘층(25a)과 ,질화실리콘층(28b)과 산화실리콘층(27b), 다결정실리콘층(26b) 및 산화실리콘층(25a)과, 질화실리콘층(28b)과 산화실리콘층(27b), 다결정실리콘층(26b) 및 산화실리콘층 (25b)으로서 잔존하고, 상기 제3도의 단면도에 도시된 데이퍼에 관해서 산화실리콘층 (24)의 표면상 및 도랑(23a)의 아랫부분에는 잔존하지 않는다.
이어서, 제5g도에 나타낸 바와 같이, 900℃의 연소산화법으로 산화를 수행함으로써 상기 다결정실리콘층(26a,26b) 각각의 노출부, 즉 각각의 상단 및 하단에만 1000Å 정도의 산화실리콘층을 형성한다. 이어서 전체면에 인이 도우프된 두께 3000Å 정도의 다결정실리콘층을 CVD법에 의해 퇴적하고, 또한 소정형상의 마스크를 이용한 이방성 에칭법, 예컨대 RIE법에 의해 그 다결정실리콘층을 패터닝한다. 이때 미리 질화실리콘층(28a,28b)상에는 얇은 산화실리콘층(29a,29b)이 형성되어 있다. 따라서 이 패터닝에 의해 남겨진 다결정실리콘층(31a,31b)은 메모리셀용의 불휘발성 트랜지스터의 제어게이트전극, 즉 메모리셀의 워드선으로 사용된다. 또한 산화실리콘층(27a)과 질화실리콘층(28a) 및 산화실리콘층(29a)에 의해 한쪽에 제1게이트 절연층(30a)이 형성되고, 산화실리콘층(27b)과 질화실리콘층(28b) 및 산화실리콘층(29b)에 의해 다른쪽에 제2게이트절연층(30b)이 각각 형성된다.
이어서 850℃의 연소산화법으로 산화를 수행하고 실리콘중의 불순물 농도에 차이가 있는 것을 이용하여 다결정실리콘층(31a,31b) 각각의 표면 및 N형의 확산영역(32) 표면에 두께가 2000Å인 산화실리콘층(34)을 형성한다. 이때 도랑(23a)의 아랫부분에는 얇은, 예컨대 500Å 정도의 산화실리콘층이 형성된다. 그후 도랑(23a)의 아랫부분에 형성된 얇은, 산화실리콘층만을 제거하여 P웰영역(22)의 표면을 노출시킨다. 이어서 다결정실리콘층(35)을 전체면에 퇴적하고, 그 위에서부터 예컨대 인을 1000℃로 확산하는 것에 따라 도랑(23a)의 아랫부분에 위치한 P웰영역(22)의 표면영역에 N형의 확산영역(33)을 확산형성한다.
다음에는 제5h도에 나타낸 바와 같이, 사진식각법을 이용하여 도랑(23a)의 내부 및 주위에 상기 다결정실리콘층(35)을 선택적으로 잔존시킨다.
그런 후 제2b도에 나타낸 바와 같이 CVD법에 의해 전체면에 산화실리콘층 (36)을 6000Å의 두께로 퇴적하고, 또한 이 산화실리콘층(36)에 대하여 상기 다결정실리콘층(35)의 표면으로 통하는 콘택트홀을 뚫으며 이어서 Al과 Si 및 Cu로 이루어진 합금층을 전체면에 입혀 붙이고, 이를 패터닝하여 금속층(37)을 형성하고, 또한 그 위에 PSG와 더불어 SiN등으로 이루어진 표면보호층(28)을 퇴적함으로써 반도체기억장치를 완성한다.
상기 방법에서는 도랑(23)을 복수로 분리하기 위해 도랑(23)을 CVD법에 의해 퇴적하는 산화실리콘층(24)으로 매립하고, 이들을 선택적으로 남겨두는 경우에 대해 설명되어졌지만, 이와 달리 열산화막으로 매립하도록 해도 된다.
또한, 상기 실시예에서는 다결정실리콘층(26a,26b) 각각과 다결정실리콘층(31a,31b) 각각과의 사이에 산화실리콘층(27a,27b) 각각의 질화실리콘층(28a,28b) 각각 및 산화실리콘층(29a,29b) 각각으로 이루어지는 소위 ONO 구조의 절연층을 이용하는 경우에 대해 설명되었지만, 그 대신 다결정실리콘층의 표면을 산화하여 얻게 되는 열산화막을 제2게이트절연층으로 이용하도록 해도 된다. 또한, 상기 실시예에서는 다결정실리콘층(26a,26b 및 31a,31b)에 불순물로 사용되는 N형의 인을 도우프하는 경우에 대해 설명되었지만 이것은 P형의 보론을 도우프하도록 해도 된다.
또한, 상기 실시예에서는 제어게이트전극을 다결정실리콘을 이용해서 구성하는 경우에 대해 설명되었지만 제6도의 단면도에 나타낸 바와 같이 제1층째를 다결정실리콘층(51a,51b), 2층째를 몰리브덴과 텅스텐 및 티타늄의 고융점금속실리사이드층(52a,52b)으로 이루어진 2층으로 제어게이트전극(53a,53b)을 구성하도록 해도 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 불휘발성 트랜지스터를 반도체영역의 수직방향으로 형성시키게 되므로, 소오스-드레인간의 분리특성이 양효하게 됨과 더불어, 소자가 평면적으로 배치된 종래기술에 비해 그 집적도를 대폭 높일 수 있게 된다.

Claims (10)

  1. 제1도전형의 제1반도체영역(22), 이 제1반도체영역(22)에 설치되면서 소정방향으로 연장된 도랑(23), 이 도랑(23)의 내부를 선택적으로 매립하도록 설치된 절연분리영역(24), 상기 제1반도체영역(22)의 표면에 설치되면서 소오스 또는 드레인영역으로 사용되는 제2도전형의 제2반도체영역(32), 상기 절연분리영역(24)과 상기 제1반도체영역(22)으로 분리된 도랑(23a)내에서 이 도랑(23a)의 연장방향과 교차하는 방향의 측면상에 설치된 제1게이트절연층(25a,25b), 이 제1게이트절연층(25a, 25b)의 상기 측벽과 접촉하고 있는 면과 반대의 면상에 설치된 부유게이트전극(26a,26b), 이 부유게이트전극(26a,26b)의 상기 제1게이트절연층(25a,25b)과 접촉하고 있는 면과 반대의 면상에 설치된 제2게이트절연층(30a,30b), 이 제2게이트절연층(30a,30b)의 상기 부유게이트전극(26a,26b)과 접촉하고 있는 면과 반대의 면상에 설치된 제어게이트전극(31a,31b; 53a,53b), 상기 절연분리영역(24)으로 도시된 분리된 도랑(23a)의 아랫부분에 위치하는 상기 제1반도체영역(22)의 표면영역에 설치되어 드레인 또는 소오스영역으로 사용되는 제2도전형의 제3반도체영역(33) 및, 이 제3반도체영역(33)과 접촉하도록 상기 도랑(23a)내에 설치되면서 제2도전형의 불순물을 포함하는 제4반도체영역 (35)을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 도랑(23)의 연장방향과 교차하는 방향으로 마주보는 한쌍의 각 측벽상에 각각 상기 제1게이트절연층(25a,25b)과 부유게이트전극(26a,26b), 제2게이트절연층(30a,30b) 및 제어게이트전극(31a,31b; 53a,53b)이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제1항 또는 제2항에 있어서, 상기 부유게이트전극(26a,26b)이 N형 또는 P형의 불순물을 포함하는 다결정실리콘층으로 구성되고, 상기 제어게이트전극(31a,31b)이 N형 또는 P형의 불순물을 포함하는 다결정실리콘층으로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제1항 또는 제2항에 있어서, 상기 부유게이트전극(26a,26b)이 N형 또는 P형의 불순물을 포함하는 다결정실리콘층으로 구성되고, 상기 제어게이트전극(53a,53b)이 다결정실리콘층(51a,51b)과 고융점금속실리사이드층(52a,52b)으로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제1항 또는 제2항에 있어서, 상기 도랑(23a)의 내부에 설치된 절연분리영역(24)이 상기 도랑(23)의 연장방향에 따라서 소정의 경사각도(θ)를 갖추도록 형성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 제5항에 있어서, 상기 경사각도(θ)가 45°이하로 되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 제5항에 있어서, 상기 절연분리영역(24)이 산화실리콘층으로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  8. 제1항 또는 제2항에 있어서, 상기 도랑(23a)의 측벽이 상기 제1반도체영역(22)의 표면에 대해 수직으로 되도록 형성되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  9. 제1항 또는 제2항에 있어서, 상기 제1도전형의 제1반도체영역(22)이 제1도전형의 제5반도체영역(21)상에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  10. 제1도전형의 제1반도체영역(22)의 표면에 제2도전형의 불순물을 도입하여 제2반도체영역(32)을 형성하는 공정과, 소정의 마스크를 이용한 이방성 에칭법에 의해 상기 제1반도체영역(22)에 소정방향으로 연장된 도랑(23)을 형성하는 공정, 이 도랑(23)의 내부를 절연분리층(24)으로 매립하는 공정, 소정의 마스크를 이용한 등방성 에칭법에 의해 상기 절연분리층(24)을 선택적으로 제거하여 상기 도랑(23)을 복수로 분리하는 절연분리영역(24)을 형성하는 공정, 이 절연분리영역(24)과 상기 제1반도체영역(22)으로 분리된 도랑(23a)의 내주면을 포함하는 전체면에 제1산화실리콘층 (25)과 제1다결정실리콘층(26), 제산화실리콘층(27) 및 질화실리콘층(28)을 연속적으로 퇴적하는 공정, 이방성 에칭법에 의해 상기 제1산화실리콘층(25)과 제1다결정실리콘층(26), 제 2산화실리콘층(27) 및 질화실리콘층(28)을 에칭하여, 제1산화실리콘층(25a,25b)과 제1다결정실리콘층(26a,26b), 제2산화실리콘층(27a,27b) 및 질화실리콘층(28a,28b)을 상기 도랑(23a)의 마주보는 한쌍의 각 측벽상에 선택적으로 남겨두는 공정, 연소산화법에 의해 상기 제1다결정실리콘층(26a,26b)의 노출부에 제3산화실리콘층을 형성함과 더불어, 상기 질화실리콘층(28a,28b)의 표면에 제4산화실리콘층 (29a,29b)을 형성하는 공정, 전체면에 제2다결정실리콘을 퇴적하고, 소정의 마스크를 이용한 이방성 에칭법에 의해 상기 제2다결정실리콘층을 선택적으로 에칭하여, 상기 제4실리콘산화층(29a,29b)의 표면에 제2다결정실리콘층(31a,31b)을 선택적으로 남겨두는 공정, 전체면을 산화한 후에 제3다결정실리콘층을 전체면에 퇴적하고 소정의 마스크를 이용한 이방성 에칭법에 의해 상기 제3다결정실리콘층을 선택적으로 에칭하여, 적어도 상기 도랑(23a)의 내부에 제3다결정실리콘층(35)을 남겨두는 공정 및, 상기 제3다결정실리콘층(35)을 매개하여 제2도전형의 불순물을 상기 제1반도체영역(22)에 도입하여 상기 도랑(23a)의 아랫부분에 위치하는 상기 제1반도체영역(22)의 표면영역에 제3반도체영역(33)을 형성하는 공정을 구비하는 이루어진 불휘발성 반도체기억장치의 제조방법.
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