JP2003309192A - 不揮発性半導体メモリおよびその製造方法 - Google Patents
不揮発性半導体メモリおよびその製造方法Info
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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Abstract
(57)【要約】
【課題】 安定でかつ信頼性の高い不揮発性半導体メモ
リを提供する。 【解決手段】 ｐ型シリコン半導体基板１５に溝１３
ａ，１３ｂを形成し、この溝１３ａ，１３ｂ底面部に、
不純物拡散層１２ａ，１２ｂを形成する。このようなｐ
型シリコン半導体基板１５上に、シリコン酸化膜からな
る第１絶縁膜１６ａ、シリコン窒化膜からなる電荷捕獲
膜１６ｂ、およびシリコン酸化膜からなる第２絶縁膜１
６ｃが順に積層された３層構造のゲート絶縁膜１６が形
成される。このゲート絶縁膜１６上に、ゲート電極１１
が形成される。ここで、溝１３ａ，１３ｂによって形成
された凸部１４は、不揮発性半導体メモリ１０のチャネ
ル領域となる。この不揮発性半導体メモリ１０では、素
子が微細化されても、その実効的なチャネル長が確保さ
れるので、安定で、高い信頼性を実現できる。
リを提供する。 【解決手段】 ｐ型シリコン半導体基板１５に溝１３
ａ，１３ｂを形成し、この溝１３ａ，１３ｂ底面部に、
不純物拡散層１２ａ，１２ｂを形成する。このようなｐ
型シリコン半導体基板１５上に、シリコン酸化膜からな
る第１絶縁膜１６ａ、シリコン窒化膜からなる電荷捕獲
膜１６ｂ、およびシリコン酸化膜からなる第２絶縁膜１
６ｃが順に積層された３層構造のゲート絶縁膜１６が形
成される。このゲート絶縁膜１６上に、ゲート電極１１
が形成される。ここで、溝１３ａ，１３ｂによって形成
された凸部１４は、不揮発性半導体メモリ１０のチャネ
ル領域となる。この不揮発性半導体メモリ１０では、素
子が微細化されても、その実効的なチャネル長が確保さ
れるので、安定で、高い信頼性を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リおよびその製造方法に関し、特に半導体基板とゲート
電極との間に形成されるゲート絶縁膜内に電子を捕獲し
て情報を記憶する不揮発性半導体メモリおよびその製造
方法に関する。
リおよびその製造方法に関し、特に半導体基板とゲート
電極との間に形成されるゲート絶縁膜内に電子を捕獲し
て情報を記憶する不揮発性半導体メモリおよびその製造
方法に関する。
【０００２】
【従来の技術】電荷捕獲準位を持つ絶縁膜内に局所的に
電子を捕獲して情報の書き込み／読み出しを行う不揮発
性半導体メモリが提案されてきている。近年では、これ
を応用して、１メモリセルあたり２ビットの情報を記憶
するようにした不揮発性半導体メモリも提案されてきて
いる。
電子を捕獲して情報の書き込み／読み出しを行う不揮発
性半導体メモリが提案されてきている。近年では、これ
を応用して、１メモリセルあたり２ビットの情報を記憶
するようにした不揮発性半導体メモリも提案されてきて
いる。
【０００３】図２３は従来の不揮発性半導体メモリの構
成例を示す図であって、（ａ）は書き込み動作、（ｂ）
は読み出し動作の各動作状態における概略断面図であ
る。不揮発性半導体メモリ２００は、ｐ型シリコン半導
体基板２０１の表面領域に形成された１対の不純物拡散
層２０２，２０３を有している。この不純物拡散層２０
２，２０３は、不揮発性半導体メモリ２００においてソ
ース／ドレインとして機能する。ｐ型シリコン半導体基
板２０１上には、ゲート絶縁膜２０４が形成され、この
ゲート絶縁膜２０４上にゲート電極２０５が形成されて
いる。
成例を示す図であって、（ａ）は書き込み動作、（ｂ）
は読み出し動作の各動作状態における概略断面図であ
る。不揮発性半導体メモリ２００は、ｐ型シリコン半導
体基板２０１の表面領域に形成された１対の不純物拡散
層２０２，２０３を有している。この不純物拡散層２０
２，２０３は、不揮発性半導体メモリ２００においてソ
ース／ドレインとして機能する。ｐ型シリコン半導体基
板２０１上には、ゲート絶縁膜２０４が形成され、この
ゲート絶縁膜２０４上にゲート電極２０５が形成されて
いる。
【０００４】ゲート絶縁膜２０４は、シリコン酸化膜か
らなる第１絶縁膜２０４ａ、シリコン窒化膜からなる電
荷捕獲膜２０４ｂ、およびシリコン酸化膜からなる第２
絶縁膜２０４ｃが順に積層された３層構造になってい
る。
らなる第１絶縁膜２０４ａ、シリコン窒化膜からなる電
荷捕獲膜２０４ｂ、およびシリコン酸化膜からなる第２
絶縁膜２０４ｃが順に積層された３層構造になってい
る。
【０００５】この不揮発性半導体メモリ２００における
情報の書き込み／読み出しは、適当な印加電圧下で不純
物拡散層２０２，２０３近傍の電荷捕獲膜２０４ｂ内に
形成される電荷捕獲領域に、局所的に電子が捕獲される
ことによって行われる。図２３では、この電荷捕獲領域
として、レフトビット領域２０６、ライトビット領域２
０７の２つの電荷捕獲領域を示している。不揮発性半導
体メモリ２００は、レフトビット領域２０６とライトビ
ット領域２０７にそれぞれ１ビット、合計２ビットの情
報の書き込み／読み出しを行うことができるようになっ
ている。
情報の書き込み／読み出しは、適当な印加電圧下で不純
物拡散層２０２，２０３近傍の電荷捕獲膜２０４ｂ内に
形成される電荷捕獲領域に、局所的に電子が捕獲される
ことによって行われる。図２３では、この電荷捕獲領域
として、レフトビット領域２０６、ライトビット領域２
０７の２つの電荷捕獲領域を示している。不揮発性半導
体メモリ２００は、レフトビット領域２０６とライトビ
ット領域２０７にそれぞれ１ビット、合計２ビットの情
報の書き込み／読み出しを行うことができるようになっ
ている。
【０００６】このような不揮発性半導体メモリ２００に
おいて、レフトビット領域２０６に情報を書き込む場合
には、例えば、不純物拡散層２０２，２０３にそれぞれ
５Ｖ，０Ｖの電圧を印加し、ゲート電極２０５に８Ｖ程
度の電圧を印加する。これにより、図２３（ａ）に示し
たように、不純物拡散層２０２，２０３間に反転層２０
８ａが形成され、不純物拡散層２０２近傍で生じるチャ
ネルホットエレクトロンが、第１絶縁膜２０４ａを飛び
越えてレフトビット領域２０６に捕獲される。
おいて、レフトビット領域２０６に情報を書き込む場合
には、例えば、不純物拡散層２０２，２０３にそれぞれ
５Ｖ，０Ｖの電圧を印加し、ゲート電極２０５に８Ｖ程
度の電圧を印加する。これにより、図２３（ａ）に示し
たように、不純物拡散層２０２，２０３間に反転層２０
８ａが形成され、不純物拡散層２０２近傍で生じるチャ
ネルホットエレクトロンが、第１絶縁膜２０４ａを飛び
越えてレフトビット領域２０６に捕獲される。
【０００７】一方、レフトビット領域２０６から情報を
読み出す場合には、情報の書き込み時とは逆方向の電圧
を、不純物拡散層２０２，２０３に印加する。例えば、
不純物拡散層２０２，２０３にそれぞれ０Ｖ，２Ｖの電
圧を印加し、ゲート電極２０５に５Ｖ程度の電圧を印加
する。
読み出す場合には、情報の書き込み時とは逆方向の電圧
を、不純物拡散層２０２，２０３に印加する。例えば、
不純物拡散層２０２，２０３にそれぞれ０Ｖ，２Ｖの電
圧を印加し、ゲート電極２０５に５Ｖ程度の電圧を印加
する。
【０００８】ここで、レフトビット領域２０６に電子が
捕獲されているときは、図２３（ｂ）に示したように、
反転層２０８ｂが捕獲電子の影響で遮断され、不純物拡
散層２０２，２０３間に電流が流れない。
捕獲されているときは、図２３（ｂ）に示したように、
反転層２０８ｂが捕獲電子の影響で遮断され、不純物拡
散層２０２，２０３間に電流が流れない。
【０００９】また、このレフトビット領域２０６に電子
が捕獲されていないときに、レフトビット領域２０６の
情報を読み出す場合には、これに対向するライトビット
領域２０７の捕獲電子の有無は、読み出し動作に影響し
ないとされている。これは、ライトビット領域２０７に
電子が捕獲されていれば、不純物拡散層２０３近傍で反
転層２０８ｂが消失するが、その範囲はチャネル長に対
して狭い範囲であり、電流への影響は無視できるほど小
さいためである。また、ライトビット領域２０７に電子
が捕獲されていなければ、反転層２０８ｂが消失するこ
とはなく、印加電圧に応じた電流が、不純物拡散層２０
２，２０３間に流れることになる。
が捕獲されていないときに、レフトビット領域２０６の
情報を読み出す場合には、これに対向するライトビット
領域２０７の捕獲電子の有無は、読み出し動作に影響し
ないとされている。これは、ライトビット領域２０７に
電子が捕獲されていれば、不純物拡散層２０３近傍で反
転層２０８ｂが消失するが、その範囲はチャネル長に対
して狭い範囲であり、電流への影響は無視できるほど小
さいためである。また、ライトビット領域２０７に電子
が捕獲されていなければ、反転層２０８ｂが消失するこ
とはなく、印加電圧に応じた電流が、不純物拡散層２０
２，２０３間に流れることになる。
【００１０】これは、レフトビット領域２０６とライト
ビット領域２０７における電子の保持状態が逆になって
いる場合も同様である。ところで、近年では、このよう
な不揮発性半導体メモリを含む種々の半導体素子につい
て、更なる微細化、高性能化および高信頼性が要求され
ている。
ビット領域２０７における電子の保持状態が逆になって
いる場合も同様である。ところで、近年では、このよう
な不揮発性半導体メモリを含む種々の半導体素子につい
て、更なる微細化、高性能化および高信頼性が要求され
ている。
【００１１】
【発明が解決しようとする課題】しかし、半導体素子の
微細化によってそのチャネル長が短くなると、チャネル
長に対する電荷捕獲領域の長さの比率が大きくなる。そ
のため、一方のビット領域から情報を読み出す際に、こ
れに対向する他方のビット領域における捕獲電子の有無
の影響を無視することができなくなるという問題点があ
った。
微細化によってそのチャネル長が短くなると、チャネル
長に対する電荷捕獲領域の長さの比率が大きくなる。そ
のため、一方のビット領域から情報を読み出す際に、こ
れに対向する他方のビット領域における捕獲電子の有無
の影響を無視することができなくなるという問題点があ
った。
【００１２】図２４は微細化された不揮発性半導体メモ
リの構成例を示す図であって、（ａ）は反転層が部分的
に消失した状態、（ｂ）はビット領域の位置にずれが生
じた状態をそれぞれ示している。
リの構成例を示す図であって、（ａ）は反転層が部分的
に消失した状態、（ｂ）はビット領域の位置にずれが生
じた状態をそれぞれ示している。
【００１３】不揮発性半導体メモリ３００では、チャネ
ル長が短くなることで、電荷捕獲膜３０１に形成される
レフトビット領域３０２とライトビット領域３０３との
間の距離が小さくなる。
ル長が短くなることで、電荷捕獲膜３０１に形成される
レフトビット領域３０２とライトビット領域３０３との
間の距離が小さくなる。
【００１４】このような不揮発性半導体メモリ３００に
おいて、例えば、レフトビット領域３０２に電子が捕獲
されておらず、ライトビット領域３０３に電子が捕獲さ
れているときに、レフトビット領域３０２の情報を読み
出す場合を考える。
おいて、例えば、レフトビット領域３０２に電子が捕獲
されておらず、ライトビット領域３０３に電子が捕獲さ
れているときに、レフトビット領域３０２の情報を読み
出す場合を考える。
【００１５】この場合、図２４（ａ）に示したように、
チャネル領域の反転層３０４が、ライトビット領域３０
３近傍で、捕獲電子の作る負電界により消失してしま
う。チャネル長が短くなると、従来に比べて、この反転
層３０４の消失範囲のチャネル長に対する比率が大きく
なる。そのため、レフトビット領域３０２の読み出し時
に、不純物拡散層３０５，３０６間に流れる電流が大き
く減少し、正確な読み出し動作ができなくなるという問
題が生じる可能性がある。
チャネル領域の反転層３０４が、ライトビット領域３０
３近傍で、捕獲電子の作る負電界により消失してしま
う。チャネル長が短くなると、従来に比べて、この反転
層３０４の消失範囲のチャネル長に対する比率が大きく
なる。そのため、レフトビット領域３０２の読み出し時
に、不純物拡散層３０５，３０６間に流れる電流が大き
く減少し、正確な読み出し動作ができなくなるという問
題が生じる可能性がある。
【００１６】また、従来の構造では、電荷捕獲膜３０１
がチャネル領域全面に対応して形成されている。そのた
め、書き込み時のドレイン電圧やゲート電圧が変動する
と、図２４（ｂ）に示したように、電子を捕獲したライ
トビット領域３０３がレフトビット領域３０２側にずれ
てしまう場合がある。その結果、実効的なチャネル長が
短くなるという問題が生じてしまう。この問題は、短チ
ャネル長化が進んで電荷捕獲領域であるビット領域間の
距離が短くなるに従って顕著になり、結果的には、図２
４（ａ）で述べたのと同様の理由で、正確な読み出し動
作ができなくなることになる。
がチャネル領域全面に対応して形成されている。そのた
め、書き込み時のドレイン電圧やゲート電圧が変動する
と、図２４（ｂ）に示したように、電子を捕獲したライ
トビット領域３０３がレフトビット領域３０２側にずれ
てしまう場合がある。その結果、実効的なチャネル長が
短くなるという問題が生じてしまう。この問題は、短チ
ャネル長化が進んで電荷捕獲領域であるビット領域間の
距離が短くなるに従って顕著になり、結果的には、図２
４（ａ）で述べたのと同様の理由で、正確な読み出し動
作ができなくなることになる。
【００１７】このような問題に対し、レフトビット領域
３０２の読み出し時の反転層３０４を、対向するライト
ビット領域３０３の手前でピンチオフさせることで、そ
の消失の影響を回避することができる可能性が考えられ
る。しかし、この場合には、ソース／ドレイン間または
ゲート電極に、高電圧を印加しなければならない。その
結果、チャネルホットエレクトロンが発生し、これが電
荷捕獲膜３０１に捕獲されると、読み出し時に誤った書
き込みが行われてしまうという問題が生じる場合があ
る。
３０２の読み出し時の反転層３０４を、対向するライト
ビット領域３０３の手前でピンチオフさせることで、そ
の消失の影響を回避することができる可能性が考えられ
る。しかし、この場合には、ソース／ドレイン間または
ゲート電極に、高電圧を印加しなければならない。その
結果、チャネルホットエレクトロンが発生し、これが電
荷捕獲膜３０１に捕獲されると、読み出し時に誤った書
き込みが行われてしまうという問題が生じる場合があ
る。
【００１８】また、電荷捕獲領域に捕獲される電子を減
らして電荷捕獲領域自体の範囲を狭くする方法も考えら
れるが、この場合、データ保持信頼性が低下してしま
う。さらに、この場合には、捕獲電子が形成する負電界
が小さくなることになる。例えばレフトビット領域３０
２で捕獲電子あり、ライトビット領域３０３で捕獲電子
なしという状態を想定する。このような状態では、捕獲
電子が少ないと、レフトビット領域３０２の読み出し動
作時に、レフトビット領域３０２近傍の反転層３０４が
充分消失されず、電流が流れてしまうという問題が生じ
る場合がある。
らして電荷捕獲領域自体の範囲を狭くする方法も考えら
れるが、この場合、データ保持信頼性が低下してしま
う。さらに、この場合には、捕獲電子が形成する負電界
が小さくなることになる。例えばレフトビット領域３０
２で捕獲電子あり、ライトビット領域３０３で捕獲電子
なしという状態を想定する。このような状態では、捕獲
電子が少ないと、レフトビット領域３０２の読み出し動
作時に、レフトビット領域３０２近傍の反転層３０４が
充分消失されず、電流が流れてしまうという問題が生じ
る場合がある。
【００１９】本発明はこのような点に鑑みてなされたも
のであり、微細化に対しても安定でかつ信頼性の高い動
作を行うことのできる不揮発性半導体メモリおよびその
製造方法を提供することを目的とする。
のであり、微細化に対しても安定でかつ信頼性の高い動
作を行うことのできる不揮発性半導体メモリおよびその
製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明では上記課題を解
決するために、図２または図１３に示す構成によって実
現可能な不揮発性半導体メモリが提供される。本発明の
不揮発性半導体メモリは、半導体基板とゲート電極との
間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕
獲領域を有する不揮発性半導体メモリにおいて、凸部を
有する半導体基板上に形成されて、前記凸部の側壁部に
電荷捕獲領域が形成されるゲート絶縁膜を有することを
特徴とする。
決するために、図２または図１３に示す構成によって実
現可能な不揮発性半導体メモリが提供される。本発明の
不揮発性半導体メモリは、半導体基板とゲート電極との
間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕
獲領域を有する不揮発性半導体メモリにおいて、凸部を
有する半導体基板上に形成されて、前記凸部の側壁部に
電荷捕獲領域が形成されるゲート絶縁膜を有することを
特徴とする。
【００２１】このような不揮発性半導体メモリ１０，６
０では、ｐ型シリコン半導体基板１５，６５が凸部１
４，６４ａ，６４ｂを有し、このｐ型シリコン半導体基
板１５，６５上にゲート絶縁膜１６，６６が形成され、
さらに、この凸部１４，６４ａ，６４ｂ側壁部に電荷捕
獲領域が形成される。
０では、ｐ型シリコン半導体基板１５，６５が凸部１
４，６４ａ，６４ｂを有し、このｐ型シリコン半導体基
板１５，６５上にゲート絶縁膜１６，６６が形成され、
さらに、この凸部１４，６４ａ，６４ｂ側壁部に電荷捕
獲領域が形成される。
【００２２】このとき、例えば、凸部１４を形成してい
る溝１３ａ，１３ｂ底面部に、ソース／ドレインとして
機能する不純物拡散層１２ａ，１２ｂを形成すれば、凸
部１４が不揮発性半導体メモリ１０のチャネル領域にな
る。一方、凸部６４ａ，６４ｂに不純物拡散層６２ａ，
６２ｂを形成すれば、隣接する凸部６４ａ，６４ｂ同士
で形成される凹部が不揮発性半導体メモリ６０のチャネ
ル領域となる。
る溝１３ａ，１３ｂ底面部に、ソース／ドレインとして
機能する不純物拡散層１２ａ，１２ｂを形成すれば、凸
部１４が不揮発性半導体メモリ１０のチャネル領域にな
る。一方、凸部６４ａ，６４ｂに不純物拡散層６２ａ，
６２ｂを形成すれば、隣接する凸部６４ａ，６４ｂ同士
で形成される凹部が不揮発性半導体メモリ６０のチャネ
ル領域となる。
【００２３】このような凸部１４，６４ａ，６４ｂを有
するｐ型シリコン半導体基板１５，６５上にゲート絶縁
膜１６，６６を形成することにより、不揮発性半導体メ
モリ１０，６０が微細化されても、実効的なチャネル長
は確保されるようになる。
するｐ型シリコン半導体基板１５，６５上にゲート絶縁
膜１６，６６を形成することにより、不揮発性半導体メ
モリ１０，６０が微細化されても、実効的なチャネル長
は確保されるようになる。
【００２４】また、本発明では上記課題を解決するため
に、半導体基板とゲート電極との間に形成されたゲート
絶縁膜内に電子を捕獲する電荷捕獲領域を有する不揮発
性半導体メモリの製造方法において、第１導電型の半導
体基板に溝を形成し、形成された前記溝の底面部に第２
導電型の不純物拡散層を形成し、前記不純物拡散層が形
成された前記半導体基板上に、電荷捕獲領域が形成され
る電荷捕獲膜を含むゲート絶縁膜を形成することを特徴
とする不揮発性半導体メモリの製造方法が提供される。
に、半導体基板とゲート電極との間に形成されたゲート
絶縁膜内に電子を捕獲する電荷捕獲領域を有する不揮発
性半導体メモリの製造方法において、第１導電型の半導
体基板に溝を形成し、形成された前記溝の底面部に第２
導電型の不純物拡散層を形成し、前記不純物拡散層が形
成された前記半導体基板上に、電荷捕獲領域が形成され
る電荷捕獲膜を含むゲート絶縁膜を形成することを特徴
とする不揮発性半導体メモリの製造方法が提供される。
【００２５】この方法によれば、例えば図２に示す不揮
発性半導体メモリ１０の形成において、ｐ型シリコン半
導体基板１５に溝１３ａ，１３ｂを形成し、この溝１３
ａ，１３ｂ底面部にｎ型の不純物拡散層１２ａ，１２ｂ
を形成する。そして、このｐ型シリコン半導体基板１５
上に、ゲート絶縁膜１６を介してゲート電極１１を形成
する。これにより、溝１３ａ，１３ｂによって形成され
る凸部１４をチャネル領域とする不揮発性半導体メモリ
１０が形成される。
発性半導体メモリ１０の形成において、ｐ型シリコン半
導体基板１５に溝１３ａ，１３ｂを形成し、この溝１３
ａ，１３ｂ底面部にｎ型の不純物拡散層１２ａ，１２ｂ
を形成する。そして、このｐ型シリコン半導体基板１５
上に、ゲート絶縁膜１６を介してゲート電極１１を形成
する。これにより、溝１３ａ，１３ｂによって形成され
る凸部１４をチャネル領域とする不揮発性半導体メモリ
１０が形成される。
【００２６】さらに、本発明では、半導体基板とゲート
電極との間に形成されたゲート絶縁膜内に電子を捕獲す
る電荷捕獲領域を有する不揮発性半導体メモリの製造方
法において、第１導電型の半導体基板に第２導電型の不
純物拡散層を形成し、前記不純物拡散層が形成された前
記半導体基板に溝を形成し、前記溝が形成された前記半
導体基板上に、電荷捕獲領域が形成される電荷捕獲膜を
含むゲート絶縁膜を形成することを特徴とする不揮発性
半導体メモリの製造方法が提供される。
電極との間に形成されたゲート絶縁膜内に電子を捕獲す
る電荷捕獲領域を有する不揮発性半導体メモリの製造方
法において、第１導電型の半導体基板に第２導電型の不
純物拡散層を形成し、前記不純物拡散層が形成された前
記半導体基板に溝を形成し、前記溝が形成された前記半
導体基板上に、電荷捕獲領域が形成される電荷捕獲膜を
含むゲート絶縁膜を形成することを特徴とする不揮発性
半導体メモリの製造方法が提供される。
【００２７】この方法によれば、例えば図１３に示す不
揮発性半導体メモリ６０の形成において、ｐ型シリコン
半導体基板６５に溝６３を形成し、この溝６３によって
形成される凸部６４ａ，６４ｂにｎ型の不純物拡散層６
２ａ，６２ｂを形成する。そして、このｐ型シリコン半
導体基板６５上に、ゲート絶縁膜６６を介してゲート電
極６１を形成する。これにより、凸部６４ａ，６４ｂで
形成される凹部をチャネル領域とする不揮発性半導体メ
モリ６０が形成される。
揮発性半導体メモリ６０の形成において、ｐ型シリコン
半導体基板６５に溝６３を形成し、この溝６３によって
形成される凸部６４ａ，６４ｂにｎ型の不純物拡散層６
２ａ，６２ｂを形成する。そして、このｐ型シリコン半
導体基板６５上に、ゲート絶縁膜６６を介してゲート電
極６１を形成する。これにより、凸部６４ａ，６４ｂで
形成される凹部をチャネル領域とする不揮発性半導体メ
モリ６０が形成される。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明する。まず、第１の実施の形態
について説明する。
面を参照して詳細に説明する。まず、第１の実施の形態
について説明する。
【００２９】図１は第１の実施の形態の不揮発性半導体
メモリの平面図、図２は図１のＡ−Ａ断面図、図３は図
１のＢ−Ｂ断面図である。不揮発性半導体メモリ１０
は、図１に示すように、そのゲート電極１１と、ソース
／ドレインとして機能する不純物拡散層１２ａ，１２ｂ
とが、直交して形成されている。
メモリの平面図、図２は図１のＡ−Ａ断面図、図３は図
１のＢ−Ｂ断面図である。不揮発性半導体メモリ１０
は、図１に示すように、そのゲート電極１１と、ソース
／ドレインとして機能する不純物拡散層１２ａ，１２ｂ
とが、直交して形成されている。
【００３０】この不揮発性半導体メモリ１０は、図２に
示すように、２つの溝１３ａ，１３ｂに挟まれた凸部１
４が形成されたｐ型シリコン半導体基板１５を有してい
る。そして、この溝１３ａ，１３ｂの底面部に、不純物
拡散層１２ａ，１２ｂがそれぞれ形成されている。ｐ型
シリコン半導体基板１５上には、ゲート絶縁膜１６が形
成されている。このゲート絶縁膜１６は、シリコン酸化
膜からなる第１絶縁膜１６ａ、シリコン窒化膜からなる
電荷捕獲膜１６ｂ、およびシリコン酸化膜からなる第２
絶縁膜１６ｃが順に積層された３層構造になっている。
このゲート絶縁膜１６上に、ゲート電極１１が形成され
ている。この不揮発性半導体メモリ１０では、ｐ型シリ
コン半導体基板１５の凸部１４がそのチャネル領域とな
る。
示すように、２つの溝１３ａ，１３ｂに挟まれた凸部１
４が形成されたｐ型シリコン半導体基板１５を有してい
る。そして、この溝１３ａ，１３ｂの底面部に、不純物
拡散層１２ａ，１２ｂがそれぞれ形成されている。ｐ型
シリコン半導体基板１５上には、ゲート絶縁膜１６が形
成されている。このゲート絶縁膜１６は、シリコン酸化
膜からなる第１絶縁膜１６ａ、シリコン窒化膜からなる
電荷捕獲膜１６ｂ、およびシリコン酸化膜からなる第２
絶縁膜１６ｃが順に積層された３層構造になっている。
このゲート絶縁膜１６上に、ゲート電極１１が形成され
ている。この不揮発性半導体メモリ１０では、ｐ型シリ
コン半導体基板１５の凸部１４がそのチャネル領域とな
る。
【００３１】不揮発性半導体メモリ１０は、図２に示し
たＡ−Ａ断面では、ゲート電極１１が、図１中横方向に
連続して形成されたメモリセルのゲート絶縁膜１６上に
形成される。一方、図３に示すＢ−Ｂ断面では、図１中
縦方向に連なるメモリセルのゲート電極１１が、それぞ
れ電気的に独立して形成されている。
たＡ−Ａ断面では、ゲート電極１１が、図１中横方向に
連続して形成されたメモリセルのゲート絶縁膜１６上に
形成される。一方、図３に示すＢ−Ｂ断面では、図１中
縦方向に連なるメモリセルのゲート電極１１が、それぞ
れ電気的に独立して形成されている。
【００３２】この不揮発性半導体メモリ１０では、所定
の電圧印加により、電荷捕獲膜１６ｂのうち凸部１４の
側壁部（側壁および側壁近傍を含む）に、情報の書き込
み時に電子を捕獲する電荷捕獲領域（ビット領域）が形
成される。不揮発性半導体メモリ１０は、電荷捕獲領域
として、図２に示した不純物拡散層１２ａ側のレフトビ
ット領域１７ａ、および不純物拡散層１２ｂ側のライト
ビット領域１７ｂの２つのビット領域を有している。不
揮発性半導体メモリ１０では、レフトビット領域１７ａ
とライトビット領域１７ｂにそれぞれ１ビット、合計２
ビットの情報の書き込み／読み出しが行われるようにな
っている。
の電圧印加により、電荷捕獲膜１６ｂのうち凸部１４の
側壁部（側壁および側壁近傍を含む）に、情報の書き込
み時に電子を捕獲する電荷捕獲領域（ビット領域）が形
成される。不揮発性半導体メモリ１０は、電荷捕獲領域
として、図２に示した不純物拡散層１２ａ側のレフトビ
ット領域１７ａ、および不純物拡散層１２ｂ側のライト
ビット領域１７ｂの２つのビット領域を有している。不
揮発性半導体メモリ１０では、レフトビット領域１７ａ
とライトビット領域１７ｂにそれぞれ１ビット、合計２
ビットの情報の書き込み／読み出しが行われるようにな
っている。
【００３３】図４は不揮発性半導体メモリの回路構成例
を示す図である。不揮発性半導体メモリの回路は、メモ
リセルアレイ、ロウデコーダ、コラムデコーダ、センス
アンプ、および図示しない基準電流発生回路、入出力回
路、制御回路などにより構成されている。
を示す図である。不揮発性半導体メモリの回路は、メモ
リセルアレイ、ロウデコーダ、コラムデコーダ、センス
アンプ、および図示しない基準電流発生回路、入出力回
路、制御回路などにより構成されている。
【００３４】メモリセルアレイは、複数のメモリセルＭ
００，Ｍ０１，・・・で構成され、各メモリセルＭ０
０，Ｍ０１，・・・は、レフトビット領域およびライト
ビット領域の２つのビット領域を有している。
００，Ｍ０１，・・・で構成され、各メモリセルＭ０
０，Ｍ０１，・・・は、レフトビット領域およびライト
ビット領域の２つのビット領域を有している。
【００３５】各メモリセルＭ００，Ｍ０１，・・・のゲ
ート電極およびソース／ドレインは、ワード線ＷＬ０，
ＷＬ１，・・・、およびビット線ＢＬ０，ＢＬ１，・・
・、にそれぞれ接続されている。例えば、メモリセルＭ
００のゲート電極はワード線ＷＬ０に接続され、ソース
／ドレインは、ビット線ＢＬ０，ＢＬ１に接続されてい
る。
ート電極およびソース／ドレインは、ワード線ＷＬ０，
ＷＬ１，・・・、およびビット線ＢＬ０，ＢＬ１，・・
・、にそれぞれ接続されている。例えば、メモリセルＭ
００のゲート電極はワード線ＷＬ０に接続され、ソース
／ドレインは、ビット線ＢＬ０，ＢＬ１に接続されてい
る。
【００３６】図１ないし図３に示した不揮発性半導体メ
モリ１０における情報の書き込み／読み出し動作は、ゲ
ート電極１１およびソース／ドレインとなる不純物拡散
層１２ａ，１２ｂに、ワード線およびビット線から所定
の電圧を印加して行われる。
モリ１０における情報の書き込み／読み出し動作は、ゲ
ート電極１１およびソース／ドレインとなる不純物拡散
層１２ａ，１２ｂに、ワード線およびビット線から所定
の電圧を印加して行われる。
【００３７】図５は第１の実施の形態の不揮発性半導体
メモリの動作説明図であって、（ａ）は書き込み動作、
（ｂ）は読み出し動作、（ｃ）は消去動作を説明する図
である。なお、図５（ａ）および図５（ｂ）は、ライト
ビット領域１７ｂに電子が捕獲されている状態を示して
いる。
メモリの動作説明図であって、（ａ）は書き込み動作、
（ｂ）は読み出し動作、（ｃ）は消去動作を説明する図
である。なお、図５（ａ）および図５（ｂ）は、ライト
ビット領域１７ｂに電子が捕獲されている状態を示して
いる。
【００３８】まず、ライトビット領域１７ｂに情報を書
き込む場合について述べる。この場合には、例えば、ソ
ースとなる不純物拡散層１２ａの電圧を０Ｖ、ドレイン
となる不純物拡散層１２ｂの電圧を５Ｖ程度としてソー
ス／ドレイン間に電位差を生じさせる。そして、ゲート
電極１１に１０Ｖ程度の高電圧を印加する。これによ
り、図５（ａ）に示すように、不純物拡散層１２ａ，１
２ｂ間に反転層１８ａが形成される。そして、不純物拡
散層１２ｂ近傍で生じるチャネルホットエレクトロン
が、第１絶縁膜１６ａを飛び越えてライトビット領域１
７ｂに捕獲される。
き込む場合について述べる。この場合には、例えば、ソ
ースとなる不純物拡散層１２ａの電圧を０Ｖ、ドレイン
となる不純物拡散層１２ｂの電圧を５Ｖ程度としてソー
ス／ドレイン間に電位差を生じさせる。そして、ゲート
電極１１に１０Ｖ程度の高電圧を印加する。これによ
り、図５（ａ）に示すように、不純物拡散層１２ａ，１
２ｂ間に反転層１８ａが形成される。そして、不純物拡
散層１２ｂ近傍で生じるチャネルホットエレクトロン
が、第１絶縁膜１６ａを飛び越えてライトビット領域１
７ｂに捕獲される。
【００３９】ライトビット領域１７ｂから情報を読み出
す場合には、ソース／ドレイン間に、書き込みの場合と
逆方向の電圧を印加する。すなわち、例えば、ドレイン
となる不純物拡散層１２ａの電圧を２Ｖ、ソースとなる
不純物拡散層１２ｂの電圧を０Ｖ程度とし、ゲート電極
１１には５Ｖ程度の電圧を印加する。これにより、不純
物拡散層１２ａ，１２ｂ間に反転層１８ｂができる。
す場合には、ソース／ドレイン間に、書き込みの場合と
逆方向の電圧を印加する。すなわち、例えば、ドレイン
となる不純物拡散層１２ａの電圧を２Ｖ、ソースとなる
不純物拡散層１２ｂの電圧を０Ｖ程度とし、ゲート電極
１１には５Ｖ程度の電圧を印加する。これにより、不純
物拡散層１２ａ，１２ｂ間に反転層１８ｂができる。
【００４０】ここで、図５（ｂ）に示すように、ライト
ビット領域１７ｂに電子が捕獲されている場合には、そ
の電子の負電界によってライトビット領域１７ｂ近傍に
は反転層１８ｂが形成されない。その結果、ソース／ド
レイン間には電流が流れない。一方、ライトビット領域
１７ｂに電子が捕獲されていない場合には、ライトビッ
ト領域１７ｂ近傍にも反転層１８ｂが形成され（図示せ
ず）、ソース／ドレイン間に電流が流れる。このよう
に、不揮発性半導体メモリ１０は、電荷捕獲領域におけ
る捕獲電子の有無に対応して１ビットの情報を記憶する
ことができる。
ビット領域１７ｂに電子が捕獲されている場合には、そ
の電子の負電界によってライトビット領域１７ｂ近傍に
は反転層１８ｂが形成されない。その結果、ソース／ド
レイン間には電流が流れない。一方、ライトビット領域
１７ｂに電子が捕獲されていない場合には、ライトビッ
ト領域１７ｂ近傍にも反転層１８ｂが形成され（図示せ
ず）、ソース／ドレイン間に電流が流れる。このよう
に、不揮発性半導体メモリ１０は、電荷捕獲領域におけ
る捕獲電子の有無に対応して１ビットの情報を記憶する
ことができる。
【００４１】レフトビット領域１７ａへの情報の書き込
み／読み出しも、ライトビット領域１７ｂの場合と同様
に行うことができる。この場合には、ライトビット領域
１７ｂへの情報の書き込み／読み出しの際に印加する電
圧の方向を逆にして印加するようにする。
み／読み出しも、ライトビット領域１７ｂの場合と同様
に行うことができる。この場合には、ライトビット領域
１７ｂへの情報の書き込み／読み出しの際に印加する電
圧の方向を逆にして印加するようにする。
【００４２】また、いったん電荷捕獲領域に書き込んだ
情報を消去する場合には、ゲート電極１１に、例えば−
１０Ｖ程度の負の高電圧を印加し、ｐ型シリコン半導体
基板１５には１０Ｖ程度の正の高電圧を印加する。これ
により、図５（ｃ）に示すように、ライトビット領域１
７ｂに捕獲されていた電子が、ＦＮトンネリングでｐ型
シリコン半導体基板１５内へ引き抜かれる。この際、ソ
ース／ドレインは、オープンまたは０Ｖとする。レフト
ビット領域１７ａの情報を消去する場合も全く同様であ
る。
情報を消去する場合には、ゲート電極１１に、例えば−
１０Ｖ程度の負の高電圧を印加し、ｐ型シリコン半導体
基板１５には１０Ｖ程度の正の高電圧を印加する。これ
により、図５（ｃ）に示すように、ライトビット領域１
７ｂに捕獲されていた電子が、ＦＮトンネリングでｐ型
シリコン半導体基板１５内へ引き抜かれる。この際、ソ
ース／ドレインは、オープンまたは０Ｖとする。レフト
ビット領域１７ａの情報を消去する場合も全く同様であ
る。
【００４３】さらに、情報を消去する別の方法として、
ゲート電極１１に、例えば−１０Ｖ程度の負の高電圧を
印加し、不純物拡散層１２ｂに、例えば５Ｖ程度の正の
電圧を印加して行う方法もある。この方法では、電圧印
加の結果、不純物拡散層１２ｂ近傍に空乏層が形成さ
れ、ここで発生するホット・ホールを、ライトビット領
域１７ｂに注入することで電荷捕獲領域を中和する。こ
の際、不純物拡散層１２ａは、オープンまたは０Ｖとす
る。
ゲート電極１１に、例えば−１０Ｖ程度の負の高電圧を
印加し、不純物拡散層１２ｂに、例えば５Ｖ程度の正の
電圧を印加して行う方法もある。この方法では、電圧印
加の結果、不純物拡散層１２ｂ近傍に空乏層が形成さ
れ、ここで発生するホット・ホールを、ライトビット領
域１７ｂに注入することで電荷捕獲領域を中和する。こ
の際、不純物拡散層１２ａは、オープンまたは０Ｖとす
る。
【００４４】この方法によりレフトビット領域１７ａの
情報を消去する場合には、同様に、ゲート電極１１に、
例えば−１０Ｖ程度の負の高電圧を印加し、不純物拡散
層１２ａに、例えば５Ｖ程度の正の電圧を印加する。そ
して、発生するホット・ホールを、レフトビット領域１
７ａに注入して中和するようにする。
情報を消去する場合には、同様に、ゲート電極１１に、
例えば−１０Ｖ程度の負の高電圧を印加し、不純物拡散
層１２ａに、例えば５Ｖ程度の正の電圧を印加する。そ
して、発生するホット・ホールを、レフトビット領域１
７ａに注入して中和するようにする。
【００４５】また、レフトビット領域１７ａおよびライ
トビット領域１７ｂの情報を同時に消去したい場合に
は、ゲート電極１１に負の高電圧、不純物拡散層１２
ａ，１２ｂの双方に正の電圧を印加すればよい。
トビット領域１７ｂの情報を同時に消去したい場合に
は、ゲート電極１１に負の高電圧、不純物拡散層１２
ａ，１２ｂの双方に正の電圧を印加すればよい。
【００４６】以上説明したように、ｐ型シリコン半導体
基板１５上に、ゲート絶縁膜１６を介してゲート電極１
１が形成された不揮発性半導体メモリ１０において、そ
のチャネル領域を凸状に形成する。そして、ｐ型シリコ
ン半導体基板１５の凸部１４側壁部のゲート絶縁膜１６
内に、電荷捕獲領域が形成される。これにより、素子の
微細化に対しても、実効的なチャネル長を確保すること
ができる。したがって、素子の微細化が容易で、信頼性
の高い不揮発性半導体メモリを得ることができる。
基板１５上に、ゲート絶縁膜１６を介してゲート電極１
１が形成された不揮発性半導体メモリ１０において、そ
のチャネル領域を凸状に形成する。そして、ｐ型シリコ
ン半導体基板１５の凸部１４側壁部のゲート絶縁膜１６
内に、電荷捕獲領域が形成される。これにより、素子の
微細化に対しても、実効的なチャネル長を確保すること
ができる。したがって、素子の微細化が容易で、信頼性
の高い不揮発性半導体メモリを得ることができる。
【００４７】次に、上記構成の不揮発性半導体メモリ１
０の製造方法について説明する。図６および図７は第１
の実施の形態の不揮発性半導体メモリの製造方法の説明
図であって、図６（ａ）は第１のイオン注入工程、図６
（ｂ）は凸部形成工程、図６（ｃ）は第２のイオン注入
工程、図７（ａ）は不純物拡散層形成工程、図７（ｂ）
はゲート絶縁膜形成工程、図７（ｃ）はポリサイド層形
成工程の各工程における概略断面図である。
０の製造方法について説明する。図６および図７は第１
の実施の形態の不揮発性半導体メモリの製造方法の説明
図であって、図６（ａ）は第１のイオン注入工程、図６
（ｂ）は凸部形成工程、図６（ｃ）は第２のイオン注入
工程、図７（ａ）は不純物拡散層形成工程、図７（ｂ）
はゲート絶縁膜形成工程、図７（ｃ）はポリサイド層形
成工程の各工程における概略断面図である。
【００４８】まず、ｐ型シリコン半導体基板１５上に、
所定のウェルを形成し、さらに、周辺回路領域の素子分
離を行う（図示せず）。次に、図６（ａ）に示すよう
に、公知のイオン注入法で、ｐ型不純物であるボロン
（Ｂ）イオンを、ｐ型シリコン半導体基板１５の全面に
イオン注入する。このイオン注入は、加速エネルギ３０
ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉｏｎ
ｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条件で
行う。
所定のウェルを形成し、さらに、周辺回路領域の素子分
離を行う（図示せず）。次に、図６（ａ）に示すよう
に、公知のイオン注入法で、ｐ型不純物であるボロン
（Ｂ）イオンを、ｐ型シリコン半導体基板１５の全面に
イオン注入する。このイオン注入は、加速エネルギ３０
ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉｏｎ
ｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条件で
行う。
【００４９】次に、図６（ｂ）に示すように、公知のフ
ォトリソグラフィにより、ｐ型シリコン半導体基板１５
上にフォトレジスト１９を形成する。続けて、フォトレ
ジスト１９をマスクとしたエッチング法により、ｐ型シ
リコン半導体基板１５の一部を選択的に除去して溝１３
ａ，１３ｂを形成する。これにより、ｐ型シリコン半導
体基板１５に凸部１４が形成される。
ォトリソグラフィにより、ｐ型シリコン半導体基板１５
上にフォトレジスト１９を形成する。続けて、フォトレ
ジスト１９をマスクとしたエッチング法により、ｐ型シ
リコン半導体基板１５の一部を選択的に除去して溝１３
ａ，１３ｂを形成する。これにより、ｐ型シリコン半導
体基板１５に凸部１４が形成される。
【００５０】なお、この溝１３ａ，１３ｂは、ここで
は、例えば、幅０．３μｍ程度、深さ０．１５μｍ程度
とする。ただし、この幅および深さは、単なる例であ
り、形成する不揮発性半導体メモリの印加電圧範囲や要
求されるデータ保持特性などを考慮して、任意に設定す
ることが可能である。
は、例えば、幅０．３μｍ程度、深さ０．１５μｍ程度
とする。ただし、この幅および深さは、単なる例であ
り、形成する不揮発性半導体メモリの印加電圧範囲や要
求されるデータ保持特性などを考慮して、任意に設定す
ることが可能である。
【００５１】次に、図６（ｃ）に示すように、フォトレ
ジスト１９をマスクとして、公知のイオン注入法で、ボ
ロンイオンを、ｐ型シリコン半導体基板１５を傾斜させ
た状態で注入する。このイオン注入は、加速エネルギ３
０ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉｏ
ｎｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条件
で行う。
ジスト１９をマスクとして、公知のイオン注入法で、ボ
ロンイオンを、ｐ型シリコン半導体基板１５を傾斜させ
た状態で注入する。このイオン注入は、加速エネルギ３
０ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉｏ
ｎｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条件
で行う。
【００５２】次に、図７（ａ）に示すように、フォトレ
ジスト１９をマスクとして、ｎ型不純物であるヒ素（Ａ
ｓ）を、加速エネルギ５０ｋｅＶ程度、ドーズ量１×１
０15ｉｏｎｓ／ｃｍ2から５×１０15ｉｏｎｓ／ｃｍ2程
度の条件でイオン注入する。これにより、メモリセルの
ソース／ドレインおよびビット線として機能する不純物
拡散層１２ａ，１２ｂを形成する。
ジスト１９をマスクとして、ｎ型不純物であるヒ素（Ａ
ｓ）を、加速エネルギ５０ｋｅＶ程度、ドーズ量１×１
０15ｉｏｎｓ／ｃｍ2から５×１０15ｉｏｎｓ／ｃｍ2程
度の条件でイオン注入する。これにより、メモリセルの
ソース／ドレインおよびビット線として機能する不純物
拡散層１２ａ，１２ｂを形成する。
【００５３】次に、図７（ｂ）に示すように、フォトレ
ジスト１９を除去し、露出したｐ型シリコン半導体基板
１５上に、公知の熱酸化法により、シリコン酸化膜を膜
厚１０ｎｍ程度に形成し、第１絶縁膜１６ａを形成す
る。
ジスト１９を除去し、露出したｐ型シリコン半導体基板
１５上に、公知の熱酸化法により、シリコン酸化膜を膜
厚１０ｎｍ程度に形成し、第１絶縁膜１６ａを形成す
る。
【００５４】次いで、この第１絶縁膜１６ａ上に、公知
のＣＶＤ（Chemical Vapor Deposition）法により、シ
リコン窒化膜を膜厚１０ｎｍ程度に形成し、電荷捕獲膜
１６ｂを形成する。
のＣＶＤ（Chemical Vapor Deposition）法により、シ
リコン窒化膜を膜厚１０ｎｍ程度に形成し、電荷捕獲膜
１６ｂを形成する。
【００５５】その後、再び公知の熱酸化法に従い、酸素
雰囲気中で温度９００℃から９５０℃程度で、時間３０
分から６０分程度の熱処理を加え、電荷捕獲膜１６ｂの
上部を膜厚１０ｎｍ程度酸化し、第２絶縁膜１６ｃを形
成する。
雰囲気中で温度９００℃から９５０℃程度で、時間３０
分から６０分程度の熱処理を加え、電荷捕獲膜１６ｂの
上部を膜厚１０ｎｍ程度酸化し、第２絶縁膜１６ｃを形
成する。
【００５６】これにより、第１絶縁膜１６ａ、電荷捕獲
膜１６ｂおよび第２絶縁膜１６ｃが順に積層された３層
構造のゲート絶縁膜１６が形成される。次に、図７
（ｃ）に示すように、公知のＣＶＤ法により、全面に、
ポリサイド層１１ａを形成する。このポリサイド層１１
ａの形成は、リン（Ｐ）を２×１０ 20ａｔｏｍｓ／ｃｍ
3から６×１０20ａｔｏｍｓ／ｃｍ3程度含有した多結晶
シリコン膜を膜厚３００ｎｍ程度、タングステンシリサ
イド膜を膜厚２００ｎｍ程度形成して行う。
膜１６ｂおよび第２絶縁膜１６ｃが順に積層された３層
構造のゲート絶縁膜１６が形成される。次に、図７
（ｃ）に示すように、公知のＣＶＤ法により、全面に、
ポリサイド層１１ａを形成する。このポリサイド層１１
ａの形成は、リン（Ｐ）を２×１０ 20ａｔｏｍｓ／ｃｍ
3から６×１０20ａｔｏｍｓ／ｃｍ3程度含有した多結晶
シリコン膜を膜厚３００ｎｍ程度、タングステンシリサ
イド膜を膜厚２００ｎｍ程度形成して行う。
【００５７】次いで、公知のフォトリソグラフィとエッ
チング法でポリサイド層１１ａを加工し、図１ないし図
３に示したゲート電極１１を形成する。その後、公知の
熱拡散法で不純物の活性化熱処理を行い、不純物拡散層
１２ａ，１２ｂの拡散と活性化を行う。
チング法でポリサイド層１１ａを加工し、図１ないし図
３に示したゲート電極１１を形成する。その後、公知の
熱拡散法で不純物の活性化熱処理を行い、不純物拡散層
１２ａ，１２ｂの拡散と活性化を行う。
【００５８】最後に、図示しないコンタクト孔の開口、
メタル配線の形成などを行う。なお、上記の説明におい
て、図６（ａ）および図６（ｃ）に示したボロンイオン
のイオン注入は、チャネル領域となる凸部１４における
不純物濃度の調整のために行われる。そのため、これら
の工程は必要に応じて行うことも可能であり、また、そ
の順序はこれに限定されるものではない。例えば、図６
（ａ）に示したイオン注入工程は、図７（ｂ）に示した
ゲート絶縁膜１６の形成後に行うこともできる。
メタル配線の形成などを行う。なお、上記の説明におい
て、図６（ａ）および図６（ｃ）に示したボロンイオン
のイオン注入は、チャネル領域となる凸部１４における
不純物濃度の調整のために行われる。そのため、これら
の工程は必要に応じて行うことも可能であり、また、そ
の順序はこれに限定されるものではない。例えば、図６
（ａ）に示したイオン注入工程は、図７（ｂ）に示した
ゲート絶縁膜１６の形成後に行うこともできる。
【００５９】次に、上記第１の実施の形態の変形例とし
て、第２から第５の実施の形態について図面を参照して
説明する。まず、第２の実施の形態について説明する。
て、第２から第５の実施の形態について図面を参照して
説明する。まず、第２の実施の形態について説明する。
【００６０】図８は第２の実施の形態の不揮発性半導体
メモリの製造方法の説明図であって、（ａ）は不純物拡
散層形成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）
はポリサイド層形成工程の各工程における概略断面図で
ある。なお、図８において、図６および図７に示した構
成要素と同一の要素については同一の符号を付してあ
る。
メモリの製造方法の説明図であって、（ａ）は不純物拡
散層形成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）
はポリサイド層形成工程の各工程における概略断面図で
ある。なお、図８において、図６および図７に示した構
成要素と同一の要素については同一の符号を付してあ
る。
【００６１】まず、ｐ型シリコン半導体基板１５上に、
所定のウェルを形成し、さらに、周辺回路領域の素子分
離を行う（図示せず）。次いで、図８（ａ）に示すよう
に、ｐ型シリコン半導体基板１５上に、公知の熱酸化法
により、シリコン酸化膜を膜厚１５ｎｍ程度に形成し、
第３絶縁膜として上面部絶縁膜２１を形成する。
所定のウェルを形成し、さらに、周辺回路領域の素子分
離を行う（図示せず）。次いで、図８（ａ）に示すよう
に、ｐ型シリコン半導体基板１５上に、公知の熱酸化法
により、シリコン酸化膜を膜厚１５ｎｍ程度に形成し、
第３絶縁膜として上面部絶縁膜２１を形成する。
【００６２】この上面部絶縁膜２１の形成以降は、第１
の実施の形態とほぼ同様である。すなわち、まず、公知
のフォトリソグラフィにより、ｐ型シリコン半導体基板
１５上にフォトレジスト１９を形成する。続けて、フォ
トレジスト１９をマスクとしたエッチング法により、上
面部絶縁膜２１およびｐ型シリコン半導体基板１５の一
部を選択的に除去して溝１３ａ，１３ｂおよび凸部１４
を形成する。
の実施の形態とほぼ同様である。すなわち、まず、公知
のフォトリソグラフィにより、ｐ型シリコン半導体基板
１５上にフォトレジスト１９を形成する。続けて、フォ
トレジスト１９をマスクとしたエッチング法により、上
面部絶縁膜２１およびｐ型シリコン半導体基板１５の一
部を選択的に除去して溝１３ａ，１３ｂおよび凸部１４
を形成する。
【００６３】その後、フォトレジスト１９をマスクとし
て、ヒ素を、加速エネルギ５０ｋｅＶ程度、ドーズ量１
×１０15ｉｏｎｓ／ｃｍ2から５×１０15ｉｏｎｓ／ｃ
ｍ2程度の条件でイオン注入し、不純物拡散層１２ａ，
１２ｂを形成する。
て、ヒ素を、加速エネルギ５０ｋｅＶ程度、ドーズ量１
×１０15ｉｏｎｓ／ｃｍ2から５×１０15ｉｏｎｓ／ｃ
ｍ2程度の条件でイオン注入し、不純物拡散層１２ａ，
１２ｂを形成する。
【００６４】次に、図８（ｂ）に示すように、フォトレ
ジスト１９を除去し、露出したｐ型シリコン半導体基板
１５上に、公知の熱酸化法により、シリコン酸化膜を膜
厚１０ｎｍ程度に形成し、第１絶縁膜１６ａを形成す
る。
ジスト１９を除去し、露出したｐ型シリコン半導体基板
１５上に、公知の熱酸化法により、シリコン酸化膜を膜
厚１０ｎｍ程度に形成し、第１絶縁膜１６ａを形成す
る。
【００６５】次いで、この第１絶縁膜１６ａ上に、公知
のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度
に形成し、電荷捕獲膜１６ｂを形成する。その後、再び
公知の熱酸化法に従い、酸素雰囲気中で温度９００℃か
ら９５０℃程度で、時間３０分から６０分程度の熱処理
を加え、電荷捕獲膜１６ｂの上部を膜厚１０ｎｍ程度酸
化し、第２絶縁膜１６ｃを形成する。
のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度
に形成し、電荷捕獲膜１６ｂを形成する。その後、再び
公知の熱酸化法に従い、酸素雰囲気中で温度９００℃か
ら９５０℃程度で、時間３０分から６０分程度の熱処理
を加え、電荷捕獲膜１６ｂの上部を膜厚１０ｎｍ程度酸
化し、第２絶縁膜１６ｃを形成する。
【００６６】これにより、凸部１４上面部は、上面部絶
縁膜２１、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの
３層構造となる。一方、凸部１４上面部以外の部分（凸
部１４側壁部および不純物拡散層１２ａ，１２ｂ上面
部）については、第１の実施の形態と同様、第１絶縁膜
１６ａ、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの３
層構造となる。
縁膜２１、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの
３層構造となる。一方、凸部１４上面部以外の部分（凸
部１４側壁部および不純物拡散層１２ａ，１２ｂ上面
部）については、第１の実施の形態と同様、第１絶縁膜
１６ａ、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの３
層構造となる。
【００６７】以降の工程は第１の実施の形態と同様、図
８（ｃ）に示すように、ＣＶＤ法により、全面に多結晶
シリコン膜およびタングステンシリサイド膜を形成して
ポリサイド層１１ａを形成する。そして、ポリサイド層
１１ａの加工後、不純物拡散層１２ａ，１２ｂを活性化
する。最後に、図示しないコンタクト孔の開口、メタル
配線の形成などを行う。
８（ｃ）に示すように、ＣＶＤ法により、全面に多結晶
シリコン膜およびタングステンシリサイド膜を形成して
ポリサイド層１１ａを形成する。そして、ポリサイド層
１１ａの加工後、不純物拡散層１２ａ，１２ｂを活性化
する。最後に、図示しないコンタクト孔の開口、メタル
配線の形成などを行う。
【００６８】このように形成された不揮発性半導体メモ
リでは、凸部１４側壁部の第１絶縁膜１６ａの膜厚に比
べて、凸部１４上面部の上面部絶縁膜２１の膜厚を厚く
形成することができる。そのため、凸部１４にあるチャ
ネル領域で、電子が上面部絶縁膜２１を越えて電荷捕獲
膜１６ｂに捕獲されるのが防止され、電子は凸部１４側
壁部の電荷捕獲膜１６ｂに対して選択的に捕獲されるよ
うになる。したがって、電荷捕獲膜１６ｂ内に形成され
る電荷捕獲領域の位置制御をより正確に行い、電荷捕獲
領域を凸部１４の側壁部に確実に位置させることができ
るので、安定で、かつ、信頼性の高い動作を行う不揮発
性半導体メモリが得られる。
リでは、凸部１４側壁部の第１絶縁膜１６ａの膜厚に比
べて、凸部１４上面部の上面部絶縁膜２１の膜厚を厚く
形成することができる。そのため、凸部１４にあるチャ
ネル領域で、電子が上面部絶縁膜２１を越えて電荷捕獲
膜１６ｂに捕獲されるのが防止され、電子は凸部１４側
壁部の電荷捕獲膜１６ｂに対して選択的に捕獲されるよ
うになる。したがって、電荷捕獲膜１６ｂ内に形成され
る電荷捕獲領域の位置制御をより正確に行い、電荷捕獲
領域を凸部１４の側壁部に確実に位置させることができ
るので、安定で、かつ、信頼性の高い動作を行う不揮発
性半導体メモリが得られる。
【００６９】次に、第３の実施の形態について説明す
る。ただし、第３の実施の形態においては、第１の実施
の形態における図６（ａ）ないし図６（ｃ）および図７
（ａ）に示した工程までは同様に行われる。これ以降の
工程について、以下に説明する。
る。ただし、第３の実施の形態においては、第１の実施
の形態における図６（ａ）ないし図６（ｃ）および図７
（ａ）に示した工程までは同様に行われる。これ以降の
工程について、以下に説明する。
【００７０】図９および図１０は第３の実施の形態の不
揮発性半導体メモリの製造方法の説明図であって、図９
（ａ）は第１絶縁膜および電荷捕獲膜形成工程、図９
（ｂ）は酸化膜形成工程、図９（ｃ）は第１の酸化膜除
去工程、図９（ｄ）は電荷捕獲膜除去工程、図１０
（ａ）は第２の酸化膜除去工程、図１０（ｂ）はゲート
絶縁膜形成工程、図１０（ｃ）はポリサイド層形成工程
の各工程における概略断面図である。なお、図９および
図１０において、図６および図７に示した構成要素と同
一の要素については同一の符号を付してある。
揮発性半導体メモリの製造方法の説明図であって、図９
（ａ）は第１絶縁膜および電荷捕獲膜形成工程、図９
（ｂ）は酸化膜形成工程、図９（ｃ）は第１の酸化膜除
去工程、図９（ｄ）は電荷捕獲膜除去工程、図１０
（ａ）は第２の酸化膜除去工程、図１０（ｂ）はゲート
絶縁膜形成工程、図１０（ｃ）はポリサイド層形成工程
の各工程における概略断面図である。なお、図９および
図１０において、図６および図７に示した構成要素と同
一の要素については同一の符号を付してある。
【００７１】まず、図７（ａ）に示したフォトレジスト
１９を除去した後、露出したｐ型シリコン半導体基板１
５に、図９（ａ）に示すように、公知の熱酸化法によ
り、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第１
絶縁膜１６ａを形成する。次いで、この第１絶縁膜１６
ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜厚
１０ｎｍ程度に形成し、電荷捕獲膜１６ｂを形成する。
１９を除去した後、露出したｐ型シリコン半導体基板１
５に、図９（ａ）に示すように、公知の熱酸化法によ
り、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第１
絶縁膜１６ａを形成する。次いで、この第１絶縁膜１６
ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜厚
１０ｎｍ程度に形成し、電荷捕獲膜１６ｂを形成する。
【００７２】次に、図９（ｂ）に示すように、公知のＣ
ＶＤ法により、全面に酸化膜３１を膜厚５００ｎｍ程度
形成する。次に、図９（ｃ）に示すように、公知のＣＭ
Ｐ（Chemical Mechanical Polishing）法により、電荷
捕獲膜１６ｂのシリコン窒化膜をストッパとして、シリ
コン窒化膜が露出するまで、酸化膜３１を除去する。
ＶＤ法により、全面に酸化膜３１を膜厚５００ｎｍ程度
形成する。次に、図９（ｃ）に示すように、公知のＣＭ
Ｐ（Chemical Mechanical Polishing）法により、電荷
捕獲膜１６ｂのシリコン窒化膜をストッパとして、シリ
コン窒化膜が露出するまで、酸化膜３１を除去する。
【００７３】次に、図９（ｄ）に示すように、リン酸溶
液を用いた公知のエッチング法により、表面に露出して
いる電荷捕獲膜１６ｂを除去する。次に、図１０（ａ）
に示すように、フッ化水素溶液を用いた公知のエッチン
グ法により、溝１３ａ，１３ｂ内部の酸化膜３１を除去
する。
液を用いた公知のエッチング法により、表面に露出して
いる電荷捕獲膜１６ｂを除去する。次に、図１０（ａ）
に示すように、フッ化水素溶液を用いた公知のエッチン
グ法により、溝１３ａ，１３ｂ内部の酸化膜３１を除去
する。
【００７４】次に、図１０（ｂ）に示すように、露出し
たｐ型シリコン半導体基板１５に、公知の熱酸化法でシ
リコン酸化膜を膜厚２０ｎｍ程度形成し、凸部１４に第
４絶縁膜として上面部絶縁膜３２を形成する。その際、
残存している電荷捕獲膜１６ｂの上部も一部酸化され、
膜厚２ｎｍから５ｎｍ程度のシリコン酸化膜からなる第
２絶縁膜１６ｃが形成される。したがって、凸部１４上
面部には上面部絶縁膜３２が形成され、凸部１４の上面
部以外の部分は、第１絶縁膜１６ａ、電荷捕獲膜１６ｂ
および第２絶縁膜１６ｃの３層構造になる。
たｐ型シリコン半導体基板１５に、公知の熱酸化法でシ
リコン酸化膜を膜厚２０ｎｍ程度形成し、凸部１４に第
４絶縁膜として上面部絶縁膜３２を形成する。その際、
残存している電荷捕獲膜１６ｂの上部も一部酸化され、
膜厚２ｎｍから５ｎｍ程度のシリコン酸化膜からなる第
２絶縁膜１６ｃが形成される。したがって、凸部１４上
面部には上面部絶縁膜３２が形成され、凸部１４の上面
部以外の部分は、第１絶縁膜１６ａ、電荷捕獲膜１６ｂ
および第２絶縁膜１６ｃの３層構造になる。
【００７５】以降の工程は第１の実施の形態と同様、図
１０（ｃ）に示すように、ポリサイド層１１ａを形成し
て加工した後、不純物拡散層１２ａ，１２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
１０（ｃ）に示すように、ポリサイド層１１ａを形成し
て加工した後、不純物拡散層１２ａ，１２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
【００７６】このように形成された不揮発性半導体メモ
リでは、凸部１４上面部に電荷捕獲膜１６ｂが形成され
ないため、チャネル領域の電子が、凸部１４側壁部の電
荷捕獲膜１６ｂに選択的に捕獲される。このように、電
荷捕獲領域の位置制御をより正確に行うことができるの
で、安定で、かつ、信頼性の高い動作を行う不揮発性半
導体メモリが得られる。
リでは、凸部１４上面部に電荷捕獲膜１６ｂが形成され
ないため、チャネル領域の電子が、凸部１４側壁部の電
荷捕獲膜１６ｂに選択的に捕獲される。このように、電
荷捕獲領域の位置制御をより正確に行うことができるの
で、安定で、かつ、信頼性の高い動作を行う不揮発性半
導体メモリが得られる。
【００７７】さらに、上面部絶縁膜３２を適当な膜厚で
形成することによって閾値の設定が可能である。次に、
第４の実施の形態について説明する。ただし、第４の実
施の形態においては、第１の実施の形態における図６
（ａ）ないし図６（ｃ）および図７（ｂ）に示した工程
までは同様に行われる。これ以降の工程について、以下
に説明する。
形成することによって閾値の設定が可能である。次に、
第４の実施の形態について説明する。ただし、第４の実
施の形態においては、第１の実施の形態における図６
（ａ）ないし図６（ｃ）および図７（ｂ）に示した工程
までは同様に行われる。これ以降の工程について、以下
に説明する。
【００７８】図１１は第４の実施の形態の不揮発性半導
体メモリの製造方法の説明図であって、（ａ）はゲート
絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶
縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程
における概略断面図である。なお、図１１において、図
６および図７に示した構成要素と同一の要素については
同一の符号を付してある。
体メモリの製造方法の説明図であって、（ａ）はゲート
絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶
縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程
における概略断面図である。なお、図１１において、図
６および図７に示した構成要素と同一の要素については
同一の符号を付してある。
【００７９】まず、図７（ｂ）に示したゲート絶縁膜１
６を、図１１（ａ）に示すように、公知のエッチング法
を用いて、ｐ型シリコン半導体基板１５が露出するまで
全面エッチングする。これにより、凸部１４側壁部のみ
を、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶
縁膜１６ｃの３層構造とする。
６を、図１１（ａ）に示すように、公知のエッチング法
を用いて、ｐ型シリコン半導体基板１５が露出するまで
全面エッチングする。これにより、凸部１４側壁部のみ
を、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶
縁膜１６ｃの３層構造とする。
【００８０】次に、図１１（ｂ）に示すように、露出し
たｐ型シリコン半導体基板１５に、公知の熱酸化法を用
いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。こ
れにより、凸部１４上面部に上面部絶縁膜４１を、溝１
３ａ，１３ｂ底面部に底面部絶縁膜４２ａ，４２ｂを、
第４絶縁膜としてそれぞれ形成する。
たｐ型シリコン半導体基板１５に、公知の熱酸化法を用
いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。こ
れにより、凸部１４上面部に上面部絶縁膜４１を、溝１
３ａ，１３ｂ底面部に底面部絶縁膜４２ａ，４２ｂを、
第４絶縁膜としてそれぞれ形成する。
【００８１】以降の工程は第１の実施の形態と同様、図
１１（ｃ）に示すように、ポリサイド層１１ａを形成し
て加工した後、不純物拡散層１２ａ，１２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
１１（ｃ）に示すように、ポリサイド層１１ａを形成し
て加工した後、不純物拡散層１２ａ，１２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
【００８２】このように形成された不揮発性半導体メモ
リでは、凸部１４側壁部に電荷捕獲膜１６ｂが形成され
ている。それとともに、不純物拡散層１２ａ，１２ｂ上
面部には、３層構造の場合に比べて容量の低い底面部絶
縁膜４２ａ，４２ｂが形成されている。そのため、ポリ
サイド層１１ａから形成される図１ないし図３に示した
ゲート電極１１と、ソース／ドレインとなる不純物拡散
層１２ａ，１２ｂとの間の寄生容量が減少する。これに
より、高速かつ安定な不揮発性半導体メモリを得ること
ができる。
リでは、凸部１４側壁部に電荷捕獲膜１６ｂが形成され
ている。それとともに、不純物拡散層１２ａ，１２ｂ上
面部には、３層構造の場合に比べて容量の低い底面部絶
縁膜４２ａ，４２ｂが形成されている。そのため、ポリ
サイド層１１ａから形成される図１ないし図３に示した
ゲート電極１１と、ソース／ドレインとなる不純物拡散
層１２ａ，１２ｂとの間の寄生容量が減少する。これに
より、高速かつ安定な不揮発性半導体メモリを得ること
ができる。
【００８３】また、凸部１４上面部には電荷捕獲膜１６
ｂが形成されないため、電子が凸部１４側壁部の電荷捕
獲膜１６ｂに選択的に捕獲され、正確な捕獲領域の位置
制御が可能である。
ｂが形成されないため、電子が凸部１４側壁部の電荷捕
獲膜１６ｂに選択的に捕獲され、正確な捕獲領域の位置
制御が可能である。
【００８４】次に、第５の実施の形態について説明す
る。ただし、第５の実施の形態においては、第２の実施
の形態における図８（ｂ）に示した工程までは同様に行
われる。これ以降の工程について、以下に説明する。
る。ただし、第５の実施の形態においては、第２の実施
の形態における図８（ｂ）に示した工程までは同様に行
われる。これ以降の工程について、以下に説明する。
【００８５】図１２は第５の実施の形態の不揮発性半導
体メモリの製造方法の説明図であって、（ａ）はゲート
絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶
縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程
における概略断面図である。なお、図１２において、図
８に示した構成要素と同一の要素については同一の符号
を付してある。
体メモリの製造方法の説明図であって、（ａ）はゲート
絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶
縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程
における概略断面図である。なお、図１２において、図
８に示した構成要素と同一の要素については同一の符号
を付してある。
【００８６】まず、図８（ｂ）のゲート絶縁膜形成工程
後、図１２（ａ）に示すように、公知のエッチング法を
用いて、ｐ型シリコン半導体基板１５が露出するまで全
面エッチングする。これにより、凸部１４側壁部のみ
を、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶
縁膜１６ｃの３層構造とする。このとき、凸部１４上面
部には、第３絶縁膜として形成されていた上面部絶縁膜
２１が膜厚５ｎｍ程度残る。
後、図１２（ａ）に示すように、公知のエッチング法を
用いて、ｐ型シリコン半導体基板１５が露出するまで全
面エッチングする。これにより、凸部１４側壁部のみ
を、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶
縁膜１６ｃの３層構造とする。このとき、凸部１４上面
部には、第３絶縁膜として形成されていた上面部絶縁膜
２１が膜厚５ｎｍ程度残る。
【００８７】次に、図１２（ｂ）に示すように、露出し
たｐ型シリコン半導体基板１５に、公知の熱酸化法を用
いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。こ
のとき、上面部絶縁膜２１も若干酸化される。これによ
り、凸部１４上面部には、第４絶縁膜として新たに上面
部絶縁膜５１が形成される。また、溝１３ａ，１３ｂ底
面部には、第４絶縁膜として底面部絶縁膜５２ａ，５２
ｂが形成される。
たｐ型シリコン半導体基板１５に、公知の熱酸化法を用
いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。こ
のとき、上面部絶縁膜２１も若干酸化される。これによ
り、凸部１４上面部には、第４絶縁膜として新たに上面
部絶縁膜５１が形成される。また、溝１３ａ，１３ｂ底
面部には、第４絶縁膜として底面部絶縁膜５２ａ，５２
ｂが形成される。
【００８８】以降の工程は第２の実施の形態と同様、図
１２（ｃ）に示すように、ポリサイド層１１ａを形成し
て加工した後、不純物拡散層１２ａ，１２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
１２（ｃ）に示すように、ポリサイド層１１ａを形成し
て加工した後、不純物拡散層１２ａ，１２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
【００８９】このように形成された不揮発性半導体メモ
リでは、凸部１４側壁部のゲート絶縁膜、上面部絶縁膜
５１および底面部絶縁膜５２ａ，５２ｂが、それぞれ独
立に形成される。したがって、上面部絶縁膜５１を適当
な膜厚で形成することで、閾値設定が可能である。
リでは、凸部１４側壁部のゲート絶縁膜、上面部絶縁膜
５１および底面部絶縁膜５２ａ，５２ｂが、それぞれ独
立に形成される。したがって、上面部絶縁膜５１を適当
な膜厚で形成することで、閾値設定が可能である。
【００９０】また、不純物拡散層１２ａ，１２ｂ上面部
には、３層構造の場合に比べて容量の低い底面部絶縁膜
５２ａ，５２ｂを形成できる。そのため、ゲート電極と
ソース／ドレインとの間の寄生容量が減少し、高速かつ
安定な不揮発性半導体メモリを得ることができる。
には、３層構造の場合に比べて容量の低い底面部絶縁膜
５２ａ，５２ｂを形成できる。そのため、ゲート電極と
ソース／ドレインとの間の寄生容量が減少し、高速かつ
安定な不揮発性半導体メモリを得ることができる。
【００９１】さらに、凸部１４側壁部にのみ電荷捕獲膜
１６ｂが形成されるので、電荷捕獲領域の位置制御を、
より正確に行うことが可能になる。以上、第２から第５
の実施の形態で説明したように、不揮発性半導体メモリ
のチャネル領域を凸状にし、電荷捕獲領域を凸部１４側
壁部のゲート絶縁膜１６内に形成する。これにより、素
子の微細化に対しても実効的なチャネル長が確保され、
微細化が容易で、信頼性の高い不揮発性半導体メモリを
得ることができる。
１６ｂが形成されるので、電荷捕獲領域の位置制御を、
より正確に行うことが可能になる。以上、第２から第５
の実施の形態で説明したように、不揮発性半導体メモリ
のチャネル領域を凸状にし、電荷捕獲領域を凸部１４側
壁部のゲート絶縁膜１６内に形成する。これにより、素
子の微細化に対しても実効的なチャネル長が確保され、
微細化が容易で、信頼性の高い不揮発性半導体メモリを
得ることができる。
【００９２】ところで、以上の説明では、不揮発性半導
体メモリのチャネル領域を凸状にした場合について述べ
たが、チャネル領域を凹状とすることもできる。次に、
凹状のチャネル領域を有する不揮発性半導体メモリを、
第６の実施の形態として、その構造および製造方法につ
いて説明する。
体メモリのチャネル領域を凸状にした場合について述べ
たが、チャネル領域を凹状とすることもできる。次に、
凹状のチャネル領域を有する不揮発性半導体メモリを、
第６の実施の形態として、その構造および製造方法につ
いて説明する。
【００９３】図１３は第６の実施の形態の不揮発性半導
体メモリの構成例を示す図である。不揮発性半導体メモ
リ６０は、溝６３が形成された凹部を有するｐ型シリコ
ン半導体基板６５を有している。そして、この凹部を形
成している２つの凸部６４ａ，６４ｂに、不純物拡散層
６２ａ，６２ｂがそれぞれ形成されている。
体メモリの構成例を示す図である。不揮発性半導体メモ
リ６０は、溝６３が形成された凹部を有するｐ型シリコ
ン半導体基板６５を有している。そして、この凹部を形
成している２つの凸部６４ａ，６４ｂに、不純物拡散層
６２ａ，６２ｂがそれぞれ形成されている。
【００９４】ｐ型シリコン半導体基板６５上には、ゲー
ト絶縁膜６６が形成されている。このゲート絶縁膜６６
は、シリコン酸化膜からなる第１絶縁膜６６ａ、シリコ
ン窒化膜からなる電荷捕獲膜６６ｂ、およびシリコン酸
化膜からなる第２絶縁膜６６ｃが順に積層された３層構
造になっている。このゲート絶縁膜６６上に、ゲート電
極６１が形成されている。ｐ型シリコン半導体基板６５
に形成された凹部は、不揮発性半導体メモリ６０のチャ
ネル領域となる。
ト絶縁膜６６が形成されている。このゲート絶縁膜６６
は、シリコン酸化膜からなる第１絶縁膜６６ａ、シリコ
ン窒化膜からなる電荷捕獲膜６６ｂ、およびシリコン酸
化膜からなる第２絶縁膜６６ｃが順に積層された３層構
造になっている。このゲート絶縁膜６６上に、ゲート電
極６１が形成されている。ｐ型シリコン半導体基板６５
に形成された凹部は、不揮発性半導体メモリ６０のチャ
ネル領域となる。
【００９５】このような不揮発性半導体メモリ６０で
は、所定の電圧印加により、ゲート絶縁膜６６の電荷捕
獲膜６６ｂのうち、凸部６４ａ，６４ｂ側壁部に電荷捕
獲領域が形成される。図１３には、不揮発性半導体メモ
リ６０の電荷捕獲領域として、凸部６４ａ側のレフトビ
ット領域６７ａと凸部６４ｂ側のライトビット領域６７
ｂとの２つの電荷捕獲領域を示している。不揮発性半導
体メモリ６０は、レフトビット領域６７ａとライトビッ
ト領域６７ｂとにそれぞれ１ビットで、合計２ビットの
情報の書き込み／読み出しを行うことができるようにな
っている。
は、所定の電圧印加により、ゲート絶縁膜６６の電荷捕
獲膜６６ｂのうち、凸部６４ａ，６４ｂ側壁部に電荷捕
獲領域が形成される。図１３には、不揮発性半導体メモ
リ６０の電荷捕獲領域として、凸部６４ａ側のレフトビ
ット領域６７ａと凸部６４ｂ側のライトビット領域６７
ｂとの２つの電荷捕獲領域を示している。不揮発性半導
体メモリ６０は、レフトビット領域６７ａとライトビッ
ト領域６７ｂとにそれぞれ１ビットで、合計２ビットの
情報の書き込み／読み出しを行うことができるようにな
っている。
【００９６】図１４は第６の実施の形態の不揮発性半導
体メモリの動作説明図であって、（ａ）は書き込み動
作、（ｂ）は読み出し動作、（ｃ）は消去動作を説明す
る図である。なお、図１４（ａ）および図１４（ｂ）
は、ライトビット領域６７ｂに電子が捕獲されている状
態を示している。
体メモリの動作説明図であって、（ａ）は書き込み動
作、（ｂ）は読み出し動作、（ｃ）は消去動作を説明す
る図である。なお、図１４（ａ）および図１４（ｂ）
は、ライトビット領域６７ｂに電子が捕獲されている状
態を示している。
【００９７】まず、ライトビット領域６７ｂに情報を書
き込む場合には、ソースとなる不純物拡散層６２ａの電
圧を０Ｖとし、ドレインとなる不純物拡散層６２ｂに正
の電圧を印加し、ソース／ドレイン間に電位差を生じさ
せる。そして、ゲート電極６１に正の高電圧を印加す
る。これにより、図１４（ａ）に示すように、不純物拡
散層６２ａ，６２ｂ間に反転層６８ａが形成される。そ
して、不純物拡散層６２ｂ近傍で生じるチャネルホット
エレクトロンが、第１絶縁膜６６ａを飛び越えてライト
ビット領域６７ｂに捕獲される。
き込む場合には、ソースとなる不純物拡散層６２ａの電
圧を０Ｖとし、ドレインとなる不純物拡散層６２ｂに正
の電圧を印加し、ソース／ドレイン間に電位差を生じさ
せる。そして、ゲート電極６１に正の高電圧を印加す
る。これにより、図１４（ａ）に示すように、不純物拡
散層６２ａ，６２ｂ間に反転層６８ａが形成される。そ
して、不純物拡散層６２ｂ近傍で生じるチャネルホット
エレクトロンが、第１絶縁膜６６ａを飛び越えてライト
ビット領域６７ｂに捕獲される。
【００９８】ライトビット領域６７ｂから情報を読み出
す場合には、ソース／ドレイン間に、書き込みの場合と
逆方向の電圧を印加する。これにより、不純物拡散層６
２ａ，６２ｂ間に反転層６８ｂが形成される。
す場合には、ソース／ドレイン間に、書き込みの場合と
逆方向の電圧を印加する。これにより、不純物拡散層６
２ａ，６２ｂ間に反転層６８ｂが形成される。
【００９９】ここで、図１４（ｂ）に示すように、ライ
トビット領域６７ｂに電子が捕獲されている場合には、
ライトビット領域６７ｂ近傍には反転層６８ｂが形成さ
れず、ソース／ドレイン間には電流が流れない。一方、
ライトビット領域６７ｂに電子が捕獲されていない場合
には、ライトビット領域６７ｂ近傍にも反転層６８ｂが
形成され（図示せず）、ソース／ドレイン間に電流が流
れる。
トビット領域６７ｂに電子が捕獲されている場合には、
ライトビット領域６７ｂ近傍には反転層６８ｂが形成さ
れず、ソース／ドレイン間には電流が流れない。一方、
ライトビット領域６７ｂに電子が捕獲されていない場合
には、ライトビット領域６７ｂ近傍にも反転層６８ｂが
形成され（図示せず）、ソース／ドレイン間に電流が流
れる。
【０１００】レフトビット領域６７ａへの情報の書き込
み／読み出しは、ライトビット領域６７ｂの場合と逆方
向の電圧を印加して同様に行うことができる。また、書
き込んだ情報を消去する場合には、ゲート電極６１に、
負の高電圧を印加し、ｐ型シリコン半導体基板６５には
正の高電圧を印加する。これにより、図１４（ｃ）に示
すように、ライトビット領域６７ｂに捕獲されていた電
子が、ｐ型シリコン半導体基板６５内へ引き抜かれる。
この際、ソース／ドレインは、オープンまたは０Ｖとす
る。レフトビット領域６７ａの情報を消去する場合も全
く同様である。
み／読み出しは、ライトビット領域６７ｂの場合と逆方
向の電圧を印加して同様に行うことができる。また、書
き込んだ情報を消去する場合には、ゲート電極６１に、
負の高電圧を印加し、ｐ型シリコン半導体基板６５には
正の高電圧を印加する。これにより、図１４（ｃ）に示
すように、ライトビット領域６７ｂに捕獲されていた電
子が、ｐ型シリコン半導体基板６５内へ引き抜かれる。
この際、ソース／ドレインは、オープンまたは０Ｖとす
る。レフトビット領域６７ａの情報を消去する場合も全
く同様である。
【０１０１】さらに、情報を消去する別の方法として、
ゲート電極６１に、負の高電圧を印加し、不純物拡散層
６２ｂに、正の電圧を印加して行う方法もある。この
際、不純物拡散層６２ａは、オープンまたは０Ｖとす
る。この方法で、レフトビット領域６７ａの情報を消去
する場合には、同様に、ゲート電極６１に、負の高電圧
を印加し、不純物拡散層６２ａに、正の電圧を印加す
る。
ゲート電極６１に、負の高電圧を印加し、不純物拡散層
６２ｂに、正の電圧を印加して行う方法もある。この
際、不純物拡散層６２ａは、オープンまたは０Ｖとす
る。この方法で、レフトビット領域６７ａの情報を消去
する場合には、同様に、ゲート電極６１に、負の高電圧
を印加し、不純物拡散層６２ａに、正の電圧を印加す
る。
【０１０２】また、レフトビット領域６７ａおよびライ
トビット領域６７ｂを同時に消去する場合には、ゲート
電極６１に負の高電圧、不純物拡散層６２ａ，６２ｂの
双方に正の電圧を印加する。
トビット領域６７ｂを同時に消去する場合には、ゲート
電極６１に負の高電圧、不純物拡散層６２ａ，６２ｂの
双方に正の電圧を印加する。
【０１０３】図１５および図１６は第６の実施の形態の
不揮発性半導体メモリの製造方法の説明図であって、図
１５（ａ）は不純物拡散層形成工程、図１５（ｂ）は凸
部形成工程、図１５（ｃ）はイオン注入工程、図１６
（ａ）はゲート絶縁膜形成工程、図１６（ｂ）はポリサ
イド層形成工程の各工程における概略断面図である。
不揮発性半導体メモリの製造方法の説明図であって、図
１５（ａ）は不純物拡散層形成工程、図１５（ｂ）は凸
部形成工程、図１５（ｃ）はイオン注入工程、図１６
（ａ）はゲート絶縁膜形成工程、図１６（ｂ）はポリサ
イド層形成工程の各工程における概略断面図である。
【０１０４】まず、ｐ型シリコン半導体基板６５上に、
所定のウェルを形成し、さらに、周辺回路領域の素子分
離を行う（図示せず）。次に、図１５（ａ）に示すよう
に、公知のイオン注入法で、ヒ素をｐ型シリコン半導体
基板６５の全面に注入する。このイオン注入は、加速エ
ネルギ５０ｋｅＶ程度、ドーズ量１×１０15ｉｏｎｓ／
ｃｍ2から５×１０15ｉｏｎｓ／ｃｍ2程度の条件で行
う。これにより、メモリセルのソース／ドレインおよび
ビット線とするための不純物拡散層６２を形成する。
所定のウェルを形成し、さらに、周辺回路領域の素子分
離を行う（図示せず）。次に、図１５（ａ）に示すよう
に、公知のイオン注入法で、ヒ素をｐ型シリコン半導体
基板６５の全面に注入する。このイオン注入は、加速エ
ネルギ５０ｋｅＶ程度、ドーズ量１×１０15ｉｏｎｓ／
ｃｍ2から５×１０15ｉｏｎｓ／ｃｍ2程度の条件で行
う。これにより、メモリセルのソース／ドレインおよび
ビット線とするための不純物拡散層６２を形成する。
【０１０５】次に、図１５（ｂ）に示すように、公知の
フォトリソグラフィにより、ｐ型シリコン半導体基板６
５上にフォトレジスト６９を形成する。続けて、フォト
レジスト６９をマスクとしたエッチング法により、ｐ型
シリコン半導体基板６５の一部を選択的に除去して溝６
３を形成する。これにより、ｐ型シリコン半導体基板６
５に、凸部６４ａ，６４ｂおよび不純物拡散層６２ａ，
６２ｂを形成する。
フォトリソグラフィにより、ｐ型シリコン半導体基板６
５上にフォトレジスト６９を形成する。続けて、フォト
レジスト６９をマスクとしたエッチング法により、ｐ型
シリコン半導体基板６５の一部を選択的に除去して溝６
３を形成する。これにより、ｐ型シリコン半導体基板６
５に、凸部６４ａ，６４ｂおよび不純物拡散層６２ａ，
６２ｂを形成する。
【０１０６】なお、この溝６３は、ここでは、例えば、
幅０．３μｍ程度、深さ０．１５μｍ程度としている。
この幅および深さは、単なる例であって、形成する不揮
発性半導体メモリの用途などに応じて任意に設定可能で
ある。
幅０．３μｍ程度、深さ０．１５μｍ程度としている。
この幅および深さは、単なる例であって、形成する不揮
発性半導体メモリの用途などに応じて任意に設定可能で
ある。
【０１０７】次に、図１５（ｃ）に示すように、フォト
レジスト６９をマスクとして、公知のイオン注入法で、
ボロンイオンを、ｐ型シリコン半導体基板６５を傾斜さ
せた状態で注入する。このイオン注入は、加速エネルギ
３０ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉ
ｏｎｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条
件で行う。
レジスト６９をマスクとして、公知のイオン注入法で、
ボロンイオンを、ｐ型シリコン半導体基板６５を傾斜さ
せた状態で注入する。このイオン注入は、加速エネルギ
３０ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉ
ｏｎｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条
件で行う。
【０１０８】次に、図１６（ａ）に示すように、フォト
レジスト６９を除去し、露出したｐ型シリコン半導体基
板６５上に、公知の熱酸化法により、シリコン酸化膜を
膜厚１０ｎｍ程度に形成し、第１絶縁膜６６ａを形成す
る。
レジスト６９を除去し、露出したｐ型シリコン半導体基
板６５上に、公知の熱酸化法により、シリコン酸化膜を
膜厚１０ｎｍ程度に形成し、第１絶縁膜６６ａを形成す
る。
【０１０９】次いで、この第１絶縁膜６６ａ上に、公知
のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度
に形成し、電荷捕獲膜６６ｂを形成する。その後、再び
公知の熱酸化法に従い、酸素雰囲気中で温度９００℃か
ら９５０℃程度で、時間３０分から６０分程度の熱処理
を加え、電荷捕獲膜６６ｂの上部を、膜厚１０ｎｍ程度
酸化し、シリコン酸化膜からなる第２絶縁膜６６ｃを形
成する。これにより、第１絶縁膜６６ａ、電荷捕獲膜６
６ｂおよび第２絶縁膜６６ｃからなる３層構造のゲート
絶縁膜６６が形成される。
のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度
に形成し、電荷捕獲膜６６ｂを形成する。その後、再び
公知の熱酸化法に従い、酸素雰囲気中で温度９００℃か
ら９５０℃程度で、時間３０分から６０分程度の熱処理
を加え、電荷捕獲膜６６ｂの上部を、膜厚１０ｎｍ程度
酸化し、シリコン酸化膜からなる第２絶縁膜６６ｃを形
成する。これにより、第１絶縁膜６６ａ、電荷捕獲膜６
６ｂおよび第２絶縁膜６６ｃからなる３層構造のゲート
絶縁膜６６が形成される。
【０１１０】次に、図１６（ｂ）に示すように、公知の
ＣＶＤ法により、全面に、ポリサイド層６１ａを形成す
る。このポリサイド層６１ａの形成は、リンを２×１０
20ａｔｏｍｓ／ｃｍ3から６×１０20ａｔｏｍｓ／ｃｍ3
程度含有した多結晶シリコン膜を膜厚３００ｎｍ程度、
タングステンシリサイド膜を膜厚２００ｎｍ程度形成し
て行う。
ＣＶＤ法により、全面に、ポリサイド層６１ａを形成す
る。このポリサイド層６１ａの形成は、リンを２×１０
20ａｔｏｍｓ／ｃｍ3から６×１０20ａｔｏｍｓ／ｃｍ3
程度含有した多結晶シリコン膜を膜厚３００ｎｍ程度、
タングステンシリサイド膜を膜厚２００ｎｍ程度形成し
て行う。
【０１１１】次いで、公知のフォトリソグラフィ法とエ
ッチング法でポリサイド層６１ａを加工し、図１３に示
したゲート電極６１を形成する。その後、公知の熱拡散
法で不純物の活性化熱処理を行い、不純物拡散層６２
ａ，６２ｂの拡散と活性化を行う。
ッチング法でポリサイド層６１ａを加工し、図１３に示
したゲート電極６１を形成する。その後、公知の熱拡散
法で不純物の活性化熱処理を行い、不純物拡散層６２
ａ，６２ｂの拡散と活性化を行う。
【０１１２】最後に、図示しないコンタクト孔の開口、
メタル配線の形成などを行う。なお、上記の説明におい
て、図１５（ｃ）に示したボロンイオンのイオン注入
は、凸部６４ａ，６４ｂにおける不純物濃度の調整のた
めに行われる。そのため、この工程は必要に応じて行う
ことができ、その順序はこれに限定されるものではな
い。例えば、図１６（ａ）に示した工程で、ゲート絶縁
膜６６形成前に、ｐ型シリコン半導体基板６５を傾斜さ
せた状態でボロンイオン注入することも可能である。
メタル配線の形成などを行う。なお、上記の説明におい
て、図１５（ｃ）に示したボロンイオンのイオン注入
は、凸部６４ａ，６４ｂにおける不純物濃度の調整のた
めに行われる。そのため、この工程は必要に応じて行う
ことができ、その順序はこれに限定されるものではな
い。例えば、図１６（ａ）に示した工程で、ゲート絶縁
膜６６形成前に、ｐ型シリコン半導体基板６５を傾斜さ
せた状態でボロンイオン注入することも可能である。
【０１１３】以上説明したように、不揮発性半導体メモ
リ６０のチャネル領域を凹状にし、電荷捕獲領域を凸部
６４ａ，６４ｂ側壁部のゲート絶縁膜１６内に形成す
る。これにより、素子の微細化に対しても実効的なチャ
ネル長が確保され、微細化が容易で、信頼性の高い不揮
発性半導体メモリを得ることができる。
リ６０のチャネル領域を凹状にし、電荷捕獲領域を凸部
６４ａ，６４ｂ側壁部のゲート絶縁膜１６内に形成す
る。これにより、素子の微細化に対しても実効的なチャ
ネル長が確保され、微細化が容易で、信頼性の高い不揮
発性半導体メモリを得ることができる。
【０１１４】次に、上記第６の実施の形態の変形例とし
て、第７から第１１の実施の形態について図面を参照し
て説明する。まず、第７の実施の形態について説明す
る。
て、第７から第１１の実施の形態について図面を参照し
て説明する。まず、第７の実施の形態について説明す
る。
【０１１５】図１７は第７の実施の形態の不揮発性半導
体メモリの製造方法の説明図であって、（ａ）は不純物
拡散層および上面部絶縁膜形成工程、（ｂ）は凸部形成
工程、（ｃ）はゲート絶縁膜形成工程、（ｄ）はポリサ
イド層形成工程の各工程における概略断面図である。な
お、図１７において、図１５および図１６に示した構成
要素と同一の要素については同一の符号を付してある。
体メモリの製造方法の説明図であって、（ａ）は不純物
拡散層および上面部絶縁膜形成工程、（ｂ）は凸部形成
工程、（ｃ）はゲート絶縁膜形成工程、（ｄ）はポリサ
イド層形成工程の各工程における概略断面図である。な
お、図１７において、図１５および図１６に示した構成
要素と同一の要素については同一の符号を付してある。
【０１１６】まず、ｐ型シリコン半導体基板６５上に、
所定のウェルを形成し、さらに、周辺回路領域の素子分
離を行う（ともに図示せず）。次に、図１７（ａ）に示
すように、公知のイオン注入法で、ヒ素をｐ型シリコン
半導体基板６５の全面に注入し、不純物拡散層６２を形
成する。このときのイオン注入条件としては、加速エネ
ルギ５０ｋｅＶ程度、ドーズ量１×１０15ｉｏｎｓ／ｃ
ｍ2から５×１０15ｉｏｎｓ／ｃｍ2程度の範囲で行う。
所定のウェルを形成し、さらに、周辺回路領域の素子分
離を行う（ともに図示せず）。次に、図１７（ａ）に示
すように、公知のイオン注入法で、ヒ素をｐ型シリコン
半導体基板６５の全面に注入し、不純物拡散層６２を形
成する。このときのイオン注入条件としては、加速エネ
ルギ５０ｋｅＶ程度、ドーズ量１×１０15ｉｏｎｓ／ｃ
ｍ2から５×１０15ｉｏｎｓ／ｃｍ2程度の範囲で行う。
【０１１７】次いで、ｐ型シリコン半導体基板６５上
に、公知の熱酸化法により、シリコン酸化膜を膜厚１５
ｎｍ程度に形成し、第３絶縁膜として上面部絶縁膜７１
を形成する。
に、公知の熱酸化法により、シリコン酸化膜を膜厚１５
ｎｍ程度に形成し、第３絶縁膜として上面部絶縁膜７１
を形成する。
【０１１８】次に、図１７（ｂ）に示すように、公知の
フォトリソグラフィにより、ｐ型シリコン半導体基板６
５上にフォトレジスト６９を形成する。続けて、フォト
レジスト６９をマスクとしたエッチング法により、上面
部絶縁膜７１およびｐ型シリコン半導体基板６５の一部
を選択的に除去して溝６３を形成する。これにより、ｐ
型シリコン半導体基板６５に凸部６４ａ，６４ｂ、上面
部絶縁膜７１ａ，７１ｂおよび不純物拡散層６２ａ，６
２ｂを形成する。
フォトリソグラフィにより、ｐ型シリコン半導体基板６
５上にフォトレジスト６９を形成する。続けて、フォト
レジスト６９をマスクとしたエッチング法により、上面
部絶縁膜７１およびｐ型シリコン半導体基板６５の一部
を選択的に除去して溝６３を形成する。これにより、ｐ
型シリコン半導体基板６５に凸部６４ａ，６４ｂ、上面
部絶縁膜７１ａ，７１ｂおよび不純物拡散層６２ａ，６
２ｂを形成する。
【０１１９】次に、図１７（ｃ）に示すように、フォト
レジスト６９を除去し、露出したｐ型シリコン半導体基
板６５上に、公知の熱酸化法により、シリコン酸化膜を
膜厚１０ｎｍ程度に形成し、第１絶縁膜６６ａを形成す
る。
レジスト６９を除去し、露出したｐ型シリコン半導体基
板６５上に、公知の熱酸化法により、シリコン酸化膜を
膜厚１０ｎｍ程度に形成し、第１絶縁膜６６ａを形成す
る。
【０１２０】次いで、この第１絶縁膜６６ａ上に、公知
のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度
に形成し、電荷捕獲膜６６ｂを形成する。その後、再び
公知の熱酸化法に従い、酸素雰囲気中で温度９００℃か
ら９５０℃程度で、時間３０分から６０分程度の熱処理
を加え、シリコン窒化膜の上部を、膜厚１０ｎｍ程度酸
化し、第２絶縁膜６６ｃを形成する。
のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度
に形成し、電荷捕獲膜６６ｂを形成する。その後、再び
公知の熱酸化法に従い、酸素雰囲気中で温度９００℃か
ら９５０℃程度で、時間３０分から６０分程度の熱処理
を加え、シリコン窒化膜の上部を、膜厚１０ｎｍ程度酸
化し、第２絶縁膜６６ｃを形成する。
【０１２１】これにより、凸部６４ａ，６４ｂ上面部
は、上面部絶縁膜７１ａ，７１ｂ上に電荷捕獲膜６６ｂ
および第２絶縁膜６６ｃが積層された３層構造となる。
一方、凸部６４，６４ｂ上面部以外の部分（凸部１４側
壁部および不純物拡散層１２ａ，１２ｂ上面部）につい
ては、第６の実施の形態と同様、第１絶縁膜６６ａ、電
荷捕獲膜６６ｂおよび第２絶縁膜６６ｃの３層構造とな
る。
は、上面部絶縁膜７１ａ，７１ｂ上に電荷捕獲膜６６ｂ
および第２絶縁膜６６ｃが積層された３層構造となる。
一方、凸部６４，６４ｂ上面部以外の部分（凸部１４側
壁部および不純物拡散層１２ａ，１２ｂ上面部）につい
ては、第６の実施の形態と同様、第１絶縁膜６６ａ、電
荷捕獲膜６６ｂおよび第２絶縁膜６６ｃの３層構造とな
る。
【０１２２】以降の工程は第６の実施の形態と同様、図
１７（ｄ）に示すように、ポリサイド層６１ａを形成し
て加工した後、不純物拡散層６２ａ，６２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
１７（ｄ）に示すように、ポリサイド層６１ａを形成し
て加工した後、不純物拡散層６２ａ，６２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
【０１２３】このように形成された不揮発性半導体メモ
リでは、チャネル領域における第１絶縁膜６６ａの膜厚
に比べて、上面部絶縁膜７１ａ，７１ｂの膜厚を厚く形
成することができる。そのため、ゲート電極とソース／
ドレインとの間の寄生容量が減少し、高速かつ安定な不
揮発性半導体メモリを得ることができる。
リでは、チャネル領域における第１絶縁膜６６ａの膜厚
に比べて、上面部絶縁膜７１ａ，７１ｂの膜厚を厚く形
成することができる。そのため、ゲート電極とソース／
ドレインとの間の寄生容量が減少し、高速かつ安定な不
揮発性半導体メモリを得ることができる。
【０１２４】次に、第８の実施の形態について説明す
る。ただし、第８の実施の形態においては、第６の実施
の形態における図１５（ｂ）に示した工程までは同様に
行われる。これ以降の工程について、以下に説明する。
る。ただし、第８の実施の形態においては、第６の実施
の形態における図１５（ｂ）に示した工程までは同様に
行われる。これ以降の工程について、以下に説明する。
【０１２５】図１８および図１９は第８の実施の形態の
不揮発性半導体メモリの製造方法の説明図であって、図
１８（ａ）は第１絶縁膜および電荷捕獲膜形成工程、図
１８（ｂ）は酸化膜形成工程、図１８（ｃ）は第１の酸
化膜除去工程、図１８（ｄ）は電荷捕獲膜除去工程、図
１９（ａ）は第２の酸化膜除去工程、図１９（ｂ）はゲ
ート絶縁膜形成工程、図１９（ｃ）はポリサイド層形成
工程の各工程における概略断面図である。なお、図１８
および図１９において、図１５および図１６に示した構
成要素と同一の要素については同一の符号を付してあ
る。
不揮発性半導体メモリの製造方法の説明図であって、図
１８（ａ）は第１絶縁膜および電荷捕獲膜形成工程、図
１８（ｂ）は酸化膜形成工程、図１８（ｃ）は第１の酸
化膜除去工程、図１８（ｄ）は電荷捕獲膜除去工程、図
１９（ａ）は第２の酸化膜除去工程、図１９（ｂ）はゲ
ート絶縁膜形成工程、図１９（ｃ）はポリサイド層形成
工程の各工程における概略断面図である。なお、図１８
および図１９において、図１５および図１６に示した構
成要素と同一の要素については同一の符号を付してあ
る。
【０１２６】まず、図１５（ｂ）に示したフォトレジス
ト６９を除去した後、露出したｐ型シリコン半導体基板
６５に、図１８（ａ）に示すように、公知の熱酸化法に
より、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第
１絶縁膜６６ａを形成する。次いで、この第１絶縁膜６
６ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜
厚１０ｎｍ程度に形成し、電荷捕獲膜６６ｂを形成す
る。
ト６９を除去した後、露出したｐ型シリコン半導体基板
６５に、図１８（ａ）に示すように、公知の熱酸化法に
より、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第
１絶縁膜６６ａを形成する。次いで、この第１絶縁膜６
６ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜
厚１０ｎｍ程度に形成し、電荷捕獲膜６６ｂを形成す
る。
【０１２７】次に、図１８（ｂ）に示すように、公知の
ＣＶＤ法により、全面に酸化膜８１を膜厚７００ｎｍ程
度に形成する。次に、図１８（ｃ）に示すように、公知
のＣＭＰ法により、電荷捕獲膜６６ｂのシリコン窒化膜
をストッパとして、電荷捕獲膜６６ｂが露出するまで、
酸化膜８１を除去する。
ＣＶＤ法により、全面に酸化膜８１を膜厚７００ｎｍ程
度に形成する。次に、図１８（ｃ）に示すように、公知
のＣＭＰ法により、電荷捕獲膜６６ｂのシリコン窒化膜
をストッパとして、電荷捕獲膜６６ｂが露出するまで、
酸化膜８１を除去する。
【０１２８】次に、図１８（ｄ）に示すように、リン酸
溶液を用いた公知のエッチング法により、露出している
電荷捕獲膜６６ｂを除去する。次に、図１９（ａ）に示
すように、フッ化水素溶液を用いた公知のエッチング法
により、溝６３内部の酸化膜８１を除去する。
溶液を用いた公知のエッチング法により、露出している
電荷捕獲膜６６ｂを除去する。次に、図１９（ａ）に示
すように、フッ化水素溶液を用いた公知のエッチング法
により、溝６３内部の酸化膜８１を除去する。
【０１２９】次に、図１９（ｂ）に示すように、露出し
たｐ型シリコン半導体基板６５に、公知の熱酸化法でシ
リコン酸化膜を膜厚１５ｎｍ程度形成し、凸部６４ａ，
６４ｂに第４絶縁膜として上面部絶縁膜８２ａ，８２ｂ
を形成する。その際、残存している電荷捕獲膜６６ｂ上
部も一部酸化され、膜厚５ｎｍ程度の第２絶縁膜６６ｃ
が形成される。
たｐ型シリコン半導体基板６５に、公知の熱酸化法でシ
リコン酸化膜を膜厚１５ｎｍ程度形成し、凸部６４ａ，
６４ｂに第４絶縁膜として上面部絶縁膜８２ａ，８２ｂ
を形成する。その際、残存している電荷捕獲膜６６ｂ上
部も一部酸化され、膜厚５ｎｍ程度の第２絶縁膜６６ｃ
が形成される。
【０１３０】これにより、凸部６４ａ，６４ｂ上面部に
は、上面部絶縁膜８２ａ，８２ｂが形成され、凸部６４
ａ，６４ｂの上面部以外の部分は、第６の実施の形態と
同様、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび第２
絶縁膜６６ｃの３層構造となる。
は、上面部絶縁膜８２ａ，８２ｂが形成され、凸部６４
ａ，６４ｂの上面部以外の部分は、第６の実施の形態と
同様、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび第２
絶縁膜６６ｃの３層構造となる。
【０１３１】以降の工程は第６の実施の形態と同様、図
１９（ｃ）に示すように、ポリサイド層６１ａを形成し
て加工した後、不純物拡散層６２ａ，６２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
１９（ｃ）に示すように、ポリサイド層６１ａを形成し
て加工した後、不純物拡散層６２ａ，６２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
【０１３２】このように形成された不揮発性半導体メモ
リでは、上面部絶縁膜８２ａ，８２ｂがシリコン酸化膜
であるため、ゲート電極とソース／ドレインとの間の寄
生容量が減少し、高速かつ安定な不揮発性半導体メモリ
を得ることができる。
リでは、上面部絶縁膜８２ａ，８２ｂがシリコン酸化膜
であるため、ゲート電極とソース／ドレインとの間の寄
生容量が減少し、高速かつ安定な不揮発性半導体メモリ
を得ることができる。
【０１３３】次に、第９の実施の形態について説明す
る。ただし、第９の実施の形態においては、第６の実施
の形態における図１５（ａ）ないし図１５（ｃ）および
図１６（ａ）に示した工程までは同様に行われる。これ
以降の工程について、以下に説明する。
る。ただし、第９の実施の形態においては、第６の実施
の形態における図１５（ａ）ないし図１５（ｃ）および
図１６（ａ）に示した工程までは同様に行われる。これ
以降の工程について、以下に説明する。
【０１３４】図２０は第９の実施の形態の不揮発性半導
体メモリの製造方法の説明図であって、（ａ）はゲート
絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶
縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程
における概略断面図である。なお、図２０において、図
１５および図１６に示した構成要素と同一の要素につい
ては同一の符号を付してある。
体メモリの製造方法の説明図であって、（ａ）はゲート
絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶
縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程
における概略断面図である。なお、図２０において、図
１５および図１６に示した構成要素と同一の要素につい
ては同一の符号を付してある。
【０１３５】まず、図１６（ａ）に示したゲート絶縁膜
６６を、図２０（ａ）に示すように、公知のエッチング
法を用いて、ｐ型シリコン半導体基板６５が露出するま
で全面エッチングする。これにより、凸部６４ａ，６４
ｂ側壁部を、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよ
び第２絶縁膜６６ｃの３層構造とする。
６６を、図２０（ａ）に示すように、公知のエッチング
法を用いて、ｐ型シリコン半導体基板６５が露出するま
で全面エッチングする。これにより、凸部６４ａ，６４
ｂ側壁部を、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよ
び第２絶縁膜６６ｃの３層構造とする。
【０１３６】次に、図２０（ｂ）に示すように、露出し
たｐ型シリコン半導体基板６５に、公知の熱酸化法を用
いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。こ
れにより、凸部６４ａ，６４ｂ上面部に上面部絶縁膜９
１ａ，９１ｂを、溝６３の底面部に底面部絶縁膜９２
を、第４絶縁膜としてそれぞれ形成する。
たｐ型シリコン半導体基板６５に、公知の熱酸化法を用
いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。こ
れにより、凸部６４ａ，６４ｂ上面部に上面部絶縁膜９
１ａ，９１ｂを、溝６３の底面部に底面部絶縁膜９２
を、第４絶縁膜としてそれぞれ形成する。
【０１３７】以降の工程は第６の実施の形態と同様、図
２０（ｃ）に示すように、ポリサイド層６１ａを形成し
て加工した後、不純物拡散層６２ａ，６２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
２０（ｃ）に示すように、ポリサイド層６１ａを形成し
て加工した後、不純物拡散層６２ａ，６２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
【０１３８】このように形成された不揮発性半導体メモ
リでは、凸部６４ａ，６４ｂ側壁部にのみ電荷捕獲膜６
６ｂが形成される。そのため、電荷捕獲領域の位置制御
を、より正確に行うことができる。
リでは、凸部６４ａ，６４ｂ側壁部にのみ電荷捕獲膜６
６ｂが形成される。そのため、電荷捕獲領域の位置制御
を、より正確に行うことができる。
【０１３９】また、底面部絶縁膜９２をシリコン酸化膜
で形成するので、ゲート電極とソース／ドレインとの間
の寄生容量が減少し、高速かつ安定な不揮発性半導体メ
モリを得ることができる。
で形成するので、ゲート電極とソース／ドレインとの間
の寄生容量が減少し、高速かつ安定な不揮発性半導体メ
モリを得ることができる。
【０１４０】次に、第１０の実施の形態について説明す
る。ただし、第１０の実施の形態においては、第７の実
施の形態における図１７（ｃ）に示した工程までは同様
に行われる。これ以降の工程について、以下に説明す
る。
る。ただし、第１０の実施の形態においては、第７の実
施の形態における図１７（ｃ）に示した工程までは同様
に行われる。これ以降の工程について、以下に説明す
る。
【０１４１】図２１は第１０の実施の形態の不揮発性半
導体メモリの製造方法の説明図であって、（ａ）はゲー
ト絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部
絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工
程における概略断面図である。なお、図２１において、
図１７に示した構成要素と同一の要素については同一の
符号を付してある。
導体メモリの製造方法の説明図であって、（ａ）はゲー
ト絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部
絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工
程における概略断面図である。なお、図２１において、
図１７に示した構成要素と同一の要素については同一の
符号を付してある。
【０１４２】まず、図１７（ｃ）のゲート絶縁膜形成工
程後、図２１（ａ）に示すように、公知のエッチング法
を用いて、ｐ型シリコン半導体基板６５が露出するまで
全面エッチングする。これにより、凸部６４ａ，６４ｂ
側壁部を、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび
第２絶縁膜６６ｃの３層構造とする。このとき、凸部６
４ａ，６４ｂ上面部には、第３絶縁膜として形成されて
いた上面部絶縁膜７１ａ，７１ｂが膜厚５ｎｍ程度残
る。
程後、図２１（ａ）に示すように、公知のエッチング法
を用いて、ｐ型シリコン半導体基板６５が露出するまで
全面エッチングする。これにより、凸部６４ａ，６４ｂ
側壁部を、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび
第２絶縁膜６６ｃの３層構造とする。このとき、凸部６
４ａ，６４ｂ上面部には、第３絶縁膜として形成されて
いた上面部絶縁膜７１ａ，７１ｂが膜厚５ｎｍ程度残
る。
【０１４３】次に、図２１（ｂ）に示すように、露出し
たｐ型シリコン半導体基板６５に、公知の熱酸化法を用
いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。こ
のとき、上面部絶縁膜７１ａ，７１ｂも若干酸化され
る。これにより、凸部６４ａ，６４ｂの上面部には、第
４絶縁膜として新たな上面部絶縁膜１０１ａ，１０１ｂ
が形成される。また、溝６３の底面部には、第４絶縁膜
として底面部絶縁膜１０２が形成される。
たｐ型シリコン半導体基板６５に、公知の熱酸化法を用
いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。こ
のとき、上面部絶縁膜７１ａ，７１ｂも若干酸化され
る。これにより、凸部６４ａ，６４ｂの上面部には、第
４絶縁膜として新たな上面部絶縁膜１０１ａ，１０１ｂ
が形成される。また、溝６３の底面部には、第４絶縁膜
として底面部絶縁膜１０２が形成される。
【０１４４】以降の工程は第７の実施の形態と同様、図
２１（ｃ）に示すように、ポリサイド層６１ａを形成し
て加工した後、不純物拡散層６２ａ，６２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
２１（ｃ）に示すように、ポリサイド層６１ａを形成し
て加工した後、不純物拡散層６２ａ，６２ｂを活性化す
る。最後に、図示しないコンタクト孔の開口、メタル配
線の形成などを行う。
【０１４５】このように形成された不揮発性半導体メモ
リでは、凸部６４ａ，６４ｂ側壁部のゲート絶縁膜、上
面部絶縁膜１０１ａ，１０１ｂおよび底面部絶縁膜１０
２が、それぞれ独立に形成される。したがって、上面部
絶縁膜１０１１，１０１ｂを適当な膜厚で形成すること
で、閾値設定が可能である。
リでは、凸部６４ａ，６４ｂ側壁部のゲート絶縁膜、上
面部絶縁膜１０１ａ，１０１ｂおよび底面部絶縁膜１０
２が、それぞれ独立に形成される。したがって、上面部
絶縁膜１０１１，１０１ｂを適当な膜厚で形成すること
で、閾値設定が可能である。
【０１４６】また、不純物拡散層６２ａ，６２ｂ上面部
には、３層構造の場合に比べて容量の低いシリコン酸化
膜からなる底面部絶縁膜１０２が形成される。そのた
め、ゲート電極とソース／ドレインとの間の寄生容量が
減少し、高速かつ安定な不揮発性半導体メモリを得るこ
とができる。
には、３層構造の場合に比べて容量の低いシリコン酸化
膜からなる底面部絶縁膜１０２が形成される。そのた
め、ゲート電極とソース／ドレインとの間の寄生容量が
減少し、高速かつ安定な不揮発性半導体メモリを得るこ
とができる。
【０１４７】さらに、凸部６４ａ，６４ｂ側壁部にのみ
電荷捕獲膜６６ｂを形成することができるので、電荷捕
獲領域の位置制御を、より正確に行うことが可能にな
る。次に、第１１の実施の形態について説明する。ただ
し、第１１の実施の形態においては、第６の実施の形態
における図１５（ａ）に示した工程までは同様に行われ
る。これ以降の工程について、以下に説明する。
電荷捕獲膜６６ｂを形成することができるので、電荷捕
獲領域の位置制御を、より正確に行うことが可能にな
る。次に、第１１の実施の形態について説明する。ただ
し、第１１の実施の形態においては、第６の実施の形態
における図１５（ａ）に示した工程までは同様に行われ
る。これ以降の工程について、以下に説明する。
【０１４８】図２２は第１１の実施の形態の不揮発性半
導体メモリの製造方法の説明図であって、（ａ）は溝形
成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリ
サイド層形成工程の各工程における概略断面図である。
なお、図２２において、図１５に示した構成要素と同一
の要素については同一の符号を付してある。
導体メモリの製造方法の説明図であって、（ａ）は溝形
成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリ
サイド層形成工程の各工程における概略断面図である。
なお、図２２において、図１５に示した構成要素と同一
の要素については同一の符号を付してある。
【０１４９】まず、図１５（ａ）に示した不純物拡散層
６２の形成後、公知のフォトリソグラフィ法とエッチン
グ法により、図２２（ａ）に示すように、ｐ型シリコン
半導体基板６５に、その内部に向かって幅が狭くなるよ
うな断面台形状の溝１１３を形成する。
６２の形成後、公知のフォトリソグラフィ法とエッチン
グ法により、図２２（ａ）に示すように、ｐ型シリコン
半導体基板６５に、その内部に向かって幅が狭くなるよ
うな断面台形状の溝１１３を形成する。
【０１５０】このような溝１１３の形成は、例えば、フ
ォトリソグラフィ工程において、フォトレジストを台形
状に加工した後、異方性ドライエッチングを行えばよ
い。以降の工程は第６の実施の形態と同様、まず、図２
２（ｂ）に示すように、第１絶縁膜６６ａ、電荷捕獲膜
６６ｂおよび第２絶縁膜６６ｃからなる３層構造のゲー
ト絶縁膜６６を形成する。次いで、図２２（ｃ）に示す
ように、ＣＶＤ法により、全面に多結晶シリコン膜およ
びタングステンシリサイド膜を形成してポリサイド層６
１ａを形成する。そして、ポリサイド層６１ａを加工し
た後、活性化熱処理を行い、不純物拡散層６２ａ，６２
ｂを形成する。最後に、図示しないコンタクト孔の開
口、メタル配線の形成などを行う。
ォトリソグラフィ工程において、フォトレジストを台形
状に加工した後、異方性ドライエッチングを行えばよ
い。以降の工程は第６の実施の形態と同様、まず、図２
２（ｂ）に示すように、第１絶縁膜６６ａ、電荷捕獲膜
６６ｂおよび第２絶縁膜６６ｃからなる３層構造のゲー
ト絶縁膜６６を形成する。次いで、図２２（ｃ）に示す
ように、ＣＶＤ法により、全面に多結晶シリコン膜およ
びタングステンシリサイド膜を形成してポリサイド層６
１ａを形成する。そして、ポリサイド層６１ａを加工し
た後、活性化熱処理を行い、不純物拡散層６２ａ，６２
ｂを形成する。最後に、図示しないコンタクト孔の開
口、メタル配線の形成などを行う。
【０１５１】このように形成された不揮発性半導体メモ
リでは、溝１１３の側壁の傾斜を任意に設定することが
できるので、ポリサイド層６１ａから形成されるゲート
電極の加工マージンが広がり、高歩留まりで信頼性の高
い不揮発性半導体メモリを製造できる。
リでは、溝１１３の側壁の傾斜を任意に設定することが
できるので、ポリサイド層６１ａから形成されるゲート
電極の加工マージンが広がり、高歩留まりで信頼性の高
い不揮発性半導体メモリを製造できる。
【０１５２】さらに、溝の側壁を垂直にした場合には、
ポリサイド層のエッチングにおいて、その側壁部にエッ
チング残渣が生じてしまうことがある。しかし、この溝
１１３のようにその側壁を傾斜させることにより、この
ような問題を回避することができる。
ポリサイド層のエッチングにおいて、その側壁部にエッ
チング残渣が生じてしまうことがある。しかし、この溝
１１３のようにその側壁を傾斜させることにより、この
ような問題を回避することができる。
【０１５３】以上、第７から第１１の実施の形態で説明
したように、不揮発性半導体メモリのチャネル領域を凹
状にし、電荷捕獲領域を凸部１４側壁部のゲート絶縁膜
１６内に形成することで、実効的なチャネル長が確保さ
れる。したがって、素子の微細化が容易で、信頼性の高
い不揮発性半導体メモリを得ることができる。
したように、不揮発性半導体メモリのチャネル領域を凹
状にし、電荷捕獲領域を凸部１４側壁部のゲート絶縁膜
１６内に形成することで、実効的なチャネル長が確保さ
れる。したがって、素子の微細化が容易で、信頼性の高
い不揮発性半導体メモリを得ることができる。
【０１５４】さらに、不純物拡散層６２ａ，６２ｂを、
凹部を形成している２つの凸部６４ａ，６４ｂに形成す
るので、活性化熱処理における、注入した不純物の横方
向への広がりが防止される。これにより、不純物拡散層
６２ａ，６２ｂを精度良く形成でき、不揮発性半導体メ
モリの信頼性向上が図られる。
凹部を形成している２つの凸部６４ａ，６４ｂに形成す
るので、活性化熱処理における、注入した不純物の横方
向への広がりが防止される。これにより、不純物拡散層
６２ａ，６２ｂを精度良く形成でき、不揮発性半導体メ
モリの信頼性向上が図られる。
【０１５５】なお、以上の説明においては、電荷捕獲膜
１６ｂ，６６ｂとしてシリコン窒化膜を形成する構成と
したが、これは、電子の捕獲が可能な他の材質で構成し
てもよい。また、ゲート絶縁膜１６，６６の構造も、上
記の３層構造のほか、シリコン酸化膜とシリコン窒化膜
との２層構造、シリコン窒化膜のみの１層構造など、電
子の捕獲が可能な膜を含んだ構造とすることができる。
１６ｂ，６６ｂとしてシリコン窒化膜を形成する構成と
したが、これは、電子の捕獲が可能な他の材質で構成し
てもよい。また、ゲート絶縁膜１６，６６の構造も、上
記の３層構造のほか、シリコン酸化膜とシリコン窒化膜
との２層構造、シリコン窒化膜のみの１層構造など、電
子の捕獲が可能な膜を含んだ構造とすることができる。
【０１５６】（付記１） 半導体基板とゲート電極との
間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕
獲領域を有する不揮発性半導体メモリにおいて、凸部を
有する半導体基板上に形成されて、前記凸部の側壁部に
電荷捕獲領域が形成されるゲート絶縁膜を有することを
特徴とする不揮発性半導体メモリ。
間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕
獲領域を有する不揮発性半導体メモリにおいて、凸部を
有する半導体基板上に形成されて、前記凸部の側壁部に
電荷捕獲領域が形成されるゲート絶縁膜を有することを
特徴とする不揮発性半導体メモリ。
【０１５７】（付記２） 前記ゲート絶縁膜は、シリコ
ン窒化膜を含むことを特徴とする付記１記載の不揮発性
半導体メモリ。 （付記３） 前記半導体基板の前記凸部を形成している
溝の底面部に、ソースまたはドレインとなる不純物拡散
層を有することを特徴とする付記１記載の不揮発性半導
体メモリ。
ン窒化膜を含むことを特徴とする付記１記載の不揮発性
半導体メモリ。 （付記３） 前記半導体基板の前記凸部を形成している
溝の底面部に、ソースまたはドレインとなる不純物拡散
層を有することを特徴とする付記１記載の不揮発性半導
体メモリ。
【０１５８】（付記４） 前記半導体基板の前記凸部
に、ソースまたはドレインとなる不純物拡散層を有する
ことを特徴とする付記１記載の不揮発性半導体メモリ。 （付記５） 前記凸部の上面部の前記ゲート絶縁膜の膜
厚および／または前記凸部を形成している溝の底面部の
前記ゲート絶縁膜の膜厚が、前記凸部の側壁部の前記ゲ
ート絶縁膜の膜厚よりも厚く形成されていることを特徴
とする付記１記載の不揮発性半導体メモリ。
に、ソースまたはドレインとなる不純物拡散層を有する
ことを特徴とする付記１記載の不揮発性半導体メモリ。 （付記５） 前記凸部の上面部の前記ゲート絶縁膜の膜
厚および／または前記凸部を形成している溝の底面部の
前記ゲート絶縁膜の膜厚が、前記凸部の側壁部の前記ゲ
ート絶縁膜の膜厚よりも厚く形成されていることを特徴
とする付記１記載の不揮発性半導体メモリ。
【０１５９】（付記６） 前記凸部の側壁部の前記ゲー
ト絶縁膜における電荷捕獲密度が、前記凸部の上面部の
前記ゲート絶縁膜の電荷捕獲密度および／または前記凸
部を形成している溝の底面部の前記ゲート絶縁膜の電荷
捕獲密度よりも高くなるようにしたことを特徴とする付
記１記載の不揮発性半導体メモリ。
ト絶縁膜における電荷捕獲密度が、前記凸部の上面部の
前記ゲート絶縁膜の電荷捕獲密度および／または前記凸
部を形成している溝の底面部の前記ゲート絶縁膜の電荷
捕獲密度よりも高くなるようにしたことを特徴とする付
記１記載の不揮発性半導体メモリ。
【０１６０】（付記７） 半導体基板とゲート電極との
間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕
獲領域を有する不揮発性半導体メモリの製造方法におい
て、第１導電型の半導体基板に溝を形成し、形成された
前記溝の底面部に第２導電型の不純物拡散層を形成し、
前記不純物拡散層が形成された前記半導体基板上に、電
荷捕獲領域が形成される電荷捕獲膜を含むゲート絶縁膜
を形成することを特徴とする不揮発性半導体メモリの製
造方法。
間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕
獲領域を有する不揮発性半導体メモリの製造方法におい
て、第１導電型の半導体基板に溝を形成し、形成された
前記溝の底面部に第２導電型の不純物拡散層を形成し、
前記不純物拡散層が形成された前記半導体基板上に、電
荷捕獲領域が形成される電荷捕獲膜を含むゲート絶縁膜
を形成することを特徴とする不揮発性半導体メモリの製
造方法。
【０１６１】（付記８） 前記半導体基板に前記溝を形
成する際には、前記半導体基板上に第３絶縁膜を形成し
た後に、前記溝を形成することを特徴とする付記７記載
の不揮発性半導体メモリの製造方法。
成する際には、前記半導体基板上に第３絶縁膜を形成し
た後に、前記溝を形成することを特徴とする付記７記載
の不揮発性半導体メモリの製造方法。
【０１６２】（付記９） 前記不純物拡散層が形成され
た前記半導体基板上に、前記電荷捕獲領域が形成される
前記電荷捕獲膜を含む前記ゲート絶縁膜を形成する際に
は、前記不純物拡散層が形成された前記半導体基板上に
第１絶縁膜を形成し、形成された前記第１絶縁膜上に前
記電荷捕獲膜を形成し、前記半導体基板の前記溝によっ
て形成される凸部の上面部に形成されている前記第１絶
縁膜と前記電荷捕獲膜とを除去した後、前記凸部の上面
部に第４絶縁膜を形成することを特徴とする付記７記載
の不揮発性半導体メモリの製造方法。
た前記半導体基板上に、前記電荷捕獲領域が形成される
前記電荷捕獲膜を含む前記ゲート絶縁膜を形成する際に
は、前記不純物拡散層が形成された前記半導体基板上に
第１絶縁膜を形成し、形成された前記第１絶縁膜上に前
記電荷捕獲膜を形成し、前記半導体基板の前記溝によっ
て形成される凸部の上面部に形成されている前記第１絶
縁膜と前記電荷捕獲膜とを除去した後、前記凸部の上面
部に第４絶縁膜を形成することを特徴とする付記７記載
の不揮発性半導体メモリの製造方法。
【０１６３】（付記１０） 前記不純物拡散層が形成さ
れた前記半導体基板上に、前記電荷捕獲領域が形成され
る前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した
後、前記溝の底面部の前記ゲート絶縁膜と前記溝によっ
て形成される凸部の上面部の前記ゲート絶縁膜とを除去
し、前記ゲート絶縁膜が除去された前記半導体基板上に
第４絶縁膜を形成することを特徴とする付記７記載の不
揮発性半導体メモリの製造方法。
れた前記半導体基板上に、前記電荷捕獲領域が形成され
る前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した
後、前記溝の底面部の前記ゲート絶縁膜と前記溝によっ
て形成される凸部の上面部の前記ゲート絶縁膜とを除去
し、前記ゲート絶縁膜が除去された前記半導体基板上に
第４絶縁膜を形成することを特徴とする付記７記載の不
揮発性半導体メモリの製造方法。
【０１６４】（付記１１） 前記不純物拡散層が形成さ
れた前記半導体基板上に、前記電荷捕獲領域が形成され
る前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した
後、前記溝の底面部の前記ゲート絶縁膜を除去し、前記
ゲート絶縁膜が除去された前記半導体基板上に第４絶縁
膜を形成することを特徴とする付記８記載の不揮発性半
導体メモリの製造方法。
れた前記半導体基板上に、前記電荷捕獲領域が形成され
る前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した
後、前記溝の底面部の前記ゲート絶縁膜を除去し、前記
ゲート絶縁膜が除去された前記半導体基板上に第４絶縁
膜を形成することを特徴とする付記８記載の不揮発性半
導体メモリの製造方法。
【０１６５】（付記１２） 半導体基板とゲート電極と
の間に形成されたゲート絶縁膜内に電子を捕獲する電荷
捕獲領域を有する不揮発性半導体メモリの製造方法にお
いて、第１導電型の半導体基板に第２導電型の不純物拡
散層を形成し、前記不純物拡散層が形成された前記半導
体基板に溝を形成し、前記溝が形成された前記半導体基
板上に、電荷捕獲領域が形成される電荷捕獲膜を含むゲ
ート絶縁膜を形成することを特徴とする不揮発性半導体
メモリの製造方法。
の間に形成されたゲート絶縁膜内に電子を捕獲する電荷
捕獲領域を有する不揮発性半導体メモリの製造方法にお
いて、第１導電型の半導体基板に第２導電型の不純物拡
散層を形成し、前記不純物拡散層が形成された前記半導
体基板に溝を形成し、前記溝が形成された前記半導体基
板上に、電荷捕獲領域が形成される電荷捕獲膜を含むゲ
ート絶縁膜を形成することを特徴とする不揮発性半導体
メモリの製造方法。
【０１６６】（付記１３） 前記半導体基板に前記溝を
形成する際には、前記不純物拡散層が形成された前記半
導体基板上に第３絶縁膜を形成した後に、前記溝を形成
することを特徴とする付記１２記載の不揮発性半導体メ
モリの製造方法。
形成する際には、前記不純物拡散層が形成された前記半
導体基板上に第３絶縁膜を形成した後に、前記溝を形成
することを特徴とする付記１２記載の不揮発性半導体メ
モリの製造方法。
【０１６７】（付記１４） 前記溝が形成された前記半
導体基板上に、前記電荷捕獲領域が形成される前記電荷
捕獲膜を含む前記ゲート絶縁膜を形成する際には、前記
溝が形成された前記半導体基板上に第１絶縁膜を形成
し、形成された前記第１絶縁膜上に前記電荷捕獲膜を形
成し、前記溝によって形成される凸部の上面部に形成さ
れている前記第１絶縁膜と前記電荷捕獲膜とを除去した
後、前記凸部の上面部に第４絶縁膜を形成することを特
徴とする付記１２記載の不揮発性半導体メモリの製造方
法。
導体基板上に、前記電荷捕獲領域が形成される前記電荷
捕獲膜を含む前記ゲート絶縁膜を形成する際には、前記
溝が形成された前記半導体基板上に第１絶縁膜を形成
し、形成された前記第１絶縁膜上に前記電荷捕獲膜を形
成し、前記溝によって形成される凸部の上面部に形成さ
れている前記第１絶縁膜と前記電荷捕獲膜とを除去した
後、前記凸部の上面部に第４絶縁膜を形成することを特
徴とする付記１２記載の不揮発性半導体メモリの製造方
法。
【０１６８】（付記１５） 前記溝が形成された前記半
導体基板上に、前記電荷捕獲領域が形成される前記電荷
捕獲膜を含む前記ゲート絶縁膜を形成した後、前記溝の
底面部の前記ゲート絶縁膜と前記溝によって形成される
凸部の上面部の前記ゲート絶縁膜とを除去し、前記ゲー
ト絶縁膜が除去された前記半導体基板上に第４絶縁膜を
形成することを特徴とする付記１２記載の不揮発性半導
体メモリの製造方法。
導体基板上に、前記電荷捕獲領域が形成される前記電荷
捕獲膜を含む前記ゲート絶縁膜を形成した後、前記溝の
底面部の前記ゲート絶縁膜と前記溝によって形成される
凸部の上面部の前記ゲート絶縁膜とを除去し、前記ゲー
ト絶縁膜が除去された前記半導体基板上に第４絶縁膜を
形成することを特徴とする付記１２記載の不揮発性半導
体メモリの製造方法。
【０１６９】（付記１６） 前記溝が形成された前記半
導体基板上に、前記電荷捕獲領域が形成される前記電荷
捕獲膜を含む前記ゲート絶縁膜を形成した後、前記溝の
底面部の前記ゲート絶縁膜を除去し、前記ゲート絶縁膜
が除去された前記半導体基板上に第４絶縁膜を形成する
ことを特徴とする付記１３記載の不揮発性半導体メモリ
の製造方法。
導体基板上に、前記電荷捕獲領域が形成される前記電荷
捕獲膜を含む前記ゲート絶縁膜を形成した後、前記溝の
底面部の前記ゲート絶縁膜を除去し、前記ゲート絶縁膜
が除去された前記半導体基板上に第４絶縁膜を形成する
ことを特徴とする付記１３記載の不揮発性半導体メモリ
の製造方法。
【０１７０】（付記１７） 前記不純物拡散層が形成さ
れた前記半導体基板に前記溝を形成する際には、前記溝
を前記半導体基板内部に向かって幅が狭くなるように形
成することを特徴とする付記１２記載の不揮発性半導体
メモリの製造方法。
れた前記半導体基板に前記溝を形成する際には、前記溝
を前記半導体基板内部に向かって幅が狭くなるように形
成することを特徴とする付記１２記載の不揮発性半導体
メモリの製造方法。
【０１７１】
【発明の効果】以上説明したように本発明では、凸部を
有する半導体基板上に、その凸部側壁部に電荷捕獲領域
が形成されるゲート絶縁膜を形成する構成とする。これ
により、不揮発性半導体メモリが微細化されても実効的
なチャネル長が確保されるので、微細化が容易で、信頼
性の高い不揮発性半導体メモリを得ることができる。
有する半導体基板上に、その凸部側壁部に電荷捕獲領域
が形成されるゲート絶縁膜を形成する構成とする。これ
により、不揮発性半導体メモリが微細化されても実効的
なチャネル長が確保されるので、微細化が容易で、信頼
性の高い不揮発性半導体メモリを得ることができる。
【図１】第１の実施の形態の不揮発性半導体メモリの平
面図である。
面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】不揮発性半導体メモリの回路構成例を示す図で
ある。
ある。
【図５】第１の実施の形態の不揮発性半導体メモリの動
作説明図であって、（ａ）は書き込み動作、（ｂ）は読
み出し動作、（ｃ）は消去動作を説明する図である。
作説明図であって、（ａ）は書き込み動作、（ｂ）は読
み出し動作、（ｃ）は消去動作を説明する図である。
【図６】第１の実施の形態の不揮発性半導体メモリの製
造方法の説明図であって、（ａ）は第１のイオン注入工
程、（ｂ）は凸部形成工程、（ｃ）は第２のイオン注入
工程の各工程における概略断面図である。
造方法の説明図であって、（ａ）は第１のイオン注入工
程、（ｂ）は凸部形成工程、（ｃ）は第２のイオン注入
工程の各工程における概略断面図である。
【図７】第１の実施の形態の不揮発性半導体メモリの製
造方法の説明図であって、（ａ）は不純物拡散層形成工
程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイ
ド層形成工程の各工程における概略断面図である。
造方法の説明図であって、（ａ）は不純物拡散層形成工
程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイ
ド層形成工程の各工程における概略断面図である。
【図８】第２の実施の形態の不揮発性半導体メモリの製
造方法の説明図であって、（ａ）は不純物拡散層形成工
程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイ
ド層形成工程の各工程における概略断面図である。
造方法の説明図であって、（ａ）は不純物拡散層形成工
程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイ
ド層形成工程の各工程における概略断面図である。
【図９】第３の実施の形態の不揮発性半導体メモリの製
造方法の説明図であって、（ａ）は第１絶縁膜および電
荷捕獲膜形成工程、（ｂ）は酸化膜形成工程、（ｃ）は
第１の酸化膜除去工程、（ｄ）は電荷捕獲膜除去工程の
各工程における概略断面図である。
造方法の説明図であって、（ａ）は第１絶縁膜および電
荷捕獲膜形成工程、（ｂ）は酸化膜形成工程、（ｃ）は
第１の酸化膜除去工程、（ｄ）は電荷捕獲膜除去工程の
各工程における概略断面図である。
【図１０】第３の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）は第２の酸化膜除去
工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサ
イド層形成工程の各工程における概略断面図である。
製造方法の説明図であって、（ａ）は第２の酸化膜除去
工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサ
イド層形成工程の各工程における概略断面図である。
【図１１】第４の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）はゲート絶縁膜除去
工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工
程、（ｃ）はポリサイド層形成工程の各工程における概
略断面図である。
製造方法の説明図であって、（ａ）はゲート絶縁膜除去
工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工
程、（ｃ）はポリサイド層形成工程の各工程における概
略断面図である。
【図１２】第５の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）はゲート絶縁膜除去
工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工
程、（ｃ）はポリサイド層形成工程の各工程における概
略断面図である。
製造方法の説明図であって、（ａ）はゲート絶縁膜除去
工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工
程、（ｃ）はポリサイド層形成工程の各工程における概
略断面図である。
【図１３】第６の実施の形態の不揮発性半導体メモリの
構成例を示す図である。
構成例を示す図である。
【図１４】第６の実施の形態の不揮発性半導体メモリの
動作説明図であって、（ａ）は書き込み動作、（ｂ）は
読み出し動作、（ｃ）は消去動作を説明する図である。
動作説明図であって、（ａ）は書き込み動作、（ｂ）は
読み出し動作、（ｃ）は消去動作を説明する図である。
【図１５】第６の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）は不純物拡散層形成
工程、（ｂ）は凸部形成工程、（ｃ）はイオン注入工程
の各工程における概略断面図である。
製造方法の説明図であって、（ａ）は不純物拡散層形成
工程、（ｂ）は凸部形成工程、（ｃ）はイオン注入工程
の各工程における概略断面図である。
【図１６】第６の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）はゲート絶縁膜形成
工程、（ｂ）はポリサイド層形成工程の各工程における
概略断面図である。
製造方法の説明図であって、（ａ）はゲート絶縁膜形成
工程、（ｂ）はポリサイド層形成工程の各工程における
概略断面図である。
【図１７】第７の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）は不純物拡散層およ
び上面部絶縁膜形成工程、（ｂ）は凸部形成工程、
（ｃ）はゲート絶縁膜形成工程、（ｄ）はポリサイド層
形成工程の各工程における概略断面図である。
製造方法の説明図であって、（ａ）は不純物拡散層およ
び上面部絶縁膜形成工程、（ｂ）は凸部形成工程、
（ｃ）はゲート絶縁膜形成工程、（ｄ）はポリサイド層
形成工程の各工程における概略断面図である。
【図１８】第８の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）は第１絶縁膜および
電荷捕獲膜形成工程、（ｂ）は酸化膜形成工程、（ｃ）
は第１の酸化膜除去工程、（ｄ）は電荷捕獲膜除去工程
の各工程における概略断面図である。
製造方法の説明図であって、（ａ）は第１絶縁膜および
電荷捕獲膜形成工程、（ｂ）は酸化膜形成工程、（ｃ）
は第１の酸化膜除去工程、（ｄ）は電荷捕獲膜除去工程
の各工程における概略断面図である。
【図１９】第８の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）は第２の酸化膜除去
工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサ
イド層形成工程の各工程における概略断面図である。
製造方法の説明図であって、（ａ）は第２の酸化膜除去
工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサ
イド層形成工程の各工程における概略断面図である。
【図２０】第９の実施の形態の不揮発性半導体メモリの
製造方法の説明図であって、（ａ）はゲート絶縁膜除去
工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工
程、（ｃ）はポリサイド層形成工程の各工程における概
略断面図である。
製造方法の説明図であって、（ａ）はゲート絶縁膜除去
工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工
程、（ｃ）はポリサイド層形成工程の各工程における概
略断面図である。
【図２１】第１０の実施の形態の不揮発性半導体メモリ
の製造方法の説明図であって、（ａ）はゲート絶縁膜除
去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成
工程、（ｃ）はポリサイド層形成工程の各工程における
概略断面図である。
の製造方法の説明図であって、（ａ）はゲート絶縁膜除
去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成
工程、（ｃ）はポリサイド層形成工程の各工程における
概略断面図である。
【図２２】第１１の実施の形態の不揮発性半導体メモリ
の製造方法の説明図であって、（ａ）は溝形成工程、
（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層
形成工程の各工程における概略断面図である。
の製造方法の説明図であって、（ａ）は溝形成工程、
（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層
形成工程の各工程における概略断面図である。
【図２３】従来の不揮発性半導体メモリの構成例を示す
図であって、（ａ）は書き込み動作、（ｂ）は読み出し
動作の各動作状態における概略断面図である。
図であって、（ａ）は書き込み動作、（ｂ）は読み出し
動作の各動作状態における概略断面図である。
【図２４】微細化された不揮発性半導体メモリの構成例
を示す図であって、（ａ）は反転層が部分的に消失した
状態、（ｂ）はビット領域の位置にずれが生じた状態を
それぞれ示している。
を示す図であって、（ａ）は反転層が部分的に消失した
状態、（ｂ）はビット領域の位置にずれが生じた状態を
それぞれ示している。
１０，６０ 不揮発性半導体メモリ
１１，６１ ゲート電極
１１ａ，６１ａ ポリサイド層
１２ａ，１２ｂ，６２，６２ａ，６２ｂ 不純物拡散層
１３ａ，１３ｂ，６３，１１３ 溝
１４，６４ａ，６４ｂ 凸部
１５，６５ ｐ型シリコン半導体基板
１６，６６ ゲート絶縁膜
１６ａ，６６ａ 第１絶縁膜
１６ｂ，６６ｂ 電荷捕獲膜
１６ｃ，６６ｃ 第２絶縁膜
１７ａ，６７ａ レフトビット領域
１７ｂ，６７ｂ ライトビット領域
１８ａ，１８ｂ，６８ａ，６８ｂ 反転層
１９，６９ フォトレジスト
２１，３２，４１，５１，７１，７１ａ，７１ｂ，８２
ａ，８２ｂ，９１ａ，９１ｂ，１０１ａ，１０１ｂ 上
面部絶縁膜 ３１，８１ 酸化膜 ４２ａ，４２ｂ，５２ａ，５２ｂ，９２，１０２ 底面
部絶縁膜
ａ，８２ｂ，９１ａ，９１ｂ，１０１ａ，１０１ｂ 上
面部絶縁膜 ３１，８１ 酸化膜 ４２ａ，４２ｂ，５２ａ，５２ｂ，９２，１０２ 底面
部絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 栗原 英男
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5F083 EP18 EP23 EP43 ER02 ER09
ER11 ER14 ER19 ER21 ER30
GA03 GA09 GA15 JA04 JA35
JA39 JA53 KA08 LA03 LA04
LA05 PR07 PR37 PR40 ZA21
5F101 BA45 BB05 BC02 BC13 BD10
BD13 BE02 BE05 BE07 BF05
BF08 BH05 BH13
Claims (10)
- 【請求項１】 半導体基板とゲート電極との間に形成さ
れたゲート絶縁膜内に電荷捕獲領域を有する不揮発性半
導体メモリにおいて、 凸部を有する半導体基板上に形成されて、前記凸部の側
壁部に電荷捕獲領域が形成されるゲート絶縁膜を有する
ことを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記半導体基板の前記凸部を形成してい
る溝の底面部に、ソースまたはドレインとなる不純物拡
散層を有することを特徴とする請求項１記載の不揮発性
半導体メモリ。 - 【請求項３】 前記半導体基板の前記凸部内に、ソース
またはドレインとなる不純物拡散層を有することを特徴
とする請求項１記載の不揮発性半導体メモリ。 - 【請求項４】 半導体基板とゲート電極との間に形成さ
れたゲート絶縁膜内に電荷捕獲領域を有する不揮発性半
導体メモリの製造方法において、 第１導電型の半導体基板に溝を形成し、 形成された前記溝の底面部に第２導電型の不純物拡散層
を形成し、 前記不純物拡散層が形成された前記半導体基板上に、電
荷捕獲領域が形成される電荷捕獲膜を含むゲート絶縁膜
を形成することを特徴とする不揮発性半導体メモリの製
造方法。 - 【請求項５】 前記半導体基板に前記溝を形成する際に
は、前記半導体基板上に第３絶縁膜を形成した後に、前
記溝を形成することを特徴とする請求項４記載の不揮発
性半導体メモリの製造方法。 - 【請求項６】 前記不純物拡散層が形成された前記半導
体基板上に、前記電荷捕獲領域が形成される前記電荷捕
獲膜を含む前記ゲート絶縁膜を形成した後、 前記溝の底面部の前記ゲート絶縁膜と前記溝によって形
成される凸部の上面部の前記ゲート絶縁膜とを除去し、 前記ゲート絶縁膜が除去された前記半導体基板上に第４
絶縁膜を形成することを特徴とする請求項４記載の不揮
発性半導体メモリの製造方法。 - 【請求項７】 半導体基板とゲート電極との間に形成さ
れたゲート絶縁膜内に電荷捕獲領域を有する不揮発性半
導体メモリの製造方法において、 第１導電型の半導体基板に第２導電型の不純物拡散層を
形成し、 前記不純物拡散層が形成された前記半導体基板に溝を形
成し、 前記溝が形成された前記半導体基板上に、電荷捕獲領域
が形成される電荷捕獲膜を含むゲート絶縁膜を形成する
ことを特徴とする不揮発性半導体メモリの製造方法。 - 【請求項８】 前記半導体基板に前記溝を形成する際に
は、前記不純物拡散層が形成された前記半導体基板上に
第３絶縁膜を形成した後に、前記溝を形成することを特
徴とする請求項７記載の不揮発性半導体メモリの製造方
法。 - 【請求項９】 前記溝が形成された前記半導体基板上
に、前記電荷捕獲領域が形成される前記電荷捕獲膜を含
む前記ゲート絶縁膜を形成した後、 前記溝の底面部の前記ゲート絶縁膜と前記溝によって形
成される凸部の上面部の前記ゲート絶縁膜とを除去し、 前記ゲート絶縁膜が除去された前記半導体基板上に第４
絶縁膜を形成することを特徴とする請求項７記載の不揮
発性半導体メモリの製造方法。 - 【請求項１０】 前記不純物拡散層が形成された前記半
導体基板に前記溝を形成する際には、前記溝を前記半導
体基板内部に向かって幅が狭くなるように形成すること
を特徴とする請求項７記載の不揮発性半導体メモリの製
造方法。
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