JP2006245579A - 電荷トラップメモリセルを有する半導体メモリとその形成方法 - Google Patents

Abstract

【課題】電荷トラップセルを有するメモリ、および電荷トラップセルを有するメモリの形成法の提供。
【解決手段】メモリトランジスタの各チャネル領域の電流の方向が、関連するワード線３に対して横方向であって、ビット線２が、ワード線３から電気的に絶縁するように、ワード線の上面に配置されており、ソース／ドレイン領域の、電気的に導電性であるローカル相互接続４が設けられており、ローカル相互接続４は、上記ワード線３間の間隔区域に、ワード線３から電気的に絶縁するように配置されているとともに、上記ビット線２に接続されており、ゲート電極が、少なくとも部分的にメモリ基板内に形成されたトレンチ内に配置されている。
【選択図】図１

Description

発明の詳細な説明

〔発明の分野〕
本発明は、電気的に書き込みおよび消去可能な不揮発性フラッシュメモリ分野に関する。本発明は、具体的には、特に仮想接地ＮＯＲメモリセル構造に用いるよう適応されたトラップ絶縁膜を有する電荷トラップセルを備える不揮発性メモリに関する。

〔発明の背景〕
電荷トラップ半導体メモリは、典型的に、縦および横に配置された電荷トラップメモリセルの配列を有している。このメモリセルはそれぞれ、ゲート絶縁膜を有するトランジスタとして構成されている。このゲート絶縁膜は、典型的に、２つの境界層に挟まれた電荷トラップ記憶層からなる。一般的に、上記記憶層は、境界層よりも小さいエネルギーバンドギャップと、境界層よりも大きいトラップ密度とを有しているため、上記記憶層にトラップされた電荷は、局在したままとなる。典型的には、記憶層としては窒化物が用いられ、境界層としては酸化物が用いられる。実際の構造に依っては、チャネルホットエレクトロン（ＣＨＥ）またはＦＮトンネリング（Fowler Nordheim tunneling）を用いて、電荷キャリアをチャネル領域から記憶層へと移すことができる。電荷トラップメモリセルは、ホットホールの注入、またはＦＮトンネリングによって消去可能である。

典型的な共通ソースメモリセル構造では、導電性のソース線が列のソース領域を接続し、また上記ソース線と平行して並ぶように配置された導電性のワード線が列のゲート電極を接続し、そしてメモリセルを１つ選択する。導電性のビット線は、ワード線およびソース線の上に、これらと直行して並ぶように配置されており、かつドレイン領域と電気的に接触する。これとは異なり、典型的な仮想接地構造では、ビット線は、ソース領域とドレイン領域との両方に電気的に接触する。これらの領域では、隣接した２本のビット線は全て、メモリセルのプログラミングおよび検知に用いられる。

特許明細書ＤＥ １０２５８１９４ Ａ１には、仮想接地構造中の電荷トラップメモリセルを有した半導体メモリが記載されている。この半導体メモリにおいては、チャネル領域を通る電流の方向が、ワード線と垂直になるように合わせられ、そしてビット線が、ワード線の上に、当該ワード線から分離して配置されている。ローカル相互接続（ジャンパー接続）は、ビット線に接続されたワード線間に、当該ワード線から分離して配置されている。記憶用トランジスタ（storage transistor）の連続ナンバリングに関しては、ワード線の一方の面における上記ローカル相互接続はそれぞれ、電気的かつ導電的に、偶数の記憶用トランジスタのソース／ドレイン領域を、連続する奇数の記憶トランジスタのソース／ドレイン領域へ接続する。また、上記ワード線の他方の面においては、上記ローカル相互接続はそれぞれ、電気的かつ導電的に、奇数の記憶トランジスタのソース／ドレイン領域を、連続する偶数の記憶用トランジスタのソース／ドレイン領域へ接続する。さらに、ワード線の抵抗を減らすために、当該ワード線をワード線ストラップ（word line strap）に接触させることができる。

上記特許明細書ＤＥ １０２５８１９４ Ａ１に記載の電荷トラップメモリセルは、平面構造に形成されている。しかしながら、このメモリセルをさらに小型化する場合には、深刻な問題が生じる。より具体的には、このメモリセルを小型化することによって、チャネル領域の長さ、つまりソース／ドレイン領域間にある領域の距離がさらに短くなり、メモリセルのパンチスルーが発生しやすくなる。そうでなければ、メモリセルのドレイン側およびソース側の記憶層への局所的な電荷分布を基本的に要する、多ビット記憶モードにおけるメモリセルの使用によって、電荷分布の不都合な重複が起こり、論理状態の明瞭な識別を不可能にする。

〔発明の要旨〕
本発明は、電荷トラップセルを有するメモリ、および電荷トラップセルを有するメモリの形成方法を提供するものである。一実施の形態では、電荷トラップメモリセルを有する上記メモリは、基板、複数の導電性のワード線、ならびに複数のメモリセルを備えている。上記メモリセルは、複数のトレンチ分離と、このトレンチ分離に挟まれた複数のソース／ドレイン領域と、複数のゲート電極とを含んでいる。このゲート電極は、隣接するソース／ドレイン領域間の上記基板と向かい合うワード線の各部位によって形成されており、複数のチャネル領域を形成している。また、上記ゲート電極は、トラップ絶縁膜によって、上記ソース／ドレイン領域から分離されている。上記ゲート電極は、少なくとも部分的に上記基板内に形成されたトレンチ内に配置されている。

〔本発明の詳細な説明〕
本発明をよりよく理解するために、図面が添付されている。この添付図面は、本明細書に組み込まれ、かつ本発明の一部を形成している。これら図面は、本発明の実施の形態を例証し、そして本発明の説明と共に、本発明の基本を説明するために用いられる。本発明の他の実施の形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによってより明らかとなるため、容易に理解できるであろう。上記図面に示されている各構成要素同士の相対的な大きさは、特に限定されない。なお、同一の構成に対しては、同一の部材番号を付している。

以下の詳細な説明では、本明細書の一部を形成している添付図面が参照されている。この添付図面は、本発明を実施し得る具体的な実施形態を例証するものである。この図面において用いられている「上部」、「下部」、「前」、「後」、「先行する」および「後行する」などの方向に関する用語は、説明される図面の方向に基づいて使用されている。本発明の実施の形態の構成要素は、多くの異なる方向へ配置可能であるため、方向に関する上記用語は例証として用いられているのであって、限定的なものではない。また、本発明の範囲から逸脱することなく、本発明の他の実施の形態を用いること、および構造的または論理的な変化を加えることも可能であることについて理解されたい。従って、以下の詳細な説明は、限定的な意味を持つものとして捉えられるべきでなく、本発明の範囲は請求項によって定義される。

本発明は、改良された電荷トラップメモリを提供するものである。この電荷トラップメモリによって、セルのパンチスルーや、多ビットモードにおける論理状態の識別などの、メモリセルの小型化に関連した問題を発生させることなく、さらなる小型化が可能になる。本発明は、このような電荷トラップメモリを形成するための、改良された方法をさらに提供する。

本発明の実施の一形態では、電荷トラップメモリセルを有する半導体メモリが提供される。この電荷トラップメモリセルは、１つのセルアレイ領域において第１の極性を持つ基板（または半導体基板）を含んでいる。この基板（または半導体基板）は、第１の方向（ｙ）に沿って実質的に連続して配置された複数のトレンチ分離（ＳＴＩ：shallow trench isolation）を有している。さらに、上記基板から分離された第１の方向（ｙ）に対して横向きの（一般的には直角に並んだ）第２の方向（ｘ）に沿って、複数の導電性のワード線が配置されている。隣接したワード線間の基板の領域には、第２の極性を持つ不純物が埋め込まれている（この第２の極性は、上記第１の極性がプラスである場合にはマイナスであり、その逆もまた同様である）。これによって、第２の方向（ｘ）に並んだトレンチ分離によって挟まれ、かつ不純物が埋め込まれたソース／ドレイン領域が複数形成される。非常に好ましいソース／ドレイン領域を得るためには、これらは、隣接したワード線の側面に沿って配置される。

本発明の半導体メモリの実施の一形態では、（一般的に、かつ好ましくはワード線の各部位によって形成された）複数のゲート電極が備えられている。これらの電極は、少なくとも、隣接したソース／ドレイン領域間の領域において、上記基板と向かい合って、複数のチャネル領域を形成している。これによって、ソース／ドレイン領域間に電流が流れる。電荷トラップメモリでは一般的であるように、上記ゲート電極はそれぞれ、トラップ絶縁膜によって、少なくともソース／ドレイン領域から分離されている。これは、その各々のチャネル領域からの電荷（電荷キャリア）をトラップするためである。好ましいメモリを実現するためには、上記ゲート電極は、記憶層（またはトラップ絶縁膜）によって、上記基板から実質的に完全に分離される。上記トラップ絶縁膜は、３層構造になるように設計されている。この３層構造は、２つの境界層の間に挟まれた記憶層を含んでいる。実施の一形態における上記記憶層の材料は窒化物であり、特にシリコン基板の場合は窒化ケイ素である。また、実施の一形態における上記境界層の材料は酸化物であり、特にシリコン基板の場合は酸化ケイ素である。

本発明の半導体メモリにおいて、ソース／ドレイン領域は、第１の方向（ｙ）に沿って奇数と偶数とが交互に並んだ列上と、第２の方向（ｘ）に沿って奇数と偶数とが交互に並んだ行上とに配置されている。さらに、上記トレンチ分離のほぼ上方に備えられた、複数の伝導性のローカル接続（あるいは、導電性の交差接続または導電性のジャンパー接続）は、ソース／ドレイン領域の各対を電気的に接続している。連続ナンバリングでは、偶数行におけるソース／ドレイン領域の各対は、偶数列におけるソース／ドレイン領域と、次に続く奇数列における、隣接したソース／ドレイン領域とを接続する。また、奇数行におけるソース／ドレイン領域の各対は、奇数列におけるソース／ドレイン領域と、次に続く偶数列における、隣接したソース／ドレイン領域とを接続する。さらに、複数の導電性のビット線は、上記ローカル相互接続の上方において、第１の方向（ｙ）に沿って配置されている。上記各ビット線は、偶数行または奇数行のいずれかにおいて、複数のローカル相互接続を接続する。特許明細書ＤＥ １０２５８１９４ Ａ１に記載の電荷トラップメモリについては既に述べたが、この明細書に開示されている内容は、本明細書に参照として援用される。

本発明に記載の特徴によると、ゲート電極は、少なくとも部分的に基板内に形成されたトレンチ内に配置されている。このゲート電極は、上記記憶層（あるいは、好ましくは２つの境界層に挟まれた記憶層からなるトラップ絶縁膜）によって、基板から分離されており、特に、少なくともソース／ドレイン領域から分離されている。従って、トラップ絶縁膜は、一般的に、ゲート電極と基板（の一部）との間に位置するトレンチ内に配置されている。非常に好ましいトレンチを実現するためには、その奥行きがビット線に対して並行方向に沿っているトレンチの区域は、基本的にＵ字型である。

本発明の電荷トラップメモリは、対称的に動作可能なように適応されていることが好ましい。なお、「対称的」とは、２（または多）ビットメモリにおいて一般的であるように、ドレイン／ソース領域の対称的な動作を可能にするものとして理解される。

上記のように、本発明は、従来のものよりもチャネル領域の長さを拡大することによって、特に多ビットデバイスにおける、狭いソース／ドレイン領域の問題を解決することができる。つまり、ＤＥ １０２５８１９４ Ａ１に開示されている平面のものよりも長いゲート長を得るために、凹んだチャネル領域が用いられる。特に、このような電荷トラップメモリによって、ホットキャリアがプログラムされた多ビットデバイスのスケーラビリティを、１２０ｎｍのソース／ドレイン領域のピッチ構造へ拡大することができる。この１２０ｎｍのソース／ドレイン領域のピッチ構造は、５０ｎｍの基本寸法における、ビットサイズ０．００６μｍ^２または２．４Ｆ^２と同等である。従って、４Ｆ^２／２ビットのクロスポイントデバイスのスケーラビリティを、少なくとも５０ｎｍの範囲へ拡張することができる。このようなメモリの形成は、大きな変更を加えることなく、高性能のＣＭＯＳ処理と互換性がある。このＣＭＯＳ処理は、性能を失わせることなく製品を埋め込むことができる。上記概念は、ホットホールのプログラミングによって動作できるような、局在する記憶ストリップを備えているため、低電力でのプログラミングが可能である。これによって、ＮＡＮＤ規準に準拠した、高速かつ低電力のデータフラッシュ製品が可能となる。

本発明の電荷トラップメモリの実施の一形態によると、トレンチ内の各ゲート電極を少なくともソース／ドレイン領域から分離している記憶層（またはトラップ絶縁膜）は、（別々に配置された）少なくとも２つの部位を含んでいる。この２つの部位のうち第１の部位は、少なくとも、ゲート電極をソース領域から分離し（ドレイン領域からは分離しない）、そして第２の部位は、ゲート電極をドレイン領域から分離する（ソース領域からは分離しない）。公知の通り、特にメモリセルを長期間使用すると、ゲート電極をソース／ドレイン領域から分離している領域間において特に、電荷キャリアが恒久的に蓄積していく。これによって、記憶層のソース側またはドレイン側における電荷キャリア分散の明瞭な区別が阻害される。従って、上述した記憶層（またはトラップ絶縁膜）の構造は、有利にも、記憶層における電荷分散の明瞭な区別を可能にする。トレンチの底に位置する記憶層の底部を除去することによって、複数の部位（特に２つの部位）からなる上記のような記憶層を備えさせることが好ましい。従って、記憶層（またはトラップ絶縁膜）の上記第１および第２の部位は、主にトレンチの壁に位置している。

本発明のメモリの実施の一形態では、記憶層（またはトラップ絶縁膜）の上記第１および第２の部位は、次のように配置されている。つまり、ソース／ドレイン領域間の各チャネル領域の長さの少なくとも３０％、好ましくは少なくとも２０％が、記憶層（またはトラップ絶縁膜）を有していない、即ち、記憶層と向かい合わない（重ならない）ように配置されている。つまり、各チャネル領域の少なくとも２０％、好ましくは少なくとも３０％が、記憶層（またはトラップ絶縁膜）によってゲート電極から分離しておらず、別の絶縁膜によって分離されている。このような構成は、上述した、記憶層における電荷キャリア分散の明瞭な区別という観点からすると、非常に有利である。

本発明のメモリにおける他の実施の形態によると、その各ゲート電極に面している各チャネル領域は、（凹状に、または外方向に）湾曲した領域を少なくとも１つ有している。従って、チャネル領域に隣接した、対応するソース／ドレイン領域を接続している線に対して垂直方向にあるチャネル領域の幅が拡大される。この結果、放射方向の電界がより均一に分布して、チャネル領域の縁における好ましくない電界ピークを避けることができる。

実施の一形態では、本発明の半導体メモリは、仮想接地メモリセルアレイとして動作する。上記半導体メモリを、仮想接地ＮＯＲメモリセルアレイとして動作するように適応させることが特に好ましい。また、本発明による上記メモリは、多ビットメモリセルメモリ、特に２ビットメモリセルメモリとして用いることが好ましい。

本発明の他の実施の形態によると、上述した電荷トラップセルを用いた半導体メモリの形成方法が提供されている。本方法は、セルアレイ領域において第１の極性を有する基板を設ける工程と、トレンチ分離を、１つづつ離して基板上に並行に形成する工程と、ポリシリコンなどの犠牲マスク層を含んだ層構造を上記基板の上方に形成する工程と、上記犠牲マスク層内のワード線トレンチ、および上記トレンチ分離に対して直角である基板をエッチングする工程と、トンネリング絶縁酸化層を上記ワード線トレンチ内に成長させて、電荷トラップ記憶層を上記トンネリング絶縁酸化層上に堆積する工程と、上記記憶層の最上部にゲート絶縁膜を堆積する工程と、少なくとも１つのゲートコンダクタ材料を上記ワード線トレンチ内に堆積し、そして上記ゲートコンダクタ材料をエッチバックして凹部を形成する工程と、電気的絶縁材料を上記ゲートコンダクタ材料上に堆積する工程と、ローカル相互接続分離を形成する工程と、ローカル相互接続開口部をエッチングする工程と、第２の極性を持つソース／ドレイン領域を形成する工程と、ローカル相互接続開口部を導電性の材料によって充填する工程と、導電性のビット線を上記トレンチ分離に対して並行に形成する工程と、を含んでいる。

上記ワード線トレンチのエッチングは、一般的にはエッチング成分を変更することによって、多工程の処理として行われる。まず上記犠牲マスク層がエッチングされ、次に上記基板内に凹みを形成することが好ましい。これによって、ワード線トレンチの深さおよび／または形状を非常に正確に制御することができる。

さらに、上記記憶層をパターン形成してもよく、または形成しなくてもよい。記憶層をパターン形成する工程は、例えば、等角のマスキング層を堆積する工程と、有機マスキング抵抗を上記マスキング層上において被膜する次の工程と、上記有機マスキング抵抗に凹部を形成する次の工程と、上記マスキング層の開口部を除去して、上記マスキング層の外に側壁スペーサーを形成する工程と、を含んでいる。あるいは、等角のマスキング層を堆積する工程と、このマスキング層をエッチングして、このマスキング層の外に側壁スペーサーを形成する工程のみを行うものであってもよい。

上記ゲートコンダクタ材料を堆積する工程は、以下の２つの異なる方法によって行われ得る。第１の方法では、第１ゲートコンダクタ材料および第２ゲートコンダクタ材料が、ゲート絶縁膜上に堆積される。上記第１ゲートコンダクタ材料は、上記ゲート絶縁膜上に等角に堆積されて、上記第２のゲートコンダクタ材料を堆積するための溝を形成する。一方、第２の方法では、上記第１のゲートコンダクタ材料が上記ゲート絶縁膜上に堆積されて、次に、上記第２のゲートコンダクタ材料を堆積するためのワード線トレンチ内に凹みが形成される。

上記半導体メモリ、およびその形成方法について、添付図面に照らしながら以下に詳述する。添付図面中では、同一の符号は同一の構成を示している。また、不必要な繰り返しを避けるため、図面間において異なる場合のみ説明することとする。

図１には、仮想接地ＮＯＲ構造内に電荷トラップメモリセルを有する、本発明の半導体メモリにおけるワード線およびビット線の配置構成（またはレイアウト）が示されている。図１は、第１の極性を持つ基板１（例えばシリコン）上のワード線３と、ワード線３の上方に備えられたビット線２との位置、および、互いに電気的かつ導電的に接続された領域を示す構造の平面図である。明らかに、ビット線２とワード線３とは直角に交差するよう配置されている。ＳＴＩ（トレンチ分離）１２は、図１には示されていないが、互いに並行に、かつビット線２に平行に、ビット線２とワード線３との下方に配置されている。アクティブ領域（図１には示されていない）は、ビット線２およびワード線３の下方に配置されている。また、図１には示されていないが、ＳＴＩ１２の双方と、上記アクティブ領域とが、図１に示すビット線２の境界３３によって境界されている様子が見られる。

双方のＳＴＩ１２の間に、トランジスタのチャネル領域が設けられている。この各チャネル領域の電流の方向は、各ワード線３の下方の分離トレンチに平行である。従ってワード線３は、このワード線の縦方向に対して横切るように配置されたチャネル領域の電流の方向の上を走る。

上記トランジスタのソース／ドレイン領域３１（図１には示されていない）はそれぞれ、上記ワード線の側面に隣接するように設けられている。このソース／ドレイン領域は、ローカル相互接続４によって、互いに電気的かつ導電的に接続されており、関連する各分離トレンチの短片を接続している。上記ソース／ドレイン領域を交差接続しているローカル相互接続４は、接続部５において、ビット線２によってコンタクト接続されている。図１では、ビット線２を通り、かつ接触部５を接続しているシンボル線６が描かれている。なお、このシンボル線６は、ビット線２と接触部５とのコンタクト接続をよりよく示すために描かれている。

図１の平面図には示されていないが、ワード線３の上面にコンタクト接続され、かつビット線２の上方に設けられたワード線ストラップが配置されている。このワード線ストラップは、ワード線３の電気的バルク抵抗をさらに減少させる機能を有している。ビット線２は、ワード線３と上記ワード線ストラップとの双方から電気的に絶縁されている。

上記実施の形態の半導体メモリの精密な構造については、図面に基づいて以下に説明する。この図面では、好ましい形成方法、およびこの形成方法に変化を加えたものが示されている。

図２は、半導体メモリの中間形成物の細部を示しており、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。まず、基板１を設ける。この基板１は、例えばシリコン基板であって、セルアレイ領域において第１の極性（例えばｐ）を有している。そして、一般的な方法を用いてトレンチ分離１２（図２には示されていない）が形成される。この一般的な方法とは、例えば、埋め込み酸化層と、該埋め込み酸化層の上部にあるパッド窒化層とを塗布し、そして、上記分離トレンチをエッチングするためのマスクとして使用するために上記埋め込み窒化層を形成する方法である。上記のように、基板１または半導体基板の上面に、分離トレンチが形成される。この分離トレンチは、１つづつ離れて、かつ並行に配置されており、好ましくは上記半導体材料の酸化物によって充填されている。しかし、分離トレンチ内に異なる絶縁膜が存在する場合がある。分離トレンチ層を充填した後、埋め込み酸化層および埋め込み窒化層は除去される。一般的には、適切な埋め込み工程およびアニーリング工程によってウェルが形成される。

次に、適切な洗浄処理を行った後、基板１または半導体基板の上面の上部にＣＭＯＳゲート積層１１を堆積する。このＣＭＯＳゲート積層は、一般的なＣＭＯＳ処理を用いて形成される、メモリチップ周辺にある周辺トランジスタ素子に対して用いるように設計されていると有利である。上記ＣＭＯＳゲート積層は、酸化層７と、犠牲層８と、第１ハードマスク層９と、第２ハードマスク層１０とを含んでいる。酸化層７は、好ましくはＣＭＯＳのゲート酸化膜として用いられる熱酸化層であって、基板１上に形成されている。犠牲層８は、好ましくはポリシリコンであって、例えば化学気相堆積（ＣＶＤ）を用いて酸化層７上に形成されている。第１ハードマスク層９は、例えば酸化層などの電気的絶縁材料からなり、例えばＣＶＤなどを用いてポリシリコン層８上に形成されている。第２ハードマスク層１０は、例えば窒化層または炭素層などの電気的絶縁材料からなり、例えばＣＶＤを用いて第１ハードマスク層９上に形成されている。ＣＭＯＳゲート積層１１は、次の化学的機械研磨（ＣＭＰ）に適切に用いられる。

図２には示されていないが、上記第２ハードマスク層上に、例えば炭素からなる別の材料から構成された別のハードマスク層を形成してもよい。上述したように、周辺トランジスタゲート積層１１は、ポリサイド層の代わりに記憶用トランジスタ構造を形成するためのマスクまたは犠牲層として用いると有利である。次に、ハードマスク１０が、帯形状にパターン形成される。これは、上記ゲート積層構造および基板にワード線トレンチ１３をパターン形成できるようにするためである。より具体的には、ワード線トレンチ１３は、一般的に、多相処理においてエッチングされる。この多相処理は、少なくとも、ゲート酸化層７においてエッチングが停止する第１の工程と、基板１内に凹みをエッチングする第２の工程とを含んでいる。これにより、ワード線トレンチ１３の深さおよび形状を非常に正確に制御できる。

図３Ａおよび図３Ｂは、図２に示す中間形成物の細部を示している。これらの図は、図２のラインＡおよびラインＢに示す、形成対象であるワード線に沿った断面図である。図３Ａは、図２に示すラインＡと対応しており、図３Ｂは、図２に示すラインＢと対応している。このように、図３Ａでは、電気的絶縁材料１４によって充填されたＳＴＩ１２の、ワード線トレンチに沿った断面が示されている。ワード線トレンチ１３のエッチングは、各トレンチ分離材料１４が、そのトレンチ１３から突出して「段差１５」様の構造を形成するように行われる。図示はしないが、次の手法がより好ましい：各トレンチ分離材料１４を、そのトレンチ（下向きの段差または凹み）に対して凹ませる。これによって一般的に、ＳＴＩ１２間に、アクティブ領域（後のチャネル領域）の凹型の湾曲が非常に有利に形成される（これは、チャネル領域の長さが非常に短いゆえの結果である）。この結果、電界がより均一に分布して、後のチャネル領域の縁における好ましくない電界ピークを避けることができる。換言すれば、チャネル領域の幅が、凹型の湾曲によって拡大される。なお、チャネル領域の幅とは、このチャネル領域に隣接して形成される、対応するソース／ドレイン領域を接続するラインに対して垂直な方向への幅である。図３Ｂは、隣接したワード線トレンチ間の断面図である。ここで、ＳＴＩ１２は、電気的絶縁材料１４によって充填されている。

図４は、形成方法における他の中間形成物の細部を示す図である。この図は、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。図４には示されていないが、まずトレンチ１３内に犠牲（熱）酸化層を成長させて、エッチングダメージを取り除く。この結果、非常に均一で乱れのないトレンチ１３の表面が得られる。犠牲酸化層が、ケミカルウェットエッチングされる。次に、トレンチ１３の底部の熱酸化層１６を成長させて、トンネリング絶縁膜として用いられるように適応される。上記熱酸化層１６の厚さは、例えば約４ｎｍである。熱酸化層１６上に、例えば減圧ＣＶＤを用いて、例えば窒化層などの電荷トラップ記憶層１７が堆積される。

図５は、形成工程における他の中間形成物の細部を示している。この図は、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。図６および図７はそれぞれ、図５に示すマスキング層の構成に対して第１の変更を加えた場合の、第５および第６の中間形成物の細部を示している。上記のように図５では、記憶層１７をマスキングするために等角に堆積されたマスキング層１８が、記憶層１７上に塗布されている。マスキング層１８は、例えばポリシリコンまたは炭素からなる。しかし、記憶層をエッチングする次の工程において、記憶層のマスキングが実行可能であるならば、他の材料を用いてもよい。

次に図６では、スピンコート法（spin coating technique）などを用いて、等角のマスキング層１８上に、有機マスキング抵抗層１９（例えばフォトレジスト）が堆積されている。この工程は、例えば反応性イオンエッチングを用いて堆積物を凹ませた後に行われる。

続いて図７では、有機マスキング抵抗層１９によって覆われていないマスキング層１８の開口部が、等方性エッチング、次工程における抵抗の除去、および非等方性エッチング工程によって除去される。これによって、マスキング層１８材料の側壁スペーサー２０の形成が可能となる。有機マスキング抵抗層１９を用いることによって、例えば基本的に基板１内に形成されたトレンチ凹みの内部に位置する、小型の側壁スペーサー２０を形成できるという利点がある。そうでなければ、このような有機マスキング抵抗層１９は、トレンチ底部のマスキング層１８のエッチングによるエッチングダメージを減少できる可能性が高い。なぜなら、上記マスキング層のＲＩＥが最低限に維持されるからである。

図８は、図５に示すマスキング層のパターン形成に対して、第２の変化を加えた場合に得られる、他の中間形成物の細部を示している。図８は、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。図８では、マスキング層１８のＲＩＥのみを用いて、つまり有機マスキング抵抗層を塗布せずに、図５Ｃに示す側壁スペーサー２０よりも大きい側壁スペーサー２０が形成されている。

図９は、マスキング層のパターン形成に対して、第２の変更を加えた場合に得られる、他の中間形成物の細部を示している。この図は、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った図である。図９およびこれ以降の図に関連して示されている全ての工程は、より小さい側壁スペーサーを形成する、マスキング層のパターン形成に対する第１の変化において影響を受けることがある。従って図９では、記憶層１７の第１および第２の部位２１が分離するように、電荷トラップ記憶層１７の非保護部分が、例えば、ホットリン酸を用いたエッチングによって除去される。このとき、トレンチ１３の底部に位置している記憶層１７の一部は、既に除去されている。次に、残留したあらゆるマスキング層が、等方性ドライエッチングまたはケミカルウェットエッチングによって除去される。

図１０は、形成工程におけるマスク層構築に対して、第１の変化を加えた場合に得られる、他の中間形成物の細部を示している。この図は、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。図１０では、記憶層部２１の上に、上部境界層２２（ゲート絶縁膜）が堆積／成長されている。上部境界層２２は、高温酸化膜を形成する工程と、熱酸化膜を形成する工程とを含んだ、２工程による処理によって形成されることが好ましい。シリコン上への酸化膜の成長速度は、窒化膜に比べて非常に高いという利点を活かして、トレンチ１３底部の上方にある上記境界層の厚みは、所望する適切な厚みにすることができる。この結果、上記記憶用トランジスタの、特に書き込み特性およびデータ保持力に対して、より有利な影響が及ぼされる。

図１１は、形成工程におけるマスク層構築に対して第１の変更を加えた場合のゲート導電性材料の堆積に対して、第１の変更を加えた場合に得られる、他の中間形成物の細部を示している。この図は、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。図１１では、ワード線トレンチ１３上に、例えばポリシリコンまたはアモルファスシリコンである第１ゲートコンダクタ２３（電気的導電性材料）が、堆積されて埋め込まれている。次に、例えばＷＳｉ、ＷＮ／Ｗ、またはＴｉＮである第２ゲートコンダクタ２４（電気的導電性材料）が、堆積および埋め込まれている。これは、第１ゲートコンダクタ２３の電気抵抗を減らすためである。次いで、第２ゲートコンダクタ２４上に、電気的絶縁材料が堆積されている。トレンチ１３の表面を平坦化するために、上記電気的絶縁材料には、化学的機械研磨が施されている。あるいは、１つのコンダクタ（例えばＴｉＮ）のみからなるメタルゲート構造を用いてもよい。

図１２は、形成工程におけるマスク層構築に対して第１の変更を加えた場合のゲート導電性材料の堆積に対して、第２の変更を加えた場合に得られる、別の中間形成物の細部を示している。この図は、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。図１２では、ワード線トレンチ１３上に、例えばポリシリコンまたはアモルファスシリコンである第１ゲートコンダクタ２３（電気的導電性材料）が堆積されて、溝２６を形成している。

図１３は、図１２に示す第２の形態による、他の中間形成物の細部を示している。図１３では、例えばＷＳｉ、ＷＮ／Ｗ、またはＴｉＮである第２ゲートコンダクタ２４（電気的導電性材料）が、例えばＣＶＤおよび非等方性ＲＩＥによって、堆積および埋め込まれている。これは、第１ゲートコンダクタ２３の電気抵抗を減らすためである。

図１４は、図１３に示す第２の形態による、他の中間形成物の細部を示している。図１４では、第１ゲートコンダクタ２３が、例えば非等方性ＲＩＥまたはケミカルウェットエッチングによって、エッチバックされている。

図１５は、図１４に示す第２の形態による、他の中間形成物の細部を示している。図１５では、例えば二酸化ケイ素である素子分離用絶縁膜２５が、凹み部分に堆積されている。この凹み部分は、第１ゲートコンダクタ２３のエッチバックと、続いて行われる、上記トレンチを平坦化するための化学的機械研磨とによって形成されている。

図１６は、図１１に示すゲート導電性材料の堆積の第２の形態による、他の中間形成物の細部を示す斜視図である。図１６では、ローカル相互接続分離開口部２９が、リソグラフィによって形成されている。このとき、例えばＲＩＥなどのエッチング処理が用いられている。さらに、上記記憶トランジスタとは異なる周辺トランジスタに属している、別のトレンチ分離３０が示されている。

図１７は、図１６に示す中間形成物による、他の中間形成物の細部を示す斜視図である。上記のように、ローカル相互接続分離開口部２９は、例えば酸化物などの電気的絶縁材料３２によって充填されている。この後、絶縁材料３２の平坦化が行われる。そして、上記絶縁構造間の犠牲層８を選択的に取り除くことによって、ローカル相互接続開口部が得られる。エッチング処理をローカル相互接続構造に制限するために、従来のリソグラフィを用いてもよい。次に、第２の極性を持つソース／ドレイン領域３１を形成するために、ドーパントの埋め込みを行う。続いて、電気的導電性材料によってローカル相互接続開口部が充填されて、ローカル相互接続４が形成される。ソース／ドレイン領域３１の埋め込みは、第１方向（ｙ）に沿って交互に配置された奇数列および偶数列と、第２方向（ｘ）に沿って交互に配置された奇数行および偶数行とに、ソース／ドレイン領域３１が配置されるように行われる。導電性のローカル相互接続４は、ソース／ドレイン領域３１の各対をそれぞれ接続するように形成されている。ここで、偶数行内のソース／ドレイン領域３１の各対は、偶数列内のソース／ドレイン領域、および次に続く奇数列内において隣接したソース／ドレイン領域を接続している。また、奇数行内のソース／ドレイン領域３１内の各対は、奇数列内のソース／ドレイン領域３１、および次に続く偶数列内において隣接したソース／ドレイン領域を接続している。従ってローカル相互接続は、自己整合するように、分離３２およびワード線積層２５、２４、２３に対して形成される。

他方のハードマスクを堆積した後、周辺構造、すなわちメモリセルアレイおよびローカル相互接続外にある全てのＣＭＯＳデバイスの、ゲートパターン形成が行われる。次に、高性能ＣＭＯＳ処理の標準手順に沿って、トランジスタが形成される。これについては公知であるため、本明細書において詳しく説明する必要はない。特に、サリサイドゲートおよびソース／ドレイン領域が形成される。絶縁膜の堆積工程および平坦化工程が行われた後、ローカル相互接続をアドレス指定するためのビット線構造が形成される。当業者には知られているように、各ビット線は、偶数行内または奇数行内のいずれかにある複数のローカル相互接続４を接続して、仮想接地アレイを形成する（例えば、特許明細書ＤＥ １０２５８１９４ Ａ１に開示されている）。

本明細書では、具体的な実施の形態が例証および説明されているが、本発明の範囲から逸脱することなく、これら実施の形態の代わりに様々な別の形態、および／または同等の形態を実施することができることについては、当業者であれば理解するであろう。この出願は、本明細書において説明された具体的な実施形態の、任意の適合および変更を網羅することを意図している。従って本発明は、請求項および請求項に相当する部分によってのみ限定されることを意図している。

メモリのワード線およびビット線の一形態の概略図である。 形成工程における中間形成物の一形態の細部を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 図２に示す中間形成物の細部の一形態を示す図であって、図２のラインＡに示す、形成対象であるワード線に沿った断面図である。 図２に示す中間形成物の細部の一形態を示す図であって、図２のラインＢに示す、形成対象であるワード線に沿った断面図である。 形成工程における他の中間形成物の一形態の細部を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 形成工程における他の中間形成物の細部の一形態を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 形成工程におけるマスク層構築に対して第１の変更を加えた場合の、他の中間形成物の細部の一形態を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 形成工程におけるマスク層構築に対して第１の変更を加えた場合の、他の中間形成物の細部の一形態を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 形成工程におけるマスク層構築に対して第２の変更を加えた場合の、他の中間形成物の細部の一形態を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 形成工程におけるマスク層構築に対して第２の変更を加えた場合の、他の中間形成物の細部の一形態を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 形成工程におけるマスク層構築に対して第１の変更を加えた場合の、他の中間形成物の細部の一形態を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 形成工程におけるマスク層構築に対して第１の変更を加えた場合のゲート導電性材料の堆積に対して、第１の変更を加えた場合に得られる、他の中間形成物の細部を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 形成工程におけるマスク層構築に対して第１の変更を加えた場合のゲート導電性材料の堆積に対して、第２の変更を加えた場合に得られる、他の中間形成物の細部を示す図であって、図１のラインＡ−Ａに示す、形成対象であるビット線に沿った断面図である。 図１２に示す第２の変更を加えた場合の、他の中間形成物の細部の一形態を示す図である。 図１３に示す第２の変更を加えた場合の、他の中間形成物の細部の一形態を示す図である。 図１４に示す第２の変更を加えた場合の、他の中間形成物の細部の一形態を示す図である。 図１１に示す、ゲート導電性材料の堆積に対して第１の変更を加えた場合の、他の中間形成物の細部の一形態を示す斜視図である。 図１６に示す他の中間形成物の細部の一形態を示す斜視図である。

Claims (37)

1. 電荷トラップメモリセルを含んだメモリであって、
   基板と、
   複数の導電性のワード線と、
   複数のメモリセルとを有しており、
   上記複数のメモリセルは、複数のトレンチ分離と、該トレンチ分離に挟まれた複数のソース／ドレイン領域と、隣接したソース／ドレイン領域間の上記基板と向かい合っている上記ワード線の各部位によって形成された複数のゲート電極と、を有しており、
   上記複数のゲート電極が複数のチャネル領域を形成しており、
   上記ゲート電極は、トラップ絶縁膜によって上記ソース／ドレイン領域から分離されているとともに、少なくとも部分的に上記基板内に形成されたトレンチ内に配置されていることを特徴とするメモリ。
2. 上記トラップ絶縁膜が、２つの境界層の間に挟まれた記憶層を含んでいることを特徴とする請求項１に記載のメモリ。
3. 上記トレンチ内のゲート電極の１つを分離している上記トラップ絶縁膜の一部である上記記憶層は、少なくとも２つの部位を含んでおり、
   上記２つの部位は、上記ゲート電極を上記ソース領域から分離している第１の部位と、上記ゲート電極を上記ドレイン領域から分離している第２の部位とを含んでいることを特徴とする請求項２に記載のメモリ。
4. 上記第１の部位および上記第２の部位は、上記トレンチの底に位置している上記記憶層の底部を取り除くことによって形成されていることを特徴とする請求項３に記載のメモリ。
5. 上記第１の部位および上記第２の部位は、上記各チャネル領域の長さの少なくとも３０％が上記記憶層と向かい合わないように配置されていることを特徴とする請求項３に記載のメモリ。
6. 上記記憶層の上記第１の部位および上記第２の部位は、上記各チャネル領域の長さの少なくとも２０％が上記記憶層と向かい合わないように配置されていることを特徴とする請求項３に記載のメモリ。
7. 上記チャネル領域に隣接した上記ソース／ドレイン領域を接続している線に対して垂直な方向への上記チャネル領域の幅が拡大されるように、上記ゲート電極と向かい合う上記各チャネル領域が、湾曲した領域を少なくとも１つ含んでいることを特徴とする請求項１に記載のメモリ。
8. 上記トレンチが、Ｕ字型になるように形成されていることを特徴とする請求項１に記載のメモリ。
9. 上記ソース／ドレイン領域が、上記ワード線の側面に隣接するように配置されていることを特徴とする請求項１に記載のメモリ。
10. 上記ゲート電極が、上記トラップ絶縁膜によって上記基板から分離されていることを特徴とする請求項１に記載のメモリ。
11. 電荷トラップメモリセルを含んだフラッシュメモリであって、
    基板と、
    複数の導電性のワード線と、
    複数のフラッシュメモリセルとを有しており、
    上記複数のフラッシュメモリセルは、複数のトレンチ分離と、該トレンチ分離に挟まれた複数のソース／ドレイン領域と、隣接したソース／ドレイン領域間の上記基板と向かい合っている上記ワード線の各部位によって形成された複数のゲート電極と、を有しており、
    上記ゲート電極は、トラップ絶縁膜によって上記ソース／ドレイン領域から分離されているとともに、少なくとも部分的に上記基板内に形成されたトレンチ内に配置されていることを特徴とするフラッシュメモリ。
12. 仮想接地ＮＯＲメモリセルアレイとして動作するように適応されていることを特徴とする請求項１１に記載のメモリ。
13. 半導体メモリであって、
    メモリセルアレイ領域に第１の極性を持つ基板と、
    複数の導電性のローカル相互接続と、
    複数の導電性のビット線とを含み、
    上記基板は、第１の方向（ｙ）に沿って実質的に連続して配置された複数のトレンチ分離と、上記基板から分離されている上記第１の方向（ｙ）を横断する第２の方向（ｘ）に沿って配置された複数の導電性のワード線とを含み、
    上記基板における隣接したワード線間の領域が、第２の極性を持つ不純物によって充填されることによって、第２の方向（ｘ）上のトレンチ分離によって挟まれた複数のソース／ドレイン領域が形成され、
    上記隣接したソース／ドレイン領域間の上記基板と向かい合っている上記ワード線の各部位によって形成されている複数のゲート電極によって、複数のチャネル領域が形成され、
    上記ゲート電極は、トラップ絶縁膜によって、少なくとも上記ソース／ドレイン領域から分離されており、
    上記ソース／ドレイン領域は、上記第１の方向（ｙ）に沿って奇数と偶数とが交互に並んだ列上と、上記第２の方向（ｘ）に沿って奇数と偶数とが交互に並んだ行上とに配置されており、
    上記複数の導電性のローカル相互接続は、上記トレンチ分離のほぼ上方に備えられているとともに、上記ソース／ドレイン領域の各対を電気的に接続しており、
    偶数行内のソース／ドレイン領域の各対は、偶数列内のソース／ドレイン領域と、隣接した奇数列内のソース／ドレイン領域とを接続しており、そして奇数行内のソース／ドレイン領域の各対は、奇数列内のソース／ドレイン領域と、隣接した偶数列内のソース／ドレイン領域とを接続しており、
    上記複数の導電性のビット線は、上記ローカル相互接続の上方において、上記第１の方向（ｙ）に沿って配置されているとともに、上記各ビット線は、偶数行または奇数行のいずれかにおいて、複数のローカル相互接続を接続しており、
    上記ゲート電極は、少なくとも部分的に上記基板内に形成されたトレンチ内に配置されていることを特徴とする半導体メモリ。
14. 上記トラップ絶縁膜が、２つの境界層に挟まれた記憶層から構成されていることを特徴とする請求項１３に記載の半導体メモリ。
15. 上記トレンチ内のゲート電極の１つを分離している上記トラップ絶縁膜の一部である上記記憶層は、少なくとも２つの部位を含んでおり、
    上記２つの部位は、上記ゲート電極を上記ソース領域から分離している第１の部位と、上記ゲート電極を上記ドレイン領域から分離している第２の部位とを含んでいることを特徴とする請求項１４に記載の半導体メモリ。
16. 上記記憶層の第１の部位および第２の部位は、上記トレンチの底に位置している上記記憶層の底部を取り除くことによって形成されていることを特徴とする請求項１５に記載の半導体メモリ。
17. 上記記憶層の第１の部位および第２の部位は、上記各チャネル領域の長さの少なくとも３０％が上記記憶層と向かい合わないように配置されていることを特徴とする請求項１６に記載の半導体メモリ。
18. 上記記憶層の第１の部位および第２の部位は、上記各チャネル領域の長さの少なくとも２０％が上記記憶層と向かい合わないように配置されていることを特徴とする請求項１６に記載の半導体メモリ。
19. 上記チャネル領域に隣接した上記ソース／ドレイン領域を接続している線に対して垂直な方向への上記チャネル領域の幅が拡大されるように、上記ゲート電極と向かい合う上記各チャネル領域が、湾曲した領域を少なくとも１つ含んでいることを特徴とする請求項１３に記載の半導体メモリ。
20. 上記トレンチが、Ｕ字型になるように形成されていることを特徴とする請求項１３に記載の半導体メモリ。
21. 上記ソース／ドレイン領域が、上記ワード線の側面に隣接するように配置されていることを特徴とする請求項１３に記載の半導体メモリ。
22. 上記ゲート電極が、上記トラップ絶縁膜によって上記基板からほぼ完全に分離されていることを特徴とする請求項１３に記載の半導体メモリ。
23. 仮想接地ＮＯＲメモリセルアレイとして動作するように適応されていることを特徴とする請求項１３に記載の半導体メモリ。
24. 多ビットメモリセルメモリとして動作するように適応されていることを特徴とする請求項１３に記載の半導体メモリ。
25. 上記記憶層が窒化層であり、上記境界層が酸化層であることを特徴とする請求項１３に記載の半導体メモリ。
26. 上記ローカル相互接続が、ポリシリコン以外の導電性材料によって形成されていることを特徴とする請求項１３に記載の半導体メモリ。
27. 対称的な電荷トラップメモリとして動作するように適応されていることを特徴とする請求項１３に記載の半導体メモリ。
28. 半導体メモリを形成する方法であって、
    メモリセルアレイ領域に第１の極性を有する基板を設ける工程と、
    上記基板中に、トレンチ分離を１つずつ離して並行に形成する工程と、
    上記基板の上方に、犠牲マスク層を含んだ犠牲層構造を形成する工程と、
    上記犠牲マスク層内のワード線トレンチ、および上記トレンチ分離に対して直角である基板をエッチングする工程と、
    上記ワード線トレンチ内にトンネリング絶縁酸化層を成長させて、該トンネリング絶縁酸化層上に電荷トラップ記憶層を堆積する工程と、
    上記記憶層上にゲート絶縁膜を堆積する工程と、
    上記ワード線トレンチ内に少なくとも１つのゲートコンダクタ材料を堆積し、該ゲートコンダクタ材料をエッチバックして凹部を形成する工程と、
    上記ゲートコンダクタ材料上に電気的絶縁材料を堆積する工程と、
    ローカル相互接続分離を形成する工程と、
    ローカル相互接続開口部をエッチングする工程と、
    ソース／ドレイン領域を形成する工程と、
    上記ローカル相互接続開口部を導電性材料によって充填する工程と、を含んでいることを特徴とする方法。
29. 上記ワード線層がポリシリコンであることを特徴とする請求項２８に記載の方法。
30. 上記ワード線トレンチをエッチングする工程が、多工程の処理であることを特徴とする請求項２８に記載の方法。
31. 上記ワード線トレンチ内にトネリング絶縁酸化層を成長させる前に、犠牲酸化層が成長および除去されることを特徴とする請求項２８に記載の方法。
32. 上記記憶層をパターン形成するさらなる工程を含んでいることを特徴とする請求項２８に記載の方法。
33. 上記記憶層をパターン形成する上記工程が、
    等角のマスキング層を堆積する工程と、
    上記マスキング層上に有機マスキング抵抗を被膜して、該有機マスキング抵抗に凹部を形成する工程と、
    上記マスキング層の開口部を除去して、上記マスキング層の外に側壁スペーサーを形成する工程と、を含むことを特徴とする請求項３２に記載の方法。
34. 上記記憶層をパターン形成する上記工程が、
    等角のマスキング層を堆積する工程と、
    上記マスキング層をエッチングして、上記マスキング層の側壁スペーサーを形成する工程と、を含んでいることを特徴とする請求項３２に記載の方法。
35. 上記ゲート絶縁膜上に、第１ゲートコンダクタ材料と第２ゲートコンダクタ材料とが堆積されることを特徴とする請求項２８に記載の方法。
36. 上記第１ゲートコンダクタ材料が、上記ゲート絶縁膜上に等角に堆積されて、上記第２ゲートコンダクタ材料を堆積するための溝が形成されることを特徴とする請求項３５に記載の方法。
37. 電荷トラップメモリセルを含んだメモリであって、
    複数のワード線およびビット線と、メモリ基板と、チャネル領域を有する複数のメモリトランジスタと、を含み、
    上記メモリトランジスタの各チャネル領域における電流が流れる方向は、関連する上記ワード線に対して横方向であって、
    上記ビット線は、上記ワード線から電気的に絶縁するように、該ワード線の上面に配置されており、
    ソース／ドレイン領域の、電気的に導電性であるローカル相互接続が設けられており、
    上記ローカル相互接続は、上記ワード線間の間隔区域に、該ワード線から電気的に絶縁するように配置されているとともに、上記ビット線に接続されており、
    上記メモリ基板内に少なくとも部分的に形成されたトレンチ内に、複数のゲート電極が配置されていることを特徴とするメモリ。

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