SE533579C2 - Metod för mikrokapsling och mikrokapslar - Google Patents

Metod för mikrokapsling och mikrokapslar

Info

Publication number
SE533579C2
SE533579C2 SE0700172A SE0700172A SE533579C2 SE 533579 C2 SE533579 C2 SE 533579C2 SE 0700172 A SE0700172 A SE 0700172A SE 0700172 A SE0700172 A SE 0700172A SE 533579 C2 SE533579 C2 SE 533579C2
Authority
SE
Sweden
Prior art keywords
substrate
component
grooves
recess
electrical
Prior art date
Application number
SE0700172A
Other languages
English (en)
Other versions
SE0700172L (sv
Inventor
Thorbjoern Ebefors
Edvard Kaelvesten
Tomas Bauer
Original Assignee
Silex Microsystems Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silex Microsystems Ab filed Critical Silex Microsystems Ab
Priority to SE0700172A priority Critical patent/SE533579C2/sv
Priority to EP08705365.8A priority patent/EP2121511B1/en
Priority to EP08705364.1A priority patent/EP2106617B1/en
Priority to US12/523,786 priority patent/US20090302414A1/en
Priority to US12/523,811 priority patent/US20100053922A1/en
Priority to PCT/SE2008/050093 priority patent/WO2008091221A2/en
Priority to PCT/SE2008/050092 priority patent/WO2008091220A1/en
Priority to TW097103022A priority patent/TWI461348B/zh
Publication of SE0700172L publication Critical patent/SE0700172L/sv
Publication of SE533579C2 publication Critical patent/SE533579C2/sv
Priority to US13/566,081 priority patent/US8598676B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0077—Other packages not provided for in groups B81B7/0035 - B81B7/0074
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00246—Monolithic integration, i.e. micromechanical structure and electronic processing unit are integrated on the same substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/008—Aspects related to assembling from individually processed components, not covered by groups B81C3/001 - B81C3/002
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6688—Mixed frequency adaptations, i.e. for operation at different frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/26—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device including materials for absorbing or reacting with moisture or other undesired substances, e.g. getters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)
  • Packages (AREA)

Description

533 579 Dessutom kommer det föreligga en inkompatibilitet mellan det keramiska materialet i kapselns hölje och kiselkomponenten inuti. Olikheter i exempelvis termisk expansionskoefficient kan leda till artefakter.
Redogörelse för uppfinningen Syftet med föreliggande uppfinning är att möjliggöra ytterligare miniatyrisering av sådana kapslade komponenter.
Detta syfte uppnås genom metoden såsom definierad i patentkrav 1.
Genom metoden enligt föreliggande uppfinning kan kapslade komponenters tjocklek minskas med åtminstone 50 %.
Hermetisk tätning kan genomföras på skivnivà, vilket väsentligen förenklar tillverkningsprocessen och därmed minskar kostnaderna.
Dessutom är en högre viadensitet möjlig i kiselbaserade kapslar.
Enligt ytterligare en aspekt tillhandahålls också en anordning såsom definierad i patentkrav 9.
Omfånget och ytterligare tillämpbarhet för föreliggande uppfinning kommer att klargöras i den följande beskrivningen och de åtföljande ritningarna, vilka endast är avsedda för illustration, och således inte ska anses vara begränsande för föreliggande uppfinning, och där lO 15 20 25 30 533 579 Figurbeskrivníng Uppfinningen kommer att beskrivas närmare nedan i anslutning till de bifogade ritningarna, ivilka Fig. l visar i tvärsnitt en utföringsform av en anordning enligt föreliggande uppfinning, Fig. 2 visar en annan utföringsform av en anordning enligt föreliggande uppfinning, Fig. 3 är en perspektivritning av en kapslad anordning sett från dess undre sida, Fig. 4 är en perspektivritning av en kapslad anordning sett från ovan med locket avtaget, Fig. 5 visar en array av intilliggande vior, Fig. 6 illustrerar geometrin för hörnetsning, Fig. 7 visar en via med spårredundans, Fig. 8 är en perspektivritning liknande Fig. 3 men med komponent för montering inuti visad med skuggade linjer, Fig. 9 illustrerar kapsling av komponenter med högdensitetsviastrukturer, Fig. 10 (a) illustrerar (ej skalenligt) en utföringsform där kapseln år framställd genom att forma viorna på en plan skiva och genom att utforma ”lockskivan” som ett hölje, och Fig. 10 (b) illustrerar en utföringsform där kapseln är framställd genom att forma en fördjupning i både komponentskivan och i ”lockskivan”.
Detaljerad beskrivning av föredragna utfóringsfonner Föreliggande uppfinning är baserad på användandet av skívgenomgående genomföringar (eller ”vior”), vilka möjliggör anslutning av kapslade mikrokomponenter på kretskort eller till andra komponenter med tillhandahållande av bulkiga anslutningsben eller pinnar, och hermetisk inkapsling.
Företrädesvis är startskivorna med nämnda vior halvledarskivor, mer företrädesvis enkrístallina kiselskivor.
Företrådesvis är den kapslade komponenten framställd genom att använda en skiva som har försetts med vior som föreskrivet i den internationella 10 15 20 25 30 533 579 patentansökan W=2004/084300 Al (Silex Microsystems), vars innehåll härmed införlivas med dess hela innehåll.
Följaktligen är startsubstratet för processen enligt föreliggande uppfinning en skiva 1 med förgjorda vior 2, vilket illustreras i Fig. l och Fig. 2.
I en första utföringsforrn, vilken visas i Fig. l, utsått först skivan för en mönstring för att definiera utrymmena 3 i vilka komponenterna 4 skall monteras. Exempel på komponenter år alla typer av MEMS-anordriingar (sensorer och aktuatorer), antingen i diskret form eller integrerade på kisel; kondensatorer och / eller resistorer av olika material; EMC komponenter såsom EMI-filter, dämpare för transienta spänningar; klockenheter såsom kristallenheter, klockoscillatorer, TCXO, VCXO, högprecisionsoscillatorer för industriella tillämpningar, keramiska resonatorer, SAW-resonatorer; olika sorts kristallprodukter; filter såsom SAW-filter, monolitiska kristallfilter; RF-moduler såsom antennväxlarmoduler (Antenna Switch Module); och piezoelektriska produkter såsom stötsensorer, akustiska piezoelektriska generatorelement, piezosummer.
Den mönstrade skivan utsätts för en lämplig ets, och en rektangulär fördjupning formas på så sätt i antingen via-skivan eller lock-skivan eller i båda. En fördel med en etsningsprocess jämfört med den konventionella fräsningen är att det är möjligt att göra mycket skarpa hörn i den ”lådliknande” fördjupningen, och dessutom möjliggör kiseletsning väldigt små ”lådor” med precisa dimensioner. Därefter anbringas ett andra mönster för att definiera fastsättningsanordningar vilka motsvarar viorna, det vill säga viornas ytor täcks med ett material som rnotstår etsning. En djupare fördjupning etsas med hjälp av en andra ets, varigenom utskjutande element 2 formas. Fördjupningen är lämpligen 150 pm djup, och höjden av de utskjutande elementen är lämpligen i storleksordningen 20 pm, men dessa mått kan givetvis variera beroende på tillämpningen i fråga Ovanpå dessa utskjutande element 2 formas paddar 5 eller öar, så kallade bumpar, av guld (Au) genom någon lämplig metod såsom plätering, sputtring. CÉC- Om lådan görs i locket görs dessa öar företrädesvis på den plana via-skivan, vilket förenklar tillverkningen. 10 15 20 25 30 533 579 Den komponent 4 som ska monteras i det skyddande höljet kan fästas exempelvis genom lödning, ultraljudssvetsning, limning och trådbondning, i en automatiserad process med användning av ytmonteringsmaskiner av standardtyp. När komponenten är på plats placeras hela skivan i vakuum och ett lock 10 läggs på för att täcka hela skivan. För att fasta locket på komponentskivan finns flera alternativ.
Man kan lägga på en ”ram” 9 av guld på lockskivan, vilket visas i Fig. 4, där ramens storlek motsvarar storleken på kapseln, det vill säga en remsa av guld med samma dimensioner som kapseln, på så sätt att när lockskivan är linjerad mot komponentskivan och värme och tryck anbringas, kommer det att uppstå en eutektisk sammanfogning mellan locket och kislet i skivan. I detta fall läggs inte det isolerande lagret 6-T på. Å andra sidan kan guldet läggas på lagret 6-T och istället ha locket ”kiselrent”, det vill säga man låter kislet i locket fogas samman mot guldet i komponentskivan.
En andra metod är att lägga på ett guldlager på både lockskivan och komponentskivan och använda en så kallad termokompressionsprocess.
För det tredje kan ett lod (t.ex. PbSn eller AuSn) läggas på en av skivorna och guld på den andra och en lödningsprocess utförs.
Alternativt kan de sammanfogade skivorna slipas för att minska den totala tjockleken till en önskad tjocklek lämplig för tillämpningen i fråga. Exempelvis är tunna kapslar viktiga för mobiltelefonitillämpningar.
På skivans l baksida läggs ett isolerande lager 6~B av exempelvis oxid, eller något annat lämpligt material på. Detta lager skulle kunna ha lagts på innan någon annan processning utförts, vilket också gäller för det isolerande lagret 6-T på skivans ovansida. I detta lager 5 görs öppningar genom mönstring/etsning för att frilågga viat för att i sin tur möjliggöra kontaktering till andra komponenter eller till et kretskort. Lämpligen tillhandahålls en metallisering 7 av tex. Al som 10 15 20 25 30 533 579 kontakterar viamaterialet och som kan tillhandahållas som smala kontaktledningar från viat till kanterna pä kapselstrukturen. Detta kan observeras i bottenvyn i Fig. 3, där Al-ledningarna 7 visas. Större kontaktytor 8 för vidare fastsåttning, vanligen kallade bumpar, kan tillhandahållas vid kanterna. Fackmannen kommer att inse att det finns många sätt att göra detta utan att det innebär något innovativt arbete, men som exempel kan nämnas olika typer av lod (Pb / Sn, Au / Sn, etc.) för lödning eller ”flip-chip”-montering. Kapseln kan tillhandahållas med en så kallad barriärmetall, UBM (Under Bump Metallization) och lodet läggs på kretskortet, men lodet kan också läggas på kapseln.
Fastän ritningarna bara visar en kapsel ska det inses att det kan framställas ilera tusen enheter på en skiva i samma sats. Med detta tillvägagångssätt på skivnivå enligt föreliggande uppfinning är det möjligt att på skivnivå tillhandahålla flera tusen mikrokapslade komponenter där de yttre dimensionerna kan göras väsentligen mindre än med nuvarande använd teknologi.
I det slutgiltiga steget i tillverkningsprocessen delas skivornai individuella kapslar genom sågning.
I en andra utföringsform, vilken visas i Fig. 2, är inte bumpstrukturerna 2 orda från viorna. Istället är fördjupningen 3 gjord i ett etsningssteg, antingen på viaskivan eller lockskivan, eller båda (de två senare utföringsformerna illustreras schematiskt i Fig. 10). Därefter tillhandahålls guldbumpar 5' så att de har sarnma höjd som de utskjutande elementen 2 i Fig. l. Dessa guldbumpar 5” kan därefter användas för att sätta fast en komponent 4 på ett sätt som liknar det som beskrevs med hänvisning till Fig. l.
I en tredje utföringsform, vilken visas i Fig. 9, används referensnumren enligt följande. 100 är en ”lockskiva” på vilken en rörlig omkopplare 102 är tillhandahållen, vilken innefattar ett flexibelt membran (utböjningen under aktuering visas med en streckad linje). 101 är en skiva som innefattar en array av högdensitetsvior lO3a-e. lO3a år en skenvia som används för etslastkompensering, lO3b används för 10 15 20 25 30 533 579 aktueringsändamål, l03c är en signalvia, l03d är ansluten till jord, lO3e är ytterligare en aktueringsvia, 104a och 104b är elektrostatiska aktueringspaddar, 105 betecknar Au-paddar för termokompressionsbondning, 106 är en UBM, 107 är en lodkula, och 108 är sågrnärken.
Fig. 9 illustrerar kapsling på skivnivå enligt föreliggande uppfinning, vilket möjliggör en betydande minskning i delningen mellan två intilliggande vior. Detta är en stor fördel som kan erhållas när kisel används för tillverkning av de herrnetiskt tåtade genomföringarna i skivan. På lockskívan, vilken företrädesvis är en kiselskiva eller en transperent glasskiva, är mikrostrukturer (t.ex. omkopplare eller mikrospeglar) integrerade i en storskalig arraykonflguration med användande av ytrnonteringstekniker, vilka år välkända för en person inom området.
Med användande kiselviateknologin som beskrivs i det svenska patentet med nummer SE-526 366 (Silex) kan en stor fördel erhållas. Anordningen kan nämligen väsentligen förenklas eftersom all metalledardragniiig kan undvikas på grund av att viorna är placerade i omedelbar anslutning under vardera komponent.
Emellertid är ledningsdragning, liksom i känd teknik, på båda skivor (det vill säga komponent- respektive lockskiva) och både på viaskivans fram- och baksida möjlig (jämför Fig. 3 och Fig. 9). Speciellt för omkopplartillämpningar för RF-signaler är möjligheten att göra en rnikrostrip-layout en stor fördel. Fig. 9 illustrerar ett exempel på en anordning med en stor array av identiska delkomponenter (=dubbelt upphängda membranomkopplarstrukturer (102)). Signalkontakterna (104b) på mernbranet är individuellt omkopplade genom elektrostatiska aktueringspaddar (104a). I syfte att göra en array av omkopplare så liten som möjligt behövs ett viaarrayer med hög densitet (103b-e). lnkapsling av dessa mikrostrukturer på skivnivå i vakuum (eller annan kontrollerad miljö) erhålls genom att sammanfoga lockskivan och víaskivan. Bland de olika skivsammanfogningsalternativen finns: - Au-Au för termokompressionssammanfogning ~ AuSn, PbSn, etc. mot Au, etc. för lödning - Au-Si för eutektisk sammanfogning 10 15 20 25 30 533 579 - Si-Si, SiO-Si eller SiO-SiO (eller andra alternativa isolerande material såsom SiN) för så kallad fusion bondíng (valfritt plasmaförstârkt lågtemperatursammanfogning (plasma enhanced low temp bondingn - Si-glas för anodisk sammanfogning (valfritt Al på Si för anodisk sammanfogning Al/ glas) Bland flertalet tillgängliga sätt för att lägga på dessa sammanfogningsmaterial fmns, men är inte begränsade till: konventionell metallisering med sputtring/ föràngning efterföljt av fotolitografi och etsning, så kallad lift-off, skuggförångning/ sputtring, screen-tryckning, preform.
Sarnmaníogningsalternativen liksom metoderna för att lägga på materialen är välkända för en person inom området.
Efter det att de två skívoma sammanfogats genomförs processning på så sätt som beskrivs i Fig. 3. Det finns åtskilliga metoder för att deponera en barriärmetall, UBM, (eventuellt med ledningsdragning 7), med alternativ att lägga på lod 8 för ytmontering medelst flip-chip. En översikt av dessa olika teknologier kan hittas i exempelvis artikeln ” The Use of Solder as an Area-Array Package Interconnect” av Dr. Ning-Cheng Lee i september-oktobernumret 1999 av tidskriften Chip Scale Review (tillgänglig på http: / /wvvwehipscalerevieweom/ issues/ 1099 / featuredl.htrn.). För tillämpningar med snäv víadelning (det vill säga viadelningar mindre än 150 pm) är lodbumpningen företrädesvis gjord med hjälp av en process som innefattar fotolitografi och elektroplätering.
För vissa tillämpningar kan det vara nödvändigt att tillhandahålla genomföringar genom skivan med hjälp av ”vior” som är så tätt packade att det kommer att vara omöjligt att göra separata vior som har den nödvändiga inbördes delningen. Ett typiskt centrum-till-centrum-mått för cirkulära vior år omkring 250 um, om spåren (trench) är 20 um breda och viadiametern typiskt är 100 pm.
Emellertid har uppfmnarna uppfunnit en metod for att göra mycket tätt placerade vior, och ett exempel på sådana vior 52 visas schematískt i Fíg. 5 som en toppvy av 10 15 20 25 30 533 579 en del av en skiva 50 som har de nya viorna tillhandahållna däri (se också Fig. 9).
De fyllda spåren är betecknade 54. Idén är att låta intilliggande vior dela ett gemensamt isolerande spår (trench) som vid 56 i Fig. 5. Ett typiskt centrum-till- centrum«avstånd för dessa vior är omkring 50 pm, om spåren är 5-10 pm breda och dimensionerna i sida för viorna är 35 pm, vilket är typiskt.
I processen för att tillverka arrayer med intilliggande vior av denna typ är emellertid problemet med variera etsegenskaperna över hela skivans yta påfallande, vilket kommer att påverka resultatet. För att åstadkomma en så kallad ”etslastkompensering” (etch load compensation) 'renlighet med en aspekt av föreliggande uppfinning kommer det alltid att vara en redundant via vid vardera ände av arrayen. Dessa yttersta vior i arrayen kommer inte att användas i nyttjandet av arrayen utan är bara där för ovanstående nämnda skål. Se Fig. 9, element 103a.
Emellertid finns det ytterligare ett problem förknippat med tillverkningen av denna typ av viaarrayer. Detta problem uppträder i hörnen där spår möts, det vill säga vid 58 i Fig. 5. Det som händer är att den tillämpade etsen kommer verka på skivmaterialet från två eller fler riktningar (beroende på antalet spår som möts), och resultatet kommer vara att det djup till vilket etsen kommer att nå kommer variera eller att ett stopplager nås vid olika tidpunkter på olika ställe, vilket kan vara skadligt för resultatet.
För att eliminera eller åtminstone minska detta problem så att det blir betydelselöst ges hörnen en speciell geometrí vilken schematiskt visas i Fig. 6, vilket motsvarar den inringade delen som visas vid 58 i Fig. 5. Den optimala formen kan bestämmas baserat på de etsparametrar som används ivarje specifikt fall. Att forma spåren på detta sätt kommer idealt att leda till spår som har väsentligen samma djup, eller åtminstone kommer inte etsen nå för djupt i spårstrukturens hörn. Ännu ett problem kan uppträda i mycket långa spår, det vill säga där själva ”viat” täcker en stor ytarea på skivan. Det vill säga, med tanke på att spåren i ett standardfall är omkring 8 pm breda, kommer det att räcka med att en enskild partikel med ledande egenskaper ”fastnar” i spåret och bildar en brygga mellan viat lO 533 579 10 och det omgivande skivmaterialet så att viat kortsluts. Sannolikheten för att detta ska hända blir större och större ju längre spåret blir, och kommer oundvikligen leda till höga kasseringstal och således lågt utbyte i tillverkningen.
Genom att göra en spårstruktur som introducerar en redundans kan problem kan mildras.
Det sätt på vilket det löses av uppfinningen år som följer.
Två. eller fler spår är formade som koncentriska cirklar, kvadrater, rektanglar eller någon annan geometrisk form på en skiva 70, inneslutande en via 72, och vardera cirkel är ansluten till den nästa genom radiellt utsträckta spår, såsom Fig. 7 illustrerar, där tre koncentriska spår är förbundna genom de radiella spåren.

Claims (9)

10 15 20 25 30 533 579 1 1 PATENTKRAV:
1. . Metod för att mikrokapsla en komponent, vilken metod innefattar följande steg: att tillhandahålla ett första och ett andra halvledarsubstrat (1 , 10) av vilka det första (1) år försett med elektriska genomföringar (2) och det andra âr plant och avsett att utgöra ett lock (l0); kännetecknar! av stegen att etsa en fördjupning [3] i det med elektriska genomför-ingar försedda substratet eller i det andra substratet eller i båda; att fastsâtta en komponent (4) direkt på en eller flera av de elektriska genomföringania (2), på passande sätt för komponenten; att sammanfoga av substraten, varvid fördjupningen (3) i det första substratet vetter mot det andra substratet, fór att bilda en tåtad kapsel; att två eller fler spår formas som koncentriska cirklar, kvadrater, rektanglar eller någon annan geometrisk form på substratet (l), inneslutande en elektrisk genomför-ing (2), och att de konoentriska formerna är anslutna till den nästa genom radiellt utsträckta spår, och att att fylla spåren med isolerande material.
2. Metod enligt krav 1, där komponenten är en diskret komponent.
3. Metod enligt krav 2, innefattande genomförande av ett ytterligare steg innefattande delning av skivan i individuella kapslar.
4. Metod enligt något av kraven 1-3, där substraten sammanfogas i en kontrollerad omgivning.
5. Metod enligt krav 4, där substraten sammanfogas i vakuum.
6. Mikrokapslad elektronisk eller mikromekanisk komponent, innefattande: 10 15 20 25 533 579 12 ett hermetiskt tätat tunnvâggigt hölje av ett halvledarmatefial, innefattande ett första substrat (l) med elektriska genomföringar (2) genom höljet, vilket substrat är försett med elektroniska och/ eller mikromekaniska komponenter (4) och ett andra substrat (10) som täcker det första substratet (1), känneteclmad. av att antingen det första substratet, det andra substratet eller båda är försedda med en fördjupning (3) vilken fördjupning upptar nämnda komponenter (4): de elektriska genomföringarna (2) är placerade i omedelbar anslutning under varje komponent (4), och där. det finns två eller fler spår formade som koncentríska cirklar, kvadrater, rektanglar eller någon annan geometrisk form på substratet (1), vilka former innesluter en elektrisk genomföring (2), och där de koncentriska formerna år anslutna till den nästa genom radiellt utsträckta spår, och där spåren år fyllda med isolerande material.
7. Mikrokapslad elektronisk eller mihomekanisk komponent enligt krav 6, där komponenten är fastsatt med antingen lödning, ultraljudssvetsning, limning eller trådbondning.
8. Mikrokapslad elektronisk eller mikromekanisk komponent enligt krav 6 eller 7, där höljet vidare innefattar bumpar för ytmontering på. en yttre yta.
9. Mikrokapslad elektronisk eller mikromekanisk komponent enligt krav 6, 7 eller 8, vidare innefattande bumpar inuti höljet för montering av komponenter.
SE0700172A 2007-01-25 2007-01-25 Metod för mikrokapsling och mikrokapslar SE533579C2 (sv)

Priority Applications (9)

Application Number Priority Date Filing Date Title
SE0700172A SE533579C2 (sv) 2007-01-25 2007-01-25 Metod för mikrokapsling och mikrokapslar
EP08705365.8A EP2121511B1 (en) 2007-01-25 2008-01-25 Method of packaging an electronic or micromechanical component
EP08705364.1A EP2106617B1 (en) 2007-01-25 2008-01-25 Trench isolation for reduced cross talk
US12/523,786 US20090302414A1 (en) 2007-01-25 2008-01-25 Trench isolation for reduced cross talk
US12/523,811 US20100053922A1 (en) 2007-01-25 2008-01-25 Micropackaging method and devices
PCT/SE2008/050093 WO2008091221A2 (en) 2007-01-25 2008-01-25 Micropackaging method and devices
PCT/SE2008/050092 WO2008091220A1 (en) 2007-01-25 2008-01-25 Trench isolation for reduced cross talk
TW097103022A TWI461348B (zh) 2007-01-25 2008-01-25 微封裝方法及裝置
US13/566,081 US8598676B2 (en) 2007-01-25 2012-08-03 Barrier structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE0700172A SE533579C2 (sv) 2007-01-25 2007-01-25 Metod för mikrokapsling och mikrokapslar

Publications (2)

Publication Number Publication Date
SE0700172L SE0700172L (sv) 2008-07-26
SE533579C2 true SE533579C2 (sv) 2010-10-26

Family

ID=39644725

Family Applications (1)

Application Number Title Priority Date Filing Date
SE0700172A SE533579C2 (sv) 2007-01-25 2007-01-25 Metod för mikrokapsling och mikrokapslar

Country Status (5)

Country Link
US (3) US20090302414A1 (sv)
EP (2) EP2106617B1 (sv)
SE (1) SE533579C2 (sv)
TW (1) TWI461348B (sv)
WO (2) WO2008091220A1 (sv)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759773B2 (en) 2007-02-26 2010-07-20 International Business Machines Corporation Semiconductor wafer structure with balanced reflectance and absorption characteristics for rapid thermal anneal uniformity
US7745909B2 (en) * 2007-02-26 2010-06-29 International Business Machines Corporation Localized temperature control during rapid thermal anneal
SE534510C2 (sv) 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
US8426233B1 (en) 2009-01-09 2013-04-23 Integrated Device Technology, Inc. Methods of packaging microelectromechanical resonators
CN101692441B (zh) * 2009-04-16 2012-04-11 旭丽电子(广州)有限公司 一种印刷电路板封装结构
SE537499C2 (sv) 2009-04-30 2015-05-26 Silex Microsystems Ab Bondningsmaterialstruktur och process med bondningsmaterialstruktur
DE102011006100A1 (de) * 2011-03-25 2012-09-27 Carl Zeiss Smt Gmbh Spiegel-Array
US8704428B2 (en) 2011-04-20 2014-04-22 Qualcomm Mems Technologies, Inc. Widening resonator bandwidth using mechanical loading
US8803269B2 (en) * 2011-05-05 2014-08-12 Cisco Technology, Inc. Wafer scale packaging platform for transceivers
JP5999833B2 (ja) * 2011-06-08 2016-09-28 日本電波工業株式会社 水晶デバイス
WO2014020387A1 (en) * 2012-07-31 2014-02-06 Soitec Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices
TWI576972B (zh) * 2013-01-18 2017-04-01 精材科技股份有限公司 半導體晶片封裝體及其製造方法
KR102204276B1 (ko) * 2015-11-30 2021-01-15 더블유.엘. 고어 앤드 어소시에이트스, 인코포레이티드 다이를 위한 보호용 환경 배리어
CN108369285B (zh) * 2015-12-02 2022-04-26 深圳帧观德芯科技有限公司 半导体x射线检测器的封装方法
US10546816B2 (en) * 2015-12-10 2020-01-28 Nexperia B.V. Semiconductor substrate with electrically isolating dielectric partition
EP3182445B1 (en) * 2015-12-15 2020-11-18 Nexperia B.V. Semiconductor device and method of making a semiconductor device
US10410981B2 (en) 2015-12-31 2019-09-10 International Business Machines Corporation Effective medium semiconductor cavities for RF applications
US11226402B2 (en) * 2016-06-09 2022-01-18 Ams Sensors Singapore Pte. Ltd. Optical ranging systems including optical cross-talk reducing features
US10510741B2 (en) * 2016-10-06 2019-12-17 Semtech Corporation Transient voltage suppression diodes with reduced harmonics, and methods of making and using
WO2018221273A1 (ja) * 2017-06-02 2018-12-06 株式会社村田製作所 高周波モジュール及び通信装置
US10319654B1 (en) * 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages
CN108358160B (zh) * 2018-04-18 2023-08-01 中国兵器工业集团第二一四研究所苏州研发中心 吊装式可释放应力的mems器件封装结构
US10870575B2 (en) * 2018-06-29 2020-12-22 Infineon Technologies Dresden GmbH & Co. KG Stressed decoupled micro-electro-mechanical system sensor
TWI722348B (zh) * 2018-12-11 2021-03-21 創意電子股份有限公司 積體電路封裝元件及其載板

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5064771A (en) * 1990-04-13 1991-11-12 Grumman Aerospace Corporation Method of forming crystal array
JPH07321140A (ja) * 1994-05-19 1995-12-08 Toshiba Corp 半導体装置
US5767561A (en) * 1997-05-09 1998-06-16 Lucent Technologies Inc. Integrated circuit device with isolated circuit elements
EP0951068A1 (en) * 1998-04-17 1999-10-20 Interuniversitair Micro-Elektronica Centrum Vzw Method of fabrication of a microstructure having an inside cavity
FR2782843B1 (fr) * 1998-08-25 2000-09-29 Commissariat Energie Atomique Procede d'isolation physique de regions d'une plaque de substrat
US6524890B2 (en) * 1999-11-17 2003-02-25 Denso Corporation Method for manufacturing semiconductor device having element isolation structure
TW523486B (en) * 2001-08-29 2003-03-11 Asia Pacific Microsystems Inc Structure of self-assembled, 3D Micro-Opto-Electro-Mechanical System and method of fabricating same
US6787916B2 (en) * 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US7004015B2 (en) * 2001-10-25 2006-02-28 The Regents Of The University Of Michigan Method and system for locally sealing a vacuum microcavity, methods and systems for monitoring and controlling pressure and method and system for trimming resonant frequency of a microstructure therein
TW560018B (en) * 2001-10-30 2003-11-01 Asia Pacific Microsystems Inc A wafer level packaged structure and method for manufacturing the same
AU2002365151A1 (en) * 2001-11-07 2003-07-09 The Board Of Trustees Of The University Of Arkansas Structure and process for packaging rf mems and other devices
JP2003174082A (ja) * 2001-12-06 2003-06-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6696645B2 (en) * 2002-05-08 2004-02-24 The Regents Of The University Of Michigan On-wafer packaging for RF-MEMS
US7554136B2 (en) * 2002-09-13 2009-06-30 Advantest Corporation Micro-switch device and method for manufacturing the same
US6621135B1 (en) * 2002-09-24 2003-09-16 Maxim Integrated Products, Inc. Microrelays and microrelay fabrication and operating methods
US7052939B2 (en) 2002-11-26 2006-05-30 Freescale Semiconductor, Inc. Structure to reduce signal cross-talk through semiconductor substrate for system on chip applications
US6867060B2 (en) * 2002-11-27 2005-03-15 Intel Corporation Wafer-level packaging of electronic devices before singulation
JP4342174B2 (ja) * 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
SE526366C3 (sv) 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
TWI223622B (en) * 2003-03-24 2004-11-11 Chien Hui Chuan Built-in high frequency induction-heating module for injection molding and thereof applications
US20040232535A1 (en) * 2003-05-22 2004-11-25 Terry Tarn Microelectromechanical device packages with integral heaters
US20040259325A1 (en) * 2003-06-19 2004-12-23 Qing Gan Wafer level chip scale hermetic package
US6930368B2 (en) * 2003-07-31 2005-08-16 Hewlett-Packard Development Company, L.P. MEMS having a three-wafer structure
US20050093134A1 (en) * 2003-10-30 2005-05-05 Terry Tarn Device packages with low stress assembly process
US7692292B2 (en) * 2003-12-05 2010-04-06 Panasonic Corporation Packaged electronic element and method of producing electronic element package
JP2007514321A (ja) 2003-12-10 2007-05-31 ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア ミックスド・シグナル集積回路のための低クロストーク回路基板
US6936918B2 (en) * 2003-12-15 2005-08-30 Analog Devices, Inc. MEMS device with conductive path through substrate
JP3875240B2 (ja) * 2004-03-31 2007-01-31 株式会社東芝 電子部品の製造方法
EP1585171A1 (en) 2004-04-07 2005-10-12 Andrea Pizzarulli An SOI circuit having reduced crosstalk interference and a method for forming the same
KR100907514B1 (ko) * 2004-04-22 2009-07-14 파나소닉 전공 주식회사 센서 장치, 센서 시스템 및 그것의 제조 방법
US7261793B2 (en) * 2004-08-13 2007-08-28 Hewlett-Packard Development Company, L.P. System and method for low temperature plasma-enhanced bonding
US7204737B2 (en) * 2004-09-23 2007-04-17 Temic Automotive Of North America, Inc. Hermetically sealed microdevice with getter shield
US7098070B2 (en) * 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections
TWI246502B (en) * 2004-11-30 2006-01-01 Wen-Chang Dung Method for forming a separable interface and micro electromechanical film made therefrom
KR100594952B1 (ko) * 2005-02-04 2006-06-30 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 제조방법
US7262079B2 (en) * 2005-02-10 2007-08-28 Altera Corporation Consolidated flip chip BGA assembly process and apparatus
US7365382B2 (en) 2005-02-28 2008-04-29 Infineon Technologies Ag Semiconductor memory having charge trapping memory cells and fabrication method thereof
US7262622B2 (en) * 2005-03-24 2007-08-28 Memsic, Inc. Wafer-level package for integrated circuits
JP5151012B2 (ja) * 2005-05-30 2013-02-27 富士電機株式会社 半導体装置の製造方法
KR100661169B1 (ko) * 2005-06-03 2006-12-26 삼성전자주식회사 패키징 칩 및 그 패키징 방법
US7067397B1 (en) * 2005-06-23 2006-06-27 Northrop Gruman Corp. Method of fabricating high yield wafer level packages integrating MMIC and MEMS components
US7233048B2 (en) * 2005-08-26 2007-06-19 Innovative Micro Technology MEMS device trench plating process and apparatus for through hole vias
KR100692520B1 (ko) * 2005-10-19 2007-03-09 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 제조방법
US7763489B2 (en) * 2006-09-27 2010-07-27 Miradia, Inc. Method of forming a micromechanical system containing a microfluidic lubricant channel
US7911023B2 (en) 2007-11-06 2011-03-22 Denso Corporation Semiconductor apparatus including a double-sided electrode element and method for manufacturing the same
US7923808B2 (en) * 2007-11-20 2011-04-12 International Business Machines Corporation Structure of very high insertion loss of the substrate noise decoupling

Also Published As

Publication number Publication date
EP2106617A1 (en) 2009-10-07
WO2008091221A3 (en) 2008-09-18
US20120292736A1 (en) 2012-11-22
US8598676B2 (en) 2013-12-03
US20090302414A1 (en) 2009-12-10
EP2121511A2 (en) 2009-11-25
EP2121511B1 (en) 2017-08-16
TW200848359A (en) 2008-12-16
TWI461348B (zh) 2014-11-21
EP2106617A4 (en) 2015-04-15
WO2008091220A1 (en) 2008-07-31
US20100053922A1 (en) 2010-03-04
WO2008091221A2 (en) 2008-07-31
SE0700172L (sv) 2008-07-26
EP2121511A4 (en) 2014-07-02
EP2106617B1 (en) 2021-06-02

Similar Documents

Publication Publication Date Title
SE533579C2 (sv) Metod för mikrokapsling och mikrokapslar
US6528344B2 (en) Chip scale surface-mountable packaging method for electronic and MEMS devices
JP5610177B2 (ja) 機能デバイス及びその製造方法
WO2008023465A1 (en) Microelectronic machine mechanism device, and its manufacturing method
JP2001144117A (ja) 改良式ｍｅｍｓウェハーレベル・パッケージ
US10266392B2 (en) Environment-resistant module, micropackage and methods of manufacturing same
JP5615122B2 (ja) 電子部品装置及びその製造方法
JP4741621B2 (ja) 電子部品封止用基板およびそれを用いた電子装置、並びに電子装置の製造方法
TWI388038B (zh) 感測元件結構與製造方法
JP4268480B2 (ja) 電子部品封止用基板およびそれを用いた電子装置
JP4761713B2 (ja) 電子部品封止用基板および多数個取り用電子部品封止用基板ならびに電子装置の製造方法
JP3842751B2 (ja) 電子部品封止用基板およびそれを用いた電子装置の製造方法
JP4903540B2 (ja) 微小電子機械部品封止用基板及び複数個取り形態の微小電子機械部品封止用基板、並びに微小電子機械装置及び微小電子機械装置の製造方法
JP2005262382A (ja) 電子装置およびその製造方法
JP4126459B2 (ja) 電子部品封止用基板およびそれを用いた電子装置、並びに電子装置の製造方法
JP2014205235A (ja) 機能デバイス
US20090315169A1 (en) Frame and method of manufacturing assembly
JP4781098B2 (ja) 電子装置
EP3479476B1 (en) Component with a thin-layer covering and method for its production
JP4404647B2 (ja) 電子装置および電子部品封止用基板
JP4434870B2 (ja) 多数個取り電子部品封止用基板および電子装置ならびに電子装置の製造方法
JP2005212016A (ja) 電子部品封止用基板および多数個取り用電子部品封止用基板ならびに電子装置の製造方法
WO2017203746A1 (ja) 半導体装置及びその製造方法
JP4116954B2 (ja) 電子部品封止用基板およびそれを用いた電子装置
JP2005153067A (ja) 電子部品封止用基板およびそれを用いた電子装置の製造方法