KR100594952B1 - 웨이퍼 레벨 패키징 캡 및 그 제조방법 - Google Patents

웨이퍼 레벨 패키징 캡 및 그 제조방법 Download PDF

Info

Publication number
KR100594952B1
KR100594952B1 KR1020050010647A KR20050010647A KR100594952B1 KR 100594952 B1 KR100594952 B1 KR 100594952B1 KR 1020050010647 A KR1020050010647 A KR 1020050010647A KR 20050010647 A KR20050010647 A KR 20050010647A KR 100594952 B1 KR100594952 B1 KR 100594952B1
Authority
KR
South Korea
Prior art keywords
wafer
cap
forming
buffer
metal
Prior art date
Application number
KR1020050010647A
Other languages
English (en)
Inventor
백계동
김운배
황준식
왕치안
정규동
이문철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050010647A priority Critical patent/KR100594952B1/ko
Priority to DE602006002137T priority patent/DE602006002137D1/de
Priority to EP06000605A priority patent/EP1688994B1/en
Priority to US11/339,500 priority patent/US7579685B2/en
Priority to JP2006028001A priority patent/JP2006216963A/ja
Application granted granted Critical
Publication of KR100594952B1 publication Critical patent/KR100594952B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G25/00—Household implements used in connection with wearing apparel; Dress, hat or umbrella holders
    • A47G25/12—Cane or umbrella stands or holders
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
    • A47B61/00—Wardrobes
    • A47B61/04—Wardrobes for shoes, hats, umbrellas, or the like
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G25/00—Household implements used in connection with wearing apparel; Dress, hat or umbrella holders
    • A47G25/02—Dress holders; Dress suspending devices; Clothes-hanger assemblies; Clothing lifters
    • A47G25/06—Clothes hooks; Clothes racks; Garment-supporting stands with swingable or extending arms
    • A47G25/0607—Clothes hooks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/094—Feed-through, via
    • B81B2207/095—Feed-through, via through the lid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 웨이퍼 레벨 패키징에 사용되는 웨이퍼 레벨 패키징 캡 및 그 제조방법에 관한 것이다. 본 발명에 의한 웨이퍼 레벨 패키징 캡은 소자가 수용되는 공간을 제공하는 소정 용적의 공동부가 그 저면에 형성되어 있고 소자 웨이퍼와 하나로 결합되는 캡 웨이퍼와, 소자에 전기적으로 연결되는 복수의 소자 패드와 각각 대응하여 캡 웨이퍼의 저면에 형성된 복수의 메탈라인과, 복수의 메탈라인 각각이 접촉되며 복수의 홈을 형성하는 완충 웨이퍼와 복수의 홈에 채워진 메탈로 구성된 복수의 완충부와, 복수의 완충부 각각에 전기적으로 연결되며 완충부 상측으로부터 캡 웨이퍼를 관통하여 형성된 복수의 접속봉, 및 캡 웨이퍼의 상면에 형성되며 복수의 접속봉 상단과 각각 전기적으로 연결된 복수의 캡 패드를 포함한다.
웨이퍼 레벨 패키징, 캡, 완충부, 전기도금, 완충물질

Description

웨이퍼 레벨 패키징 캡 및 그 제조방법{Wafer level packaging cap and fablication method thereof}
도 1은 종래기술에 의한 웨이퍼 레벨 패키징 캡으로 패키징된 칩을 나타낸 단면도,
도 2는 본 발명에 의한 웨이퍼 레벨 패키징 캡으로 패키징된 칩을 나타낸 단면도,
도 3은 도 2의 웨이퍼 레벨 패키징 캡의 완충부를 I-I에서 본 단면도,
도 4a 내지 도 4v는 본 발명에 의한 웨이퍼 레벨 패키징 캡의 제조방법을 나타낸 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10; 소자 웨이퍼 12; 소자
13; 소자 패드 14; 소자 실링라인
100; 패키징 캡 110; 캡 웨이퍼
111; 공동부(空洞部) 112; 메탈라인
113; 접속봉 114; 캡 패드
115; 연결구멍 116; 캡 실링라인
120; 완충부 121; 메탈
122; 완충 웨이퍼 123; 홈
본 발명은 반도체 칩의 웨이퍼 레벨 패키징에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키징에 사용되는 웨이퍼 레벨 패키징 캡과 그 캡의 제조방법에 관한 것이다.
일반적으로 칩단위로 제조되는 IC, 통신용 Hybrid chip, RF MEMS 등의 미세구조물 및 액추에이터 등과 같이 특정 기능을 수행하는 소자들은 수분, 기타 파티클(particle) 및 고온에 취약하기 때문에 패키징이 필요하다. 이와 같은 패키징은 특정 기능을 수행하는 소자가 형성된 소자 웨이퍼의 상면을 소자가 수용될 수 있는 공간을 제공하는 소정 용적의 공동부(空洞部,cavity)가 형성된 캡으로 덮고 밀봉함으로써 이루어진다. 웨이퍼 레벨 패키징은 복수의 소자가 형성된 웨이퍼를 칩단위로 절단하기 전에 웨이퍼 단위로 형성된 패키징 캡으로 밀봉하여 패키징한 뒤 칩단위로 절단하여 칩을 완성하는 패키징 방법을 말한다. 상기의 소자들외에도 CCD, 센서 등과 같이 고온, 수분, 가스성 물질, 파티클 등의 최소화가 필요한 소자의 생산에도 이와 같은 웨이퍼 레벨 패키징이 적용된다. 이하에서는 웨이퍼 레벨 패키징에 사용되는 패키징 캡에 대해 칩단위로 설명한다.
이와 같은 종래기술에 의한 웨이퍼 레벨의 패키징 캡을 사용하여 패키징한 칩의 일예가 도 1에 도시되어 있다.
도 1을 참조하면, 패키징된 칩(1)은 소자 웨이퍼(10)와 패키징 캡(20)을 포함하여 구성된다.
소자 웨이퍼(10)는 소자 기판(11)과, 그 상면에 형성된 특정 기능을 수행하는 소자(12)와, 소자(12)와 전기적으로 연결된 복수의 소자 패드(13)로 구성되며, 일반적인 반도체 제조공정에 의해 제조된다.
패키징 캡(20)은 소자(12)가 수용되는 공간을 제공하는 소정 용적의 공동부(22)가 그 저면에 형성되어 있고 소자 웨이퍼(10)와 하나로 결합되는 캡 기판(21)과, 소자(12)에 전기적으로 연결되는 복수의 소자 패드(13)와 대응하여 캡 기판(21)의 저면으로부터 공동부(22)의 내면(22a)으로 형성된 복수의 메탈라인(25)과, 메탈라인(25)의 각각에 대응하여 캡 기판(21)의 공동부 내면(22a)으로부터 캡 기판(21)의 상면까지 관통하는 복수의 연결구멍(28)과, 복수의 연결구멍(28) 각각의 내측에 형성되며 그 하부는 복수의 메탈라인(25)에 각각 전기적으로 연결되는 복수의 접속봉(24), 및 캡 기판(21)의 상면에 형성되며 복수의 연결구멍(28)의 접속봉(24) 상부와 전기적으로 연결되는 복수의 캡 패드(23)로 구성된다.
따라서, 칩(1)은 상술한 소자 웨이퍼(10)의 실링라인(14)과 패키징 캡(20)에 형성된 캡 실링라인(27)을 융점결합(eutectic bonding) 등으로 용융하여 본딩함으로써 패키징이 완료된다.
그런데, 상기와 같은 종래기술에 의한 패키징 캡(20)은 내온도성을 시험하는 과정에서 연결구멍(28) 부위에 파손이 다량으로 발생하는 문제가 있다. 이는 내온도 성능을 시험하기 위해 열을 가하면, 연결구멍(28)을 형성하는 캡 기판(21) 웨이 퍼의 재질과 접속봉(24)을 형성하는 재질의 열변형율의 차이에 의해 발생하는 열적 스트레스(stress)에 기인한다. 따라서, 이러한 문제를 해결하기 위해서는 이를 완충시킬 필요가 있다.
이를 위해서는 캡 기판(21)에 먼저 복수의 연결구멍(28)을 가공한 후 연결구멍(28)의 내측벽에 완충물질의 층을 형성한 후 전기도금으로 접속봉(24)을 형성하면 된다. 그런데, 전기도금을 하기 위해서는 먼저 연결구멍(28) 내측벽의 완충물질 층 상에 시드 메탈(seed metal)을 형성할 필요가 있다. 통상적으로 구멍의 내면에 시드 메탈층을 형성하는 공정은 구멍 깊이가 100㎛ 이하인 경우만 가능하다. 즉, 두께가 100㎛ 이하인 웨이퍼에 형성된 연결구멍에만 시드 메탈층을 형성할 수 있다. 그런데, 웨이퍼의 기계적 특성과 가공상의 편의성을 고려할 때 가공완료된 캡 기판(20)의 두께는 보통 300㎛ 이상은 되어어야 한다. 만일 웨이퍼의 두께가 이보다 얇을 경우에는 가공공정 중에 웨이퍼가 파괴될 위험이 높다. 따라서, 상기와 같은 방법으로는 300㎛ 이상인 캡 기판(21)의 연결구멍(28)에 시드 메탈층을 형성할 수 없다. 시드 메탈층을 형성할 수 없으면 전기도금을 할 수 없기 때문에 접속봉(24)을 형성할 수 없게 된다.
즉, 지금까지의 패키징 캡의 제조방법으로는 두께가 300㎛ 이상인 웨이퍼에 내온도 성능시험에서 좋은 특성을 가지도록 연결구멍의 내측에 완충물질을 형성하는 것이 곤란하다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로서, 내온도(耐溫度) 성능 시험시 접속봉과 캡 기판의 연결부위의 파손이 발생하지 않는 웨이퍼 레벨 패키징 캡 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 고단면비를 갖는 웨이퍼의 연결구멍의 가공과 전기도금공정을 이용하여 연결구멍을 채우는 것이 보다 용이한 웨이퍼 레벨 패키징 캡 및 그 제조방법을 제공하는 것이다.
상기와 같은 본 발명의 목적은, 소자가 그 상면에 형성된 소자 웨이퍼를 덮는 웨이퍼 레벨 패키징 캡에 있어서, 상기 소자가 수용되는 공간을 제공하는 소정 용적의 공동부가 그 저면에 형성되어 있고, 상기 소자 웨이퍼와 하나로 결합되는 캡 웨이퍼; 상기 소자에 전기적으로 연결되는 복수의 소자 패드와 각각 대응하여 상기 캡 웨이퍼의 저면에 형성된 복수의 메탈라인; 상기 복수의 메탈라인 각각이 접촉되며, 복수의 홈을 형성하는 완충 웨이퍼와 상기 복수의 홈에 채워진 메탈로 구성된 복수의 완충부; 상기 복수의 완충부 각각에 전기적으로 연결되며, 상기 완충부 상측으로부터 상기 캡 웨이퍼를 관통하여 형성된 복수의 접속봉; 및 상기 캡 웨이퍼의 상면에 형성되며, 상기 복수의 접속봉 상단과 각각 전기적으로 연결된 복수의 캡 패드;를 포함하는 웨이퍼 레벨 패키징 캡을 제공함으로써 달성된다.
이때, 상기 복수의 홈과 메탈 사이 및 상기 접속봉과 캡 웨이퍼 사이에는 완충물질 층이 형성된다. 여기서, 상기 완충물질 층은 산화층으로 하는 것이 바람직하다.
그리고, 상기 완충부의 단면적이 상기 접속봉의 단면적보다 큰 것이 바람직 하다. 또한, 상기 완충부는 단면이 메탈과 완충 웨이퍼가 반복되는 줄무늬로 형성되는 것이 좋다. 그리고, 상기 완충부의 메탈은 상기 메탈라인을 이루는 재질과 동일한 것을 사용하는 것이 바람직하다.
또한, 상기 복수의 완충부는 상기 공동부에 형성하는 것이 좋다.
또한, 상기 캡 웨이퍼는 상기 소자 웨이퍼의 실링라인에 대응되는 캡 실링라인을 더 포함하는 것이 바람직하다.
본 발명의 다른 측면에서, 상기와 같은 본 발명의 목적은, 소자가 그 상면에 형성된 소자 웨이퍼를 패키징하는 웨이퍼 레벨 패키징 캡의 제조방법에 있어서, 웨이퍼의 일면에 공동부를 형성하는 단계; 상기 웨이퍼의 반대면에서 상기 공동부 쪽으로 소정 깊이의 복수의 연결구멍을 형성하는 단계; 상기 공동부와 복수의 연결구멍 사이의 웨이퍼에 복수의 완충부를 형성하는 단계; 상기 복수의 완충부 상측으로 복수의 연결구멍 내측에 메탈을 도금하여 접속봉을 형성하는 단계; 상기 웨이퍼의 반대면에 복수의 캡 패드를 형성하는 단계; 및 상기 웨이퍼의 일면에 상기 완충부와 전기적으로 연결되는 복수의 메탈라인을 형성하는 단계;를 포함하는 웨이퍼 레벨 패키징 캡 제조방법을 제공함으로써 달성된다.
여기서, 상기 공동부 형성 단계는, 상기 웨이퍼의 전면(全面)에 산화층을 형성하는 단계; 상기 웨이퍼의 일면에 사진공정으로 상기 공동부에 대응되는 패턴을 형성하는 단계; 상기 공동부에 해당하는 산화층 부분을 에칭하여 제거하는 단계; 및 상기 산화층이 제거된 웨이퍼 부분을 에칭하여 소정 깊이까지 제거하는 단계;를 포함한다.
그리고, 상기 연결구멍 형성 단계는, 상기 웨이퍼의 반대면에 사진공정으로 복수의 연결구멍에 대응되는 패턴을 형성하는 단계; 상기 복수의 연결구멍에 해당하는 산화층 부분을 에칭하여 제거하는 단계; 상기 산화층이 제거된 웨이퍼 부분을 에칭하여 소정 깊이까지 제거하는 단계; 및 복수의 연결구멍의 내측벽에 산화층을 형성하는 단계;를 포함한다.
또, 상기 완충부 형성 단계는, 상기 웨이퍼의 일면에 사진공정으로 복수의 완충부에 대응되는 패턴을 형성하는 단계; 상기 복수의 완충부에 대응되는 웨이퍼 부분을 에칭하여 상기 연결구멍과 연통되는 소정 무늬의 홈을 형성하는 단계; 상기 복수의 완충부 패턴을 제거하고, 산화층을 형성하는 단계; 상기 웨이퍼의 일면에 시드 메탈층을 증착하는 단계; 및 상기 시드 메탈층의 상측으로 메탈을 도금하여 상기 소정 무늬의 홈을 채우는 도금층을 형성하는 단계;를 포함한다.
그리고, 상기 캡 패드 형성단계는, 상기 웨이퍼의 일면을 평탄화하는 단계; 평탄화된 상기 웨이퍼의 일면에 패드 메탈층을 증착하는 단계; 상기 패드 메탈층의 상측에 복수의 캡 패드에 대응되는 패턴을 형성하는 단계; 및 상기 패드 메탈층을 에칭하여 복수의 캡 패드를 형성하는 단계;를 포함한다.
또한, 상기 웨이퍼의 일면에 캡 실링라인을 형성하는 단계는, 사진공정으로 상기 웨이퍼의 일면에 캡 실링라인에 대응되는 패턴을 형성하는 단계; 상기 웨이퍼의 일면에 실링 메탈을 증착하는 단계; 및 상기 캡 실링라인 패턴을 제거하고 클리닝하는 단계;를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 웨이퍼 레벨 패키징 캡에 대 하여 설명한다. 다만, 종래기술과 동일 또는 유사한 부분은 동일한 참조부호를 부여하여 설명한다.
도 2를 참조하면, 본 발명에 의한 웨이퍼 레벨 패키징 캡(100)은 캡 웨이퍼(110)와, 공동부(111)와, 복수의 메탈라인(112)과, 복수의 완충부(120)와, 복수의 접속봉(113)과, 복수의 캡 패드(114) 및 캡 실링라인(116)을 포함한다.
캡 웨이퍼(110)는 패키징 캡(100)의 몸체를 형성하며 캡 실링라인(116)을 형성하는 실링재료(solder)에 의해 소자 웨이퍼(10)와 하나로 결합되는 것으로서, 반도체를 제조하는데 일반적으로 사용되는 재질의 웨이퍼가 사용될 수 있다. 본 실시예의 경우에는 실리콘(Si) 웨이퍼를 사용하였다.
공동부(cavity)(111)는 특정 기능을 수행하는 소자(12)가 수용되는 공간을 제공하는 소정 용적의 공간으로서 캡 웨이퍼(110)의 저면에 형성된다. 공동부(111)의 크기는 소자 웨이퍼(10)에 마련된 특정 기능의 소자(12)에 따라 정해진다. 이와 같은 공동부(111)는 사진공정과 에칭공정을 통해 캡 웨이퍼(110)를 소정 형상 및 깊이로 에칭함으로써 형성된다.
메탈라인(112)은 소자 웨이퍼(10)에 마련되며 소자(12)에 전기적으로 연결된 복수의 소자 패드(13) 각각에 대응하여 캡 웨이퍼(110)의 저면에 복수개로 형성된다. 이 메탈라인(112)은 접속봉(113)과 소자 패드(13)가 전기적으로 연결되도록 하는 것으로서, 메탈라인(112)의 일단은 완충부(120)의 하면에 연결되고, 메탈라인(112)의 타단은 소자 웨이퍼(10)의 소자 패드(13)와 접촉되는 위치의 캡 웨이퍼(110) 저면에 형성된다.
완충부(120)는 온도변화에 따른 접속봉(113)과 캡 웨이퍼(110)의 변형율(strain)의 차이에 의한 열적 스트레스(stress)에 의해 접속봉(113)과 캡 웨이퍼간의 스트레스를 완충시키기 위한 것으로서, 복수의 메탈라인(112)과 복수의 접속봉(113) 사이의 캡 웨이퍼(110)에 형성된다. 이 완충부(120)에 의해 300㎛ 이상의 웨이퍼에 형성된 구멍의 내측벽에 완충물질 층을 형성하면서도 시드 메탈을 형성할 수 있게 된다. 완충부(120)는 복수의 홈(123)을 형성하는 완충 웨이퍼(122)와 복수의 홈(123, 도 3 참조)에 채워진 메탈(121)로 구성된다. 복수의 홈(123)을 형성하는 완충 웨이퍼(122)는 도 2의 I-I선으로 절단하였을 때, 다양한 무늬를 갖도록 형성될 수 있다. 도 3에는 본 발명에 의한 패키징 캡(100)의 일 실시예에 의한 완충부(120)를 구성하는 완충 웨이퍼(122)의 일예가 도시되어 있다. 도 3의 완충부(120)를 구성하는 완충 웨이퍼(122)의 무늬는 줄무늬를 이루고 있으며, 복수의 홈(123)에는 전기도금으로 형성되어진 메탈(121)이 채워져 있다. 또한, 복수의 홈(123)을 형성하는 완충 웨이퍼(122)와 복수의 홈(123)에 채워지는 메탈(121)의 사이에는 실리콘과 메탈 사이에서 발생하는 열적 스트레스를 흡수할 수 있도록 완충물질 층(117)이 형성된다. 이때, 완충물질 층(117)은 산화층으로 형성하는 것이 바람직하다. 이 산화층(117)은 복수의 홈(123) 측벽에 형성되는 산화층의 두께가 0.5~1㎛가 되도록 하는 것이 바람직하다. 그리고, 완충부(120)의 완충 웨이퍼(122)를 도 3과 같이 줄무늬로 하는 것은 일 실시예일 뿐이고, 이외에 격자무늬 등 메탈로 된 접속봉(113)이 실리콘 웨이퍼로 된 연결구멍(115)에서 빠지는 것을 방지할 수 있는 무늬이면 어떠한 무늬로도 구성할 수 있음은 당연하다. 또한, 완충부(120) 의 복수의 홈(123)을 채우는 메탈은 메탈라인(112)과 접속봉(113)을 전기적으로 연결하는 것으로서, 메탈라인(112)을 형성하는 메탈과 동일한 재질을 사용하는 것이 바람직하다. 그리고, 완충부(120)는 도 3에 도시된 바와 같이 그 단면적이 연결구멍(115)의 단면적보다 크도록 형성한다. 그러나, 그 크기는 연결구멍(115) 직경의 1.3배 이하로 하는 것이 바람직하다. 또, 완충부(120)의 높이는 약 100㎛이하로 하는 것이 바람직하다.
복수의 접속봉(113)은 금속, 즉 메탈로 형성되며, 완충부(120)의 메탈(121)을 통해 메탈라인(112)과 캡 웨이퍼(110)의 상면에 형성된 캡 패드(114)를 전기적으로 연결한다. 또한, 캡 웨이퍼(110)와 접속봉(113) 사이에는 실리콘과 메탈 사이에서 발생하는 열적 스트레스를 흡수할 수 있도록 완충물질 층(117)이 형성된다. 이때, 완충물질 층(117)은 산화층으로 형성하는 것이 바람직하다. 접속봉(113)은 캡 웨이퍼(110)의 상면으로부터 완충부(120)까지 연통되도록 소정 깊이의 연결구멍(115)을 형성하고, 그 연결구멍(115)의 내측에 산화층(117)을 형성한 후 메탈을 전기도금함으로써 형성할 수 있다.
캡 패드(114)는 패키징 캡(100)으로 덮인 소자(12)가 외부의 장치와 전기적으로 연결되도록 하는 것으로서, 소자(12)에 마련된 소자 패드(13)의 갯수에 대응하여 복수개가 형성된다. 이러한 캡 패드(114)는 캡 웨이퍼(110)의 상면에 복수의 연결구멍(115)의 접속봉(114) 상단과 전기적으로 연결되도록 형성된다.
캡 실링라인(116)은 소자 웨이퍼(10)의 실링라인(14)과 결합되어 공동부(111)에 위치하는 소자(12)로 외부의 수분이나 파티클 등이 칩입하지 못하도록 밀 봉하는 것으로서, 공동부(111)가 형성된 캡 웨이퍼(110)의 저면에 공동부(111) 둘레로 형성된다. 이때, 캡 실링라인(116)을 형성하는 실링재료(solder, 솔더)는 일정한 열이 가해지면 용융되고, 소자 웨이퍼(10)의 실링라인(14)을 형성한 실링재료와 융합되어 밀봉할 수 있는 금속재료가 사용된다. 이와 같은 캡 실링라인(116)의 솔더 재질은 본 발명의 주요부분이 아니고 지금까지 알려진 솔더를 사용할 수 있으므로 상세한 설명을 생략한다.
따라서, 웨이퍼 레벨 패키징은 상술한 패키징 캡(100)의 캡 실링라인(116)이 특정 기능을 수행하는 소자(12)가 그 상면에 마련된 소자 웨이퍼(10)의 실링라인(14)과 일치되도록 패키징 캡(100)을 덮고 실링라인(14,116)을 구성하는 실링재료(solder)가 용융될 수 있는 정도의 열을 가하면 소자 웨이퍼(10)와 패키징 캡(100)의 실링라인(14,116)이 서로 접착되어 패키징이 완성된다.
다음으로 본 발명에 의한 웨이퍼 레벨 패키징 캡의 제조방법에 대하여 설명한다.
먼저, 상기와 같은 본 발명에 의한 웨이퍼 레벨 패키징 캡을 제조하는 방법은 크게 다음과 같은 단계로 구분할 수 있다.
즉, 웨이퍼 레벨 패키징 캡 제조방법은 웨이퍼의 일면에 공동부(空洞部)를 형성하는 단계와, 웨이퍼의 반대면에서 상기 공동부 쪽으로 소정 깊이의 복수의 연결구멍을 형성하는 단계와, 공동부와 복수의 연결구멍 사이의 웨이퍼에 복수의 완충부를 형성하는 단계와, 복수의 완충부 상측으로 복수의 연결구멍 내측에 메탈을 도금하여 접속봉을 형성하는 단계와, 웨이퍼의 반대면에 복수의 캡 패드를 형성하 는 단계 및 웨이퍼의 일면에 완충부와 전기적으로 연결되는 복수의 메탈라인을 형성하는 단계를 포함하여 구성된다.
이하, 첨부된 도 4a 내지 도 4v를 참조하여 상기와 같은 웨이퍼 레벨 패키징 캡의 제조방법의 일 실시예에 대하여 상세하게 설명한다.
먼저, 공동부, 복수의 완충부 및 연결구멍을 가공하여 캡 웨이퍼(110)를 형성할 웨이퍼(130)를 준비한다(도 4a).
웨이퍼(130)의 전면(全面)을 산화시켜 제1산화층(131)을 형성한다(도 4b).
이어서, 웨이퍼(130)의 일면에 사진공정을 통해 공동부(空洞部)(111)에 대응되는 패턴(132)을 형성한다(도 4c). 여기서, 사진공정(Photolithography)이란 가공할 웨이퍼(130)의 일면에 포터레지스트로 감광막을 형성한 후, 감광막 위에 필요한 형상의 패턴이 형성된 마스크를 씌운 후 자외선 등의 빛을 조사하고 현상하여 필요한 형상을 형성할 수 있는 패턴에 대응되는 감광막 부분만을 남기는 공정을 말한다. 이하의 제조방법 설명에서 사진공정이란 이와 동일 내지 유사한 의미로 사용된다.
다음으로, 공동부(111)가 형성될 부분에 해당하는 산화층 부분(131a)을 에칭하여 제거하고, 계속하여 산화층이 제거된 웨이퍼 부분을 습식 실리콘 에칭을 통하여 소정 깊이로 제거하여 소정 면적 및 깊이를 갖는 공동부(111)를 형성한다(4d).
이어서, 공동부의 패턴을 이루었던 감광막(132)을 제거한 후 세정한다(4e).
그 후, 사진공정을 통해 공동부가 형성된 면의 반대면에 복수의 연결구멍(115)에 해당하는 패턴(142)을 형성한다(4f).
다음으로, 복수의 연결구멍(115)이 형성될 부분의 제1산화층(131b)을 에칭하여 제거한다(4g). 계속하여, 실리콘 에칭을 통하여 웨이퍼(130)에 소정 깊이를 갖는 복수의 연결구멍(115)을 형성한다(4h). 이때, 복수의 연결구멍(115)의 가공깊이는 연결구멍(115)의 하단과 공동부(111)의 사이에 잔존하는 웨이퍼(130)의 두께(t)가 완충부(120)로서 기능할 수 있을 정도까지만 가공해야 한다. 따라서, 완충부(120)가 형성될 곳의 두께(t)는 100㎛ 이하가 되도록 하는 것이 바람직하다. 그리고, 복수의 연결구멍(115)을 에칭하는 방법으로는 ICP-RIE 장치를 이용하여 실리콘 웨이퍼(31)를 에칭하여 가공하는 건식 에칭(dry etching)이 적용될 수 있다.
이어서, 복수의 연결구멍(115)에 대응되는 패턴을 형성했던 감광막(142)을 제거한다(4i).
그리고, 공동부(111)가 형성된 웨이퍼 면(이하, 웨이퍼의 하면)에 사진공정을 통하여 복수의 완충부(120)에 대응되는 패턴(151)을 형성한다(4j).
그 후, 실리콘 에칭을 통하여 복수의 완충부(120) 각각은 소정의 무늬를 갖는 복수의 홈(123, 도 3 참조)으로 형성된다(4k). 이때, 각각의 완충부(120)를 구성하는 복수의 홈(123)은 웨이퍼(130)의 반대면에 이미 형성된 연결구멍(115)과 연통될 수 있는 정도의 깊이로 에칭하여 가공한다.
이어서, 완충부(120)에 대응되는 패턴을 형성했던 감광막(151)을 제거하고 클리닝한 후, 공동부(111)와 복수의 연결구멍(115) 및 완충부(120)의 홈(123)이 형성된 웨이퍼(130)를 산화시켜 제2산화층(152)을 형성한다(4ℓ). 이 제2산화층(152)은 완충물질 층(117, 도 2 참조)의 역할을 하게 된다. 이때, 완충부(120)의 복수의 홈(123)을 구성하는 완충 웨이퍼(122)의 측벽 및 연결구멍(115)의 내측벽에 형성되는 제2산화층(152)의 두께가 0.5~1㎛ 정도가 되도록 제2산화층(152)을 형성한다. 그러면, 제1산화층(131)이 제거되었던 공동부(111)와 복수의 연결구멍(115) 내면 및 완충부(120)의 홈(123)에도 산화층이 형성되어 실리콘(122)과 메탈(121) 사이에 발생하는 열응력을 완충시키게 된다.
다음으로, 공동부(111)가 형성된 웨이퍼(130) 하면에 시드 메탈을 증착하여 시드 메탈층(153)을 형성한다(4m). 이 시드 메탈층(153)은 완충부(120)의 복수의 홈(123)을 전기도금하여 채우기 위한 것으로서, 완충부(120)의 복수의 홈(123)의 내측면에도 형성된다.
이어서, 웨이퍼(130) 하면의 시드 메탈층(153)에 전기도금하여 메탈을 적층하여 제1도금층(155)을 형성한다(4n)(이를 제1전기도금공정이라 한다). 이때, 전기도금에 의해 적층되는 제1도금층(155)의 메탈이 복수의 완충부(120)의 홈(123)을 완전히 메꿀 수 있도록 전기도금을 하여야 한다.
완충부(120)의 복수의 홈(123)을 채우는 제1전기도금이 완료되면 복수의 연결구멍(115)을 메탈로 채워 복수의 접속봉(113)을 형성하는 제2전기도금공정을 행한다(4o). 이때, 일반적으로 전기도금에 의해 형성된 복수의 접속봉(113)의 높이는 서로 일치하지 않는다. 이는 실리콘(Si) 웨이퍼(130)를 에칭하여 연결구멍(115)을 형성하면 연결구멍(115)의 내면이 불규칙하게 가공되기 때문이다. 따라서, 복수의 연결구멍(115)에 메탈을 전기도금으로 적층하여 복수의 접속봉(113)을 만들게 되면 복수의 접속봉(113) 상단의 높이가 서로 달라지게 된다.
접속봉(113)을 형성하는 제2전기도금공정이 완료되면, 복수의 연결구멍(115)이 형성된 웨이퍼(130) 면(이하, 웨이퍼의 상면)을 복수의 접속봉(113) 상단이 웨이퍼(130) 면과 일치되도록 가공하여 평탄화시킨다(4p). 통상 이와 같은 평탄화 가공법으므는 랩핑(Lapping)과 CMP(Chemical Mechenical Polishing) 장치 등이 사용된다.
다음으로, 웨이퍼(130)의 상면에 캡 패드(114)가 될 메탈을 증착하여 탑 메탈층(161)을 형성한다(4q).
그리고, 사진공정을 통해 탑 메탈층(161) 위에 복수의 캡 패드(114)를 형성하기 위한 패턴을 만든다(미도시). 탑 메탈층(161)을 에칭하고 캡 패드(114)의 패턴을 이루던 감광막을 클리닝하여 복수의 캡 패드(114)를 완성한다(4r).
이어서, 웨이퍼(130) 하면의 제1전기도금공정을 통하여 형성된 제1도금층(155)에 사진공정을 통하여 복수의 메탈라인(112)에 대응되는 패턴을 만든다(미도시). 그 후, 제1도금층(155)을 에칭하고 복수의 메탈라인(112)의 패턴을 이루던 감광막을 제거하면, 복수의 메탈라인(112)이 완성된다(4s).
또한, 웨이퍼(130)의 하면에 사진공정을 통하여 캡 실링라인(116)에 대응되는 패턴(171)을 만든다(4t). 이어서, 웨이퍼(130)의 하면을 캡 실링라인(116)을 형성하는데 사용되는 실링재료(솔더)로 증착하여 실링층(172)을 만든다(4u). 이후, 불필요한 부분의 실링층(172)의 실링재료와 캡 실링라인(116)에 대응되는 패턴을 이루던 감광막(171)을 제거함으로써 패키징 캡을 완성한다(4v). 이때, 감광막(171)과 실링재료(172)를 동시에 제거할 수 있는 리프트-오프(lift-off) 공법을 적용하 는 것이 바람직하다.
이상에서, 설명한 바와 같이 본 발명에 의한 웨이퍼 레벨 패키징 캡 및 그 제조방법에 의하면, 접속봉과 웨이퍼 사이의 열적 스트레스가 완충물질의 완충작용에 의해 완화되므로 내온도(耐溫度) 성능 시험시 접속봉 주위에서 파손이 발생하지 않는 웨이퍼 레벨 패키징 캡을 제공할 수 있다.
또한, 본 발명에 의한 웨이퍼 레벨 패키징 캡 및 그 제조방법에 의하면, 연결구멍의 하부에 완충부가 형성되므로, 고단면비를 갖는 웨이퍼인 경우에도 연결구멍의 가공이 용이하며, 시드 메탈을 형성할 수 있기 때문에 전기도금공정을 통해 접속봉을 형성할 수 있다.
본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 후술하는 청구범위에 기재된 본 발명의 사상을 벗어나지 않는 범위내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 행할 수 있는 단순한 구성요소의 치환, 부가, 삭제, 변경은 본 발명의 청구범위 기재 범위 내에 속하게 된다.

Claims (16)

  1. 소자가 그 상면에 형성된 소자 웨이퍼를 덮는 웨이퍼 레벨 패키징 캡에 있어서,
    상기 소자가 수용되는 공간을 제공하는 소정 용적의 공동부(空洞部)가 그 저면에 형성되어 있고, 상기 소자 웨이퍼와 하나로 결합되는 캡 웨이퍼;
    상기 소자에 전기적으로 연결되는 복수의 소자 패드와 각각 대응하여 상기 캡 웨이퍼의 저면에 형성된 복수의 메탈라인;
    상기 복수의 메탈라인 각각이 접촉되며, 복수의 홈을 형성하는 완충 웨이퍼와 상기 복수의 홈에 채워진 메탈로 구성된 복수의 완충부;
    상기 복수의 완충부 각각에 전기적으로 연결되며, 상기 완충부 상측으로부터 상기 캡 웨이퍼를 관통하여 형성된 복수의 접속봉; 및
    상기 캡 웨이퍼의 상면에 형성되며, 상기 복수의 접속봉 상단과 각각 전기적으로 연결된 복수의 캡 패드;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡.
  2. 제 1 항에 있어서,
    상기 복수의 홈과 메탈 사이 및 상기 접속봉과 캡 웨이퍼 사이에는 완충물질 층이 형성된 것을 특징으로 하는 웨이퍼 레벨 팩키징 캡.
  3. 제 2 항에 있어서,
    상기 완충물질 층은 산화층인 것을 특징으로 하는 웨이퍼 레벨 팩키징 캡.
  4. 제 1 항에 있어서,
    상기 완충부의 단면적이 상기 접속봉의 단면적보다 큰 것을 특징으로 하는 웨이퍼 레벨 패키징 캡.
  5. 제 1 항에 있어서,
    상기 완충부는 단면이 메탈과 완충 웨이퍼가 반복되는 줄무늬로 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡.
  6. 제 1 항에 있어서,
    상기 완충부의 메탈은 상기 메탈라인을 이루는 재질과 동일한 것을 특징으로 하는 웨이퍼 레벨 패키징 캡.
  7. 제 1 항에 있어서,
    상기 복수의 완충부는 상기 공동부에 형성된 것을 특징으로 하는 웨이퍼 레벨 패키징 캡.
  8. 제 1 항에 있어서, 상기 캡 웨이퍼는,
    상기 소자 웨이퍼의 실링라인에 대응되는 캡 실링라인을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡.
  9. 소자가 그 상면에 형성된 소자 웨이퍼를 패키징하는 웨이퍼 레벨 패키징 캡의 제조방법에 있어서,
    웨이퍼의 일면에 공동부(空洞部)를 형성하는 단계;
    상기 웨이퍼의 반대면에서 상기 공동부 쪽으로 소정 깊이의 복수의 연결구멍을 형성하는 단계;
    상기 공동부와 복수의 연결구멍 사이의 웨이퍼에 복수의 완충부를 형성하는 단계;
    상기 복수의 완충부 상측으로 복수의 연결구멍 내측에 메탈을 도금하여 접속봉을 형성하는 단계;
    상기 웨이퍼의 반대면에 복수의 캡 패드를 형성하는 단계; 및
    상기 웨이퍼의 일면에 상기 완충부와 전기적으로 연결되는 복수의 메탈라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡 제조방법.
  10. 제 9 항에 있어서, 상기 공동부 형성 단계는,
    상기 웨이퍼의 전면(全面)에 산화층을 형성하는 단계;
    상기 웨이퍼의 일면에 사진공정으로 상기 공동부에 대응되는 패턴을 형성하 는 단계;
    상기 공동부에 해당하는 산화층 부분을 에칭하여 제거하는 단계; 및
    상기 산화층이 제거된 웨이퍼 부분을 에칭하여 소정 깊이까지 제거하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡 제조방법.
  11. 제 9 항에 있어서, 상기 연결구멍 형성 단계는,
    상기 웨이퍼의 반대면에 사진공정으로 복수의 연결구멍에 대응되는 패턴을 형성하는 단계;
    상기 복수의 연결구멍에 해당하는 산화층 부분을 에칭하여 제거하는 단계;
    상기 산화층이 제거된 웨이퍼 부분을 에칭하여 소정 깊이까지 제거하는 단계; 및
    상기 복수의 연결구멍의 내측벽에 산화층을 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡 제조방법.
  12. 제 9 항에 있어서, 상기 완충부 형성 단계는,
    상기 웨이퍼의 일면에 사진공정으로 복수의 완충부에 대응되는 패턴을 형성하는 단계;
    상기 복수의 완충부에 대응되는 웨이퍼 부분을 에칭하여 상기 연결구멍과 연통되는 소정 무늬의 홈을 형성하는 단계;
    상기 복수의 완충부 패턴을 제거하고, 산화층을 형성하는 단계;
    상기 웨이퍼의 일면에 시드 메탈층을 증착하는 단계; 및
    상기 시드 메탈층의 상측으로 메탈을 도금하여 상기 소정 무늬의 홈을 채우는 도금층을 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡 제조방법.
  13. 제 12 항에 있어서, 상기 완충부는,
    줄무늬의 홈으로 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡 제조방법.
  14. 제 9 항에 있어서, 상기 캡 패드 형성단계는,
    상기 웨이퍼의 일면을 평탄화하는 단계;
    평탄화된 상기 웨이퍼의 일면에 패드 메탈층을 증착하는 단계;
    상기 패드 메탈층의 상측에 복수의 캡 패드에 대응되는 패턴을 형성하는 단계; 및
    상기 패드 메탈층을 에칭하여 복수의 캡 패드를 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡 제조방법.
  15. 제 9 항에 있어서,
    상기 웨이퍼의 일면에 캡 실링라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡 제조방법.
  16. 제 15 항에 있어서, 상기 캡 실링라인 형성 단계는,
    사진공정으로 상기 웨이퍼의 일면에 캡 실링라인에 대응되는 패턴을 형성하는 단계;
    상기 웨이퍼의 일면에 실링 메탈을 증착하는 단계; 및
    상기 캡 실링라인 패턴을 제거하고 클리닝하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키징 캡 제조방법.
KR1020050010647A 2005-02-04 2005-02-04 웨이퍼 레벨 패키징 캡 및 그 제조방법 KR100594952B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050010647A KR100594952B1 (ko) 2005-02-04 2005-02-04 웨이퍼 레벨 패키징 캡 및 그 제조방법
DE602006002137T DE602006002137D1 (de) 2005-02-04 2006-01-12 Mikroplättchengrosse Abdeckungskappe und deren Anfertigung
EP06000605A EP1688994B1 (en) 2005-02-04 2006-01-12 Wafer level packaging cap and fabrication method thereof
US11/339,500 US7579685B2 (en) 2005-02-04 2006-01-26 Wafer level packaging cap and fabrication method thereof
JP2006028001A JP2006216963A (ja) 2005-02-04 2006-02-06 ウエハーレベルパッケージングキャップおよびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050010647A KR100594952B1 (ko) 2005-02-04 2005-02-04 웨이퍼 레벨 패키징 캡 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100594952B1 true KR100594952B1 (ko) 2006-06-30

Family

ID=36143359

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050010647A KR100594952B1 (ko) 2005-02-04 2005-02-04 웨이퍼 레벨 패키징 캡 및 그 제조방법

Country Status (5)

Country Link
US (1) US7579685B2 (ko)
EP (1) EP1688994B1 (ko)
JP (1) JP2006216963A (ko)
KR (1) KR100594952B1 (ko)
DE (1) DE602006002137D1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872404B1 (ko) 2007-04-26 2008-12-05 (주) 파이오닉스 웨이퍼 본딩 패키징 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101177885B1 (ko) 2006-01-16 2012-08-28 삼성전자주식회사 웨이퍼 레벨 패키징 캡 및 그 제조방법
KR100831405B1 (ko) * 2006-10-02 2008-05-21 (주) 파이오닉스 웨이퍼 본딩 패키징 방법
EP1932804B1 (fr) * 2006-12-11 2017-03-22 Mimotec S.A. Pièces mixtes silicium/métal et méthodes de fabrication s'y référant
SE533579C2 (sv) * 2007-01-25 2010-10-26 Silex Microsystems Ab Metod för mikrokapsling och mikrokapslar
US20090194861A1 (en) * 2008-02-04 2009-08-06 Mathias Bonse Hermetically-packaged devices, and methods for hermetically packaging at least one device at the wafer level
TWI388038B (zh) * 2009-07-23 2013-03-01 Ind Tech Res Inst 感測元件結構與製造方法
US9570398B2 (en) * 2012-05-18 2017-02-14 Xintec Inc. Chip package and method for forming the same
TWI503937B (zh) * 2012-05-22 2015-10-11 Xintex Inc 晶片封裝體及其形成方法
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
CN105174195A (zh) * 2015-10-12 2015-12-23 美新半导体（无锡）有限公司 一种腔体mems器件的晶圆级封装结构及封装方法
JP6981040B2 (ja) * 2017-05-17 2021-12-15 セイコーエプソン株式会社 封止構造、電子デバイス、電子機器、および移動体
CN110642220A (zh) * 2018-06-27 2020-01-03 日月光半导体制造股份有限公司 半导体装置封装和其制造方法
US11174157B2 (en) * 2018-06-27 2021-11-16 Advanced Semiconductor Engineering Inc. Semiconductor device packages and methods of manufacturing the same
CN111887695B (zh) * 2018-10-10 2021-10-15 章玉春 一种服装机械用的便于取衣服的衣架设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228675B1 (en) * 1999-07-23 2001-05-08 Agilent Technologies, Inc. Microcap wafer-level package with vias
EP1199744B1 (en) * 2000-10-19 2005-12-28 Agilent Technologies, Inc. (a Delaware corporation) Microcap wafer-level package
SG111972A1 (en) * 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
US20040259325A1 (en) * 2003-06-19 2004-12-23 Qing Gan Wafer level chip scale hermetic package
KR100541087B1 (ko) * 2003-10-01 2006-01-10 삼성전기주식회사 마이크로 디바이스를 위한 웨이퍼 레벨 패키지 및 제조방법
US20070004079A1 (en) * 2005-06-30 2007-01-04 Geefay Frank S Method for making contact through via contact to an offset contactor inside a cap for the wafer level packaging of FBAR chips

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872404B1 (ko) 2007-04-26 2008-12-05 (주) 파이오닉스 웨이퍼 본딩 패키징 방법

Also Published As

Publication number Publication date
JP2006216963A (ja) 2006-08-17
EP1688994A1 (en) 2006-08-09
EP1688994B1 (en) 2008-08-13
US7579685B2 (en) 2009-08-25
DE602006002137D1 (de) 2008-09-25
US20060175707A1 (en) 2006-08-10

Similar Documents

Publication Publication Date Title
KR100594952B1 (ko) 웨이퍼 레벨 패키징 캡 및 그 제조방법
US7262081B2 (en) Fan out type wafer level package structure and method of the same
US6710461B2 (en) Wafer level packaging of micro electromechanical device
US20080318356A1 (en) Semiconductor apparatus and method for manufacturing the same
JP4732824B2 (ja) 空洞部を備えたキャップウェハー、それを用いた半導体パッケージ、およびキャップウェハー製造方法
KR100620810B1 (ko) Ｍｅｍｓ 소자 패키지 및 그 제조방법
CN209401627U (zh) 图像传感器封装
JP2005317887A (ja) イメージセンサモジュールの構造及びウェハレベルパッケージを製造する方法
US7452809B2 (en) Fabrication method of packaging substrate and packaging method using the packaging substrate
JP2007194591A (ja) ウェハレベルパッケージングキャップ及びその製造方法
US20080296714A1 (en) Wafer level package of image sensor and method for manufacturing the same
US6242284B1 (en) Method for packaging a semiconductor chip
TWI598999B (zh) 多元件封裝體與其製備方法
TWI520282B (zh) 用於半導體裝置之互連結構及相關之製造方法
KR100872265B1 (ko) 웨이퍼 레벨 패키지 및 그 패키징 방법
KR20090012737A (ko) 반도체 소자 및 그 제조 방법
KR100608611B1 (ko) 비아 홀을 이용한 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
CN111370375A (zh) 封装结构、半导体器件和封装方法
KR102105387B1 (ko) 웨이퍼 레벨 패키지 및 그 제조방법
CN115565891A (zh) 封装结构与其形成方法
CN112736060B (zh) 半导体结构及其制造方法
KR101019706B1 (ko) 반도체 패키지 및 이의 제조 방법
KR102653531B1 (ko) 반도체 패키지
JP4416618B2 (ja) 半導体装置実装体及びその製造方法
KR102409479B1 (ko) 웨이퍼 레벨 허메틱 패키지 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130522

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140522

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150522

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170518

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190520

Year of fee payment: 14