CN110642220A - 半导体装置封装和其制造方法 - Google Patents
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Abstract
本发明提供一种半导体装置封装，其包括：半导体装置；在所述半导体装置上的非半导体衬底；以及第一连接元件，其从所述半导体装置延伸到所述非半导体衬底，且将所述半导体装置电连接到所述非半导体衬底。还提供一种用于制造半导体装置封装的方法。
Description
技术领域
本公开涉及与微机电系统(MEMS)相关联的半导体封装结构。
背景技术
MEMS装置可包含微处理器和与例如微传感器、微镜、振荡器、谐振器、RF开关、表面声波(SAW)滤波器、体声波(BAW)滤波器等周围装置交互的若干组件。MEM装置封装可包含与帽盖、载体或衬底接合、安装到帽盖、载体或衬底或与其组合的MEMS装置。然而，可能存在与将MEMS装置组装到帽盖、载体或衬底相关的某些可靠性、成本或污染问题。
发明内容
在一些实施例中，本公开提供一种半导体装置封装结构，其包含半导体装置、在所述半导体装置上的非半导体衬底，以及从所述半导体装置延伸到所述非半导体衬底且将所述半导体装置电连接到所述非半导体衬底的第一连接元件。
在一些实施例中，本公开提供一种用于制造半导体封装结构的方法，所述方法包含：(1)提供具有多个装置区域的半导体晶片，所述装置区域中的每一者具有微机电组件；(2)在所述半导体晶片上形成围绕所述装置区域中的每一者中的所述微机电组件的经图案化绝缘层；以及(3)将所述经图案化衬底接合到所述半导体晶片且由所述经图案化绝缘层隔开。
附图说明
在结合附图阅读时，从以下详细描述中容易理解本公开的各方面。应注意，各种特征可能未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。
图1A展示根据本申请案的一些实施例的半导体装置封装的横截面图。
图1B展示根据本申请案的一些实施例的半导体装置封装的横截面图。
图1C展示根据本申请案的一些实施例的半导体装置封装的俯视图和横截面图。
图1D展示根据本申请案的一些实施例的半导体装置封装的横截面图。
图1E展示根据本申请案的一些实施例的半导体装置封装的横截面图。
图1F展示根据本申请案的一些实施例的半导体装置封装的横截面图。
图2A、图2B、图2C、图2D、图2E和图2F展示根据本申请案的一些实施例的制造半导体装置封装的操作。
图3A、图3B和图3C展示根据本申请案的一些实施例的制造半导体装置封装的操作。
图4A、图4B、图4C、图4D、图4E、图4F和图4G展示根据本申请案的一些实施例的制造半导体装置封装的操作。
图5A展示根据本申请案的一些其它实施例的经图案化绝缘层的俯视图。
图5B展示根据本申请案的一些实施例的衬底的俯视图和横截面图。
图6展示根据本申请案的一些比较实施例的具有安置在半导体装置上的硅帽盖的半导体装置封装。
具体实施方式
贯穿附图和详细描述使用共同的附图标记来指示相同或类似的组件。从以下结合附图的详细描述中将容易理解本公开的实施例。
空间描述，例如“上方”、“下方”、“上侧”、“左侧”、“右侧”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“上”、“下”等，是针对如相关联图所示的组件的定向而相对于某个组件或组件群组，或组件或组件群组的某个平面指定。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因这类布置而有偏差。
在无线通信中的射频(RF)装置中，滤波器用于移除指定频率范围的信号，且有效地避免噪声干扰。由于严格的性能要求，高级便携式智能装置在表面声波(SAW)滤波器上采用了体声波(BAW)滤波器。为了在频率高于2.5GHz的高级便携式智能装置中追求更高的功效，将在SAW上选择BAW滤波器或MEMS组件。
通常，硅帽盖衬底用于封装常规的滤波器结构。硅帽盖衬底制造为具有TSV结构，作为封装I/O与芯片I/O之间的电连接构件。然而，具有TSV的封装结构导致更高的制造成本。举例来说，硅帽盖衬底安置在包含例如各种隔膜的MEMS组件的半导体装置上。硅帽盖衬底可包含多个TSV，其与下方的半导体装置电连接。除了更大的制造成本之外，焊接操作中使用的助焊剂和/或焊料材料可能进一步污染半导体装置上的隔膜。然而，可能不采用水清洁来移除污染隔膜的助焊剂和/或焊料，因为水可能进一步劣化隔膜的性能。
本公开提供了一种半导体装置封装，其包含半导体装置、在半导体装置上的经图案化绝缘层，以及在经图案化绝缘层上的衬底。经图案化绝缘层控制衬底的平整性，且第一连接元件(例如，金属线或导电凸块)从半导体装置延伸到衬底，以便在封装I/O与芯片I/O之间形成电连接。可将衬底图案化以具有通孔或印模孔。
参考图1A，半导体装置封装1a包含半导体装置10、在半导体装置10上的衬底20、电耦合半导体装置10与衬底20的连接元件30、在半导体装置10与衬底20之间隔开的经图案化绝缘层40、接合半导体装置10与衬底20的粘合层50，以及在衬底20处的连接元件60。
半导体装置10包含：半导体衬底12；MEMS组件，例如隔膜14；以及经图案化导电层16，例如经图案化导电焊盘，其在半导体装置10的面向衬底20的表面上且围绕MEMS组件。
半导体装置10可包含但不限于微传感器裸片、微镜裸片、振荡器裸片、谐振器裸片、RF开关裸片、表面声波(SAW)滤波器裸片、体声波(BAW)滤波器裸片等。
在一些实施例中，衬底20是非半导体衬底，例如由聚合物树脂、环氧树脂、酰亚胺树脂等、塑料或热固性塑料构成的有机衬底。有机衬底的制造可通过现有的印刷电路板(PCB)制造技术来实现。所述方法包含热压多个绝缘芯板或注塑模制有机衬底。在一些实施例中，衬底20是非半导体衬底，例如陶瓷衬底、介电衬底或玻璃衬底。
衬底12可包含但不限于压电材料(例如石英、铌酸锂(LiNbO3或LNB)、钽酸锂(LiTaO3或LTA)、半导体材料、介电材料、玻璃或其它合适的材料。在一些实施例中，衬底12包含与衬底20不同的材料。
衬底20安置在半导体装置10上。衬底20通过粘合层50附着或接合到半导体装置10。衬底20至少具有填充有导电材料的通孔20V或导电通孔。衬底20包含在通孔20V或导电通孔中的经图案化导电层20C。如图1A所示，经图案化导电层20C安置在通孔20V或导电通孔的侧壁20S上。衬底20的侧壁20S限定穿透非半导体衬底20的通孔。
在一些实施例中，衬底20限定空间、凹槽或凹部20G。空间20G可充当粘合强化物以收纳粘合层50的粘合材料。空间20G可填充有粘合层50的粘合材料。尽管图1A中未说明，但可预期，空间20G可部分地填充有粘合层50的粘合材料，且空间20G的一部分未被任何材料填充。
衬底20可包含电路(图1A中未说明)。衬底20可包含重分布层(RDL)结构(图1A中未说明)。非半导体衬底20可包含阻焊层(SM)结构(图1A中未说明)。衬底20可包含导电焊盘、迹线和互连件(例如，通孔)。衬底20可包含陶瓷、介电材料、玻璃或其它合适的材料。经图案化导电层20C包含金属(例如铜(Cu)、铝(Al)、Au、Ag等)、合金或其它合适的导电材料。
绝缘层40安置在半导体装置10上。绝缘层40安置在半导体装置10与非半导体衬底20之间。绝缘层40可包含介电材料、光敏材料(例如光致抗蚀剂(PR)材料)。绝缘层40可改善用于衬底20和半导体装置10的组装的倾斜控制。如图1A所示，绝缘层40可经图案化以围绕经图案化导电层16的外围。
粘合层50安置在半导体装置10上。粘合层50安置在半导体装置10与非半导体衬底20之间。粘合层50从远离经图案化导电层16的一侧围绕绝缘层40。粘合层50填充非半导体衬底20的空间20G。在一些实施例中，在粘合层50的体积冗余时，粘合层50填充衬底20的整个空间20G，且任选地，粘合层50的顶表面可位于比非半导体衬底20的底表面201更接近于顶表面202的位置。在一些实施例中，在粘合层50的体积小于冗余时，粘合层50填充非半导体衬底20的空间20G的一部分，且任选地，粘合层50的顶表面可比非半导体衬底20的顶表面202更接近于底表面201。粘合层50支撑半导体装置10上的衬底20。如图1A所示，衬底20的宽度窄于半导体装置10的宽度。
如图1A所示，粘合层50横向覆盖或围绕绝缘层40。粘合层50具有与半导体装置10的侧表面或侧向表面10i共面的侧表面或侧向表面50i。粘合层50具有与非半导体衬底20的表面20i不共面的侧表面或侧向表面50i。粘合层50可包含粘合剂或接合材料。
连接元件30从半导体装置10延伸到非半导体衬底20的通孔20V中。连接元件30从半导体装置10延伸到非半导体衬底20的连接元件60中。在一些实施例中，连接元件30被连接元件60围绕。在一些实施例中，连接元件30通过连接元件60部分地暴露，且与连接元件60形成电连接。在一些实施例中，连接元件30低于衬底20的表面202。连接元件30从半导体装置10的经图案化导电层16延伸到非半导体衬底20的通孔20V中。连接元件30将半导体装置10电连接到非半导体衬底20。连接元件30电连接到经图案化导电层16。导电元件30可包含例如但不限于导电柱、导电引脚或导电线。连接元件30包含金属(例如铜(Cu)、铝(Al)、Au、Ag等)、合金或其它合适的导电材料。
在一些实施例中，连接元件60安置在非半导体衬底20的通孔20V内。在一些实施例中，连接元件60安置在非半导体衬底20的顶表面上的经图案化导电层20C的一部分上。在一些实施例中，连接元件60被经图案化导电层20C的在扇出通孔20V的内侧壁处的部分围绕。连接元件60填充或密封通孔20V，且在半导体装置10、绝缘层40与非半导体衬底20之间形成空腔。尽管未说明，但可预期，根据本申请案的一些其它实施例，连接元件60填充通孔20V的一部分(例如，上部)且不填充通孔20V的另一部分(例如，下部)。如图1A所说明，连接元件60的表面602高于或突出于衬底20的表面202。连接元件60的表面602不与衬底20的表面202共面。尽管图1A中未说明，但可预期，根据本申请案的一些其它实施例，通孔20V的下部未被连接元件60填充。
连接元件60的底表面601可与衬底20的底表面201共面。尽管图1A中未说明，但可预期，根据本申请案的一些其它实施例，连接元件60的底表面601可高于衬底20的底表面201。连接元件60围绕连接元件30且与其接触。连接元件60将连接元件30电连接到非半导体衬底20的经图案化导电层20C。在半导体装置10与衬底20之间限定空间SP。连接元件60可充当用于半导体装置封装1a的电连接的I/O焊盘。连接元件60可包含例如但不限于焊料材料。
在一些实施例中，半导体装置封装1a使用非半导体衬底20和连接元件30、60替代半导体衬底(例如，具有穿硅通孔(TSV)的硅包覆衬底)具有成本效益。例如半导体装置封装1a的隔膜14的MEMS组件在制造过程期间受到保护免受污染(例如水、焊料或助焊剂等)。如图1A所示，绝缘层40经图案化以围绕隔膜14。
参考图1B，半导体装置封装1b类似于参考图1A所描述和说明的半导体装置封装1a，只是半导体装置封装1b进一步包含接近于衬底20的顶表面202的经图案化导电层。所述经图案化导电层可包含重分布层(RDL)20R和电耦合到RDL 20R的连接元件62。
在一些实施例中，RDL 20R可从通孔20V的侧壁处的经图案化导电层20C延伸。连接元件60的表面602'可与衬底20b的表面20b2共面。尽管未在图1B中说明，但RDL 20R的一部分可从衬底20b暴露。
连接元件62可包含例如但不限于焊膏、预焊结构、焊球、铜柱(post/pillar)或其它合适的材料。连接元件62安置在RDL 20R的从衬底20b暴露的部分上。连接元件62电连接到连接元件60。连接元件62可为半导体装置封装1b提供外部连接。连接元件62可为半导体装置封装1b提供支座控制或设计。
参考1C，图1C的上部说明半导体装置封装1c的俯视图。图1C的下部说明沿图1C的上部的线AA'的横截面图。半导体装置封装1c类似于如参考图1B描述和说明的半导体装置封装1b，以下差异除外。在半导体装置封装1c中，衬底20c的宽度小于半导体装置10的宽度。半导体装置封装1b的衬底20b中的通孔20V由开孔或冲孔代替，如图1C所示。经图案化绝缘层40可从衬底20c暴露。连接元件60c将半导体装置10的经图案化导电层16在衬底20c的开孔或冲孔处连接到经图案化导电层20C。连接元件60c可具有圆形/正方形/椭圆形/不规则形状。连接元件60c具有相对于半导体装置10的表面102倾斜或斜置的表面60c2。表面60c2可从经图案化导电层20C和衬底20c暴露。连接元件60c可由焊料材料构成。连接元件60c可从半导体装置10的经图案化导电层16延伸到衬底20c的侧壁。与图1B的半导体装置封装1b相比，半导体装置封装1c的经图案化绝缘层40包含在经图案化导电层16与隔膜14之间的额外部分40e。经图案化绝缘层40与连接元件60c接触。在一些实施例中，连接元件30由连接元件60c覆盖。在其它实施例中，可在半导体装置封装1c中省略连接元件30。
参考图1D，半导体装置封装1d类似于半导体装置封装1a，只是连接元件30d在衬底20的通孔20V上延伸。连接元件30d由连接元件60围绕。连接元件30d在衬底20的顶表面202上延伸。连接元件30d延伸超出衬底20的顶表面202。连接元件30d延伸超出衬底20的顶表面202，以进一步确保在连接元件30d与连接元件60之间形成电连接。换句话说，可用更宽的处理窗建立衬底20与半导体装置10之间的电连接。
图1E展示根据本申请案的一些实施例的半导体装置封装1e。尽管图1E中未说明，但可预期，根据本申请案的一些其它实施例，半导体装置封装1e可包含连接元件30。
半导体装置10与衬底20e通过连接元件60e电连接。半导体装置10的经图案化导电层16与衬底20e的经图案化导电层20C通过连接元件60e电连接。连接元件60e由类似于半导体装置封装1c中的经图案化绝缘层的经图案化绝缘层40围绕。连接元件60e与经图案化绝缘层40接触。连接元件60e安置在经图案化导电层16上且与其接触。类似于半导体装置封装1c，半导体装置封装1e的经图案化绝缘层40具有在半导体装置10的隔膜14与经图案化导电层16之间的部分40e。连接元件60e安置在由半导体装置10、经图案化绝缘层40或经图案化绝缘层40连同衬底20e限定的空间或空腔中。连接元件60e可占据通孔20V中的空间的一部分(例如，底部)。尽管图1E中未说明，但可预期，连接元件60e可占据整个空间或填满通孔20V。连接元件60e的表面60e2低于衬底20e的表面20e2。表面60e2具有弯曲部分60e2c或具有凹形形状。在一些其它实施例中，表面60e2可与衬底20e的表面20e2基本上共面。
绝缘层40e可充当止挡壁或屏障，以防止连接元件60e在制造操作期间进入半导体装置10与衬底20e之间的空间SPe。此外，隔膜14受到保护免受污染(例如，在制造操作期间来自连接元件60e或助焊剂的污染)。
通孔20V的宽度或直径W可在约120μm到约150μm的范围内。半导体装置10的表面102与衬底20e的表面20e2之间的距离D可在约110μm到约130μm的范围内。经图案化导电层20C的厚度可为约10μm。衬底20e的厚度或高度T1可在约80μm到约130μm的范围内。经图案化绝缘层40的厚度或高度T2可为约30μm。指示焊球数目的容纳连接元件60e的空间的纵横比(D/W)应在回流操作之前最初安置在此种空间中。换句话说，给定具有相同大小的焊球，较之于具有较低纵横比(D/W)的空间，可将较多焊球放置在具有较高纵横比(D/W)的空间中，只要连接元件60e在回流操作之后在经图案化导电层16与经图案化导电层20C之间形成电连接即可。
参考图1F，半导体装置封装1f类似于半导体装置封装1e，以下差异除处。半导体装置封装1f具有衬底20f。衬底20f具有安置在衬底20f的侧壁上的经图案化导电层20Cf。经图案化导电层20Cf暴露在衬底20f的侧壁上。连接元件60f将半导体装置10电连接到衬底20f。连接元件60f将半导体装置10的经图案化导电层16电连接到衬底20f的经图案化导电层20Cf。连接元件60f具有相对于半导体装置10的表面102倾斜或斜置的表面60f2。表面60f2从衬底20f的经图案化导电层20Cf延伸到绝缘层40。
图2A、图2B、图2C、图2D、图2E和图2F展示根据本申请案的一些实施例的制造半导体装置封装的操作。参考图2A，在晶片级提供半导体装置10。本文中，晶片级的半导体装置10可称为半导体晶片。半导体晶片包含多个装置区域，例如，图2A中所示的装置区域201和装置区域202。所述装置区域201、202中的每一者至少包含MEMS组件。如图2A所示，MEMS组件包含例如隔膜14的可移动部分。
经图案化绝缘层40安置在每一半导体装置10上。绝缘层40可通过光刻操作形成，由此留出经图案化光致抗蚀剂层。如图2A所示，经图案化绝缘层40包含围绕MEMS组件以及装置区域201、202中的每一者中的经图案化导电层16的图案。尽管图2A仅展示两个装置区域201、202，但可预期，可在半导体晶片上形成其它数目的装置区域。相邻的装置区域通过在装置区域的边界处的切割道SS连接。
参考图2B，连接元件30形成或接合在装置区域201、202中的每一者的经图案化导电层16上。连接元件30可通过线接合技术或合适的技术形成。如前文所论述，连接元件30可由导电引脚或导电柱构成。在连接元件30采用导电柱时，可进行电镀操作。在连接元件30采用导电引脚时，可在形成经图案化绝缘层40之后进行引脚种植操作。
参考图2C，提供多个衬底20。本文中可将多个衬底20称为经图案化衬底，因为在衬底20中形成至少一通孔20V。衬底20可个别地设置在装置区域中的每一者上。除了通孔20V之外，空间或凹槽20G也可形成在经图案化衬底20上。在一些实施例中，衬底20的材料可为如前文所论述且可参考其的非半导体材料。
参考图2D，衬底20通过粘合层50接合到半导体装置10，且衬底20通过先前形成的经图案化绝缘层40与下方的半导体装置10隔开。粘合层50可在衬底20安置在半导体装置10上之前或之后形成在相邻的经图案化绝缘层40之间。在一些实施例中，粘合层50可在相邻装置区域201、202之间形成于半导体晶片或半导体装置10的划线/切割道SS上。在一些实施例中，粘合层50可通过印刷、丝印、施配或任何合适的技术形成。在一些实施例中，个别衬底20中的每一者通过粘合层50安装、附着、接合到对应装置区域、与对应装置区域组装或组合在一起。
如图2D所示，连接元件30穿过或穿透衬底20中的通孔20V，例如，通过在将衬底20与半导体装置10接合时使通孔20V与连接元件30对准。在衬底20接合到半导体装置10之后，可限定半导体10与衬底20之间的空间SP。在一些实施例中，可调整粘合层50的体积，使得在将衬底20与半导体装置10组合之后，粘合层50的顶表面502可基本上共面于或低于衬底20的顶表面202。
参考图2E，在衬底20上，例如在衬底20的顶表面202上的经图案化导电层20C的一部分上，形成连接元件60(例如焊膏或焊料材料)。连接元件60可通过印刷、丝印、施配或任何合适的技术形成。
参考图2F，在回流操作期间，连接元件60可熔化且由于重力和表面张力而进入通孔20V中，且与连接元件30形成电接触。取决于最初安置在通孔20V上的连接元件60(例如，焊膏或焊料材料)的体积，连接元件60可在回流操作之后部分或完全填充通孔20V。空间SP可由连接元件60、衬底20、经图案化绝缘层40和半导体装置10限定。
在图2F之后，可沿着相邻装置区域201、202的边界执行单化操作，以产生与图1A中的半导体装置封装1a类似或相同的半导体装置封装。
图3A、图3B和图3C展示根据本申请案的一些实施例的制造半导体装置封装的操作。
参考图3A和图3B，提供多个衬底20b。由于在衬底20b中形成至少一通孔20V，因此多个衬底20b可称为经图案化衬底。衬底20b可个别地设置在装置区域301、302中的每一者上，或组合地设置为多个装置区域301、302上的条带、面板或矩阵。在一些实施例中，衬底20b的材料可为如前文所论述且可参考其的非半导体材料。图3A的上部说明衬底20b的平面图。图3A的下部说明衬底20b穿过图3A的上部中的线AA'的横截面图。围绕衬底20b的通孔20V的经图案化导电层20C进一步连接到另一经图案化导电层，例如RDL 20R。RDL 20R的一部分从衬底20b暴露，使得连接元件62可电连接到RDL 20R。
在通过粘合层50将衬底20b接合到半导体装置10之后，如先前在图2D中所描述，连接元件(例如焊球)62安置在RDL 20R的暴露部分上，由此电连接到衬底20b。连接元件62可通过例如但不限于落球技术、印刷技术、球种植技术或其它合适技术形成。
参考图3C，执行回流操作。连接元件62熔化以在RDL 20R上形成焊料凸块。连接元件60也可在回流操作期间熔化且由于重力和表面张力而进入通孔20V，由此与连接元件30形成电接触。取决于最初安置在通孔20V上的连接元件60(例如焊膏或焊接材料)的体积，连接元件60可在回流操作之后部分或完全填充通孔20V。
在图3C之后，可沿着相邻装置区域301、302的边界执行单化操作，以产生与图1B中所示的半导体装置封装1b类似或相同的半导体装置封装。
图4A、图4B、图4C、图4D、图4E、图4F和图4G展示根据本申请案的一些实施例的制造半导体装置封装的操作。
参考图4A，在半导体装置10的装置区域401、402中的每一者中形成经图案化绝缘层40。在一些实施例中，提供晶片级的半导体装置10。本文中，晶片级的半导体装置10可称为半导体晶片。半导体晶片包含多个装置区域，例如，图4A中所示的装置区域401和装置区域402。经图案化绝缘层40在经图案化导电层16与隔膜14之间具有部分40e。图4A的上部展示经图案化绝缘层40的平面图。经图案化绝缘层40与部分40e一起从外围围绕经图案化导电层16。经图案化绝缘层40和部分40e形成横向屏障层，从而防止可流动的连接元件(图4A中未展示)污染半导体装置10的MEMS组件。
参考图4B，粘合层50形成于半导体装置10上。粘合层50可通过例如但不限于施配、印刷、层压或其它合适的技术形成。在一些其它实施例(未说明)中，可在将衬底20e安置在装置区域401、402中的每一者上之后将粘合层50施加在半导体装置10上。
参考图4C，提供多个衬底20e。因为在衬底20中形成至少一通孔20V，因此本文中可将多个衬底20e称为经图案化衬底。衬底20e可个别地设置在装置区域401、402中的每一者上。在一些实施例中，多个衬底20e中的每一者通过在半导体装置10上对准通孔20V与经图案化导电层16而接合到半导体装置10。即，在经由粘合层50将衬底20e与半导体装置10接合之后，经图案化导电层16从衬底20e的通孔20V暴露。
参考图4D，可在衬底20e上形成助焊剂FL。可在从衬底20e暴露的RDL 20R上形成助焊剂FL。助焊剂FL可形成于半导体装置10的经图案化导电层16上。助焊剂FL可形成/施加在导电部分上接合到连接元件。可借助于经图案化模板形成助焊剂FL。助焊剂FL可通过例如但不限于印刷、喷射或其它合适的技术形成。在预先形成助焊剂FL时，可在回流操作之后执行清洁操作。在进行喷射操作时，可通过喷射参数(例如速度)来调整助焊剂厚度。
参考图4E，连接元件(例如焊料材料)SB安置在助焊剂FL上的通孔20V内。在一些实施例中，连接元件SB可为多于一个焊球。取决于通孔20V的纵横比，可调整焊球的数目，使得在回流操作之后，连接元件SB可与衬底20e的经图案化导电层20C和半导体装置10的经图案化导电层16电连接。连接元件SB可借助于经图案化模板形成。板或刷可有助于将连接元件SB安置在经图案化导电层16上。
参考图4F，连接元件(例如焊球)62进一步安置在衬底20e的RDL 20R上。连接元件62可为大小与连接元件SB不同的焊球。
参考图4G，执行回流操作。连接元件SB熔化以至少填充通孔20V的下部。连接元件SB熔化以与经图案化导电层16形成电连接。连接元件SB熔化以与衬底20e的经图案化导电层20C形成电连接。连接元件SB熔化以在衬底20e与半导体装置10之间形成电连接。由于焊料材料的内聚力，连接元件SB可在回流操作之后展示弯曲表面60e2c。另外，弯曲表面60e2c的顶表面可位于衬底20e的顶表面202与底表面201之间，这取决于最初安置的焊球SB的数目。
在图4G之后，可沿着相邻装置区域401、402的边界执行单化操作，以产生与图1E中的半导体装置封装1e类似或相同的半导体装置封装。
图5A展示根据本申请案的一些实施例的经图案化绝缘层40的俯视图。如图5A所示，经图案化绝缘层40进一步包含在经图案化导电层16与MEMS组件(例如半导体装置10的隔膜14)之间的部分40e。经图案化导电层16的外围的一部分不由绝缘层40围绕。外围的所述部分背对MEMS组件，例如半导体装置10的隔膜14。
图5B展示根据本申请案的一些其它实施例的衬底20f。图5B的上部说明衬底20f的俯视图。图5B的底部说明穿过图5B的上部中的线AA'的横截面图。如图5B的上部所示，在衬底20f中形成冲孔20S或开孔，而不是如先前在衬底20、20b、20e中出现的通孔20V。衬底20f的经图案化导电层20C内衬于冲孔20S的侧壁处，且从平面透视图看形成开放“C”形状。在一些实施例中，RDL 20R可形成于衬底20f中，电连接到经图案化导电层20C，且在衬底20f的顶表面处暴露。如图5B的底部所示，经图案化导电层20C内衬于冲孔20S的侧壁处，且从横截面透视图看，其似乎内衬于衬底20f的侧壁处。
半导体装置封装1f的制造操作可类似于图4A至图4G中描述的操作，只是衬底从具有通孔20V的衬底改变为具有冲孔20S的衬底，如图5B所说明。在此种连接中，并非如图4G所示具有弯曲的顶表面60e2c，而是安置在半导体装置封装1f的半导体装置10的每一装置区域中的经图案化导电层16上的连接元件60f表现出连接经图案化导电层20Cf与经图案化导电层16的倾斜表面60f2。
图6展示本申请案的比较实例的半导体装置封装。半导体包覆衬底SCA安置在类似于本公开的实施例中的半导体装置10的半导体装置上。半导体包覆衬底SCA通过在半导体包覆衬底SCA中加工出的穿硅通孔(TSV)VA与半导体装置SD电连接。在TSV中进一步内衬有一或多个导电层。与本公开中描述的连接元件相比，制造TSV的成本较高。
如本文所用，术语“基本上”、“近似”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，则可认为所述两个数值“基本上”相同或相等。举例来说，如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可认为两个表面共面或基本上共面。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图示可能不一定按比例绘制。由于制造过程和公差，本公开中的艺术表现形式与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改意欲处于所附权利要求书的范围内。尽管本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中具体指出，否则操作的顺序和分组并非对本公开的限制。
Claims (20)
1.一种半导体装置封装，其包括：
半导体装置；
在所述半导体装置上的非半导体衬底；以及
第一连接元件，其从所述半导体装置延伸到所述非半导体衬底，且将所述半导体装置电连接到所述非半导体衬底。
2.根据权利要求1所述的半导体装置封装，其进一步包括在所述半导体装置与所述非半导体衬底之间的经图案化绝缘层。
3.根据权利要求2所述的半导体装置封装，其中所述非半导体衬底包括通孔，所述第一连接元件从所述半导体装置延伸到所述通孔中。
4.根据权利要求3所述的半导体装置封装，其进一步包括在所述非半导体衬底的所述通孔中且围绕所述第一连接元件的第二连接元件。
5.根据权利要求4所述的半导体装置封装，其中所述第二连接元件至少部分地填充所述通孔，由此在所述半导体装置、所述经图案化绝缘层与所述非半导体衬底之间形成空间。
6.根据权利要求2所述的半导体装置封装，其中所述第一连接元件包括焊料材料。
7.根据权利要求1所述的半导体装置封装，其中所述非半导体衬底进一步包括在背对所述半导体装置的表面上的经图案化导电层。
8.根据权利要求1所述的半导体装置封装，其中所述非半导体衬底比所述半导体装置窄，所述第一连接元件从所述半导体装置延伸到所述非半导体衬底的侧壁。
9.根据权利要求2所述的半导体装置封装，其中所述半导体衬底包括隔膜，且所述经图案化绝缘层围绕所述隔膜。
10.根据权利要求1所述的半导体装置封装，其进一步包括连接所述非半导体衬底与所述半导体装置的粘合层。
11.根据权利要求10所述的半导体装置封装，其中所述粘合层的顶表面低于所述非半导体衬底的顶表面。
12.根据权利要求4所述的半导体装置封装，其中所述第二连接元件从所述非半导体衬底的表面突出。
13.一种用于制造半导体装置封装的方法，所述方法包括：
提供具有多个装置区域的半导体晶片，所述装置区域中的每一者包括微机电组件；
在所述半导体晶片上形成围绕所述装置区域中的每一者中的所述微机电组件的经图案化绝缘层；以及
将经图案化衬底接合到所述半导体晶片且由所述经图案化绝缘层隔开。
14.根据权利要求13所述的方法，其进一步包括：
在将所述经图案化衬底接合到所述半导体晶片之前，在所述装置区域中的每一者上形成第一连接元件。
15.根据权利要求14所述的方法，其中形成所述第一连接元件包括在所述装置区域中的每一者的导电焊盘上形成导电线、导电柱或导电引脚。
16.根据权利要求14所述的方法，其进一步包括：
在将所述经图案化衬底接合到所述半导体晶片时，使所述经图案化衬底的通孔与所述第一连接元件对准。
17.根据权利要求14所述的方法，其进一步包括：
在将所述经图案化衬底接合到所述半导体晶片时，施加覆盖相邻装置区域之间的边界的粘合层。
18.根据权利要求16所述的方法，其进一步包括：
施加覆盖所述经图案化衬底的所述通孔的第二连接元件；以及
使所述第二连接元件回流以至少部分地填充所述通孔。
19.根据权利要求18所述的方法，其进一步包括在使所述第二连接元件回流之后沿着相邻装置区域的边界分离所述半导体晶片。
20.根据权利要求13所述的方法，其进一步包括：
在将所述经图案化衬底接合到所述半导体晶片之后，在所述装置区域中的每一者上形成第一连接元件。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |