KR101538648B1 - 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정 - Google Patents

실리콘 쓰루 비아를 사용하는 반도체 패키지 공정 Download PDF

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Abstract

마이크로 전자 유닛(400)은 앞면, 앞면에 인접한 마이크로 전자 반도체 디바이스, 앞면에 있는 콘택(403), 및 앞면으로부터 이격된 뒷면을 갖는 반도체 소자(401)를 포함할 수 있다. 반도체 소자(401)는 뒷면으로부터 반도체 소자(401)와 콘택(403)을 통해 연장하는 쓰루 홀(410)을 포함할 수 있다. 유전체 층(411)은 쓰루 홀(410)과 경계를 이룰 수 있다. 도전성 층(412)은 쓰루 홀(410) 내의 유전체 층(411)에 중첩할 수 있다. 도전성 층(412)은 콘택(403)을 유닛 콘택과 전도가능하게 상호접속시킬 수 있다.

Description

실리콘 쓰루 비아를 사용하는 반도체 패키지 공정{SEMICONDUCTOR PACKAGING PROCESS USING THROUGH SILICON VIAS}
본 발명은 마이크로 전자 유닛과, 마이크로 전자 소자의 뒷면에 노출된 유닛 콘택을 형성하는 방법에 관한 것이다.
관련출원
본 출원은 2007년 7월 31일에 제출된 미국 가특허출원 60/962,752호의 우선권을 주장하며, 상기 출원의 내용을 본 명세서에서 참조에 의해 원용한다.
마이크로 전자 디바이스는 일반적으로 실리콘이나 갈륨 비소 등과 같은 반도체 재료로 된 얇은 슬래브, 통상적으로는 다이(die) 또는 반도체 칩이라 부르는 슬래브(slab)를 포함한다. 다이의 하나의 면에는 능동 회로(active circuitry)를 형성한다. 능동 회로에 전기적으로 용이하게 접속되도록 하게 하기 위하여, 다이의 상기 면에 접착 패드(bond pad)를 만든다. 접착 패드는 통상적으로 다이의 에지 둘레에, 또는 많은 메모리 디바이스에서는 다이의 중심에, 규칙적인 어레이로 배치한다. 접착 패드는 일반적으로 금이나 알루미늄과 같은 도전성 금속을 대략 0.5㎛의 두께로 해서 만든다. 접착 패드의 사이즈는 디바이스에 따라 달라지지만, 통상적으로는 한쪽 면이 십 미크론에서 수백 미크론까지 될 수 있다.
와이어 본딩(wire bonding) 및 플립칩 상호접속(flip-chip interconnection)은 다이 접착 패드에 콘택을 만들기 위해 사용되는 2가지 방법이다. 와이어 본딩에서는, 다이를 위쪽 방향으로 해서 기판에 부착하고, 미세 와이어(fine wire)를 초음파 용접(ultrasonic welding)이나 열압착 확산 본딩(thermo-compression diffusion bonding)과 같은 고체(solid state) 결합 방법에 의해 접착 패드에 각각 연결한다. 플립칩 상호접속에서는, 금속 덩어리를 각각의 접착 패드 위에 배치한다. 이후, 다이를 뒤집어서, 금속 덩어리에 의해, 다이를 기판의 기계적으로 부착하는 것뿐만 아니라 접착 패드와 기판 간의 전기 경로를 제공할 수 있도록 한다. 플립칩 공정에는 많은 방법이 있을 수 있지만, 한가지 일반적인 구성은, 금속 덩어리를 접착 패드와 기판에 고정시키는 방법으로서, 금속 덩어리에 땜납(solder)을 사용해서 땜납의 녹는 성질을 이용하는 것이다. 땜납을 용융시키면 땜납이 흘러서 절두형의 구(truncated spheres)가 만들어진다. 구형(sphere)의 땜납의 크기에 따라, 이와 같은 공정을, 볼 그리드 어레이(BGA: ball grid array) 인터페이스 또는 마이크로 볼 그리드 어레이(μBGA) 인터페이스라고 부른다.
이미지 센서로서 사용된 반도체 디바이스는, 관심 장면이 능동 회로 상에 집중(또는 투사)될 수 있도록 위쪽을 향하도록 해야 하는 것이 일반적이다. 경제적인 이유 때문에, 다이를 기판에 접속할 때에, BGA 또는 μBGA 인터페이스를 사용하는 것이 바람직한 경우도 있다.
다이의 앞면 상의 다이 접착 패드를 다이의 뒷면 상의 BGA 인터페이스에 접속하기 위해, 다이 접착 패드로부터 다이의 앞면을 넘어 다이의 측면 아래로 해서 다이의 뒷면까지 연장하는 와이어링 트레이스(wiring traces)를 설치하는 방안이 있다. 이러한 유형의 리드 콘택(lead contact)을, "T자형 콘택"(T-style contact)이라고 부르기도 하는데, 다이의 에지 상의 와이어링 트레이스와 다이의 앞면 상의 와이어링 트레이스가 "T"자 모양을 이루는 것처럼 보이기 때문이다. 도 2a 및 도 2b는 T자형 콘택의 예를 나타낸다.
도 2a는 반도체 패키지의 하나의 T자형 콘택의 정면(200)을 나타내고, 도 2b는 그 횡단면(250)을 나타낸다. 다이는 뒤집어진 형태로 도시되어 있는데, 앞면(201, 251)이 바닥 쪽을 향하게 되어 있고, 뒷면(202, 252)이 위쪽을 향하도록 되어 있다. 앞면의 접착 패드(203, 253)는 다이의 에지 상의 와이어링 트레이스(204, 254)에 접속된다. 와이어링 트레이스는 뒷면의 랜드(land: 205, 253)에도 접속되어, 구형의 땜납(206, 256)과 연결된다. T자형의 콘택(257)의 형태는 단면으로 봤을 때에 명백하게 보이고, 정면도에서는 측벽 각도(sidewall angle: 207)가 표시되어 있다. 도면이 실측대로 그려진 것은 아니다.
이미지 센서 패키지에 대한 다른 방안은, 실리콘 쓰루 비아(TSV: through silicon vias)를 사용하여 접착 패드를 BGA 인터페이스에 접속하는 것이다. 도 3은 전형적인 TSV의 단면(300)을 나타낸다. TSV는 접착 패드(304)의 아랫면에서 종단하는 반도체의 두께를 통해 연장하는 홀(또는 블라인드 홀)이다. 쓰루 홀의 사이드 또는 측벽은 금속으로 코팅되어, 다이의 앞면과 뒷면 사이에 전기 도전성 경로를 형성할 수 있다. 도 3에 나타낸 TSV를 형성하기 위해, 업계에서 "보쉬 공정"(Bosch process)으로 알려진 깊은 반응성 이온 에칭(deep reacive ion etching) 프로세스가 사용될 수 있다. 도 3에 도시된 접착 패드(304)에 대한 콘택은 U자형으로 설명하기도 하다. 다이 접촉 패드의 아랫면과 TSV의 벽에 도포한 도전성 코팅 간의 전기적 회로를 완성하기 위해서는, 2개의 금속 사이에 고체 접착이 필요하다.
도 3은 앞면(301)과 뒷면(302)이 뒤집힌 반도체 다이를 나타낸다. 홀(310)은 다이의 두께 방향과 접착 패드(304) 아래의 유전체 막(303)을 통해 연장되어 접착 패드(304)에서 종단된다. 유전체 재료(311)와 도전성 코팅(312)은 홀의 벽과 나란하게 되어 있다. 쓰루 홀(310)과 경계를 이루는 유전체 재료와 도전성 코팅(312)은 다이의 뒷면(302)의 영역까지 연장된다. 실리콘을 통해 연장하는 홀(310)은 측면이 평행하고, 다이의 면(301, 302)과는 수직을 이룬다.
본 발명의 실시예에서, 마이크로 전자 유닛은, 앞면(front surface), 앞면에 인접한 마이크로 전자 반도체 디바이스, 앞면에 있는 콘택(contact), 및 앞면으로부터 이격된 뒷면(rear surface)을 갖는 반도체 소자를 포함할 수 있다. 반도체 소자는 뒷면에서부터 반도체 소자와 콘택을 관통하여 연장된 쓰루 홀을 포함할 수 있다. 유전체 층은 쓰루 홀과 경계를 이룰 수 있다. 도전성 층은 쓰루 홀 내의 유전체 층에 중첩될 수 있다. 도전성 층은 콘택을 유닛 콘택(unit contact)에 전도가능하게 상호접속할 수 있다.
본 발명의 다른 실시예로서, 마이크로 전자 유닛은, 앞면, 앞면의 다수의 콘택, 및 앞면으로부터 이격되어 있으며 하나 이상의 함몰부(recess)를 포함하는 뒷면을 갖는 반도체 소자를 포함할 수 있다. 다수의 쓰루 홀은 함몰부로부터 반도체 소자와 콘택을 관통하여 연장할 수 있다. 도전성 비아(conductive via)는, 쓰루 홀 내에서 콘택을 하나 이상의 함몰부 내의 도체와 상호접속할 수 있다.
본 발명의 또 다른 실시예에서, 마이크로 전자 유닛은 수평 면을 이루는 앞면, 앞면에 있는 콘택, 및 앞면으로부터 이격된 뒷면을 각각 구비하며, 수평 면을 가로지르는 수직 방향으로 서로 결합되어 적층된 다수의 반도체 소자를 포함한다. 반도체 소자는 수평 면을 가로지르는 수직 방향으로 적층될 수 있다. 다수의 쓰루 홀은 하나 이상의 적층된 반도체 소자와 하나 이상의 반도체 소자의 콘택을 통해 연장할 수 있다. 다수의 적층된 반도체 소자의 콘택은 쓰루 홀 내에서 노출될 수 있다. 유전체 층은 쓰루 홀과 경계를 이룰 수 있으며, 도전성 층은 쓰루 홀 내의 유전체 층에 중첩될 수 있다. 도전성 층은 마이크로 전자 유닛의 유닛 콘택과 전도가능하게 연결될 수 있다.
본 발명의 실시예에 의하면, 마이크로 전자 유닛은, 앞면, 앞면에 있는 콘택, 앞면으로부터 이격된 뒷면, 및 앞면과 뒷면 사이로 연장되는 에지를 구비하는 반도체 소자를 포함할 수 있다. 유전체 소자는 반도체 소자의 하나 이상의 에지로부터 바깥쪽으로 연장될 수 있다. 유전체 소자는 앞면, 앞면으로부터 이격된 뒷면을 구비하고, 콘택에 접속된 다수의 도전성 패드를 포함할 수 있다. 유전체 소자는 앞면 및 뒷면 사이에서 다수의 도전성 패드를 통해 연장하는 다수의 쓰루 홀을 포함할 수 있다. 다수의 유닛 콘택은 마이크로 전자 유닛의 외부로 노출될 수 있다. 도전성 피처는, 쓰루 홀 내의 콘택으로부터 연장되며, 유닛 콘택과 전도가능하게 연결될 수 있다.
본 발명의 다른 실시예에서, 마이크로 전자 소자의 뒷면에 노출된 유닛 콘택을 형성하는 방법은, 마이크로 전자 소자의 뒷면으로부터 마이크로 전자 소자의 앞면에 있는 소자 콘택을 향해 연장하는 제1 쓰루 홀을 형성하는 단계를 포함한다. 절연 코팅은 제1 쓰루 홀의 적어도 벽에 중첩하여 형성될 수 있다. 제2 홀은 소자 콘택을 통해 연장되도록 형성할 수 있다. 뒷면으로 노출된 유닛 콘택은, 제1 쓰루 홀의 벽과 제2 홀의 벽에 중첩하는 도전성 재료를 포함하며, 소자 콘택과 전도가능하게 접속될 수 있다.
본 발명의 또 다른 실시예에서, 마이크로 전자 소자의 뒷면에 노출된 유닛 콘택을 형성하는 방법은, (a) 마이크로 전자 소자의 뒷면으로부터 마이크로 전자 소자의 앞면에 있는 소자 콘택을 통해 쓰루 홀을 형성하고, 쓰루 홀의 벽에 노출된 절연 층을 형성하는 단계를 포함할 수 있다. 절연 층은 홀의 벽에 노출될 수 있다. 또한, 마이크로 전자 소자는 뒷면에 노출되고, 절연 층에 중첩하고, 소자 콘택과 전도가능하게 접속된 도전성 층을 포함하는 유닛 콘택을 형성하는 단계를 포함할 수 있다.
도 1은 외주에 다이 접착 패드를 갖는 반도체 다이의 사시도이다.
도 2a는 T자형 콘택을 갖는 통상적인 칩 스케일 반도체 패키지의 정면(입면)도이고, 도 2b는 그 단면도이다.
도 3은 접착 패드의 밑면(안쪽 면)을 노출시키는 실리콘 쓰루 비아를 갖는 반도체 패키지를 나타내는 단면도이다.
도 4a는 본 발명의 일실시예에 따라, 실리콘 쓰루 비아를 갖는 반도체 패키지의 단면도이다.
도 4b는 도 4a에 나타낸 반도체 패키지의 평면도이다.
도 4c는 도 4a에 나타낸 반도체 패키지의 변형예를 나타내는 단면도이다.
도 4d-4h는 본 발명의 일실시예에 따른 도전성 비아를 형성하는 공정에서의 각 단계를 나타내는 단면도들이다.
도 5a는 본 발명의 일실시예에 따른, 수직방향으로 적층된 다수의 반도체 소자를 포함하는 마이크로 전자 유닛의 단면도이다.
도 5b는 도 5a에 도시된 실시예의 변형예에 따른 마이크로 전자 유닛의 단면도이다.
도 6a는 본 발명의 일실시예에 따른, 반도체 소자의 에지에 인접한 유전체 소자와 반도체 소자를 포함하는 재구성 웨이퍼의 일부를 나타내는 부분 평면도이다.
도 6b는 본 발명의 일실시예에 따른, 도 6a에 나타낸 재구성 웨이퍼의 유전체 소자와 반도체 소자 사이에서 연장하는 도전성 트레이스를 나타내는 단면도이다.
도 7a-7b는 도 6a-6b에 나타낸 재구성 웨이퍼의 단면도로서, 유전체 소자와 그 위의 콘택을 통해 연장하는 쓰루 홀을 나타낸다.
도 8a-8f는 본 발명의 일실시예에 따른 도전성 비아를 형성하는 공정에서의 각 단계를 나타내는 단면도들이다.
도 9는 다수의 접착 패드에 연결된 도전성 상호접속 구성체가 공통의 구멍을 통해 연장하는 마이크로 전자 유닛을 나타내는 평면도이다.
도 10a는 본 발명의 일실시예에 따른, 웨이퍼의 일부와, 다이와 같은 2개의 인접하는 반도체 소자 사이의 구멍을 나타내는 단면도이다.
도 10b는 본 발명의 일실시예에 따른, 도 10a에 나타낸 웨이퍼의 일부에서 여러 개의 인접한 다이를 나타내는 평면도이다.
본 명세서에서 설명하는 바와 같이, 유전체 소자의 표면에 "노출된" 콘택은, 이 콘택이 표면에 수직인 방향으로 표면 쪽으로 이동하는 이론적으로 가능한 지점(theoretical point)으로 액세스될 수 있는 한, 표면과 동일한 높이를 갖거나, 표면보다 낮거나 높을 수 있다. 이미 설명한 바와 같이, 예컨대 공동출원이면서 공동 양수한 미국특허출원 10/949,674호에는, 쓰루 도체(through conductors)가 고체 금속성 구, 땜납 연결체 등의 금속성 원소를 포함할 수 있다고 개시되어 있으며, 상기 출원의 내용은 본 명세서에서 참조에 의해 원용하는 것으로 한다. 또한, 쓰루 도체와 동일한 위치 또는 상이한 위치에 콘택을 배치해도 된다.
도 1은 전형적인 반도체 다이(100)의 사시도 또는 투영도를 나타내지만, 실측으로 되어 있지는 않다. 반도체 다이(100)는 앞면(101), 다이 에지(102), 및 다이의 외주에 인접해서 어레이 형태로 배치된 접착 패드(103)를 포함한다. 다이의 뒷면(104)과 앞면(101)의 표면 바로 아래에 매립된 능동 회로(105)는 직접 보이지는 않고 숨겨져 있다.
이하, 다이의 에지 TSV의 측벽 상의 와이어링 트레이스와 다이의 앞면 상의 접착 패드 사이의 T자형 콘택의 형성에 대하여 설명한다. 이 콘택은, 다이 접착 패드와 다이의 반대쪽 면상의 BGA 인터페이스 간의 전기적 경로를 완료하기 위해 사용된다. 나중에 설명하겠지만, 이 구조는, 다이의 앞면에서 시작해서 이중면(double-sided) 콘택을 제조, 즉 에칭 처리한 TSV를 포함하는 다른 상호접속 구성도 물론 가능하다. 본 발명의 여러 실시예가 갖는 몇 가지 장점 중에는, 단위 면적당 상호접속 밀도가 높다는 점, 제조 공정이 단순하는 점, 다이의 두께 방향을 통하는 경로에 의해 전기 저항이 낮다는 점이 있다.
도 4a 및 도 4b는 마이크로 전자 소자(400), 예컨대 실리콘 다이를 통해 연장하는 TSV의 예를 나타내고 있다. 도 4a는 완전히 반도체 다이의 전체 두께 방향을 통해 연장하는 쓰루 홀(410)을 통해 형성된 쓰루 홀 비아(TSV)의 단면을 나타낸다. 도 4a에는, 다이의 반도체 재료 영역(401), 접착 패드(403), 및 접착 패드(403) 아래의 유전체 막(402)이 포함되어 있다. 절연 코팅 등의 유전체 재료(411)는 반도체 영역(401)을 통해 연장하는 쓰루 홀의 벽(420)과 경계를 이룬다. 다이의 반도체 영역은 수십 미크론에서 수백 미크론까지의 두께(416)를 가질 수 있다. 몇몇 반도체 웨이퍼는, 예를 들어 800 미크론의 두께를 갖기도 한다. 통상적인 접착 패드의, 다이의 표면(앞면)에 따른 폭(415)은 100 미크론인데, 접착 패드의 앞면에 따른 길이와 동일할 수도 동일하지 않을 수도 있다. 도 4b의 평면도로서 나타낸 바와 같이, 접착 패드(403)와 홀(410) 간의 교차 부분은, 접착 패드의 영역 내에 완전히 포함된다.
도 4a에 나타낸 바와 같은 도전성 코팅(412)의 형태로 할 수 있는 도체는, 쓰루 홀(410) 내의 접착 패드(403)의 에지와 접하고, 쓰루 홀(410)을 통해 뒷면(404)까지 연장되어 있다. 도전성 코팅(412)은 쓰루 홀(410)에 의해 노출된, 접착 패드(403)의 에지와 접해서 T자형 콘택(405)을 형성할 수 있다. 쓰루 홀(410)의 벽(420)과 경계를 이루는 유전체 재료(411)와 도전성 코팅(412) 등의 도체는 모두 다이의 뒷면(404)의 영역에까지 선택적으로 연장될 수 있다.
수직 방향의 측벽을 갖는 TSV는 처리 공정에 어려움이 있을 수 있다. 이러한 TSV는 가로세로의 비율이 높을 수 있는데, 각 TSV의 높이가 TSV의 직경보다, 때때로 2배 이상 초과할 수 있다. 직경이 작으면, TSV의 가로세로 비율이 높아져, 증기 증착 공정과 전착(electrodepostion) 공정[예컨대, 전기영동 코팅 및 다양한 전기도금 공정]을 제어하는 것을 더 어렵게 할 수 있다.
도 4c에 나타낸 바와 같이, 홀(410)은 홀의 사이즈가 앞면으로부터의 거리가 증가함에 따라 증가하는 테이퍼(taper) 형태를 가질 수 있다. 이러한 경우에, 홀의 직경은 다이의 앞면으로부터의 거리가 증가함에 따라 증가한다. 이러한 형태는 반경 방향으로 대칭인 T자형 콘택에 제공된다. 다이를 관통하는, 즉 측면이 평행하고 다이 표면에 대해 수직을 이루는 중공의 홀은, 재료를 선택적으로 행하는 것이 아닌 임의의 기계 가공 공정에 의해 용이하게 형성된다. 기계 가공의 예에는, 기계적 드릴 가공, 레이저 어블레이션(laser ablation), 및 소정의 습식 에칭 및 활성화 플라즈마 화학 공정이 있다. 이들 중에서, 레이저 어블레이션은, 이 공정과 관련된 "소프트 툴링"(soft tooling)의 갖는 장점과 함께 재료 제거의 속도가 빠르기 때문에 많은 양을 제조하는 것에는 상대적으로 용이할 수 있다.
접착 패드를 두께 방향으로 관통하는 홀을 형성하기 위해 사용되는 기계 가공 공정(machining process)에 의해, 접착 패드의 순수 금속이 노출된다. 즉, 홀을 가공한 후와 홀의 벽에 도전성 코팅을 도포하기 전에, 정밀한 세정(cleaning)을 행할 필요가 없어서, 공정이 단순해진다.
도 4d의 실시예에 의하면, 소자 콘택(element contact: 403)과 마이크로 전자 소자의 반도체 영역(401) 사이의 유전체 층(402)의 표면을 노출시키기 위해, 마이크로 전자 소자의 반도체 영역(401)에 홀(410)을 에칭으로 형성할 수 있다. 이후, 홀의 벽(420)을 따라 연장하는 절연 층(411; 도 4e 참조)을 형성할 수 있다. 다음으로, 도 4f에 나타낸 바와 같이, 홀(410)이 유전체 층(402)과 소자 콘택(403)을 통해 연장되도록 할 수 있다. 절연 층(411)이, 홀을 형성할 때에, 홀의 바닥과 경계를 이루면(도 4e 참조), 홀을 연장시키는 공정에 의해, 홀이 절연 층(411)의 일부를 관통하게 된다(도 4f 참조). 홀을 소자 콘택(403)을 통해 연장시킨 후에, 도전성 재료(412)를, 도 4a에 나타낸 것과 같이, 소자 콘택(403) 및 홀의 절연 층(411)과 접촉하도록 증착(deposit)한다.
본 발명의 다른 실시예에 의하면, 도 4g에 나타낸 것과 같이, 하나의 단계로, 반도체 영역(401), 유전체 층(402) 및 소자 콘택(403)을 관통하도록 홀(410)을 형성한다. 이 경우, 홀은 레이저 어블레이션 또는 드릴 가공(drilling)을 사용하여 형성할 수 있다. 다음으로, 도 4h에 나타낸 바와 같이, 반도체 영역(401)의 바로 위에 절연 층(411)을 형성할 수 있다. 이러한 절연 층은 전기영동 증착법을 사용하여 형성할 수 있다. 다음으로, 도 4a에 나타낸 바와 같이, 소자 콘택(403) 및 홀의 절연 층(411)과 접촉하도록 도전성 재료(412)를 증착할 수 있다. 이러한 도전성 층은 화학 증기 증착, 스퍼터링, 또는 물리적 증기 증착법을 사용하여 형성할 수 있다.
도 4a-4c에 나타낸 실시예의 변형예로서, 홀을 채우는 고형의 도전체(solid conductor)의 형태로 도체를 형성하거나, 도전성 코팅의 형태이면서 벽의 일부만을 따라 연장하도록 도체를 형성할 수 있다. 다른 변형예로서, 다이의 뒷면에 유전체 층이 이미 포함되어 있으면, 홀과 경계를 이루는 유전체 층을 다이의 뒷면까지 연장시킬 필요가 없다.
도 4a-4c에 나타낸 유형의 TSV의 장점은, 최종적인 상호접속 기술이, 평면에서 봤을 때 다이의 각각의 층 상의 접착 패드가 정렬되어 있는 적층된 다이(도 5a 참조)에도 사용할 수 있다는 점이다. 다이의 다수의 층을 횡단할 수 있는 TSV 기술에 의하면, 모든 접착 패드를 단일의 공정 단계만으로 나란하게 접속시킬 수 있다. 최종 마이크로 전자 유닛은, 수직 방향으로 서로 결합되어 적층 및 정렬된 다이(501)를 포함한다. 각각의 다이는, 도 5a에 나타낸 바와 같이, 각 다이의 접착 패드(502)를 유닛 콘택(unit contacts: 504)에 전도가능하게 상호접속시키는 T자형 콘택을 구비한다.
도 5a는 예시를 위한 구조의 기본적인 특징을 나타내지만, 실측으로 되어 있지는 않다. 도 5a는 다이의 스택(500)에 대한 단면도이다. 각각의 층에서, TSV(510)는 다이(501)와 접착 패드(502)를 완전히 관통하여 연장하고, 원뿔대 모양의 T자형 콘택에 의해 접착 패드에 각각 접속된다. 도 5a에는 2개의 추가적인 구성이 포함되어 있는데, 각각의 다이를 둘러싸고 스택을 서로 유지하는 밀봉제(encapsulant: 503)와, 다이 스택의 상단에 위치한 BGA 인터페이스(504)이다.
도 5a에는 테이퍼되지 않은 수직의 벽을 갖는 TSV를 도시하고 있지만, 다른 실시예에서는, 벽이 단일의 다이 또는 다이 스택을 관통하는지 여부에 관계없이, 반드시 테이퍼되지 않은 수직의 벽일 필요는 없다. TSV는 테이퍼될 수 있고 수직이 아닐 수도 있다. 유일한 제한은, TSV가, 도 4b에 나타낸 바와 같이, TSV를 관통하는 접착 패드보다 작은 직경을 가져야 한다는 것이다. 이렇게 하면, T자형 콘택의 길이를 최대로 할 수 있다. 또한, 접착 패드의 부분적으로 바깥쪽에 형성된 TSV는 다이 상의 회로에 손상을 줄 수 있다. 공지된 기술에 의하면, TSV는 유전체 재료 또는 도전성 재료로 채워질 수도 있고 그렇지 않을 수도 있는데, 경로(pathway)의 요구되는 전기적 특성에 따라 달라질 수 있고, 높은 파워와 고주파수 응용에 따라 달라질 수 있다.
TSV는 실리콘과 접착 패드의 두께 방향으로 횡단하게 되어 있기 때문에, 이러한 구조는 다이의 뒷면 또는 앞면 중 하나를 기계 가공함으로써 만들어질 수 있다는 것을 확실히 알 수 있다. 달리 고려할 사항을 말하자면, TSV를 다이의 깊이 방향으로 정렬시키면서 TSV를 양쪽에서 기계 가공하는 것도 가능하다. TSV를 완료하면, 정면에 접착 패드가 형성되고, 그 뒷면의 동일한 위치에 있는 랜드에 결합된다는 것을 확실히 알 수 있다. 다이에 전기적 접속을 형성하는 관점에서 보면, 이중면(double-sided) 컴포넌트가 위로 향하게 또는 아래로 향하게 장착할 수 있어서 효과적이다. 또한, 다른 전기 부품이나 전자 부품아 다이의 한쪽 면에 부착되면, 접착 패드가 다이 회로와의 접속 구조가 없는 더미 구성인 경우, 다이에 있는 회로와의 상호작용 없이, 전기적 신호를 다이의 한쪽에서 다른 쪽으로 전달하기 위해 새로운 형태의 TSV가 사용될 수 있다.
앞서 설명한 바와 같이, TSV의 도전성 소자는 이 도전성 소자가 통과하는 반도체로부터 전기적으로 절연되어야 하는데, 그렇게 되지 않으면, 전기적 경로들이 서로에 대해 모두 단락될 것이다. TSV의 도전성 소자가 도 4에 나타낸 것과 같은 유전체 층(411)이다. 이 유전체 층은 홀을 기계 가공한 후에 도포되어야 하지만, 그 도포의 범위는 T자형 콘택을 만들기 위해 사용될, 접착 패드의 노출된 금속까지 연장되어서는 안 된다. 이러한 요건에 부합하는 유전체 막을 형성하기 위한 공정은 많다. 그 중 하나는 노출된 반도체의 산화(oxidation)에 의해 유전체 층을 형성하는 것이다. 이 공정은 반도체가 실리콘인 경우에 효과가 있는데, 실리카(실리콘 산화물)가 절연체이기 때문이다. 실리콘을 산화시키고 접착 패드의 금속을 금속 상태로 유지하는 화학적 성질이 존재한다.
상기 실시예의 변형예로서, 도 5b는 TSV(520)가 제1 반도체 다이(511)와 제1 반도체 다이의 접착 패드(522)를 통해 연장되는 적층형 마이크로 전자 유닛(staked microelectronic unit)을 나타낸다. TSV를 통해 제2 반도체 다이(512)의 앞면에서 접착 패드(524)가 노출된다. 유전체 재료(516)는 2개의 다이의 대향하는 면들 사이에서 노출될 수 있다. 도전성 층(528)은 제1 반도체 다이의 접착 패드(522), 제2 반도체 다이(512)의 패드(524), 및 마이크로 전자 유닛의 유닛 콘택(544)을 서로 전도가능하게 접속한다. 도 5b에 도시한 실시예의 변형으로서, 단일의 제1 반도체 다이를 사용하는 대신에, 다수의 제1 반도체 다이를 적층해서, TSV 내의 도전성 층에 의해 제2 반도체 다이(512)와 상호접속시킬 수 있다.
도 6a는 본 발명의 일실시예에 따른 재구성 웨이퍼 내에 형성한 다이를 나타낸다. 실리콘 다이(601)는 적어도 4개의 면(다이의 밑면이 덮여 있으면 5개)이 유전체 재료(602)로 둘러싸여 있다. 실리콘 다이(601) 상의 접착 패드(603)는, 유전체 재료(602) 상의 새로운 접착 패드(605)에, 와이어링 트레이스(wiring trace: 604)에 의해 연결된다. 하나의 와이어링 트레이스를 따라 절취한 면(650)을 도 6b에 나타낸다. 도 6b에서, 와이어링 트레이스(654)는, 제조 공정의 일부로서 다이에 도포되는 유전체 막(652)에 의해, 반도체로부터 절연된다는 것을 알 수 있다. 유전체 막(652)은 다이 외주를 넘어서까지 연장되지는 않는데, 재구성 웨이퍼를 구성하기 위해 사용되며 다이를 둘러싸는 재료가 유전(dielectric) 특성이 있기 때문이다.
일반적으로, 재구성 웨이퍼에서, 각각의 다이의 에지는, 도 6a에 나타낸 바와 같이, 고형화된 액체 폴리머, 예컨대 유전체 오버몰드 화합물 등의 유전체 재료에 의해 둘러싸인다. 유전체 재료는 각 다이의 뒷면을 커버할 수도 있다 유전체 재료(602)는 일반적으로 다이(601)의 앞면을 커버하지 않고 같은 높이를 이룬다. 재구성 웨이퍼를 제조하는 공정 중에는, 패턴화된 금속 코팅을 앞면에 도포하는 공정이 있다. 이러한 와이어링 트레이스의 기능은, 다이 영역 밖의 유사한 패드에 다이 접착 패드를 접속하는 것이다. 이러한 새로운 접착 패드는 유전체 재료 위에 형성되는 금속 등의 도전성 재료로 형성된다. 도 6a 및 도 6b에 나타낸 실시예에서, 쓰루 비아(through via)는, 쓰루 비아의 도전성 코팅을, 쓰루 비아가 관통하는 유전체 재료로부터 절연시키기 위한 추가의 유전체 막을 필요로 하지 않을 것이다. 쓰루 비아를 하나 이상의 재구성 웨이퍼 또는 재구성 웨이퍼의 스택에 대해 집단으로 형성할 때에 특히 더 간단하고 경제적인 공정을 행할 수 있다. 재구성 웨이퍼는 다이 스택뿐만 아니라 단일의 다이 용도로도 사용될 수 있다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 재구성 웨이퍼(700) 상에 형성한 다이의 단면을 나타낸다. 재구성 웨이퍼에 대해서는, 2007년 7월 27일 출원된 미국가특허출원 60/962,200호의 우선권을 주장하는, "RECONSTITUTED WAFER STACK PACKAGING WITH AFTER-APPLIED PAD EXTENSION"이란 명칭으로 2008년 7월 25일에 출원된 미국특허출원에 더 구체적으로 설명되어 있으며, 상기 특허문헌의 내용을 본 명세서에서 참조에 의해 원용한다. 더 추가적인 설명은, "RECONSTITUTED WAFER LEVEL STACKING"이란 명칭으로 2007년 6월 20일에 출원된 미국가출원 60/936,617호의 우선권을 주장하는, 2008년 6월 20일에 출원된 "RECONSTITUTED WAFER LEVEL STACKING"이란 명칭의 미국특허출원 12/143,743호에 개시되어 있으며, 마찬가지로 상기 특허문헌의 내용을 본 명세서에서 참조에 의해 원용한다.
다이 면(701)에는, 다이 접착 패드(702)와 이와 관련된 유전체 코팅(703)이 중첩된다. 다이는 옆면과 뒷면(704)에서 재구성 웨이퍼의 유전체 충전 층(705)으로 둘러싸여 있다. 쓰루 비아(710: 도 7b 참조)는 계단형으로 형성되고, 제1 쓰루 홀(711)과 제2 쓰루 홀(713)을 포함한다. 제1 쓰루 홀(711)은, 제1 쓰루 홀(711)의 벽에 도전성 코팅(712)을 용이하게 증착하도록 테이퍼 형태를 갖는다. 제2 접착 패드(714)는 유전체 충전 층(705)의 하부면(715) 상에 형성되고, 제2 접착 패드(714)는 다이 접착 패드(702)에 전도가능하게 접속된다. 도전성 코팅(712)은 제2 접착 패드(714) 내의 제2 쓰루 홀의 벽을 따라 연장한다. 이에 의하면, 제2 쓰루 홀(713)의 비아 연장부에 의해, 제2 접착 패드(714)와의 도전성 접촉을 이룬다. 이 영역에 도전성 코팅을 도포한 후에 이루어진 원뿔대의 T자형 콘택이 제2 접착 패드(714)와 비아 연장부(713) 사이에 형성된다.
반도체 다이를 통해 TSV를 기계 가공하고 유전체 층을 관통하는 쓰루 비아를 기계 가공하는 것은, 여러 다양한 공정에 의해 행해질 수 있다. 몇몇 예에서는, 여러 공정의 조합이 제조상의 장점을 제공할 수 있는데, 그 예로, 실리콘의 두께 방향을 통해 기계 가공을 행하여 테이퍼된 비아를 만들기 위해 플라즈마 에칭을 사용할 수 있으며, 홀을 레이저 어블레이션에 의해 접착 패드를 통해 연장되도록 한다. 최종 구조는, 실리콘을 관통하는 테이퍼 각도(taper angle)에 의해 TSV의 벽에 코팅을 용이하게 도포할 수 있으며, 접착 패드를 관통하는 소직경의 홀을 만들기 위해 레이저 어블레이션을 사용할 수 있다는 장점이 있다. 따라서 상호접속 부분은, 도 7의 재구성 웨이퍼로부터 만들어진 다이에 대해 나타낸 바와 같이, 계단형의 직경 구조를 가질 수 있다. 이에 따라, 정렬 허용도(alignment tolerance)를 높이고, 주 홀(main hole)의 바닥부보다 면적이 작은 접착 패드에 대한 콘택이 가능하다. 다른 장점으로는, 테이퍼 각도를 가진 TSV가 완전히 수직인 비아보다 낮은 저항값을 갖게 되는데, 더 큰 표면 면적이 가능하고, 평행한 측면을 가진 비아에 비해 소정의 증착 시간 동안 도포된 금속을 더 두껍게 할 수 있기 때문이다.
이러한 2-계단 공정(도 7 참조)을 사용하여 TSV를 형성하는 것이, 이러한 구조의 소정의 실시예에 대해서 장점을 갖는다. 앞서 언급한 바와 같이, TSV가 반도체 다이를 관통하여 연장될 때에, TSV의 벽 상의 금속이 반도체 기판과 TSV가 통과하는 임의의 다른 도전성 구조로부터 전기적으로 절연되는 요건이 있는데, 물론 접속이 필요한 접촉 패드는 예외이다. 연속적이고 균일한 두께의 유전체 막을 해당 부분의 모든 표면에 도포하는 효과적이고 신뢰성 있는 수단은, 모든 표면이 노출되었는지 아니면 높은 가로세로 비율의 비아에 의해 막혀있는지의 여부에 관계없이, 유전체 막을, 예컨대 전기영동 증착에 의해 전기영동 도장(electrocoat)하는 것이다. 공동 소유한 2006년 10월 31일에 출원된 미국특허 출원 11/590,616호와 2007년 4월 25일 출원된 11/789,694호에는, 유전체 층을 전기영동법으로 증착하고, 이 유전체 층 위에 도전성 층, 예를 들어 트레이스나 다른 도전성 상호접속 구조가 형성되는 방법이 개시되어 있다. 이들 특허문헌의 내용을 본 명세서에서 참조에 의해 원용한다.
도 8a-8f는 본 발명의 일실시예에 따른 TSV를 형성하기 위한 공정을 나타낸다. 도 8f는 본 발명의 일실시예에 따른, 반도체 다이를 관통하여 연장하는 TSV의 단면을 나타낸다.
도 8a는 반도체 다이(801)를 관통하는 부분 단면을 나타낸다. 반도체 다이의 앞면(802)은 반대 쪽, 즉 반도체 다이의 뒷면(803)과 떨어져 있으며, 유전체 막(805)에 의해 반도체 다이(801)로부터 격리된 접착 패드(804)를 포함한다. 반도체 다이는 모든 구성부분을 커버하는 보호용의 유전체 막(806)을 포함하는 것을 도시되어 있다. 이 유전체 막(806)은 소정 타입의 다이 패키지, 예를 들어, 임의의 다양한 컴플라이언트 층(compliant layer), 다이가 부착된 막, 다이의 적층을 위한 접착제, 또는 이들의 조합에 제공될 수 있는 구조를 대표한다.
도 8b는 반도체 다이(801)의 뒷면(802)으로부터 반도체 다이의 활성 면(active surface)까지 연장하는 제1 홀의 형성을 나타낸다. 일실시예에서, 제1 홀(807)은 유전체 막(805) 상의 바닥면을 갖는다. 일실시예에 따라 실리콘의 두께를 관통하는 제1 홀(807)을 형성하기 위해 플라즈마 에칭 공정이 사용될 수 있다. 플라즈마 공정은 재료 선택(material selective) 특성을 갖기 때문에, 제1 홀(807)은 접착 패드(804)가 위치하는 유전체 막(805)에서 종단된다. 제1 홀(807)은 반도체 다이의 뒷면(803)이 가장 큰 면적이 되는 테이퍼 형태를 가질 수 있다. 이러한 테이퍼 형태는, 그 표면에서의 후속되는 코팅 공정에 도움이 될 수 있다. 다른 실시예에서, 제1 홀(807)은 습식 에칭(wet etching) 또는 기계적 밀링(mechanical milling)에 의해 형성해도 된다.
도 8c는 본 발명의 일실시예에 따른, 반도체 다이의 뒷면(803) 위에 절연 코팅(808)을 형성하는 것을 나타낸다. 이 절연 코팅(808)은 제1 홀(807) 내에 절연 층을 형성한다. 일실시예에서, 유전체 막, 예를 들어 전기영동 도장 재료(electrocoat material)는, 전기 영동 증착법 등에 의해 반도체 다이의 뒷면에 도포될 수 있다. 이러한 과정은, 전기영동 도장 재료의 특성에 의해, 균일하게 되기 때문에, 접착 패드(804) 바로 아래의 유전체 막(805)뿐만 아니라 제1 홀(807)의 벽을 코팅할 수 있다. 다른 예로서, 솔더 마스크 또는 포토레지스트와 같은 다른 유전체 막을 사용해도 된다.
도 8d는 본 발명의 실시예에 따른, 절연 층(808), 유전체 막(805), 및 접착 패드(804)를 관통하여 연장하는 제2 홀(809)의 형성을 나타낸다. 도 8d에 나타낸 바와 같이, 제2 홀(809)의 직경은 접착 패드(804) 내에 포함될 정도가 된다.
일실시예에서, 절연 층(808), 유전체 막(805), 및 접착 패드(804)의 두께를 관통하는 제2 홀(809)을 형성하기 위해 레이저 어블레이션을 사용해도 된다. 접착 패드의 위에 아무것도 없으면, 쓰루 홀이 만들어진 것이다. 그러나, 이 경우, 반도체 다이의 앞면은 유전체 재료(816)로 커버되어 있다. 따라서, 레이저 어블레이션 처리를 행한 제2 홀을, 유전체 막과 접착 패드를 통과시켜, 다이 커버부(816)에서 종단되도록 하면, 폐쇄된 홀 또는 블라이드 홀(blind hole)을 효과적으로 만들 수 있다. 일례로서, 다이 커버부(816)는 솔더 마스크(solder mask)로 형성해도 된다. 또한, 다이 커버부(816)는 반도체 다이와 유리 층(도시 안 됨) 사이의 캐비티(cavity)으ㅟ 측벽을 형성하는 데에 사용해도 된다. 계단형의 쓰루 홀(815), 쓰루 다이(801), 및 접착 패드(804)는 제1 홀(807)과 제2 홀(809)에 의해 형성되며, 반도체 다이의 뒷면(803)으로부터 접착 패드(804)를 거쳐 연장한다.
도 8e는 본 발명의 일실시예에 따라, 금속을 포함할 수 있는 도전성 층(810)의 형성을 나타낸다. 이 도전성 층(810)은 제1 홀 및 제2 홀에 의해 형성된 쓰루 홀(815)의 안쪽 면에 도포된다. 계단형의 쓰루 홀(815)은 접착 패드(804)를 관통하기 때문에, 반경 방향으로 대칭인 T자형 콘택(811)을 형성할 것이다. TSV는 홀을 금속으로 코팅하거나 홀을 금속으로 채워서 형성할 수 있다.
금속 코팅을 도포하기 위해 사용될 수 있는 한가지 공정은 증기 증착으로서, 그 예에는 증발 증착(evaporation)과 스퍼터링(sputtering)이 포함된다. 이들 공정은, 금속을 반도체 다이의 뒷면에 증착한다. 증착한 막을 패턴화함으로써, BGA 인터페이스(812)를 형성할 수 있으며, BGA 인터페이스에서는 솔더 볼(solder ball)을 위한 각각위 위치가, 도 8f에 도시된 것처럼, 비아와 다이 접착 패드에 연결된다. 도포한 금속의 두께는 전기도금(electroplating)과 같은 추가의 공정에 의해 실질적으로 약간 증가되어도 된다. 다른 예로서, 비아는 전기적으로 도전성을 갖는 재료로 완전히 채워질 수 있다.
이후, 유전체 재료 층(813)을, 도 8f에 도시된 것과 같이, 홀 내의 도전성 층(810)에 중첩해서 증착할 수 있다. 와이어링 트레이스의 노출된 금속은 보호성의 유기 유전체 코팅에 의해 커버될 수 있다. 일반적인 재료는 솔더 마스크이다. 완성된 구조를 도 8f에 나타내고 있다.
도 8a-8f는 본 발명의 실시예에 따른, 반도체 다이 상에 형성된 접착 패드와 BGA 인터페이스 간의 전기적 접촉을 제공하기 위한 비아의 형성을 나타낸다. 홀은 반도체 다이의 뒷면으로부터 접촉 패드를 통과하여 연장한다. 또한, 제2 홀의 직경은 접착 패드의 주위 경계를 넘어서 연장되지는 않는다. 다른 예로서, 제1 홀 및 제2 홀은 반드시 원형이 아니어도 된다. 제1 홀은 몇몇 접착 패드에 걸쳐 노치 또는 트렌치를 형성할 수 있도록 길쭉하게 될 수 있다. 제2 홀은 기본적으로 노치 또는 트렌치의 기저부(base)의 접촉 패드를 통과한다. 본 예에서, 일련의 접촉 패드가 나란하게 연결될 필요가 없다면, 노치 또는 트렌치의 측벽의 금속 코팅을 패턴화해야 한다.
다이 접촉 패드 또는 재구성 웨이퍼의 유전체 영역 상의 접촉 패드에 대한 통상적인 크기는 한 변이 100 ㎛이다. 통상적인 TSV는, 평행면(parallel-sided)인 경우에는 대략 50 ㎛의 직경을 가지며, 기저부에서는 대략 50 ㎛이고, 테이퍼 형태인 경우에는 구멍이 대략 80 ㎛의 직경을 갖는다. 접착 패드를 관통하는 TSV의 연장부는 직경이 20 ㎛ 정도 작게 될 것이다.
앞서 설명한 예에서는, 하나의 TSV가 단일의 접착 패드 또는 접착 패드의 스택을 교차하는 경우를 설명하고 있다. 그 이유 중 하나는, 비아의 도전성 코팅이 한 장의 금속이기 때문에, 하나의 전기적 경로를 제공하기 때문이다. 비아의 내부 상의 금속을 패턴화하기 위한 기술이 있다. 따라서, 다수의 접촉 패드를 교차하고 이들 패드에 접속하기 위해 단지 하나의 비아가 사용될 수 있다. 이 경우, 각각의 T자형 콘택은, 완전한 원형이나 타원형이 아닌 아크형이 될 것이다. 본 실시예에 대해서는 도 9에 나타낸다.
도 9는 본 발명의 일실시예에 따른, 4개의 접촉 패드 위에 위치한 TSV의 평면을 나타낸다. TSV는 측벽에 패턴화된 금속을 가짐으로써, 각각의 접촉 패드에 대해 개별적인 경로가 만들어질 수 있다. 4개의 접촉 패드(901, 902, 903, 904)는 반도체 다이의 앞면으로 노출된다. 테이퍼 형태의 비아(905)는 4개 모두의 접촉 패드의 일부를 관통한다. TSV의 금속은 T자형 콘택의 개별적인 아크 부분을 접착 패드에 제공하기 위해 패턴화(906, 907, 908, 909)된다.
TSV는, 모든 구조를 병렬로 제조할 수 있도록 함으로써, 생산하는 모든 부분에 드는 제조 비용을 절감하도록, 웨이퍼 레벨(wafer level)에서 형성하는 것이 바람직하다. 이러한 공정을 완료하면, 웨이퍼를 개별의 다이로 분리시켜야 한다. 이 공정은 기계적인 절단(sawing)에 의해 달성될 수 있다. 이와 달리, 이 공정은 TSV의 홀을 형성하기 위해 반도체를 기계 가공할 때에 행해질 수 있는데, 도 10a에 나타낸 바와 같이, 재료를 다이싱 스트리트(dicing street)로부터 제거한다. 분리(singulation) 공정에는, 웨이퍼의 앞면 상의 다이싱 스트리트에 존재하는 모든 재료를 제거 또는 절취하거나, 단순히 클리빙(cleaving)하는 공정이 포함된다. 이들 모든 공정은, 반도체의 전체 두께에 이들 층을 합한 두께를 다이싱하는 것보다 수행을 더 빠르게 한다. 전기적 접속을 위해 사용된 TSV는 원형으로 하는 것이 바람직하지만, 웨이퍼 상의 다이를 분리시켜, 도 10b에 도시된 것과 같이, 스트리트에 만들어진 TSV가 각각의 다이 사이의 스트리트(다이싱 레인)의 슬롯의 형태로 될 수 있는 것을 확실히 알 수 있다. 다이는, 전기적 접촉부의 단일 지점으로부터 웨이퍼의 전체 뒷면에서 전기적인 연속성을 유지함으로써, 각각의 코너 부분에서 반도체 특성을 갖는 재료로 된 작은 연결부(ligaments)에 의해 접속된 상태를 유지할 수 있다. 이것은 전기영동 도장 유전체 막의 도포에 해당하는 다음 공정 단계에 도움이 될 수 있다.
도 10a 및 도 10b는 TSV를 형성하기 위해 사용된 공정이, 본 발명의 일실시예에 따라, 후속하는 웨이퍼로부터 다이의 분리 공정에 도움을 주는, 다이싱 스트리트(다이싱 레인)로부터 반도체 재료를 동시에 제거하기 위해 어떻게 사용되는지를 나타낸다. 도 10a에는 웨이퍼 상의 2개의 인접한 다이(1010, 1020)들 사이의 다이싱 스트리트(1001)를 나타낸다. 각각의 다이는 실리콘을 통해 접착 패드(1013, 1023) 바로 아래의 유전체 막(1012, 1022)까지 형성된 TSV(1011, 1021) 홀을 포함한다. 전기적 접속을 위해 사용될 TSV를 형성하는 데에 사용되는 동일한 기계 가공 공정에 의해, 다이싱 스트리트에 다른 TSV(1002)를 만들었다. 이러한 웨이퍼 재료의 부분을 제거함으로써, 다이는, 후속하는 다이싱 공정을 필요로 하지 않고, 효과적으로 분리된다. 도 10b는 웨이퍼 상의 인접하는 몇 개의 다이의 뒷면을 나타내는 평면도(1050)이다. 각각의 접촉 패드를 접촉시키기 위해 원형의 TSV(1051)를 형성하고, 동시에 분리 공정의 일부로서, 다이싱 스트리트에 슬롯 형태의 TSV(1052)를 기계 가공하였다. 후속하는 전기영동 도장 공정에서 웨이퍼 면의 전기적 연속성을 제공하기 위해 4개의 다이 코너의 각각의 교차 지점에 반도체의 연결부(1054)를 유지하고 있다.
본 발명에 대하여 특정의 실시예를 참조하여 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 예시하고 있을 뿐이다. 특허청구의 범위에 의해 정해지는 본 발명의 범위로부터 벗어남이 없이, 많은 실시예와 변형예를 구현할 수 있다는 것을 알 수 있을 것이다.

Claims (37)

  1. 삭제
  2. 삭제
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  6. 삭제
  7. 마이크로 전자 유닛에 있어서,
    앞면, 상기 앞면의 다수의 콘택, 및 상기 앞면으로부터 이격되어 있는 뒷면을 갖는 반도체 소자 ― 상기 뒷면은 상기 반도체 소자의 상기 앞면 및 상기 뒷면 사이에 연장되는 하나 이상의 함몰부(recess)에 대한 개구를 포함함 ―;
    상기 함몰부의 상기 개구로부터 상기 반도체 소자 내의 상기 하나 이상의 함몰부 및 상기 콘택을 관통하여 연장하는 다수의 쓰루 홀; 및
    상기 쓰루 홀 내에서 도체로 구성된 도전성 비아(conductive via) ― 상기 도체는 상기 콘택과 상호접속되어 있음 ―
    를 포함하는 것을 특징으로 하는 마이크로 전자 유닛.
  8. 제7항에 있어서,
    상기 도체는 상기 뒷면의, 상기 하나 이상의 함몰부를 넘는 위치에 노출된 유닛 콘택과 상호접속되어 있는, 마이크로 전자 유닛.
  9. 제7항에 있어서,
    상기 마이크로 전자 유닛은 상기 쓰루 홀을 피복하는 유전체 층을 더 포함하며,
    상기 도전성 비아는 상기 유전체 층에 의해 상기 쓰루 홀의 벽으로부터 분리되어 있는, 마이크로 전자 유닛.
  10. 제7항에 있어서,
    상기 마이크로 전자 유닛은 상기 앞면에 인접한 마이크로 전자 디바이스를 더 포함하며, 상기 콘택은 상기 마이크로 전자 디바이스에 접속되어 있는, 마이크로 전자 유닛.
  11. 제7항에 있어서,
    상기 하나 이상의 함몰부는 하나 이상의 상기 쓰루 홀과 각각 레지스트(register) 처리된 다수의 블라인드 홀(blind hole)을 포함하는, 마이크로 전자 유닛.
  12. 제11항에 있어서,
    상기 하나 이상의 함몰부는 단일의 쓰루 홀과 각각 레지스트 처리된 다수의 블라인드 홀을 포함하는, 마이크로 전자 유닛.
  13. 제11항 또는 제12항에 있어서,
    상기 블라인드 홀은 상기 뒷면의 법선에 대해 5°이상의 각도로 배향된 벽(wall)을 각각 포함하는, 마이크로 전자 유닛.
  14. 제7항에 있어서,
    상기 하나 이상의 함몰부는 다수의 상기 쓰루 홀과 레지스트 처리된 트렌치(trench)를 포함하는, 마이크로 전자 유닛.
  15. 제14항에 있어서,
    상기 트렌치는 상기 뒷면의 법선에 대해 5°이상의 각도로 배향된 벽을 포함하는, 마이크로 전자 유닛.
  16. 제7항에 있어서,
    상기 마이크로 전자 유닛은 상기 함몰부의 벽을 피복하는 유전체 층을 더 포함하며, 상기 도체는 상기 유전체 층에 의해 상기 벽으로부터 분리되어 있는, 마이크로 전자 유닛.
  17. 제7항에 있어서,
    상기 마이크로 전자 유닛은 상기 콘택을 상기 반도체 소자의 앞면으로부터 분리시키는 유전체 층을 더 포함하며,
    상기 쓰루 홀은 상기 유전체 층을 통해 연장하며, 상기 도전성 비아는 상기 쓰루 홀 내의 상기 유전체 층의 벽과 직접 접촉하는, 마이크로 전자 유닛.
  18. 마이크로 전자 유닛에 있어서,
    수평 면을 이루는 앞면, 상기 앞면에 있는 콘택, 및 상기 앞면으로부터 이격된 뒷면을 각각 구비하며, 상기 수평 면을 가로지르는 수직 방향으로 서로 결합되어 적층된 다수의 반도체 소자;
    하나 이상의 상기 적층된 반도체 소자와 상기 하나 이상의 반도체 소자의 콘택을 통해 연장하며, 상기 다수의 적층된 반도체 소자의 콘택이 노출되는 쓰루 홀;
    상기 쓰루 홀과 경계를 이루는 유전체 층; 및
    상기 쓰루 홀 내의 상기 유전체 층에 중첩되고, 상기 마이크로 전자 유닛의 유닛 콘택과 전도가능하게 연결된 도전성 층
    을 포함하며,
    상기 쓰루 홀은 상기 적층된 모든 반도체 소자를 완전하게 관통하여 연장되지는 않게 되어 있는, 마이크로 전자 유닛.
  19. 제18항에 있어서,
    상기 유닛 콘택은 상기 마이크로 전자 유닛의 외부로 노출되어 있는, 마이크로 전자 유닛.
  20. 제18항에 있어서,
    상기 쓰루 홀은 상기 다수의 적층된 반도체 소자의 콘택을 통해 연장된, 마이크로 전자 유닛.
  21. 삭제
  22. 제18항에 있어서,
    상기 하나 이상의 적층된 반도체 소자의 앞면은 아래쪽을 향하며, 상기 유닛 콘택은 상기 유닛의 위쪽을 향하는 상단 면(top face)에 노출되어 있는, 마이크로 전자 유닛.
  23. 제18항에 있어서,
    상기 하나 이상의 적층된 반도체 소자의 앞면은 위쪽을 향하며, 상기 유닛 콘택은 상기 유닛의 위쪽을 향하는 상단 면에 노출되어 있는, 마이크로 전자 유닛.
  24. 마이크로 전자 유닛에 있어서,
    앞면, 상기 앞면에 있는 콘택, 상기 앞면으로부터 이격된 뒷면, 및 상기 앞면과 상기 뒷면 사이로 연장되는 에지를 구비하는 반도체 소자;
    상기 반도체 소자의 하나 이상의 에지로부터 바깥쪽으로 연장하며, 앞면, 상기 앞면으로부터 이격된 뒷면을 구비하고, 상기 콘택에 접속된 다수의 도전성 패드를 포함하고, 상기 앞면 및 상기 뒷면 사이에서 상기 다수의 도전성 패드를 통해 연장하는 다수의 쓰루 홀을 갖는 유전체 소자;
    상기 마이크로 전자 유닛의 외부로 노출된 다수의 유닛 콘택; 및
    상기 쓰루 홀 내의 콘택으로부터 연장되며, 유닛 콘택과 전도가능하게 연결된 도전성 피처(conductive feature)
    를 포함하는 것을 특징으로 하는 마이크로 전자 유닛.
  25. 마이크로 전자 소자의 뒷면에 노출된 유닛 콘택을 형성하는 방법으로서,
    (a)상기 마이크로 전자 소자의 뒷면으로부터 상기 마이크로 전자 소자의 앞면에 있는 소자 콘택을 향해 연장하는 제1 쓰루 홀을 형성하는 단계;
    (b)상기 제1 쓰루 홀의 적어도 벽에 중첩하는 절연 코팅을 형성하는 단계;
    (c)상기 소자 콘택을 통해 연장하는 제2 홀을 형성하는 단계; 및
    (d)상기 뒷면으로 노출되고, 상기 제1 쓰루 홀의 벽과 상기 제2 홀의 벽에 중첩하는 도전성 재료를 포함하며, 상기 소자 콘택과 전도가능하게 접속된 상기 유닛 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 유닛 콘택의 형성 방법.
  26. 제25항에 있어서,
    상기 소자 콘택은 유전체 층에 의해 상기 앞면으로부터 분리된, 유닛 콘택의 형성 방법.
  27. 제26항에 있어서,
    상기 절연 코팅은 상기 유전체 층에 중첩되도록 형성되며, 상기 제2 홀은 상기 유전체 층을 통해 연장되는, 유닛 콘택의 형성 방법.
  28. 제25항에 있어서,
    상기 절연 코팅은 전기영동 증착(electrophoretic deposition)에 의해 형성되는, 유닛 콘택의 형성 방법.
  29. 제25항에 있어서,
    상기 절연 코팅은 전기영동 도장(electrocoat) 재료, 솔더 마스크(solder mask) 또는 포토레지스트를 포함하는 그룹 중에서 선택될 수 있는, 유닛 콘택의 형성 방법.
  30. 제25항에 있어서,
    상기 제2 홀은 레이저 어블레이션(laser ablation)에 의해 형성되는, 유닛 콘택의 형성 방법.
  31. 제25항에 있어서,
    상기 단계 (d)는 상기 제1 쓰루 홀과 상기 제2 홀을 상기 도전성 재료로 채우는 단계를 포함하는, 유닛 콘택의 형성 방법.
  32. 제25항에 있어서,
    상기 단계 (d)는 상기 제1 쓰루 홀과 상기 제2 홀의 벽을 따라 상기 도전성 재료로 된 층을 형성하는 단계와, 상기 도전성 재료에 중첩되도록 절연 재료를 증착하는 단계를 포함하는, 유닛 콘택의 형성 방법.
  33. 제25항에 있어서,
    상기 단계 (d)는 증기 증착(vapor phase deposition), 증발 증착(evaporation), 또는 스퍼터링(sputtering) 중 하나 이상에 의해 상기 도전성 재료를 증착하는 단계를 포함하는, 유닛 콘택의 형성 방법.
  34. 제25항에 있어서,
    상기 유닛 콘택은 상기 마이크로 전자 소자의 뒷면에 인접한 볼 그리드 어레이의 도전성 볼(conductive ball)을 포함하는, 유닛 콘택의 형성 방법.
  35. 제32항에 있어서,
    상기 절연 재료는 솔더 마스크(solder mask)를 포함하는, 유닛 콘택의 형성 방법.
  36. 삭제
  37. 삭제
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