JP2004356618A - 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法 - Google Patents

中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法 Download PDF

Info

Publication number
JP2004356618A
JP2004356618A JP2004045495A JP2004045495A JP2004356618A JP 2004356618 A JP2004356618 A JP 2004356618A JP 2004045495 A JP2004045495 A JP 2004045495A JP 2004045495 A JP2004045495 A JP 2004045495A JP 2004356618 A JP2004356618 A JP 2004356618A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor element
holes
ppm
relay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004045495A
Other languages
English (en)
Inventor
Takaharu Imai
隆治 今井
Masao Kuroda
正雄 黒田
Yasuhiro Sugimoto
康宏 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2004045495A priority Critical patent/JP2004356618A/ja
Priority to US10/802,782 priority patent/US20040173891A1/en
Priority to TW093107423A priority patent/TWI232712B/zh
Priority to CNA2004100301645A priority patent/CN1533227A/zh
Publication of JP2004356618A publication Critical patent/JP2004356618A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09572—Solder filled plated through-hole in the final product
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

【課題】半導体素子の接合部分における信頼性が高い、半導体素子と中継基板と基板とからなる構造体を提供する。
【解決手段】構造体１１は、半導体素子２１と中継基板３１と基板４１とからなる。半導体素子２１は、熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子２２を有する。基板４１は、熱膨張係数が５．０ｐｐｍ／℃以上であって面接続パッド４６を有する。中継基板３１は、中継基板本体３８と複数の導体柱３５とを有する。中継基板本体３８の第１面３２には半導体素子２１が実装され、第２面３３は基板４１の表面４２上に実装される。複数の導体柱３５は、複数の貫通孔３４内に導電性金属を充填することにより形成され、面接続端子２２と接続される。
【選択図】図１

Description

本発明は、中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法に関するものである。
近年、ＩＣチップが実装された配線基板（ＩＣチップ搭載基板やＩＣパッケージなど）とマザーボード等のプリント基板とをじかに接続するのではなく、配線基板とマザーボードとの間にインターポーザと呼ばれる中継基板を介在させてそれらを互いに接続した構造体が各種知られている（例えば、特許文献１参照）。
また、この種の構造体に用いられるＩＣチップは、一般に熱膨張係数が２．０ｐｐｍ／℃〜５．０ｐｐｍ／℃程度の半導体材料（例えばシリコン等）を用いて形成される。一方、中継基板や配線基板については、それよりも熱膨張係数がかなり大きい樹脂材料等を用いて形成されることが多い。ただし、ＩＣチップとＩＣ搭載基板との間に中継基板を介在させた構造体については、現在知られていない。
特開２０００−２０８６６１号公報（図２（ｄ）等）
ところで、最近では集積回路技術の進歩によりＩＣチップの動作がますます高速化しているが、それに伴いＩＣチップを大型化してより多くの演算回路を形成しようとする動向がある。しかし、ＩＣチップの処理能力が向上すると発熱量も増大することから、熱応力の影響も次第に大きくなる。また、ＩＣチップをＩＣ搭載基板に実装する際には一般にはんだが使用されるが、はんだが溶融温度から常温に冷却する際には、ＩＣチップとＩＣ搭載基板との熱膨張係数差に起因して熱応力が発生する。
そして、特にＩＣチップの一辺の大きさが１０．０ｍｍを超えると、大きな熱応力がＩＣチップとＩＣ搭載基板との界面等に作用することで、チップ接合部分にクラック等が生じるおそれがある。また、ＩＣチップの厚みが１．０ｍｍよりも小さくなると、強度が弱まり、クラック等が生じるおそれがある。それゆえ、構造体に高い信頼性を付与できなくなるという問題がある。さらに、層間絶縁膜としてポーラスシリカ等のような低誘電体材料（いわゆるＬｏｗ−Ｋ材）を採用した場合には、ＩＣチップが脆くなってクラックがいっそう発生しやすくなることが予想される。
本発明は上記の課題に鑑みてなされたものであり、その目的は、半導体素子の接合部分における信頼性が高い、半導体素子と中継基板と基板とからなる構造体を提供することにある。また、本発明の別の目的は、上記の優れた構造体を実現するうえで好適な、中継基板、半導体素子付き中継基板、中継基板付き基板を提供することにある。さらに、本発明のさらに別の目的は、上記の中継基板を効率よく低コストで製造することが可能な製造方法を提供することにある。
そして、上記の課題を解決する手段としては、熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子を備え、熱膨張係数が５．０ｐｐｍ／℃以上であって面接続パッドを有する基板を備え、かつ、前記半導体素子が実装される第１面、及び前記基板の表面上に実装される第２面を有し、前記第１面及び前記第２面を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子及び前記面接続パッドと電気的に接続される複数の導体柱とを有する中継基板を備えたことを特徴とする、半導体素子と中継基板と基板とからなる構造体がある。
従って、この構造体によると、無機絶縁材料からなる略板形状の中継基板本体を用いたことにより、半導体素子との熱膨張係数差が小さくなり、半導体素子に直接大きな熱応力が作用しなくなる。よって、たとえ半導体素子が大型で発熱量が多いものであったとしても、クラック等が起こりにくい。ゆえに、構造体における半導体素子の接合部分等に高い信頼性を付与することができる。また、貫通孔内に充填された導電性金属からなる導体柱を介して、基板側と半導体素子側とが確実に導通される。
半導体素子と中継基板と基板とからなる上記の構造体を実現するうえで好適なものとしては、熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子が実装されるべき第１面、及び第２面を有し、前記第１面及び前記第２面間を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子と電気的に接続されるべき複数の導体柱とを備えることを特徴とした中継基板がある。さらに、熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子を備え、かつ、前記半導体素子が実装される第１面、及び第２面を有し、前記第１面及び前記第２面間を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子と電気的に接続される複数の導体柱とを有する中継基板を備えたことを特徴とする半導体素子付き中継基板、も好適である。加えて、熱膨張係数が５．０ｐｐｍ／℃以上であって面接続パッドを有する基板を備え、かつ、第１面、及び前記基板の表面上に実装される第２面を有し、前記第１面及び前記第２面間を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続パッドと電気的に接続される複数の導体柱とを有する中継基板を備えたことを特徴とする中継基板付き基板、も好適である。
ここで前記半導体素子としては、熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有するものが使用される。かかる半導体素子の例としては、熱膨張係数が２．６ｐｐｍ／℃程度のシリコンからなる半導体集積回路チップ（ＩＣチップ）などを挙げることができる。前記面接続端子とは、電気的接続のための端子であって、面接続によって接続を行うものを指す。なお、面接続とは、被接続物の平面上に線状や格子状（千鳥状も含む）にパッドあるいは端子を形成し、それら同士を接続する場合を指す。なお、前記半導体素子の大きさ及び形状は特に限定されないが、少なくとも一辺が１０．０ｍｍ以上であることがよい。このような大型の半導体素子になると、発熱量も増大しやすく熱応力の影響も次第に大きくなるため、本願発明の課題が発生しやすくなるからである。また、前記半導体素子は、ポーラスな層を表層部に有していることがよい。このような半導体素子の場合、脆いポーラス層にクラックが起こりやすく、本願発明の課題が発生しやすいからである。
前記基板としては、熱膨張係数が５．０ｐｐｍ／℃以上であって面接続パッドを有するものが使用される。前記基板としては、半導体素子やその他の電子部品などが実装される基板、特には半導体素子やその他の電子部品などが実装され、それらを電気的に接続する導体回路を備えた配線基板が挙げられる。熱膨張係数が５．０ｐｐｍ／℃以上であるという条件を満たしていれば、基板の形成材料については特に限定されず、コスト性、加工性、絶縁性、機械的強度などを考慮して適宜選択することができる。前記基板としては、例えば、樹脂基板、セラミック基板、金属基板などが挙げられる。
樹脂基板の具体例としては、ＥＰ樹脂（エポキシ樹脂）基板、ＰＩ樹脂（ポリイミド樹脂）基板、ＢＴ樹脂（ビスマレイミド−トリアジン樹脂）基板、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）基板などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料からなる基板を使用してもよい。あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料からなる基板等を使用してもよい。前記セラミック基板の具体例としては、例えば、アルミナ基板、ベリリア基板、ガラスセラミック基板、結晶化ガラス等の低温焼成材料からなる基板などがある。前記金属基板の具体例としては、例えば、銅基板や銅合金基板、銅以外の金属単体からなる基板、銅以外の金属の合金からなる基板などがある。
また、面接続パッドとは、電気的接続のための端子用パッドであって、面接続によって接続を行うものを指す。かかる面接続パッドは例えば線状や格子状（千鳥状も含む）に形成される。
ここで中継基板本体を構成する材料としては、セラミックに代表される無機材料が使用される。セラミックは概して樹脂材料よりも熱膨張係数が小さく、中継基板本体用の材料として好適だからである。また、セラミックは低熱膨張係数という特性以外にも好ましい特性を備えているからである。かかるセラミックの好適例としては、酸化物系の絶縁性エンジニアリングセラミック（例えばアルミナやベリリア等）や、非酸化物系の絶縁性エンジニアリングセラミック（例えば窒化アルミニウム、窒化珪素、窒化ほう素等に代表される窒化物系の絶縁性エンジニアリングセラミック）などがある。なお、中継基板本体に用いられるセラミックは、１０００℃以上の高温にて焼成されたものばかりでなく、１０００℃未満の比較的低温にて焼成されたセラミック（いわゆる低温焼成セラミック）であってもよい。前記低温焼成セラミックとしては、ホウケイ酸ガラス、アルミナやシリカなどを成分としたものがよく知られている。
ここで「熱膨張係数」とは、厚み方向（Ｚ方向）に対して垂直な方向（ＸＹ方向）の熱膨張係数のことを意味し、０℃〜２００℃の間のＴＭＡ（熱機械分析装置）にて測定した値のことをいう。「ＴＭＡ」とは、熱機械的分析をいい、例えばＪＰＣＡ−ＢＵ０１に規定されるものをいう。ちなみに、アルミナの熱膨張係数は例えば５．８ｐｐｍ／℃程度、窒化アルミニウムの熱膨張係数は４．４ｐｐｍ／℃程度、窒化珪素の熱膨張係数は３．０ｐｐｍ／℃程度、低温焼成セラミックの熱膨張係数は５．５ｐｐｍ／℃程度である。
中継基板本体を構成する材料として選択されるセラミックは、上記のように絶縁性を有していることがよい。その理由は、絶縁性を有しない中継基板本体では、導体柱の形成時にあらかじめ絶縁層を設ける必要があるが、絶縁性を有する中継基板本体ならばそれが不要になるからである。従って、中継基板の構造の複雑化や工数の増加を回避でき、ひいては装置全体の低コスト化に貢献することができるからである。
前記中継基板本体は単層構造であっても複数層構造であってもよいが、どちらかと言えば単層構造であることが好ましい。その理由は、単層構造であれば構造が比較的簡単となり製造も容易になるので、低コスト化を達成しやすくなるからである。また、単層構造であれば、内部に界面が存在しないため、たとえ大きな熱応力が作用したときでも、クラックの発生に至りにくいからである。
前記中継基板本体の厚さは、特に限定されないが、アルミナや低温焼成セラミック等を選択した場合において強いて言えば０．１ｍｍ以上０．８ｍｍ以下であることが好ましく、特には０．３ｍｍ以上０．８ｍｍ以下であることがより好ましい。このような厚さ範囲内であると、構造体を構成したときに半導体素子接合部分に加わる熱応力が比較的小さくなり、中継基板本体自身の反りや、半導体素子の接合部分のクラックなどの防止に有利となる。ちなみに、中継基板本体の厚さが１．０ｍｍ以上になると、配線抵抗が上がったり、低背化の要求に応えられなくなったりするので、好ましくない。
また、窒化珪素等を選択した場合における中継基板本体の厚さも特に限定されないが、強いて言えば０．１ｍｍ以上０．７ｍｍ以下であることが好ましく、特には０．１ｍｍ以上０．３ｍｍ以下であることがより好ましい。
また中継基板本体は、上記のように低熱膨張性であるばかりでなく、高剛性であること（例えばヤング率が高いこと）が好ましい。即ち、中継基板本体の剛性、具体的にいうとヤング率は、少なくとも半導体素子よりも高いことがよく、１００ＧＰａ以上、さらには２００ＧＰａ以上、特には３００ＧＰａ以上であることがよい。その理由は、中継基板本体に高い剛性が付与されていれば、中継基板本体に大きな熱応力が加わったとしても、その熱応力に耐えることができるからである。従って、中継基板本体自身の反りや、半導体素子の接合部分のクラックなどを未然に防ぐことができるからである。なお、かかる条件を満たすセラミック材料としては、低温焼成セラミック（ヤング率＝１２５ＧＰａ）、アルミナ（ヤング率＝２８０ＧＰａ）、窒化アルミニウム（ヤング率＝３５０ＧＰａ）、窒化珪素（ヤング率＝３００ＧＰａ）などがある。ここで「ヤング率」とは、例えばＪＩＳ Ｒ １６０２に規定する「ファインセラミックスの弾性率試験方法」による測定値をいい、より具体的には超音波パルス法による測定値をいう。超音波パルス法では、超音波パルスが試験片を伝播するときの速度に基づいて動的弾性率を測定する。
また、中継基板本体の剛性を示す別の指標である抗析強度は、２００ＭＰａ以上、特には３００ＭＰａ以上であることがよい。その理由は、中継基板本体に高い剛性が付与されていれば、中継基板本体に大きな熱応力が加わったとしても、その熱応力に耐えることができるからである。従って、中継基板本体自身の反りや、半導体素子の接合部分のクラックなどを未然に防ぐことができるからである。なお、かかる条件を満たすセラミック材料としては、アルミナ（抗析強度＝３５０ＭＰａ）、窒化アルミニウム（抗析強度＝３５０ＭＰａ）、窒化珪素（抗析強度＝６９０ＭＰａ）、低温焼成セラミック（抗析強度＝２４０ＭＰａ）などがある。ここで「抗析強度」とは、例えばＪＩＳ Ｒ １６０１に規定する「ファインセラミックスの曲げ強さ試験方法」による測定値をいい、より具体的には３点曲げ強さ試験による測定値をいう。３点曲げ強さ試験では、試験片を一定距離に配置された２支点間に置き、２支点間の中央の１点に荷重を加えて折れたときの最大曲げ応力の値を測定する。
さらに前記中継基板本体は、上記のような低熱膨張性、高剛性であるばかりでなく、高放熱性であることがより好ましい。ここで「高放熱性」とは、少なくとも放熱性（例えば熱伝導率）が基板よりも高いことを意味する。その理由は、放熱性の高い中継基板本体を用いれば、半導体素子が発生した熱を速やかに伝達して放散することができるため、熱応力の緩和を図ることができるからである。従って、大きな熱応力が作用しなくなり、中継基板本体自身の反りや、半導体素子の接合部分のクラックなどを未然に防ぐことができるからである。
中継基板本体は第１面及び第２面間を連通させる複数の貫通孔を有している。貫通孔の直径は特に限定されないが、例えば１２５μｍ以下であることがよく、１００μｍ以下であることがよりよい（ただし、０μｍは含まず。）。隣接する前記貫通孔間の中心間距離も特に限定されないが、最も小さい所で例えば２５０μｍ以下であることがよく、２００μｍ以下であることがよりよい（ただし、０μｍは含まず。）。かかる直径や中心間距離があまりに大きすぎると、今後予想される半導体素子のファイン化に十分に対応できない可能性があるからである。換言すると、かかる直径や中心間距離をあまりに大きく設定すると、限られた面積内に多数の導体柱を形成できないからである。さらに好ましくは、貫通孔の直径は８５μｍ以下、隣接する前記貫通孔間の中心間距離は最も小さい所で１５０μｍ以下であるとよい（ただし、０μｍは含まず。）。
前記中継基板は複数の導体柱を有している。導体柱は第１面及び第２面間を貫通し、その一端が面接続端子に接続され、他端が面接続パッドに接続される。かかる導体柱は、中継基板本体に形成された複数の貫通孔内に、導電性金属を充填することにより形成される。前記導電性金属としては特に限定されないが、例えば銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属を挙げることができる。２種以上の金属からなる導電性金属としては、例えば、スズ及び鉛の合金であるはんだ等を挙げることができる。２種以上の金属からなる導電性金属として、鉛フリーのはんだ（例えば、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ａｇ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ等）を用いても勿論よい。複数の貫通孔内に導電性金属を充填する具体的な手法としては、例えば、導電性金属を含む非固形状材料（例えば導電性金属ペースト）を作製しそれを印刷充填する手法があるほか、導電性金属めっきを施す手法などがある。
セラミック製中継基板本体の貫通孔内に導電性金属ペーストを充填して導体柱を形成する場合、セラミックとペースト中の金属とを同時に焼結させる方法（同時焼成法）を採用してもよく、あるいは先にセラミックを焼結させた後にペーストの充填及びペースト中の金属の焼結を行う方法（後焼成法）を採用してもよい。同時焼成法を採用した中継基板の製造方法としては、前記複数の貫通孔を有するセラミック未焼結体を作製する未焼結体作製工程と、前記複数の貫通孔内に前記導電性金属を充填する金属充填工程と、前記セラミック未焼結体及び前記導電性金属を加熱して焼結させる同時焼成工程とを含むことを特徴とする中継基板の製造方法、が好適である。
一方、後焼成法を採用した中継基板の製造方法としては、セラミック未焼結体を焼成して前記中継基板本体を作製する焼成工程と、前記中継基板本体における前記複数の貫通孔の内壁面にメタライズ層を形成するメタライズ工程と、前記メタライズ層が形成された前記複数の貫通孔内に前記導電性金属を充填する金属充填工程とを含むことを特徴とする中継基板の製造方法、が好適である。この製造方法において前記複数の貫通孔を形成する穴あけ工程は、前記焼成工程前に実施してもよく、前記焼成工程後に実施してもよい。
また、後焼成法を採用した中継基板の別の製造方法としては、セラミック未焼結体を焼成して前記中継基板本体を作製する第１次焼成工程と、前記中継基板本体の有する前記複数の貫通孔内に前記導電性金属を充填する金属充填工程と、充填された前記導電性金属を焼成して前記複数の導体柱とする第２次焼成工程とを含むことを特徴とする中継基板の製造方法、も好適である。この製造方法において前記複数の貫通孔を形成する穴あけ工程は、前記第１次焼成工程前に実施してもよく、前記第１次焼成工程後に実施してもよい。
同時焼成法及び後焼成法のいずれを採用するかについては、中継基板を構成するセラミックの種類等に依存するが、どちらの焼成方法も可能であって低コスト化を優先したい場合には、同時焼成法を採用することが有利である。後焼成法に比べて同時焼成法のほうが一般に工数が少なくて済み、その分だけ効率よく生産することが可能だからである。なお、セラミックが高温焼成セラミックであってかつ同時焼成法を採用するような場合、導体柱を構成する導電性金属としては、タングステン、モリブデン、タンタル及びニオブから選択される少なくとも１つの高融点金属であることが好適である。即ち、１０００℃を超える焼成時の高温に遭遇したとしても酸化したり蒸発したりすることもなく、好適な焼結体と化して貫通孔内に残留しうるからである。セラミックが低温焼成セラミックであってかつ同時焼成法を採用するような場合には、導体柱を構成する導電性金属はとりわけ高融点金属である必要はない。よってこの場合には、タングステン等よりも融点は低いが導電性に優れる金属（例えば銅、銀、金等）を選択することができる。
中継基板を構成するセラミックが、金属材料との同時焼成が不可能なセラミック（例えば窒化珪素など）であれば、必然的に後焼成法が採用されることになるが、その場合には、貫通孔の内壁面に何らかのメタライズ層が形成されることがよい。貫通孔の内壁面（即ちセラミック焼結体からなる面）と導電性金属との間にメタライズ層が存在せず、両者が直接接触していると、両者間に高い密着強度を付与することが困難になる場合がある。これに対して、貫通孔の内壁面と導電性金属との間にメタライズ層が介在していると、両者間に高い密着強度を付与しやすくなる。それゆえ、貫通孔の内壁面と導電性金属との界面にクラック等が起こりにくくなり、セラミックと金属との界面での信頼性向上を図ることができる。一方、金属材料との同時焼成が可能なセラミックを採用した場合においては、メタライズ層は必ずしも必要ではないので、形成されてもされなくてもよい。
ここで貫通孔の内壁面にメタライズ層を形成する手法としては、従来周知の手法を採用することが可能であり、具体例としては、蒸着、ＣＶＤ、ＰＶＤ、スパッタ、イオンプレーティング等といった薄膜形成法などを挙げることができる。これらの中でも、特に蒸着やＣＶＤのような等方性の薄膜形成法が好適である。メタライズ層を形成する別の手法として、例えば、活性化金属法などを採用してもよい。前記メタライズ層は、例えば、銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属によって形成される。メタライズ層の形成に使用される金属材料は、導体柱を構成する導電性金属と同じ材料であってもよく、異なっていてもよい。
前記中継基板は、前記貫通孔から露出する前記導体柱の少なくとも一方の端部表面にバンプを有することが好ましい。この場合、前記バンプは第１面側及び第２面側の両方に設けられていることが好ましい。その理由は、面接続端子や面接続パッドがフラットである場合、導体柱の端部にバンプが設けられていると、面接続端子や面接続パッドに対して導体柱が接続しやすくなるからである。前記バンプは、例えば、公知のはんだ材料を前記導体柱の端面に印刷してリフローすることにより形成されたはんだバンプであってもよい。なお、導体柱と面接続端子との接続、導体柱と面接続パッドとの接続については、両者の端面を対向させた状態で、公知のはんだや導電性樹脂などの導電材料を用いて接続する手法などを採用することができる。
前記中継基板本体の第１面上や第２面上には、半導体素子以外の電子部品や素子が１つ以上設けられていてもよい。前記電子部品の具体例としては、チップトランジスタ、チップダイオード、チップ抵抗、チップコンデンサ、チップコイルなどを挙げることができる。これらの電子部品は、能動部品であっても受動部品であってもよい。前記素子の具体例としては、薄膜トランジスタ、薄膜ダイオード、薄膜抵抗、薄膜コンデンサ、薄膜コイルなどを挙げることができる。これらの素子は、能動素子であっても受動素子であってもよい。そして、前記中継基板本体の第１面上や第２面上には、前記電子部品同士、前記素子同士、あるいは前記電子部品や前記素子と導体柱とを接続する配線層が形成されていてもよい。なお、かかる配線層は、前記中継基板本体の内部に形成されていてもよい。例えば、チップコンデンサや薄膜コンデンサを備えた中継基板の場合、低抵抗化、低インダクタンス化を図ることができるため、高性能な構造体を実現しやすくなる。
［第１実施形態］
以下、本発明を具体化した第１実施形態を図１〜図７に基づき詳細に説明する。
図１は、ＩＣチップ（半導体素子）２１と、インターポーザ（中継基板）３１と、配線基板（基板）４１とからなる本実施形態の半導体パッケージ（構造体）１１を示す概略断面図である。図２，図３，図４は、インターポーザ３１の製造過程を説明するための概略断面図である。図５は、完成したインターポーザ３１を示す概略断面図である。図６は、半導体パッケージ１１を構成するＩＣチップ付きインターポーザ（半導体素子付き中継基板）６１を示す概略断面図である。図７は、ＩＣチップ付きインターポーザ６１を配線基板４１上に実装するときの状態を示す概略断面図である。
図１に示されるように、本実施形態の半導体パッケージ１１は、上記のように、ＩＣチップ２１と、インターポーザ３１と、配線基板４１とからなるＬＧＡ（ランドグリッドアレイ）である。なお、半導体パッケージ１１の形態は、ＬＧＡのみに限定されず、例えばＢＧＡ（ボールグリッドアレイ）やＰＧＡ（ピングリッドアレイ）等であってもよい。ＭＰＵとしての機能を有するＩＣチップ２１は、１０ｍｍ角の矩形平板状であって、熱膨張係数が２．６ｐｐｍ／℃程度のシリコンからなる。かかるＩＣチップ２１の下面側表層には、Ｌｏｗ−Ｋ材であるポーラスシリカからなる図示しない層間絶縁膜が形成されるとともに、図示しない回路素子が形成されている。また、ＩＣチップ２１の下面側には、複数のバンプ状の面接続端子２２が格子状に設けられている。
前記配線基板４１は、上面４２及び下面４３を有する矩形平板状の部材からなり、複数層の樹脂絶縁層４４と複数層の導体回路４５とを有する、いわゆる多層配線基板である。本実施形態の場合、具体的にはエポキシ樹脂をガラスクロスに含浸させてなる絶縁基材により樹脂絶縁層４４が形成され、銅箔または銅めっき層により導体回路４５が形成されている。かかる配線基板４１の熱膨張係数は、１３．０ｐｐｍ／℃以上１６．０ｐｐｍ／℃未満となっている。配線基板４１の上面４２には、インターポーザ３１側との電気的な接続を図るための複数の面接続パッド４６が格子状に形成されている。配線基板４１の下面４３には、図示しないマザーボード側との電気的な接続を図るための複数の面接続パッド４７が格子状に形成されている。なお、マザーボード接続用の面接続パッド４７は、インターポーザ接続用の面接続パッド４６よりも広い面積で広いピッチとなっている。樹脂絶縁層４４にはビアホール導体４８が設けられていて、これらのビアホール導体４８を介して、異なる層の導体回路４５、面接続パッド４６、面接続パッド４７が相互に電気的に接続されている。また、配線基板４１の上面４２には、図７のＩＣチップ付きインターポーザ６１以外にも、チップコンデンサ、半導体素子、その他の電子部品（いずれも図示略）が実装されている。
前記インターポーザ３１は、上面３２（第１面）及び下面３３（第２面）を有する矩形平板形状のインターポーザ本体３８（中継基板本体）を有している。インターポーザ本体３８は、単層構造をなすアルミナ基板からなる。かかるアルミナ基板の熱膨張係数は約５．８ｐｐｍ／℃、ヤング率は約２８０ＧＰａ、抗析強度は約３５０ＭＰａである。従って、インターポーザ本体３８の熱膨張係数は、配線基板４１の熱膨張係数よりも小さく、かつ、ＩＣチップ２１の熱膨張係数よりも大きな値となっている。即ち、本実施形態のインターポーザ３１は、配線基板４１よりも低い熱膨張性を備えていると言える。また、アルミナ基板のヤング率は、本実施形態にて用いたＩＣチップ２１のヤング率（即ち１８６ＧＰａ）よりも高いことから、本実施形態のインターポーザ３１は高い剛性を備えている。なお、インターポーザ本体３８を低温焼成セラミック基板としてもよい。
インターポーザ３１を構成するインターポーザ本体３８には、上面３２及び下面３３間を貫通する複数のビア３４（貫通孔）が格子状に形成されている。これらのビア３４は、配線基板４１が有する各面接続パッド４６の位置に対応している。そして、かかるビア３４内には、タングステン（Ｗ）からなる導体柱３５が設けられている。各導体柱３５の上端面には略半球状をした上端面側バンプ３６が設けられている。これらの上端面側バンプ３６は上面３２から突出しており、ＩＣチップ２１側の面接続端子２２に接続されている。各導体柱３５の下端面には略半球状をした下端面側バンプ３７が設けられている。これらの下端面側バンプ３７は下面３３から突出しており、配線基板４１側の面接続パッド４６に接続されている。なお、上記の上端面側バンプ３６及び下端面側バンプ３７のうち少なくとも一方は、公知のはんだ材料を印刷、リフローすることにより形成されるはんだバンプであってもよい。
従って、このような構造の半導体パッケージ１１では、インターポーザ３１の導体柱３５を介して、配線基板４１側とＩＣチップ２１側とが電気的に接続されている。ゆえに、インターポーザ３１を介して、配線基板４１−ＩＣチップ２１間で信号の入出力が行われるとともに、ＩＣチップ２１をＭＰＵとして動作させるための電源が供給されるようになっている。なお、インターポーザ本体３８を低温焼成セラミック基板とした場合には、導体柱３５は導電性の高い銀（Ａｇ）や銅（Ｃｕ）を用いて形成されることがよい。そして、かかる導体柱３５を有するインターポーザ３１は高速化に適したものとなる。
ここで、上記構造の半導体パッケージ１１を製造する手順について説明する。
インターポーザ３１は例えば下記の手順を経て作製される。まず、周知のセラミックグリーンシート形成技術によって、図２に示されるようなアルミナグリーンシート８１を作製する（未焼結体作製工程）。アルミナグリーンシート８１における所定位置には、図３に示されるように格子状にビア３４（貫通孔）が透設される。ビア３４（貫通孔）の形成は、例えばドリリング加工、パンチング加工、レーザ加工によって行われる。ビア３４（貫通孔）の形成を、アルミナグリーンシート８１の成形時に同時に行ってもよい。いずれにしても本実施形態では、未焼結体の段階で穴明け加工を行っているため、焼結体になった段階で穴明け加工を行う方法に比べて、比較的容易にかつ低コストで穴明けを行うことができる。次に、図４に示されるように、スクリーン印刷装置などを使用して従来周知のタングステンペースト８２（導電性金属を含むペースト）を印刷し、ビア３４内にタングステンペースト８２を充填する（金属充填工程）。そして、ペースト充填後のアルミナグリーンシート８１を焼成炉に移し、アルミナグリーンシート８１及びタングステンペースト８２を千数百℃に加熱することにより、アルミナ及びペースト中のタングステンを同時に焼結させる（同時焼成工程）。その結果、図５に示すインターポーザ３１が得られる。なお、焼結したタングステンペースト８２からなる導体柱３５においては、上端面及び下端面が表面張力の作用によって略半球状に盛り上がることで、上端面側バンプ３６及び下端面側バンプ３７が形成される。なお、導体柱３５における前記盛り上がりが殆ど無いかまたは小さい場合には、上面３２側及び下面３３側のうちの少なくとも一方に、公知のはんだ材料（例えば、Ｓｎ／Ａｇ系の鉛フリーはんだ等）を印刷、リフローして、はんだバンプを形成してもよい。
次に、完成した前記インターポーザ３１の上面３２にＩＣチップ２１を載置する。このとき、ＩＣチップ２１側の面接続端子２２と、インターポーザ３１側の上端面側バンプ３６とを位置合わせするようにする。そして、加熱して各上端面側バンプ３６をリフローすることにより、上端面側バンプ３６と面接続端子２２とを接合する。その結果、図６に示すＩＣチップ付きインターポーザ６１が完成する。
次に、インターポーザ３１側の下端面側バンプ３７と、配線基板４１側の面接続パッド４６とを位置合わせして（図７参照）、配線基板４１上に前記ＩＣチップ付きインターポーザ６１を載置する。なお、面接続パッド４６の表面上には、あらかじめ公知のはんだバンプ（図示略）を形成しておいてもよい。そして、下端面側バンプ３７と面接続パッド４６とを接合する。この後、必要に応じてアンダーフィル材（図示略）による界面の封止などを行えば、図１に示す半導体パッケージ１１が完成する。
さて、このような構造の半導体パッケージ１１を評価するために以下のシミュレーション試験を行った。この試験では、インターポーザ本体３８の厚さをいくつか設定して（０ｍｍ，０．１ｍｍ，０．２ｍｍ，０．４ｍｍ，０．６ｍｍ，０．８ｍｍ）、各試験サンプルを２２０℃−２５℃のヒートサイクルに遭遇させ、そのときにチップ接合部分に加わる熱応力の大きさ（ＭＰａ）を測定するシミュレーションを行った。なお本試験では、ＩＣチップ２１のサイズを縦１２．０ｍｍ×横１０．０ｍｍ×厚さ０．７ｍｍとし、配線基板４１のサイズを縦４５．０ｍｍ×横４５．０ｍｍとした。また、ここではインターポーザ本体３８の上面３２側及び下面３３側に、９５Ｓｎ／５Ａｇという組成の鉛フリーはんだではんだバンプを形成したものを用いた。その結果は以下のとおりである。ただし、下記の「０ｍｍ（比較例）」とは、インターポーザ無しの意味である。
インターポーザ本体３８の厚さ 熱応力の大きさ 評価
０ｍｍ（比較例） ３１７ＭＰａ ×
０．１ｍｍ ２２８ＭＰａ ○
０．２ｍｍ １８０ＭＰａ ○
０．４ｍｍ １２３ＭＰａ ◎
０．６ｍｍ ８６ＭＰａ ◎
０．８ｍｍ １００ＭＰａ ◎
以上のシミュレーション試験の結果からも明白なように、インターポーザ本体３８の厚さを０．１ｍｍ以上０．８ｍｍ以下にする（特には０．４ｍｍ以上０．８ｍｍ以下にする）ことにより、チップ接合部分に加わる熱応力が確実に低減されることがわかった。また、厚さが１．０ｍｍ以上になると、配線抵抗が上がったり、低背化の要求に応えられなくなったりすることが予想された。
従って、本実施形態によれば以下の効果を得ることができる。
（１）この半導体パッケージ１１（構造体）は、アルミナからなる略板形状のインターポーザ本体３８を用いて構成されている。よって、インターポーザ３１とＩＣチップ２１との熱膨張係数の差が小さくなっている。それゆえ、ＩＣチップ２１に直接大きな熱応力が作用しなくなる。よって、たとえＩＣチップ２１が大型で発熱量が多いものであったとしても、ＩＣチップ２１とインターポーザ３１との界面にクラック等が起こりにくい。ゆえに、チップ接合部分等に高い信頼性を付与することができ、信頼性や耐久性に優れた半導体パッケージ１１を実現することができる。しかも、アルミナは窒化珪素等に比べれば安価なセラミック材料であり、タングステンも一般的によく使用される導電性金属材料であることから、これらを組み合わせれば比較的安価なインターポーザ３１、半導体パッケージ１１を実現することができる。
（２）本実施形態では、ペースト８２中に含まれる金属を焼結させる方法として同時焼成法を採用していることから、比較的工数が少なくて済み、その分だけインターポーザ３１を効率よく低コストで生産することができる。
（３）なお、第１実施形態は以下のように変更してもよい。例えば、図８に示される変更例のように、ビア３４の内壁面にメタライズ層８３が形成されたインターポーザ９１（中継基板）を用いて半導体パッケージ１１を構成する。このようなインターポーザ９１は例えば下記の手順を経て作製される。まず、アルミナグリーンシート８１を作製しかつ所定位置にあらかじめ穴明け加工を行った後、これを焼成して、図９に示すようなインターポーザ本体３８を作製する（焼成工程）。次に、図示しないマスクを設けた状態でタングステンの真空蒸着を行い、図１０に示されるように、ビア３４の内壁面全体に厚さ１μｍ以下のメタライズ層８３を形成する（メタライズ工程）。この後、図１１に示されるように、メタライズ層８３が形成されたビア３４内に導電性金属の一種であるはんだ８４を充填する（金属充填工程）。このときの具体的手法としては、例えば、各ビア３４の上端開口部に９０％Ｐｂ−１０％Ｓｎからなる高融点はんだボールを載置し、これを加熱して溶融させる。その結果、溶融した高融点はんだが重力で下方に移動してビア３４内に注入され、ビア３４の内壁面にあるメタライズ層８３に溶着する。また、導体柱３５の上端面及び下端面は表面張力の作用によって略半球状に盛り上がり、上端面側バンプ３６及び下端面側バンプ３７となる。その結果、図１２に示すインターポーザ９１が完成する。
（４）例えば、本実施形態の半導体パッケージ１１（構造体）は、次のようにして製造されてもよい。まず、配線基板４１の上面４２にインターポーザ３１をはんだ付け等により接合することで、インターポーザ付き配線基板７１（中継基板付き基板）をあらかじめ作製する。その後、このインターポーザ付き配線基板７１の上面３２にＩＣチップ２１を接合し、所望の半導体パッケージ１１とする（図１３参照）。
（５）ちなみに、インターポーザ本体３８の材料をアルミナから低温焼成セラミックに代えるとともに、導体柱３５の材料をタングステンから銅に代えて、同じ条件でシミュレーション試験を行ったところ、アルミナの場合とほぼ同様の結果が得られた。具体的には以下のとおりである。ただし、下記の「０ｍｍ（比較例）」とは、インターポーザ無しの意味である。
インターポーザ本体３８の厚さ 熱応力の大きさ 評価
０ｍｍ（比較例） ３１７ＭＰａ ×
０．１ｍｍ ２６６ＭＰａ ○
０．２ｍｍ ２１９ＭＰａ ○
０．４ｍｍ １５９ＭＰａ ◎
０．６ｍｍ １１９ＭＰａ ◎
０．８ｍｍ ９１ＭＰａ ◎
［第２実施形態］
以下、本発明を具体化した第２実施形態を図１４，図１５に基づいて詳細に説明する。なお、ここでは第１実施形態と異なる点について言及する。図１４は、ＩＣチップ（半導体素子）２１と、インターポーザ（中継基板）１０１と、配線基板（基板）４１とからなる本実施形態の半導体パッケージ（構造体）１１を示す概略断面図である。図１５は、本実施形態のインターポーザ１０１を示す概略断面図である。
図１４，図１５に示されるように、このインターポーザ１０１の構造は、上記第１実施形態の構造と若干異なっている。即ち、このインターポーザ１０１を構成するインターポーザ本体３８は、単層構造をなすアルミナ基板ではなくて、積層構造をなす窒化珪素基板からなる。ちなみに、窒化珪素の熱膨張係数は約３．０ｐｐｍ／℃、ヤング率は約３００ＧＰａ、抗析強度は約６９０ＭＰａである。よって、第１実施形態に比べて本実施形態のほうが低熱膨張、高ヤング率、高抗析強度となっている。また、インターポーザ本体３８における複数のビア３４内には、タングステンからなる導体柱３５ではなくて、銀（Ａｇ）からなる導体柱３５が設けられている。従って、第１実施形態に比べて本実施形態の導体柱３５のほうが低抵抗となっている。前記各導体柱３５の両端面はいずれもフラットになっている。各導体柱３５の上端面にはニッケル−金めっき層１０２が形成され、そのニッケル−金めっき層１０２の表面上には略半球状はんだからなる上端面側バンプ３６が形成されている。一方、各導体柱３５の下端面には、ニッケル−金めっき層１０２もバンプも形成されていない。このため、各導体柱３５の下端面は、配線基板４１側の各面接続パッド４６上に設けられ基板側はんだバンプ１０３を介して、各々の面接続パッド４６に接続されている。
本実施形態のインターポーザ１０１は後焼成法によって製造することが可能である。まず、複数枚の窒化珪素製グリーンシートを作製し、それぞれにおける所定位置にあらかじめパンチング加工を行い、ビア３４を形成する（穴あけ工程）。パンチング加工以外の手法（例えばドリリング加工やレーザ加工等）により穴あけ工程を行っても構わない。次に、これらのグリーンシートを積層して圧着し、グリーンシート積層体とする（ラミネート工程）。次に、得られたグリーンシート積層体における不要部分（例えば外周部分）を適宜切断して所定の形状及び大きさとする（外形カット工程）。さらに、このグリーンシート積層体を窒化珪素が焼結しうる温度条件（１６５０℃〜１９５０℃）で所定時間焼成し、複数のビア３４を有するインターポーザ本体３８とする（第１次焼成工程）。続いて、従来周知のペースト印刷装置を用いてビア３４内に銀ペーストを充填する金属充填工程を行った後、インターポーザ本体３８をベルト炉にて８５０℃、１５分の条件で焼成する（第２次焼成工程）。この工程を経ると、ビア３４内に充填された銀ペーストが焼結して導体柱３５となる。次に、必要に応じて、インターポーザ本体３８の上面３２及び下面３３の表面研磨を行い、導体柱３５の両端面をフラットな状態にする。次に、無電解ニッケルめっき及び無電解金めっきを順次行うことにより、各導体柱３５の上端面の表面上に所定厚さのニッケル−金めっき層１０２を形成する。このようなニッケル−金めっき層１０２を形成する理由は、後工程にて形成される上端面側バンプ３６と、導体柱３５との密着性等を向上させるためである。各導体柱３５の下端面にも、同様のニッケル−金めっき層１０２を形成してもよい。次に、インターポーザ本体３８をペースト印刷装置にセットし、その上面３２側に所定のメタルマスクを配置した状態で、９５Ｓｎ／５Ａｇという組成の鉛フリーはんだを含むはんだペーストを印刷する。このようなはんだ印刷工程を行った後、インターポーザ本体３８を所定温度に加熱してはんだをリフローさせる。このようなリフロー工程を経ると、ニッケル−金めっき層１０２の表面上に上端面側バンプ３６が形成され、図１５のインターポーザ１０１が完成する。なお、第１次焼成工程の実施後かつ金属充填工程の実施前の時点で、各ビア３４の内壁面にメタライズ層を設けるメタライズ工程を行ってもよい。
さて、このような構造の半導体パッケージ１１を評価するために以下のシミュレーション試験を行った。この試験では、インターポーザ本体３８の厚さをいくつか設定して（０ｍｍ，０．１ｍｍ，０．２ｍｍ，０．４ｍｍ）、各試験サンプルを２２０℃−２５℃のヒートサイクルに遭遇させ、そのときにチップ接合部分に加わる熱応力の大きさ（ＭＰａ）を測定するシミュレーションを行った。なお本試験では、ＩＣチップ２１のサイズを縦１２．０ｍｍ×横１０．０ｍｍ×厚さ０．７ｍｍとし、配線基板４１のサイズを縦４５．０ｍｍ×横４５．０ｍｍとした。その結果は以下のとおりである。ただし、下記の「０ｍｍ（比較例）」とは、インターポーザ無しの意味である。
インターポーザ本体３８の厚さ 熱応力の大きさ 評価
０ｍｍ（比較例） ３１７ＭＰａ ×
０．１ｍｍ １６４ＭＰａ ◎
０．２ｍｍ ９９ＭＰａ ◎
０．４ｍｍ ２４３ＭＰａ ○
以上のシミュレーション試験の結果からも明白なように、インターポーザ本体３８の厚さを０．１ｍｍ以上０．７ｍｍ以下にする（特には０．１ｍｍ以上０．３ｍｍ以下にする）ことにより、チップ接合部分に加わる熱応力が確実に低減されることがわかった。また、厚さが１．０ｍｍ以上になると、配線抵抗が上がったり、低背化の要求に応えられなくなったりすることが予想された。
従って、本実施形態によれば以下の効果を得ることができる。
（１）この半導体パッケージ１１（構造体）は、窒化珪素からなる略板形状のインターポーザ本体３８を用いて構成されている。よって、インターポーザ１０１とＩＣチップ２１との熱膨張係数の差が小さくなっている。それゆえ、ＩＣチップ２１に直接大きな熱応力が作用しなくなる。よって、たとえＩＣチップ２１が大型で発熱量が多いものであったとしても、ＩＣチップ２１とインターポーザ１０１との界面にクラック等が起こりにくい。ゆえに、チップ接合部分等に高い信頼性を付与することができ、信頼性や耐久性に優れた半導体パッケージ１１を実現することができる。しかも、絶縁体部分に窒化珪素を用いかつ導体部分に銀を用いてインターポーザ１０１を構成しているため、第１実施形態のものよりもさらに高い信頼性及び高い性能を付与することができる。
（２）本実施形態では、導体柱３５を形成するペースト中に含まれる金属を焼結させる方法として後焼成法を採用していることから、セラミック材料と金属材料との組合せの自由度が第１実施形態のときに比べて大きくなる。それゆえ、本来であれば窒化珪素との同時焼成が不可能な銀を選択することができ、結果として低抵抗の導体柱３５の形成が可能となる。即ち、本実施形態の製造方法によれば、高信頼性及び高性能のインターポーザ１０１を比較的簡単に得ることができる。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
（１）熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子が実装される第１面及び第２面を有し、前記第１面及び前記第２面間を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子と電気的に接続されるべき複数の導体柱とを備えることを特徴とした中継基板。
（２）前記中継基板本体を構成する前記無機絶縁材料は低温焼成セラミックであり、前記複数の導体柱を構成する前記導電性金属は銅及び銀から選択される少なくとも１つであることを特徴とする前記（１）に記載の中継基板。
（３）前記貫通孔の内壁面にメタライズ層を有することを特徴とする前記（１）に記載の中継基板。
（４）前記中継基板本体を構成する前記無機絶縁材料は金属材料との同時焼成が不可能なセラミックであり、前記貫通孔の内壁面にメタライズ層を有することを特徴とする前記（１）に記載の中継基板。
（５）前記中継基板本体はアルミナまたは低温焼成セラミックからなり、その厚さは０．１ｍｍ以上０．８ｍｍ以下であることを特徴とする前記（１）に記載の中継基板。
（６）前記中継基板本体は窒化珪素からなり、その厚さは０．１ｍｍ以上０．７ｍｍ以下であることを特徴とする前記（１）に記載の中継基板。
（７）前記半導体素子における少なくとも一辺は１０．０ｍｍ以上であることを特徴とする前記（１）に記載の中継基板。
（８）前記中継基板本体は、前記基板よりも低い熱膨張係数の材料からなることを特徴とする前記（１）に記載の中継基板。
（９）前記中継基板本体は、少なくともシリコンよりも剛性が高い材料からなることを特徴とする前記（１）に記載の中継基板。
（１０）前記中継基板本体は、ヤング率が１００ＧＰａ以上の材料からなることを特徴とする前記（１）に記載の中継基板。
（１１）前記中継基板本体を構成する前記無機絶縁材料はセラミックであり、前記複数の導体柱を構成する前記導電性金属はタングステン、モリブデン、タンタル及びニオブから選択される少なくとも１つの高融点金属であることを特徴とする前記（１）に記載の中継基板。
（１２）熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子が実装される第１面及び第２面を有し、前記第１面及び前記第２面間を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子と電気的に接続されるべき複数の導体柱とを備える中継基板の製造方法において、セラミック未焼結体を焼成して前記中継基板本体を作製する焼成工程と、前記中継基板本体における前記複数の貫通孔の内壁面にメタライズ層を形成するメタライズ工程と、前記メタライズ層が形成された前記複数の貫通孔内に前記導電性金属を充填する金属充填工程とを含むことを特徴とする中継基板の製造方法。
ＩＣチップ（半導体素子）と、インターポーザ（中継基板）と、配線基板（基板）とからなる第１実施形態の半導体パッケージ（構造体）を示す概略断面図。 第１実施形態のインターポーザの製造過程を説明するための概略断面図。 第１実施形態のインターポーザの製造過程を説明するための概略断面図。 第１実施形態のインターポーザの製造過程を説明するための概略断面図。 完成した第１実施形態のインターポーザを示す概略断面図。 第１実施形態の半導体パッケージを構成するＩＣチップ付きインターポーザ（半導体素子付き中継基板）を示す概略断面図。 第１実施形態のＩＣチップ付きインターポーザを配線基板上に実装するときの状態を示す概略断面図である。 第１実施形態の半導体パッケージ（構造体）の変更例を示す概略断面図。 前記変更例のインターポーザの製造過程を説明するための概略断面図。 前記変更例のインターポーザの製造過程を説明するための概略断面図。 前記変更例のインターポーザの製造過程を説明するための概略断面図。 完成した前記変更例のインターポーザを示す概略断面図。 第１実施形態の別の変更例において、ＩＣチップをインターポーザ付き配線基板（中継基板付き基板）上に実装するときの状態を示す概略断面図。 ＩＣチップ（半導体素子）と、インターポーザ（中継基板）と、配線基板（基板）とからなる第２実施形態の半導体パッケージ（構造体）を示す概略断面図。 第２実施形態のインターポーザを示す概略断面図。
符号の説明
１１…半導体素子と中継基板と基板とからなる構造体としての半導体パッケージ
２１…半導体素子としてのＩＣチップ
２２…面接続端子
３１，９１，１０１…中継基板としてのインターポーザ
３２…（中継基板本体の）第１面
３３…（中継基板本体の）第２面
３４…貫通孔としてのビア
３５…導体柱
３８…中継基板本体としてのインターポーザ本体
４１…基板としての配線基板
４６…面接続パッド
６１…半導体素子付き中継基板としてのＩＣチップ
７１…中継基板付き基板としてのインターポーザ付き配線基板

Claims (7)

  1. 熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子が実装される第１面及び第２面を有し、前記第１面及び前記第２面を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、
    前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子と接続される複数の導体柱と
    を備えることを特徴とした中継基板。
  2. 前記貫通孔の直径は１２５μｍ以下であり、隣接する前記貫通孔間の中心間距離は最も小さい所で２５０μｍ以下であることを特徴とする請求項１に記載の中継基板。
  3. 熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子を備え、かつ、
    前記半導体素子が実装される第１面及び第２面を有し、前記第１面及び前記第２面を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子と接続される複数の導体柱とを有する中継基板を備えた
    ことを特徴とする半導体素子付き中継基板。
  4. 熱膨張係数が５．０ｐｐｍ／℃以上であって面接続パッドを有する基板を備え、かつ、
    第１面及び前記基板の表面上に実装される第２面を有し、前記第１面及び前記第２面を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続パッドと接続される複数の導体柱とを有する中継基板を備えた
    ことを特徴とする中継基板付き基板。
  5. 熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子を備え、
    熱膨張係数が５．０ｐｐｍ／℃以上であって面接続パッドを有する基板を備え、かつ、
    前記半導体素子が実装される第１面及び前記基板の表面上に実装される第２面を有し、前記第１面及び前記第２面を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子及び前記面接続パッドと接続される複数の導体柱とを有する中継基板を備えた
    ことを特徴とする、半導体素子と中継基板と基板とからなる構造体。
  6. 熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子が実装される第１面及び第２面を有し、前記第１面及び前記第２面を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子と接続される複数の導体柱とを備える中継基板の製造方法において、
    前記複数の貫通孔を有するセラミック未焼結体を作製する未焼結体作製工程と、
    前記複数の貫通孔内に前記導電性金属を充填する金属充填工程と、
    前記セラミック未焼結体及び前記導電性金属を加熱して焼結させる同時焼成工程と
    を含むことを特徴とする中継基板の製造方法。
  7. 熱膨張係数が２．０ｐｐｍ／℃以上５．０ｐｐｍ／℃未満であって面接続端子を有する半導体素子が実装される第１面及び第２面を有し、前記第１面及び前記第２面を連通させる複数の貫通孔を有し、無機絶縁材料からなる略板形状の中継基板本体と、前記複数の貫通孔内に導電性金属を充填することにより形成され、前記面接続端子と接続される複数の導体柱とを備える中継基板の製造方法において、
    セラミック未焼結体を焼成して前記中継基板本体を作製する第１次焼成工程と、
    前記中継基板本体の有する前記複数の貫通孔内に前記導電性金属を充填する金属充填工程と、
    充填された前記導電性金属を焼成して前記複数の導体柱とする第２次焼成工程と
    を含むことを特徴とする中継基板の製造方法。
JP2004045495A 2003-03-07 2004-02-20 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法 Withdrawn JP2004356618A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004045495A JP2004356618A (ja) 2003-03-19 2004-02-20 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
US10/802,782 US20040173891A1 (en) 2003-03-07 2004-03-18 Intermediate board, intermediate board with a semiconductor device, substrate board with an intermediate board, structural member including a semiconductor device, an intermediate board and a substrate board, and method of producing an intermediate board
TW093107423A TWI232712B (en) 2003-03-19 2004-03-19 Intermediate board, intermediate board with a semiconductor device, substrate board with an intermediate board, structural member including a semiconductor device, an intermediate board and a substrate board, and method of producing an intermediate board
CNA2004100301645A CN1533227A (zh) 2003-03-19 2004-03-19 中间板、带有中间板的基板和结构部件以及制造中间板的方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003076535 2003-03-19
JP2003129127 2003-05-07
JP2004045495A JP2004356618A (ja) 2003-03-19 2004-02-20 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法

Publications (1)

Publication Number Publication Date
JP2004356618A true JP2004356618A (ja) 2004-12-16

Family

ID=32931145

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004045495A Withdrawn JP2004356618A (ja) 2003-03-07 2004-02-20 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法

Country Status (4)

Country Link
US (1) US20040173891A1 (ja)
JP (1) JP2004356618A (ja)
CN (1) CN1533227A (ja)
TW (1) TWI232712B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212944A (ja) * 2012-08-06 2012-11-01 Murata Mfg Co Ltd チップ部品構造体
JP2016536794A (ja) * 2013-08-16 2016-11-24 クアルコム，インコーポレイテッド 基板上の集積受動デバイス（ｉｐｄ）
WO2017105609A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Semiconductor package interposer having encapsulated interconnects
JPWO2019035392A1 (ja) * 2017-08-14 2020-10-01 ソニー株式会社 電子部品モジュール、その製造方法、内視鏡装置、および移動体カメラ

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7265446B2 (en) * 2003-10-06 2007-09-04 Elpida Memory, Inc. Mounting structure for semiconductor parts and semiconductor device
JP4844392B2 (ja) * 2004-05-21 2011-12-28 日本電気株式会社 半導体装置及び配線基板
JP2005340647A (ja) * 2004-05-28 2005-12-08 Nec Compound Semiconductor Devices Ltd インターポーザ基板、半導体パッケージ及び半導体装置並びにそれらの製造方法
JP4387269B2 (ja) * 2004-08-23 2009-12-16 株式会社テクニスコ ビアが形成されたガラス基板及びビアの形成方法
US7160798B2 (en) * 2005-02-24 2007-01-09 Freescale Semiconductor, Inc. Method of making reinforced semiconductor package
US7745912B2 (en) * 2005-03-25 2010-06-29 Intel Corporation Stress absorption layer and cylinder solder joint method and apparatus
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
US7759582B2 (en) * 2005-07-07 2010-07-20 Ibiden Co., Ltd. Multilayer printed wiring board
US7834273B2 (en) 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
JP4899406B2 (ja) * 2005-10-12 2012-03-21 日本電気株式会社 フリップチップ型半導体装置
JP4934325B2 (ja) * 2006-02-17 2012-05-16 株式会社フジクラ プリント配線板の接続構造及びプリント配線板の接続方法
WO2007142033A1 (ja) * 2006-06-02 2007-12-13 Murata Manufacturing Co., Ltd. 多層セラミック電子部品およびその製造方法
US7486525B2 (en) * 2006-08-04 2009-02-03 International Business Machines Corporation Temporary chip attach carrier
US7868440B2 (en) * 2006-08-25 2011-01-11 Micron Technology, Inc. Packaged microdevices and methods for manufacturing packaged microdevices
JP4830744B2 (ja) * 2006-09-15 2011-12-07 パナソニック株式会社 電子部品実装用接着剤及び電子部品実装構造体
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
JP4157589B1 (ja) * 2007-01-30 2008-10-01 京セラ株式会社 プローブカード・アセンブリ用基板、プローブカード・アセンブリおよび半導体ウエハの検査方法
WO2008108970A2 (en) 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
WO2009017835A2 (en) 2007-07-31 2009-02-05 Tessera, Inc. Semiconductor packaging process using through silicon vias
US8455766B2 (en) * 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
JP5321111B2 (ja) * 2009-02-13 2013-10-23 船井電機株式会社 マイクロホンユニット
US8039957B2 (en) * 2009-03-11 2011-10-18 Raytheon Company System for improving flip chip performance
US8222722B2 (en) * 2009-09-11 2012-07-17 St-Ericsson Sa Integrated circuit package and device
KR101070022B1 (ko) * 2009-09-16 2011-10-04 삼성전기주식회사 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈
US9312230B2 (en) * 2010-02-08 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US9048233B2 (en) * 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) * 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
CN102637627A (zh) * 2011-02-09 2012-08-15 上海旌纬微电子科技有限公司 一种厚膜混合集成电路孔金属化制造工艺
US8508045B2 (en) 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US9064781B2 (en) * 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same
TWI532100B (zh) * 2012-08-22 2016-05-01 國家中山科學研究院 三維半導體電路結構及其製法
CN103633457B (zh) * 2012-08-23 2015-12-02 联想(北京)有限公司 一种电子设备
US9520547B2 (en) 2013-03-15 2016-12-13 International Business Machines Corporation Chip mode isolation and cross-talk reduction through buried metal layers and through-vias
US9219298B2 (en) * 2013-03-15 2015-12-22 International Business Machines Corporation Removal of spurious microwave modes via flip-chip crossover
WO2015174239A1 (ja) * 2014-05-13 2015-11-19 ソニー株式会社 光電モジュールおよび光素子
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
US9397048B1 (en) * 2015-03-23 2016-07-19 Inotera Memories, Inc. Semiconductor structure and manufacturing method thereof
WO2016162938A1 (ja) * 2015-04-07 2016-10-13 株式会社野田スクリーン 半導体装置
US10068181B1 (en) 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10340241B2 (en) * 2015-06-11 2019-07-02 International Business Machines Corporation Chip-on-chip structure and methods of manufacture
US9859202B2 (en) * 2015-06-24 2018-01-02 Dyi-chung Hu Spacer connector
JP2019527667A (ja) 2016-07-27 2019-10-03 コーニング インコーポレイテッド セラミックとポリマーとの複合材、その作製方法および使用
CN106449566B (zh) * 2016-11-26 2018-12-28 亚太星原农牧科技海安有限公司 一种冷却器的制造方法
CN207781947U (zh) * 2017-03-10 2018-08-28 唐虞企业股份有限公司 连接器
US11276727B1 (en) 2017-06-19 2022-03-15 Rigetti & Co, Llc Superconducting vias for routing electrical signals through substrates and their methods of manufacture
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US20190011497A1 (en) * 2017-07-09 2019-01-10 Texas Instruments Incorporated Test Fixture with Sintered Connections Between Mother Board and Daughter Board
US10396003B2 (en) 2017-10-18 2019-08-27 Micron Technology, Inc. Stress tuned stiffeners for micro electronics package warpage control
FR3076659B1 (fr) * 2018-01-05 2020-07-17 Stmicroelectronics (Grenoble 2) Sas Entretoise isolante de reprise de contacts
TWI638434B (zh) * 2018-04-17 2018-10-11 國立臺灣師範大學 電子組件封裝結構
CN110176437B (zh) * 2019-05-31 2020-11-03 合肥圣达电子科技实业有限公司 一种窄间距陶瓷接线柱及其制备方法
US10998271B1 (en) * 2019-11-01 2021-05-04 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US11088114B2 (en) 2019-11-01 2021-08-10 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
TWI807664B (zh) * 2022-03-03 2023-07-01 欣興電子股份有限公司 電子線路總成及其製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326678B1 (en) * 1993-09-03 2001-12-04 Asat, Limited Molded plastic package with heat sink and enhanced electrical performance
JP3145331B2 (ja) * 1996-04-26 2001-03-12 日本特殊陶業株式会社 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体および中継基板と取付基板の接続体の製造方法
JP3116273B2 (ja) * 1996-04-26 2000-12-11 日本特殊陶業株式会社 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体
JP3038644B2 (ja) * 1996-07-17 2000-05-08 日本特殊陶業株式会社 中継基板、その製造方法、中継基板付き基板、基板と中継基板と取付基板とからなる構造体、その製造方法およびその構造体の分解方法
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6081416A (en) * 1998-05-28 2000-06-27 Trinh; Hung Lead frames for mounting ceramic electronic parts, particularly ceramic capacitors, where the coefficient of thermal expansion of the lead frame is less than that of the ceramic
US6255899B1 (en) * 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
US6720644B2 (en) * 2000-10-10 2004-04-13 Sony Corporation Semiconductor device using interposer substrate and manufacturing method therefor
US6518089B2 (en) * 2001-02-02 2003-02-11 Texas Instruments Incorporated Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
JP2003031736A (ja) * 2001-07-13 2003-01-31 Hitachi Ltd 半導体装置およびその製造方法
JP2003051568A (ja) * 2001-08-08 2003-02-21 Nec Corp 半導体装置
US6657134B2 (en) * 2001-11-30 2003-12-02 Honeywell International Inc. Stacked ball grid array
US7327554B2 (en) * 2003-03-19 2008-02-05 Ngk Spark Plug Co., Ltd. Assembly of semiconductor device, interposer and substrate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212944A (ja) * 2012-08-06 2012-11-01 Murata Mfg Co Ltd チップ部品構造体
JP2016536794A (ja) * 2013-08-16 2016-11-24 クアルコム，インコーポレイテッド 基板上の集積受動デバイス（ｉｐｄ）
WO2017105609A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Semiconductor package interposer having encapsulated interconnects
JPWO2019035392A1 (ja) * 2017-08-14 2020-10-01 ソニー株式会社 電子部品モジュール、その製造方法、内視鏡装置、および移動体カメラ
JP7180602B2 (ja) 2017-08-14 2022-11-30 ソニーグループ株式会社 電子部品モジュール、その製造方法、内視鏡装置、および移動体カメラ

Also Published As

Publication number Publication date
TWI232712B (en) 2005-05-11
US20040173891A1 (en) 2004-09-09
CN1533227A (zh) 2004-09-29
TW200425808A (en) 2004-11-16

Similar Documents

Publication Publication Date Title
JP2004356618A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
US6312791B1 (en) Multilayer ceramic substrate with anchored pad
JP4310467B2 (ja) 複合多層基板及びその製造方法
US7362560B2 (en) Multilayer electronic component and method for producing the same
US7317165B2 (en) Intermediate substrate, intermediate substrate with semiconductor element, substrate with intermediate substrate, and structure having semiconductor element, intermediate substrate and substrate
US20020059723A1 (en) Electronic package for electronic components and method of making same
US20070000688A1 (en) Substrates for high performance packages including plated metal on ceramic substrates and thick organic substrates
JP4509550B2 (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2004311598A (ja) 補強材付き基板、半導体素子と補強材と基板とからなる配線基板
JP2005216696A (ja) 中継基板、中継基板付き基板
JP5535451B2 (ja) セラミック配線基板およびその製造方法
JP2007173862A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2004221388A (ja) 電子部品搭載用多層基板及びその製造方法
JP2004356619A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2012074505A (ja) 半導体搭載装置用基板、半導体搭載装置
JP2005039241A (ja) 半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP4786914B2 (ja) 複合配線基板構造体
JP2005191075A (ja) 中継基板及びその製造方法、中継基板付き基板
JP2004356620A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP4065264B2 (ja) 中継基板付き基板及びその製造方法
JP2005039232A (ja) 半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2005011908A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
US20120155044A1 (en) Electronic circuit board and a related method thereof
JP2005039240A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2005217201A (ja) 中継基板、中継基板付き基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050509

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20080612