JP4310467B2 - 複合多層基板及びその製造方法 - Google Patents

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Description

本発明は、複合多層基板及びその製造方法に関し、更に詳しくは、キャビティ内での電子部品の実装精度が高く、信頼性の高いキャビティ付きの複合多層基板及びその製造方法に関するものである。
従来のこの種の複合多層基板としては例えば特許文献１に記載のキャビティ付き配線基板がある。この配線基板は、貫通孔を有するセラミックコア基板と、このセラミックコア基板の下面に形成され且つ上記貫通孔を塞いでキャビティを形成する樹脂絶縁層と、この樹脂絶縁層によって形成されたキャビティ内に実装されたＩＣチップと、このＩＣチップの周囲に充填されて上記キャビティ内でＩＣチップを封止する充填材と、備えて構成されている。
上記配線基板を製造する場合には、貫通孔付きのセラミックコア基板を作製した後、セラミックコア基板の貫通孔内でＩＣチップの位置合わせを行った後、ＩＣチップと貫通孔との隙間に充填材を充填してＩＣチップを貫通孔内でセラミックコア基板と一体化する。次いで、従来公知の手法によってセラミックコア基板の裏面にビア孔を有する樹脂絶縁層を形成する。
特開２００３-３０９２１３号公報
しかしながら、特許文献１に記載された配線基板のようにセラミックコア基板の貫通孔内に充填材で固定されたＩＣチップに対してビア孔付きの樹脂絶縁層を形成するため、実装時にＩＣチップのセルフアライメント機能が使えないため、ＩＣチップの端子と樹脂絶縁層のビア孔（電極）とを何等の支障もなく配置することが難しく、ＩＣチップと樹脂絶縁層の電極との間の導通をとることが困難である。況して、ＩＣチップが多機能化されている昨今、フリップチップ化されたＩＣの端子は狭ピッチ化、小バンプ化して多ピン化されてきているため、ＩＣチップの端子と樹脂絶縁層の電極との導通をとることが益々難しくなる。
ＩＣチップのセルフアライメント機能を使うためには、図１１に示すように貫通孔を有するセラミック基板１に対して電極２Ａを有する樹脂絶縁層２を熱圧着して、予めキャビティ３を形成しておく必要がある。しかも、ＩＣチップの狭ピッチ化、小バンプ化による多ピン化に伴って、キャビティ３内では電極２Ａを極力位置ズレすることなく高精度に形成しなくてはならない。
ところが、図１１に示すように、セラミック基板１に対して樹脂絶縁層２を熱圧着する場合に、熱圧着時に樹脂絶縁層２が流動し、キャビティ３内に位置する電極２Ａが水平方向に位置ズレし、電極２Ａを高精度に形成することが難しい。この傾向は、樹脂絶縁層２を多層化するほど顕著になり、接続の信頼性を確保できなくなる虞がある。
本発明は、上記課題を解決するためになされたもので、キャビティ底面の端子電極等の配置精度が高く、実装部品との接続信頼性を格段に高めることができる複合多層基板及びその製造方法を提供することを目的としている。
本発明の請求項１に記載の複合多層基板の製造方法は、樹脂部とセラミック基板との積層構造にキャビティを有する複合多層基板を製造する方法であって、凸部を有する樹脂部及び貫通孔を有するセラミック基板をそれぞれ作製する工程と、上記樹脂部の上記凸部と上記セラミック基板の上記貫通孔の端部とが嵌合するように、上記樹脂部と上記セラミック基板とを接合させることによって、上記セラミック基板と上記樹脂部とを一体化させて上記凸部の上面を底面とするキャビティを形成する工程と、を備えたことを特徴とするものである。
また、本発明の請求項２に記載の複合多層基板の製造方法は、請求項１に記載の発明において、上記樹脂部と上記セラミック基板とを圧着することを特徴とするものである。
また、本発明の請求項３に記載の複合多層基板の製造方法は、請求項１または請求項２に記載の発明において、上記キャビティ内に第１のチップ型電子部品を載置する工程を更に含むことを特徴とするものである。
また、本発明の請求項４に記載の複合多層基板の製造方法は、請求項３に記載の発明において、上記キャビティ内に載置された上記第１のチップ型電子部品を樹脂で封止する工程を更に含むことを特徴とするものである。
また、本発明の請求項５に記載の複合多層基板の製造方法は、請求項１〜請求項４のいずれか１項に記載の発明において、上記セラミック基板を複数のセラミック層が積層されてなるセラミック多層基板として形成し、このセラミック多層基板の内部及び表面に所定の導体パターンを形成することを特徴とするものである。
また、本発明の請求項６に記載の複合多層基板の製造方法は、請求項５に記載の発明において、上記セラミック層を低温焼結セラミックによって形成し、上記導体パターンとして銀または銅を主成分とする導体材料を用いることを特徴とするものである。
また、本発明の請求項７に記載の複合多層基板の製造方法は、請求項５または請求項６に記載の発明において、上記樹脂部の、上記セラミック多層基板との接合面とは反対側の面に、端子電極を形成し、この端子電極を、上記樹脂部に形成されたビア導体を介して上記セラミック多層基板に形成されている上記導体パターンに接続することを特徴とするものである。
また、本発明の請求項８に記載の複合多層基板の製造方法は、請求項１〜請求項７のいずれか１項に記載の発明において、上記樹脂部と上記セラミック基板の界面及び上記キャビティの底面に、導体パターンが形成されていない領域を、上記キャビティの内壁面を中心に１５０μｍ以上に渡って形成することを特徴とするものである。
また、本発明の請求項９に記載の複合多層基板の製造方法は、請求項３〜請求項８のいずれか１項に記載の発明において、上記樹脂部の内部に第２のチップ型電子部品を設ける工程を更に含むことを特徴とするものである。
また、本発明の請求項１０に記載の複合多層基板は、樹脂部とセラミック基板との積層構造にキャビティを有する複合多層基板であって、上記樹脂部は凸部を有すると共に上記セラミック基板は貫通孔を有し、上記キャビティは、上記樹脂部の上記凸部の上面と上記セラミック基板の上記貫通孔の壁面とによって形成されていることを特徴とするものである。
また、本発明の請求項１１に記載の複合多層基板は、請求項１０に記載の発明において、上記キャビティ内に、第１のチップ型電子部品が載置されていることを特徴とするものである。
また、本発明の請求項１２に記載の複合多層基板は、請求項１１に記載の発明において、上記キャビティ内に載置された上記第１のチップ型電子部品は樹脂で封止されていることを特徴とするものである。
また、本発明の請求項１３に記載の複合多層基板は、請求項１０〜請求項１２のいずれか１項に記載の発明において、上記セラミック基板は、複数のセラミック層が積層されてなるセラミック多層基板であり、このセラミック多層基板の内部及び表面に所定の導体パターンが形成されていることを特徴とするものである。
また、本発明の請求項１４に記載の複合多層基板は、請求項１３に記載の発明において、上記セラミック層は、低温焼結セラミック層によって形成されており、上記導体パターンは銀または銅を主成分とする導体材料で形成されていることを特徴とするものである。
また、本発明の請求項１５に記載の複合多層基板は、請求項１３または請求項１４に記載の発明において、上記樹脂部の、上記セラミック多層基板との接合面とは反対側の面に、端子電極が形成されており、この端子電極は、上記樹脂部に形成されたビア導体を介して上記セラミック多層基板に形成さている上記導体パターンに接続されていることを特徴とするものである。
また、本発明の請求項１６に記載の複合多層基板は、請求項１３〜請求項１５のいずれか１項に記載の発明において、上記樹脂部と上記セラミック多層基板の界面及び上記キャビティの底面に、導体―パターンが形成されていない領域が、上記キャビティの内壁面を中心に１５０μｍ以上に渡って形成されていることを特徴とするものである。
本発明の請求項１〜請求項１６に記載の発明によれば、キャビティ底面の端子電極等の配置精度が高く、実装部品との接続信頼性を格段に高めることができる複合多層基板及びその製造方法を提供することができる。
（ａ）、（ｂ）はそれぞれ本発明の複合多層基板の一実施形態を示す図で、（ａ）はその全体を示す断面図、（ｂ）はチップ型電子部品を樹脂で封止する前の状態を示す断面図である。 （ａ）、（ｂ）はそれぞれ図１に示す複合多層基板のキャビティ底面の電極の配置構造を説明するための説明図である。 （ａ）、（ｂ）はそれぞれ図１に示す複合多層基板のセラミック基板にチップ型電子部品を実装する工程を説明するための説明図である。 （ａ）〜（ｄ）はそれぞれ図１に示す複合多層基板の樹脂部を製造する工程を説明するための説明図である。 （ａ）、（ｂ）はそれぞれ図１に示す複合多層基板のセラミック基板と樹脂部とを圧着する工程を説明するための説明図である。 図１に示す複合多層基板の他の製造工程の要部を示す説明図である。 本発明の複合多層基板の他の実施形態を示す断面図である。 本発明の複合多層基板の更に他の実施形態を示す断面図である。 本発明の複合多層基板の更に他の実施形態を示す断面図である。 本発明の複合多層基板の更に他の実施形態を示す断面図である。 従来のキャビティ付き多層基板で、チップ型電子部品を実装する前の多層基板を示す断面図である。
符号の説明
１０、２０、３０、４０、５０ 複合多層基板
１０Ａ キャビティ
１１、２１、３１、４１、５１ 樹脂部
１１Ｂ 凸部
１１Ｃ 外部端子電極（端子電極）
１１Ｅ ビア導体
１２、２２、３２、４２、５２ セラミック多層基板（セラミック基板）
１２Ａ セラミック層
１２Ｂ 貫通孔
１２Ｃ 外部端子電極（導体パターン）
１２Ｄ 外部端子電極（導体パターン）
１２Ｅ 面内導体（導体パターン）
１２Ｆ ビア導体（導体パターン）
１３、２３、３３、４３、５３ 第１のチップ型電子部品
１４Ａ、２４Ａ、３４Ａ、４４Ａ 第２のチップ型電子部品
１４Ｂ、２４Ｂ、３４Ｂ、４４Ｂ 第２のチップ型電子部品
１５ 封止樹脂部（樹脂）
以下、図１〜図１０に示す実施形態に基づいて本発明を説明する。
本実施形態の複合多層基板１０は、例えば図１の（ａ）に示すように、樹脂部１１と、この樹脂部１１上に積層されたセラミック基板１２との積層構造にキャビティ１０Ａを有し、樹脂部１１を介してプリント配線基板等の実装基板（図示せず）に実装するようにしてある。また、複合多層基板１０をセラミック製の基板に実装する場合にはセラミック基板１２を介して実装しても良い。プリント配線基板等の実装基板は、樹脂によって形成されていることが多いため、後述するように樹脂部１１はセラミック基板１２の熱膨張率と実装基板の熱膨張率の間、例えばこれら両者の中間の熱膨張率や熱膨張率に傾斜を有する樹脂によって形成されていることが好ましい。樹脂部１１は、セラミック基板１２と実装基板との間に介在し、複合多層基板１０と実装基板との間の熱膨張差を緩和し、延いては実装後の複合多層基板１０が高温環境下でも実装基板から脱離し難くしている。この樹脂部１１は、同図に示すように、複数の樹脂層１１Ａが積層された積層構造として形成され、また、セラミック基板１２は、複数のセラミック層１２Ａが積層されたセラミック多層基板として形成されている。そこで、以下、セラミック基板１２をセラミック多層基板１２として説明する。
而して、図１の（ｂ）に示すように、樹脂部１１の上面中央部には、その先端面の平坦な凸部１１Ｂが形成され、セラミック多層基板１２には樹脂部１１の凸部１１Ｂに対応させた貫通孔１２Ｂが形成されている。そして、樹脂部１１の凸部１１Ｂとセラミック多層基板１２の貫通孔１２Ｂの下端部とが嵌合することによって樹脂部１１とセラミック多層基板１２とが一体化し、複合多層基板１０のキャビティ１０Ａを形成している。凸部１１Ｂの高さは、少なくとも１０μｍあれば良く、５０μｍ以上あればより好ましい。凸部１１Ｂの高さが５００μｍを超えると、キャビティ１０Ａの底面下の突出領域が無駄な領域になるため、凸部１１Ｂの高さは５００μｍ以下が好ましい。このように樹脂部１１の凸部１１Ｂとセラミック多層基板１２の貫通孔１２Ｂの下端部とが嵌合しているため、樹脂部１１とセラミック多層基板１２との接合強度を高めることができ、複合多層基板１０としての信頼性を高めることができる。
キャビティ１０Ａ内には第１のチップ型電子部品１３が設けられている。また、樹脂部１１内にはセラミック基板１２の下面に実装された第２のチップ型電子部品１４Ａ、１４Ｂが埋設され、樹脂部１１を第２チップ型電子部品１４Ａ、１４Ｂの実装空間として更に有効に利用し、複合多層基板１０の多機能化に向けて機能の拡張を図ることができる。
また、キャビティ１０Ａ内には樹脂が充填され、この樹脂によって第１のチップ型電子部品１３を封止している。この樹脂部（以下、「封止樹脂部」と称する。）１５は、その上面がセラミック多層基板１２の上面と一致し、一つの平坦面が形成されている。このように第１、第２のチップ型電子部品１３、１４Ａ、１４Ｂを樹脂によってそれぞれ封止することで第１、第２のチップ型電子部品１３、１４Ａ、１４Ｂを外部からの衝撃や湿気等から保護している。
次に、複合多層基板１０の各構成部分について更に詳述する。まず、樹脂部１１について説明すると、図１（ａ）、（ｂ）に示すように、樹脂部１１の下面には外部端子電極１１Ｃが所定のパターンで形成され、これらの外部端子電極１１Ｃを介して実装基板に接続される。樹脂部１１の凸部１１Ｂの上面には外部端子電極１１Ｄが所定のパターンで形成され、外部端子電極１１Ｄはキャビティ１０Ａ内に載置された第１のチップ型電子部品１３と接続されている。また、樹脂部１１にはビア導体１１Ｅが設けられ、このビア導体１１Ｅはセラミック多層基板１２の導体パターンと実装基板の導体パターンを接続する役割を果たしている。尚、樹脂部１１とセラミック多層基板１２との接合面に介在する外部端子電極は、後述する理由から樹脂部１１側に形成せず、セラミック多層基板１２側に形成する。
樹脂層１１Ａは、熱硬化性樹脂と無機フィラーとの混合樹脂組成物によって形成されたものが好ましい。熱硬化性樹脂としては、例えば耐熱性、耐湿性に優れたエポキシ樹脂、フェノール樹脂、シアネート樹脂等を用いることができ、無機フィラーとしては例えばアルミナ、シリカ、チタニア等を用いることができる。このように無機フィラーを添加することによって、樹脂部１１の熱膨張率を調整することができると共に放熱性を向上させることができ、更に、樹脂部１１の製造時に樹脂の流動性を適宜制御することができる。
樹脂部１１の外部端子電極１１Ｃ、１１Ｄは、銅箔等の金属箔によって形成されている。ビア導体１１Ｅは、樹脂部１１に形成されたビア導体用孔内に導電性樹脂を充填することによって形成されている。導電性樹脂は、例えば金属粒子と熱硬化性樹脂とを含む導電性樹脂組成物である。金属粒子としては、例えば金、銀、銅、ニッケル等の金属を用いることができ、熱硬化性樹脂としては、例えばエポキシ樹脂、フェノール樹脂、シアネート樹脂等の樹脂を用いることができる。また、ビア導体１１Ｅは、必要に応じて、例えば無電解メッキ銅及び電解メッキ銅によって形成することができる。
次いで、セラミック多層基板１２について説明すると、図１の（ａ）、（ｂ）に示すように、セラミック多層基板１２の下面には外部端子電極１２Ｃが所定のパターンで形成され、これらの外部端子電極１２Ｃを介して樹脂部１１のビア導体１１Ｅと接続されている。セラミック多層基板１２の上面には外部端子電極１２Ｄが所定のパターンで形成され、これらの外部端子電極１２Ｄを介して第３のチップ型電子部品（図示せず）を実装することができる。更に、セラミック多層基板１２の各セラミック層１２Ａには面内導体１２Ｅが所定のパターンで形成され、上下の面内導体１２Ｅはそれぞれ所定のパターンで形成されたビア導体１２Ｆによって接続されている。これらの外部端子電極１２Ｃ、１２Ｄ、面内導体１２Ｅ及びビア導体１２Ｆは互いに接続されてセラミック多層基板１２の導体パターンを形成している。
セラミック層１２Ａは、セラミック材料によって形成されている。セラミック材料としては、特に制限されないが、例えば低温焼結セラミック（ＬＴＣＣ：Low Temperature Co-fired Ceramic）材料が好ましく用いられる。低温焼結セラミック材料とは、１０５０℃以下の温度で焼成することができるセラミック材料のことを云う。低温焼結セラミック材料としては、例えば、アルミナやフォルステライト、コージェライト等のセラミック粉末にホウ珪酸系ガラスを混合したガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等を挙げることができる。
セラミック多層基板１２として低温焼結セラミック材料を用いることによって、外部端子電極１２Ｃ、１２Ｄ等の導体材料として、例えば銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）等の低抵抗で低融点をもつ金属を用いることができ、セラミック層１２Ａと低温で同時焼成して一体化することができる。従って、外部端子電極１２Ｃ、１２Ｄ等の導体パターンは、焼結金属として形成されている。また、低温焼結セラミック材料を用いることにより、低温焼結セラミック材料より高い温度で焼成されるセラミック焼結体を素体とするコンデンサやインダクタ等の受動素子をセラミック多層基板１２内に組み込むことができる。
セラミック多層基板１２は、上述のように低温焼結セラミック材料によって形成されており、銅箔と同程度の表面粗さＲmax（数μｍ）を有するため、樹脂部１１との接合力が弱い。そこで、本実施形態では、セラミック多層基板１２と樹脂部１１とを接続する外部端子電極１２Ｃは、上述のように焼結金属によって形成されている。外部端子電極１２Ｃを形成する焼結金属は、表面粗さＲmaxが数１０μｍで銅箔の表面粗さ数μｍと比較して一桁高いため、焼結金属のアンカー効果によって樹脂部１１との接合強度を高めることができる。このような表面粗さの差は、銅箔がメッキまたは銅板の圧延によって形成されたものであるのに対し、焼結金属は樹脂成分を体積比率１０〜４０％含有する導電性ペーストを焼き付けて形成されるため、その樹脂成分の焼失によって内部や表面に空洞が残存して表面粗さが大きくなることに起因している。
第１のチップ型電子部品１３は、例えば、半田ボール１６を介して樹脂部１１の凸部１１Ｂ上面に形成された外部端子電極１１Ｄ上に載置して接続されている。樹脂部１１の凸部１１Ｂがセラミック多層基板１２の貫通孔１２Ｂ内に嵌入しているため、後述のように樹脂部１１とセラミック多層基板１２とを熱圧着する際に、凸部１１Ｂは貫通孔１２Ｂによって拘束され、凸部１１Ｂの樹脂の流動を防止し、あるいは抑制してその上面に形成された外部端子電極１１Ｄの位置ズレを極力防止し、あるいは抑制することができ、第１のチップ型電子部品１３の実装面の外部端子電極１１Ｄを略設計通りに高精度に配置して形成することができる。第１のチップ型電子部品１３としては、例えば半導体チップ等の能動チップ部品や積層コンデンサや積層インダクタ等の受動チップ部品を設けることができる。
また、図２の（ａ）に示すように、樹脂部１１とセラミック多層基板１２の界面及びキャビティ１０Ａの底面に、外部端子電極１１Ｄの導体パターンが形成されていない領域が、キャビティ１０Ａの内壁面を中心に１５０μｍ以上に渡って形成されている。同図の（ｂ）に示すようにキャビティ１１０Ａの内壁面を中心に１５０μｍ未満の領域で導体パターン１１１Ｄが連続して形成されていると仮定すると、樹脂部１１１とセラミック多層基板１１２とを熱圧着する際に導体パターン１１１Ｄが切断されたり、曲げによる断線が生じ、導通不良をもたらす。また、同図の（ａ）に示すように樹脂部１１とセラミック多層基板１２の界面に樹脂部１１の導体パターン１１Ｆが存在すると仮定すると、樹脂部１１の導体パターン１１Ｆは銅箔によって形成されるため、樹脂部１１とセラミック多層基板１２との接合強度を弱め、しかもこれら両者１１、１２の界面から水分が浸入し易くなるため、信頼性が低下する虞がある。
また、第２のチップ型電子部品１４Ａ、１４Ｂは、焼成する必要のない樹脂部１１内に埋設されているため、受動チップ部品のみならず能動チップ部品を第２のチップ型電子部品１４Ａ、１４Ｂとして樹脂部１１内に設けることができ、多機能化を促進することができる。本実施形態では第２のチップ型電子部品１４Ａとして、例えば積層コンデンサ、積層インダクタ等の受動チップ部品が設けられ、第２のチップ型端電子部品１４Ｂとして、例えば半導体チップ等の能動チップ部品が設けられている。
また、封止樹脂部１５を形成する樹脂は、樹脂部１１と同様に、熱硬化性樹脂と無機フィラーとの混合樹脂組成物によって形成されたものが好ましい。
次に、図１に示す複合多層基板１０の製造方法について、図３〜図６を参照しながら説明する。まず、セラミック多層基板１１を作製する方法について説明する。まず、ＰＥＴ等の樹脂フィルム上に、例えば低温焼結セラミック材料を含むスラリーをコーティングして乾燥させ、厚み１０〜２００μｍ程度のセラミックグリーンシートを所定枚数作製する。
次いで、金型またはレーザ光を用いてセラミックグリーンシートに例えば直径が０．１ｍｍ程度のビア導体用孔を所定のパターンで複数空ける。そして、例えばＡｇまたはＣｕを主成分とする金属粉、樹脂、有機溶剤を混練して調製された導電性ペーストをセラミックグリーンシートのビア導体用孔内に充填し、乾燥させてビア導体部を形成する。更に、スクリーン印刷法を用いて同種の導電性ペーストをセラミックグリーンシート上に所定のパターンで印刷し、乾燥させて表面電極、面内導体となる面導体部を形成する。これと同一要領で他のセラミックグリーンシートにもビア導体部及び面導体部を形成する。これらのセラミックグリーンシートに金型、レーザ光等を用いてキャビティ１２Ｂ用の貫通孔を空ける。
次いで、上述のようにして作製されたセラミックグリーンシートを所定枚数積み重ねて、所定の圧力、例えば０．１〜１．５ＭＰａ、温度４０〜１００℃で熱圧着し、キャビティ１０Ａ用の貫通孔を有する生のセラミック多層基板を作製する。この生のセラミック多層基板を焼成して、図３の（ａ）に示す貫通孔１２Ｂを有するセラミック多層基板１２を得る。Ａｇ系導電性ペーストを用いる場合には生のセラミック多層基板を空気中、８５０℃前後で焼成し、Ｃｕ系導電性ペーストを用いる場合には生のセラミック多層基板を窒素ガス中、９５０℃前後で焼成する。セラミック多層基板１２を得た後、必要に応じてセラミック多層基板１２の上下両面に表出する外部端子電極１２Ｃ、１２Ｄ表面にＮｉ／ＳｎまたはＮｉ／Ａｕ等を湿式メッキ等によって成膜する。これら一連の工程で図３の（ａ）に示すセラミック多層基板１２を得る。
然る後、セラミック多層基板１２の下面の外部端子電極１２Ｃと第２のチップ型電子部品１４Ａ、１４Ｂの位置合わせを行った後、同図の（ｂ）に示すように第２のチップ型電子部品１４Ａ、１４Ｂを、半田等の接合材を介してセラミック多層基板１２に実装する。
また、樹脂部１１を図４に示すように作製する。樹脂部１１の凸部１１Ｂ、つまりキャビティ１０Ａの底面となる部分の外部端子電極１１Ｄ及び樹脂部１１の下面の外部端子電極１１Ｃを作製する。それには、図４の（ａ）に示すようにＰＥＴ等からなる支持体１００上に厚み１０〜４０μｍ程度の金属箔、例えば銅箔を貼り付けた後、フォトレジストを塗布してレジスト層を銅箔上に形成し、所定のパターンで露光した後、現像して不要なレジスト層を除去する。次いで、エッチング処理を施して不要な銅箔部分を除去した後、レジスト膜を剥離して、同図に示すように支持体１００上に所定のパターンで外部端子電極１１Ｄを形成する。外部端子電極１１Ｄは、樹脂部１１の凸部１１Ｂの外周から１５０μｍ以上内側になるように形成する。同様にして同図の（ｂ）に示すようにＰＥＴ等からなる支持体１００Ａ上に外部端子電極１１Ｃを所定のパターンで形成する。
次いで、図４の（ｃ）に示すようにエポキシ樹脂等の熱硬化性樹脂とアルミナ等の無機フィラーを混合したプリプレグ状態の樹脂シート１１１Ａを所定枚数作製すると共に凸部１１Ｂとなるべき樹脂シート１１１Ｂを作製する。樹脂シート１１１Ａにレーザ光等を用いてビア導体用孔を所定のパターンで空け、これらのビア導体用孔に導電性樹脂を充填してビア導体１１Ｅを形成する。その後、同図の（ｃ）に示すように、外部端子電極１１Ｃを有する支持体１１０Ａ、所定枚数のビア導体１１Ｅを有する樹脂シート１１１Ａ、樹脂シート１１１Ｂ、及び外部端子電極１１Ｄを有する支持体１００をこの順序で位置決めしながら積層した後、所定の圧力で圧着して支持体１００を剥離すると、図４の（ｄ）に示すように、支持体１００の外部端子電極１１Ｄが樹脂シート１１１Ｂに転写されて、凸部１１Ｂを有する樹脂部１１を得ることができる。
然る後、図５の（ａ）に示すように支持体１００Ａ上の樹脂部１１の上方でセラミック多層基板１２の貫通孔１２Ｂと樹脂部１１の凸部１１Ｂとを位置合わせして樹脂の熱硬化温度で熱圧着すると、凸部１１Ｂと貫通孔１２Ｂとが嵌合すると共に第２のチップ型電子部品１４Ａ、１４Ｂが樹脂部１１内に埋設される。この際、凸部１１Ｂは貫通孔１２Ｂによって拘束されているため、凸部１１Ｂを形成する樹脂は殆ど流動せず、凸部１１Ｂ以外の樹脂が流動して樹脂部１１を形成する。従って、凸部１１Ｂの外部端子電極１１Ｄは殆ど水平方向に位置ズレすることなく、略設計通りのパターンで平坦に形成される。熱圧着する際、同図の（ｂ）に示すように、弾性体等が樹脂部１１とセラミック多層基板１２との積層体の形態に即して等方圧プレスできる真空ラミネータ等を用いることが好ましい。等方圧プレスする際に、同図の（ｂ）に示すように積層体を金属プレート等の平坦な部材（支持体１００Ａ）で支持することによって平坦性の良い樹脂部１１とセラミック多層基板１２の複合多層基板本体１０’を得ることができる。
また、等方圧プレスに代えて、図６に示すように凸部２００Ａを有するプレス金型２００を用い、凸部２００Ａをセラミック多層基板１２の貫通孔１２Ｂ内に嵌入させてプレスすることによって、樹脂部１１とセラミック多層基板１２とを熱圧着することができる。この際、樹脂部１１の凸部１１Ｂ上面の外部端子電極１１Ｄが凸部１１Ｂの周囲から１５０μｍ以上内側へ形成されているため、外部端子電極１１Ｄ等を損傷する虞がない。尚、プレス金型として複数段の凸部を有する多段プレス金型を用いることによって樹脂部１１の凸部１１Ｂに複数段の凸部を形成することもできる。
次いで、複合多層基板本体１０’のキャビティ１０Ａ内に半導体チップ等の第１のチップ型電子部品１３を実装する。この際、第１のチップ型電子部品１３の実装面は樹脂によって高低差なく平坦に形成されており、しかも外部端子電極１１Ｄに位置ズレがないため、キャビティ１０Ａ内で第１のチップ型電子部品１３の姿勢が安定し、第１のチップ型電子部品１３を、接続不良等を生じさせることなく高精度で確実に実装することができる。また、フリップチップ接続する際には、チッピングすることがなく、リフロー時にはセルフアライメントして高精度に実装することができる。
第１のチップ型電子部品１３を実装した後、キャビティ１０Ａ内にできた隙間に樹脂を充填して、図１の（ａ）に示すように第１のチップ型電子部品１３を封止した後、所定の熱処理を施すことにより封止樹脂部１５を形成する。
以上説明したように本実施形態によれば、凸部１１Ｂを有する樹脂部１１と貫通孔１２Ｂを有するセラミック多層基板１２との積層構造を備え、樹脂部１１の凸部１１Ｂとセラミック多層基板１２の貫通孔１２Ｂの下端部とが嵌合することによって複合多層基板１０のキャビティ１０Ａを形成しているため、樹脂部１１とセラミック多層基板１２との接合強度を高めることができると共に、キャビティ１０Ａ底面の外部端子電極１１Ｄを略設計通りに形成することができて、第１のチップ型電子部品１３の小型化、多ピン化に対応することができ、また、複合多層基板１０としての信頼性を高めることができる。また、キャビティ１０Ａ内に第１のチップ型電子部品１３を実装するため、第１のチップ型電子部品１３のセルフアライメント実装を行うことができる。しかも、キャビティ１０Ａの底面が樹脂によって平坦に平成されているため、第１のチップ型電子部品１３の姿勢が実装面としての底面で安定し、ワイヤボンディング等による電気的な接続を確実に行うことができる。第１のチップ型電子部品１３がフリップチップ接続する場合でも第１の電子部品１３の複数の接続端子はそれぞれ凸部１１Ｂの外部端子電極１１Ｄに確実に届き、確実に接続することができ、実装時にはチッピングやフリップチップ等の接続不良を招く虞がない。
また、本実施形態によれば、キャビティ１０Ａ内に第１のチップ型電子部品１３が載置されているため、複合多層基板１０の低背化を実現することができる。また、キャビティ１０Ａ内に載置された第１のチップ型電子部品１３は封止樹脂部１５で封止されているため、第１のチップ型電子部品１３を外部の衝撃や湿気等から保護することができ、信頼性を高めることができる。セラミック多層基板１２は、複数のセラミック層１２Ａが積層されて構成され、その内部及び表面に外部端子電極１２Ｃ、１２Ｄ、面内導体１２Ｅ及びビア導体１２Ｆからなる導体パターンを有するため、第１のチップ型電子部品１３の周囲を配線領域として有効利用することができ、複合多層基板１０の低背化を促進することができる。
また、樹脂部１１は、セラミック多層基板１２との接合面とは反対側の面に外部端子電極１１Ｃを有し、この外部端子電極１１Ｃは、樹脂部１１に形成されたビア導体１１Ｅを介してセラミック多層基板１２に形成された導体パターンである外部端子電極１２Ｃと接続されているため、樹脂部１１のビア導体１１Ｅを介してセラミック多層基板１２の導体パターンと実装基板の導体パターンとを確実に接続することができ、延いては第１、第２のチップ型電子部品１３、１４Ａ、１４Ｂと実装基板とを確実に接続して複合多層基板１０の多機能化を実現することができる。
また、本実施形態によれば、セラミック多層基板１２は、複数の低温焼結セラミック層１２Ａが積層されて構成され、且つ、その導体パターンは銀または銅を主成分とする導体材料によって形成されているため、セラミック多層基板１２と導体パターンを１０５０℃以下の低温で同時焼成することができ、低温焼成でも低抵抗の導体パターンを確実に形成することができる。
また、樹脂部１１セラミック多層基板１２の界面及びキャビティ１０Ａの底面に、外部端子電極１１Ｄ等の導体パターンが形成されていない領域が、キャビティの内壁面を中心に１５０μｍ以上に渡って形成されているため、水分の浸入や接続不良のない信頼性の高い導体パターンを形成することができる。
また、本実施形態によれば、複合多層基板１０を製造する際に、凸部１１Ｂを有する樹脂部１１及び貫通孔１２Ｂを有するセラミック基板１２をそれぞれ作製する工程と、樹脂部１１の凸部１１Ｂとセラミック多層基板１２の貫通孔１２Ｂの端部とが嵌合するように、樹脂部１１とセラミック多層基板１２とを接合させることによって、樹脂部１１とセラミック多層基板１２とを一体化させて凸部の１１Ｂ上面を底面とするキャビティ１０Ａを形成する工程と、を備えているため、複合多層基板１０を確実に製造することができる。
次に、本発明の複合多層基板の他の実施形態について図７〜図１０を参照しながら説明する。尚、以下の説明では実施形態毎に番号を１０番ずつ加算して書く実施形態の特徴部分を中心に説明する。
図７に示す複合多層基板２０は、図１に示す複合多層基板１０と同様に、樹脂部２１、セラミック多層基板２２及び第１、第２のチップ型電子部品２３、２４Ａ、２４Ｂを備えている。そして、本実施形態では、樹脂部２１の第１のチップ型電子部品２３の下方に第２のチップ型電子部品２４Ｃが実装され、樹脂部２１の第１のチップ型電子部品２３の下方の領域を実装領域として有効に利用し、また、第２のチップ型電子部品２４Ａ、２４Ｂ、２４Ｃは樹脂部２１の下面に形成された外部端子電極２１Ｃに対して実装されている。これらの二点以外は、図１に示す複合多層基板１０と同様に構成されている。本実施形態によれば、樹脂部２１の第１のチップ型電子部品２３の下方の領域を第２のチップ型電子部品２４Ｃの実装に有効利用することができ、図１に示す複合多層基板１０より多機能化することができる。
図８に示す複合多層基板３０は、図１に示す複合多層基板１０と同様に、樹脂部３１、セラミック多層基板３２及び第１、第２のチップ型電子部品３３、３４Ａ、３４Ｂを備えている。更に、本実施形態の複合多層基板３０は、セラミック多層基板３２の上面に外部端子電極３２Ｄを介して実装された第３のチップ型電子部品３７Ａ、３７Ｂと、これらの第３のチップ型電子部品３７Ａ、３７Ｂを封止する第２封止樹脂部３８を備えている。これらの点以外は、図１に示す複合多層基板１０と同様に構成されている。第３のチップ型電子部品３７Ａ、３７Ｂとしては、例えば半導体チップ等の能動チップ部品や積層コンデンサ、積層インダクタ等の受動チップ部品を実装することができる。
本実施形態によれば、セラミック多層基板３２の表面（上面）に、第３のチップ型電子部品３７Ａ、３７Ｂが搭載されているため、上記実施形態の場合よりも更に多機能化した複合多層基板３０を得ることができる。また、第３のチップ型電子部品３７Ａ、３７Ｂは第２封止樹脂部３８によって覆われているため、第３のチップ型電子部品３７Ａ、３７Ｂを外部の湿度等から確実に保護することができる。
図９に示す複合多層基板４０は、図１に示す複合多層基板１０と同様に、樹脂部４１、セラミック多層基板４２及び第１、第２のチップ型電子部品４３、４４Ａ、４４Ｂを備えている。更に、本実施形態の複合多層基板４０は、樹脂部４１の下面に形成された第２樹脂部４８と、この第２樹脂部４８内に設けられた第３のチップ型電子部品４７Ａ、４７Ｂと、を備え、樹脂部４１と第２樹脂部４８とで樹脂積層体が構成されている。第３のチップ型電子部品４７Ａ、４７Ｂと第２樹脂部４８とを備えている以外は、図１に示す複合多層基板１０と同様に構成されている。樹脂部４１と第２樹脂部４８は、例えばそれぞれ同一または異なる樹脂成分を有している。第３のチップ型電子部品４７Ａは、例えば第２樹脂部４８の上面に形成された外部端子電極４８Ｄに接続され、第３のチップ型電子部品４７Ｂは、例えば樹脂部４１の下面に形成された外部端子電極４１Ｃに接続されている。尚、同図において、４８Ｅは第２樹脂部４８に形成されたビア導体で、このビア導体４８Ｅは樹脂部４１のビア導体４１Ｅと実装基板とを接続する。第３のチップ型電子部品４７Ａ、４７Ｂとして、例えば半導体チップ等の能動チップ部品や積層コンデンサ、積層インダクタ等の受動チップ部品が設けられている。本実施形態においても図８に示す複合多層基板３０と同様の作用効果を期することができる。
また、図１０に示す複合多層基板５０は、樹脂部５１、セラミック多層基板５２及び第１のチップ型電子部品５３を備え、第１のチップ型電子部品５３がボンディングワイヤ５３Ａを介してセラミック多層基板５２の外部端子電極５２Ｄ’に接続されている以外は、図１に示す複合多層基板１０に準じて構成されている。本実施形態では、キャビティ５０Ａは、内壁面の高さ方向中ほどより上方が拡大して形成されており、上下の境界となる部分にセラミック多層基板５２の平坦な段部５０Ｂが形成されている。そして、この段部５０Ｂの上面に外部端子電極５２Ｄ’が形成され、この外部端子電極５２Ｄ’がボンディングワイヤ５３Ａを介して第１のチップ型電子部品５３に接続されている。本実施形態においても、キャビティ５０Ａの底面は樹脂部５１の凸部５１Ｂによって形成され、平坦であるため、キャビティ５０Ａ内で第１のチップ型電子部品５３の姿勢が安定し、第１のチップ型電子部品５３をセラミック多層基板５２の外部端子電極５２Ｄ’に対して確実に接続することができる。本実施形態においても上記各実施形態と同様の作用効果を期することができる。
本発明は上記各実施形態に何等制限されるものではない。例えば、上記各実施形態では樹脂部を介して実装基板に複合多層基板を実装する場合について説明したが、セラミック基板を介して実装基板に実装することもできる。例えば図８に示す複合多層基板３０の場合には必要に応じて複合多層基板３０の上下両面いずれも実装基板に対して接続することができる。要は、樹脂部とセラミック基板との積層構造にキャビティを有する複合多層基板であって、上記樹脂部は凸部を有すると共に上記セラミック基板は貫通孔を有し、上記キャビティは、上記樹脂部の上記凸部と上記セラミック基板の上記貫通孔の端部とが嵌合することによって形成されているものであれば、本発明に包含される。
本発明は、例えば種々の電子機器に用いられる複合多層基板に好適に利用することができる。

Claims (16)

  1. 樹脂部とセラミック基板との積層構造にキャビティを有する複合多層基板を製造する方法であって、
    凸部を有する樹脂部及び貫通孔を有するセラミック基板をそれぞれ作製する工程と、
    上記樹脂部の上記凸部と上記セラミック基板の上記貫通孔の端部とが嵌合するように、上記樹脂部と上記セラミック基板とを接合させることによって、上記セラミック基板と上記樹脂部とを一体化させて上記凸部の上面を底面とするキャビティを形成する工程と、
    を備えたことを特徴とする複合多層基板の製造方法。
  2. 上記樹脂部と上記セラミック基板とを圧着することを特徴とする請求項１に記載の複合多層基板の製造方法。
  3. 上記キャビティ内に第１のチップ型電子部品を載置する工程を更に含むことを特徴とする請求項１または請求項２に記載の複合多層基板の製造方法。
  4. 上記キャビティ内に載置された上記第１のチップ型電子部品を樹脂で封止する工程を更に含むことを特徴とする請求項３に記載の複合多層基板の製造方法。
  5. 上記セラミック基板を複数のセラミック層が積層されてなるセラミック多層基板として形成し、このセラミック多層基板の内部及び表面に所定の導体パターンを形成することを特徴とする請求項１〜請求項４のいずれか１項に記載の複合多層基板の製造方法。
  6. 上記セラミック層を低温焼結セラミックによって形成し、上記導体パターンとして銀または銅を主成分とする導体材料を用いることを特徴とする請求項５に記載の複合多層基板の製造方法。
  7. 上記樹脂部の、上記セラミック多層基板との接合面とは反対側の面に、端子電極を形成し、この端子電極を、上記樹脂部に形成されたビア導体を介して上記セラミック多層基板に形成されている上記導体パターンに接続することを特徴とする請求項５または請求項６に記載の複合多層基板の製造方法。
  8. 上記樹脂部と上記セラミック基板の界面及び上記キャビティの底面に、導体パターンが形成されていない領域を、上記キャビティの内壁面を中心に１５０μｍ以上に渡って形成することを特徴とする請求項１〜請求項７のいずれか１項に記載の複合多層基板の製造方法。
  9. 上記樹脂部の内部に第２のチップ型電子部品を設ける工程を更に含むことを特徴とする請求項３〜請求項８のいずれか１項に記載の複合多層基板の製造方法。
  10. 樹脂部とセラミック基板との積層構造にキャビティを有する複合多層基板であって、
    上記樹脂部は凸部を有すると共に上記セラミック基板は貫通孔を有し、
    上記キャビティは、上記樹脂部の上記凸部の上面と上記セラミック基板の上記貫通孔の壁面とによって形成されている
    ことを特徴とする複合多層基板。
  11. 上記キャビティ内に、第１のチップ型電子部品が載置されていることを特徴とする請求項１０に記載の複合多層基板。
  12. 上記キャビティ内に載置された上記第１のチップ型電子部品は樹脂で封止されていることを特徴とする請求項１１に記載の複合多層基板。
  13. 上記セラミック基板は、複数のセラミック層が積層されてなるセラミック多層基板であり、このセラミック多層基板の内部及び表面に所定の導体パターンが形成されていることを特徴とする請求項１０〜請求項１２のいずれか１項に記載の複合多層基板。
  14. 上記セラミック層は、低温焼結セラミック層によって形成されており、上記導体パターンは銀または銅を主成分とする導体材料で形成されていることを特徴とする請求項１３に記載の複合多層基板。
  15. 上記樹脂部の、上記セラミック多層基板との接合面とは反対側の面に、端子電極が形成されており、この端子電極は、上記樹脂部に形成されたビア導体を介して上記セラミック多層基板に形成されている上記導体パターンに接続されていることを特徴とする請求項１３または請求項１４に記載の複合多層基板。
  16. 上記樹脂部と上記セラミック多層基板の界面及び上記キャビティの底面に、導体パターンが形成されていない領域が、上記キャビティの内壁面を中心に１５０μｍ以上に渡って形成されていることを特徴とする請求項１３〜請求項１５のいずれか１項に記載の複合多層基板。
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