JP2005235807A - 積層型電子部品およびその製造方法 - Google Patents

Abstract

【課題】低背化するとともに、樹脂層内への熱のこもりを防止し、さらにショートパスを防止できる積層型電子部品およびその製造方法を提供する。
【解決手段】セラミック多層基板１と、セラミック多層基板の下面に固着され、熱硬化された樹脂層１０と、セラミック多層基板の下面に接続され、樹脂層の内部に埋め込まれた表面実装部品１６とを含む積層型電子部品であり、表面実装部品１６の一部が樹脂層１０の下面から露出している。そのため、樹脂層１０を薄くでき、表面実装部品１６からの放熱性が良好となり、内部の圧力上昇を露出部から解放できる。
【選択図】 図１

Description

本発明は、セラミック基板と樹脂シートとを圧着積層してなる積層型電子部品およびその製造方法に関するものである。

携帯電話などの無線通信機器の小型化、高機能化の急速な進展に伴って、搭載部品は高い機能をより小さなスペースで実現することが求められている。このような要望に応えるため、セラミック多層基板を備えた積層型電子部品が用いられるようになってきた。
このような積層型電子部品において、さらなる小型化と高機能化を実現するため、セラミック多層基板の上面だけでなく下面にも電子部品を接続することが行われている。

特許文献１では、セラミック多層基板の実装面側（下面側）に樹脂層を設けた複合セラミック部品が提案されている。セラミック多層基板の下面には半導体素子や受動部品などの回路素子が接続され、これら素子は樹脂層の内部に埋設されている。樹脂層の下面は平坦に形成され、ここに外部端子電極が形成されている。

ところが、前記のようにセラミック多層基板の下面に回路素子を埋設する樹脂層を設けると、素子の下面と樹脂層の下面との間に所定の樹脂厚みを確保する必要から、積層型電子部品全体の高さが高くなり、低背化の支障になるという問題がある。

また、回路素子から発生する熱が樹脂層内にこもり、回路素子が正常に機能しない場合がある。そのため、樹脂層として比較的熱伝導率のよい材料を使用したり、放熱用のビアホールを設けることが行われているが、これだけでは十分な放熱効果が得られない場合がある。

さらに、表面実装部品の電極が樹脂で完全に覆われていることで、マザーボード等に実装するためのリフロー時に、はんだが溶融・膨張することで、樹脂層とセラミック多層基板との界面に僅かな隙間が発生する。この僅かな隙間を、溶融しているはんだが毛細管現象により流れ、表面実装部品間あるいは表面実装部品の端子電極間でショートパスが発生することがある。
特開２００３−１２４４３５号公報

そこで、本発明の目的は、低背化するとともに、樹脂層内への熱のこもりを防止し、さらにショートパスを防止できる積層型電子部品およびその製造方法を提供することにある。

前記目的を達成するため、請求項１に記載の発明は、導体パターンが形成されたセラミック基板と、前記セラミック基板の下面に固着され、熱硬化された樹脂層と、前記セラミック基板の下面に接続され、前記樹脂層の内部に埋め込まれた第１の回路素子とからなり、前記第１の回路素子の一部が前記樹脂層の下面から露出していることを特徴とする積層型電子部品を提供する。

請求項９に記載の発明は、導体パターンが形成されたセラミック基板を準備する工程と、半硬化状態の熱硬化性樹脂を含む樹脂シートを準備する工程と、前記セラミック基板の下面に第１の回路素子を接続する工程と、前記セラミック基板の下面に前記樹脂シートを圧着し、前記第１の回路素子の一部が前記樹脂シートの下面から露出するように第１の回路素子を樹脂シートに埋没させる工程と、前記樹脂シートを熱硬化させる工程と、を備えることを特徴とする積層型電子部品の製造方法である。

請求項１に係る発明について説明する。
セラミック基板の下面に樹脂層を設けた積層型電子部品の場合、樹脂層がセラミック基板の下面に接続された第１の回路素子の保護層として、および落下衝撃などのセラミック基板への衝撃吸収層としての役割を有する。樹脂層が第１の回路素子を完全に覆っている場合、第１の回路素子から発生する熱が樹脂層内にこもりやすいが、本発明では樹脂層から第１の回路素子の一部が露出しているので、その熱が露出部から効果的に放出され、十分な放熱性を維持できる。そのため、誤作動などがなく、安定した特性を確保できる。
また、リフロー時にはんだが溶融・膨張することで樹脂層とセラミック基板との界面に隙間が発生し、この隙間をはんだが流れることがあるが、樹脂層から露出した第１の回路素子の部分から圧力が解放されるため、界面の隙間の発生が防止され、はんだが流れることによるショートパスを防止できる。
さらに、樹脂層と第１の回路素子との間の樹脂厚みを薄くできるので、樹脂層全体の厚みも薄くでき、積層型電子部品を低背化できる。
本発明のセラミック基板は、複数のセラミック層を積層し内部に導体パターンが形成されたセラミック多層基板であってもよく、この場合、内部に層状に配置された複数の導体パターンをビアホール導体で接続してもよい。したがって、内部に積層コンデンサや積層インダクタを含んでもよい。
第１の回路素子としては、半導体デバイス、チップ型ダイオード、チップ型トランジスタなどの能動素子、チップ型コンデンサ、チップ型インダクタ、チップ型抵抗体、チップ型フィルタなどの受動素子などがある。ここで、第１の回路素子とは、はんだ付けによって実装される表面実装部品のほか、素子を固定した後、ワイヤーボンディングで電気接続するものや、バンプ電極を介してフリップチップ実装するものも含む。

請求項２のように、セラミック基板の下面に中継電極を設け、樹脂層の下面であって中継電極と対応する位置に外部端子電極を形成し、樹脂層に、中継電極と外部端子電極とを接続するビアホール導体を厚み方向に形成してもよい。
セラミック基板の実装面側（下面側）に樹脂層が設けられるので、セラミック基板に外部端子電極を直接形成することができない。そこで、請求項２では、樹脂層の下面に外部端子電極を設け、この外部端子電極とセラミック基板の下面に設けられた中継電極とをビアホール導体を介して電気的に接続したものである。
ビアホール導体は、半硬化状態の樹脂層にビアホールを形成し、その中に導電ペーストを充填しておき、樹脂層をセラミック基板に圧着した後、樹脂層を熱硬化させる際に導電ペーストを同時に硬化させることで、容易に形成できる。

請求項３のように、第１の回路素子の露出した下面と、樹脂層の下面とを実質的に同一高さとしてもよい。つまり、第１の回路素子の下面を樹脂層の下面とほぼ面一状態としてもよい。
この場合には、第１の回路素子の下面全面を露出させることが可能になり、放熱性が良好になるとともに、内部の圧力上昇を容易に解放することができる。

請求項４のように、第１の回路素子の下面には端子電極が設けられており、第１の回路素子の端子電極が樹脂層の下面に露出しており、端子電極が外部端子電極を兼ねるようにしてもよい。
請求項２のように、樹脂層の下面に外部端子電極を設けることも可能であるが、外部端子電極を設けるための工程が必要になる。これに対し、請求項４のようにセラミック基板の下面に接続された第１の回路素子の端子電極が外部端子電極を兼ねるようにすれば、樹脂層の下面に外部端子電極を別に設ける必要がなくなり、作業工程を簡素化できる。しかも、第１の回路素子の端子電極はセラミック基板の電極と電気的に接続されているので、外部端子電極とセラミック基板との接続信頼性も高い。

請求項５のように、セラミック基板は、複数のセラミック層が積層された低温焼成セラミック多層基板であり、その内部にＡｇまたはＣｕを主成分とする導体パターンが形成されている構成としてもよい。
近年、セラミック多層基板の材料は、低温焼成セラミック材料（ＬＴＣＣ) が主流となっている。これは、ＬＴＣＣが１０００℃以下の温度で焼結可能であり、ＡｇやＣｕなどの低抵抗金属と共焼結可能なセラミック材料だからである。ＬＴＣＣ材料としては、例えばアルミナやフォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ₂ Ｏ₃ −ＳｉＯ₂ 系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ₂ Ｏ₃ −ＳｉＯ₂ 系セラミック粉末やＡｌ₂ Ｏ₃ −ＣａＯ−ＳｉＯ₂ −ＭｇＯ−Ｂ₂ Ｏ₃ 系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料が挙げられる。なお、ＡｇやＣｕのような低融点金属は、タングステン等の高融点金属に比べて、低抵抗であり、特に高周波用途の導体パターン形成に適している。
しかし、ＬＴＣＣは焼成温度を下げるためにガラス等が相当量含有されているため、純粋なセラミックに比べて脆弱である。例えば、純粋なアルミナの抗折強度が３００ＭＰａであるのに対して、アルミナとガラスとが体積比率で５０：５０のガラスセラミックの抗折強度は２００ＭＰａ程度である。このため、セラミック多層基板をマザーボード上に実装した状態で、落下試験を行った場合、セラミック多層基板とプリント配線板との接合部分に引張り応力が生じて、セラミック多層基板にクラックが生じやすくなる。
このようなＬＴＣＣを用いた積層型電子部品に、本発明を適用すれば、樹脂層がセラミック多層基板の衝撃吸収層として機能するので、好適である。

請求項６のように、セラミック基板の上面に第２の回路素子を接続することで、さらなる小型化と高機能化を実現できる。
第２の回路素子としては、第１の回路素子と同様な素子を用いることができる。

請求項７のように、セラミック基板の上面に、第２の回路素子を埋没させるようにモールド樹脂層を形成してもよいし、請求項８のように、セラミック基板の上面に、第２の回路素子を覆うようにケースを被せてもよい。
モールド樹脂層を設けた場合には、モールド樹脂層により回路素子が保護され、耐湿性、信頼性に優れた構造となる。また、モールド樹脂層の表面をマウンターで吸着できるので、表面実装が容易になる。
一方、ケースを被せた場合には、ケースで回路素子が覆われるので、信頼性に優れた構造となると同時に、ケースの表面をマウンターで吸着できるので、表面実装が容易になる。

請求項９に係る発明では、まずセラミック基板の下面に第１の回路素子を接続し、その後、セラミック基板の下面と半硬化状態の樹脂シートとを対面させて圧着し、樹脂シートを熱硬化させる。このとき、樹脂はセラミック基板の下面に密着すると同時に、第１の回路素子の周囲にも回り込み、第１の回路素子を埋没させる。
樹脂シートを圧着させる際、前記第１の回路素子の一部が前記樹脂シートの下面から露出するように圧着する。そのため、圧着時に第１の回路素子の周囲に溜まる空気や、樹脂シートとセラミック基板との間に介在する空気を外部に排出でき、樹脂層の内部に空気が閉じ込められるのを防止できる。
樹脂シートの圧着と熱硬化は同時でなくてもよい。半硬化状態とは、硬化反応の中間状態を言い、Ｂステージ状態またはプリプレグ状態を指す。熱硬化性樹脂には、樹脂層の熱膨張係数の調整や樹脂層の流動性の調整を目的として、無機フィラーが必要に応じて添加される。

請求項１０のように、圧着前の樹脂シートの第１の回路素子と対応する位置に開口穴を設けてもよい。
このような開口穴付きの樹脂シートをセラミック基板の下面に圧着すると、第１の回路素子の下面に露出穴を容易に形成できる。
例えば、開口穴が第１の回路素子の下面より小さい場合には、圧着によって開口穴部分が残り、露出穴となる。
一方、開口穴が第１の回路素子の下面と同一あるいはそれより大きい場合には、開口穴を第１の回路素子に嵌合させた状態で圧着することで、請求項３のように第１の回路素子の露出した下面と樹脂層の下面とをほぼ面一状態とすることができる。
開口穴付きの樹脂シートを用いた場合、圧着時に第１の回路素子の周囲に溜まる空気や、樹脂シートとセラミック基板との間に介在する空気を、開口穴を介して外部に排出できるので、樹脂層の内部に空気が閉じ込められるのをより確実に防止できる。

請求項１１は、樹脂シートを圧着する際、前記樹脂シートの露出した下面と前記第１の回路素子の下面とが実質的に同一高さとなるように圧着させ、請求項３と同様の構造を実現するものである。

請求項１に係る発明によれば、セラミック基板の下面に樹脂層を設け、樹脂層がセラミック基板の下面に接続された第１の回路素子を埋没させるとともに、第１の回路素子の一部が樹脂層の下面から露出するようにしたので、第１の回路素子から発生する熱が樹脂層内にこもらず、露出部から効果的に放出される。そのため、十分な放熱性を維持でき、第１の回路素子の誤作動などがなく、安定した特性を確保できる。特に、第１の回路素子がパワーアンプのように大きな発熱を伴う部品である場合、本発明の構成が好適である。
また、リフロー時にはんだが溶融・膨張することで樹脂層とセラミック基板との界面に隙間が発生し、この隙間をはんだが流れることがあるが、樹脂層から露出した第１の回路素子の部分から圧力が解放されるため、隙間の発生が防止され、はんだが流れることによるショートパスを防止でき、信頼性を向上させることができる。
さらに、樹脂層と第１の回路素子との間の樹脂厚みを薄くできるので、樹脂層全体の厚みも薄くでき、積層型電子部品を低背化できる。

請求項９に係る発明によれば、セラミック基板の下面に半硬化状態の樹脂シートを圧着する際、第１の回路素子の一部が樹脂シートの下面から露出するように第１の回路素子を樹脂シートに埋没させるようにしたので、請求項１と同様に放熱性に優れ、はんだフラッシュなどの不具合がなく、低背構造の積層型電子部品を容易に製造することができる。

以下に、本発明の実施例を図面を参照して説明する。

図１は本発明にかかる積層型電子部品の第１の実施例を示す。
この積層型電子部品Ａは、複数のセラミック層からなるセラミック多層基板１と、このセラミック多層基板１の下面に固着された樹脂層１０とで構成されている。

セラミック多層基板１は、例えばＬＴＣＣよりなり、複数のセラミック層を内部電極２を介して積層するとともに、セラミック層を厚み方向に貫通するビアホール導体３を設けたものであり、一体に焼成されている。セラミック多層基板１には、積層コンデンサや積層インダクタなどを一体に作り込むこともできる。セラミック多層基板１の上下面には素子接続用パッド電極４，５が形成されている。

セラミック多層基板１の上面のパッド電極４には第２の回路素子である回路部品１５が固定され、下面のパッド電極５には第１の回路素子である表面実装部品１６が接続されている。回路部品１５および表面実装部品１６としては、ＩＣ、ＬＳＩ、ダイオード、トランジスタなどの半導体デバイスや、チップコンデンサ、チップ抵抗、チップサーミスタ、チップインダクタ、フィルタなどの受動素子を用いることができる。回路部品１５の接続方法としては、はんだ又は導電性接着剤によって接続してもよいし、バンプを用いて接続してもよく、あるいはワイヤボンディングで接続してもよい。一方、表面実装部品１６は、はんだ又は導電性接着剤によってパッド電極５に接続固定される。

樹脂層１０は熱硬化性樹脂（エポキシ、フェノール、シアネート等）中に無機フィラー（Ａｌ₂ Ｏ₃ 、ＳｉＯ₂ 、ＴｉＯ₂ 等）を混合したものであり、セラミック多層基板１の下面に固定された表面実装部品１６を包み込むように固着され、硬化されている。樹脂層１０の下面は平坦に形成され、この平坦な下面に表面実装部品１６の下面が露出している。ここでは、セラミック多層基板１の下面に固定されたすべての表面実装部品１６が樹脂層１０から露出しているが、一部の表面実装部品１６のみが露出していてもよい。樹脂層１０の下面には、表面実装部品１６の露出部とは異なる位置に、複数の外部端子電極１１が形成されている。ここでは外部端子電極１１が銅箔で形成されている。外部端子電極１１を厚膜電極ではなく銅箔にするのは、それが樹脂層１０側にあり、焼成することができないことと、銅箔と樹脂との組み合わせはプリント配線板の製法が応用できるからである。外部端子電極１１はセラミック多層基板１の下面に形成された中継電極６と対応する位置に形成されており、これら電極１１，６が樹脂層１０を厚み方向に貫通するビアホール導体１２を介して導通している。なお、中継電極６はセラミック多層基板１の下面に個別に形成したものに限らず、セラミック多層基板１の下面に露出したビアホール導体３の端部で兼用することもできる。また、中継電極６はパッド電極５を兼用してもよい。
なお、この実施例では表面実装部品１６の端子電極１６ａも樹脂層１０から露出しており、外部端子電極１１の一部として機能させることができる。

次に、図１に示す積層型電子部品Ａの製造方法の一例を図２を参照して説明する。
まず、図２の（ａ）のようなセラミック多層基板１を準備する。セラミック多層基板１は次のようにして作製される。
ＰＥＴ等の樹脂フィルム上にセラミックスラリーを塗布し、乾燥し、厚み１０〜２００μｍ程度のセラミックグリーンシートを得る。セラミックスラリーに含まれるセラミック粉末として、例えばＢａＯ、ＳｉＯ₂ 、Ａｌ₂ Ｏ₃ 、Ｂ₂ Ｏ₃ 、ＣａＯなどを混合したものを用いることができる。
前記グリーンシートに金型、レーザー等でφ０．１ｍｍ程度の貫通穴（ビアホール）をあけ、ＡｇまたはＣｕを主成分とする金属粉、樹脂、有機溶剤を混練した導電ペーストをビアホール内に充填し、乾燥させる。これがビアホール導体３となる。
グリーンシート上にスクリーン印刷等で前記と同様の導電ペーストを所望のパターンに印刷し、乾燥させる。これが内部電極２となる。
適数枚のグリーンシートを積み重ねて、圧力１００〜２０００ｋｇｆ／ｃｍ² 、温度４０〜１００℃程度で圧着する。
圧着した積層体の表裏面に、素子接続用パッド電極４，５や中継電極６を、前記と同様の導電ペーストを用いて形成する。
次に、導電ペーストがＡｇ系であればエアー中で８５０℃前後、Ｃｕ系であればＮ₂ 中で９５０℃前後で積層体を焼成する。積層体の厚みは、例えば１ｍｍ程度である。
焼成後、必要に応じて表裏面に露出した電極上にＮｉ／ＳｎまたはＮｉ／Ａｕ等をメッキ等で成膜する。
以上のようにしてセラミック多層基板１は作製される。
その後、セラミック多層基板１の裏面のパッド電極５に、表面実装部品１６を接続する。

次に、図２の（ｂ）のように、金属板や粘着シートなどの支持体２２上に厚み１０〜４０μｍ程度の銅箔をメッキあるいは貼り付け、フォトレジスト塗布、露光、現像エッチング、レジスト剥離の各工程を経て、銅箔をパターニングする。これが外部端子電極１１となる。
次に、半硬化状態の樹脂シート１０を準備する。樹脂シート１０は、熱硬化性樹脂（エポキシ、フェノール、シアネート等）中に無機フィラー（Ａｌ₂ Ｏ₃ 、ＳｉＯ₂ 、ＴｉＯ₂ 等）を混合したものであり、これにレーザー等で導通用ビアホール１２をあける。半硬化状態とは、Ｂステージ状態またはプリプレグ状態をさす。ビアホール１２内に、導電性樹脂（Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属粒子とエポキシ、フェノール、シアネート等の熱硬化性樹脂の混合物）を充填する。なお、ビアホール１２内にはんだを充填する場合には、セラミック多層基板１との圧着後にリフロー等によって充填してもよい。
セラミック多層基板１Ａの厚みが１ｍｍの場合、樹脂シート１０の厚みは４００μｍ程度がよい。

前記のように準備された支持体２２とセラミック多層基板１とを、樹脂シート１０を間にして位置決めし、加熱圧着する。
加熱圧着によって、半硬化状態の樹脂シート１０はセラミック多層基板１の下面に圧着し、同時に表面実装部品１６の隙間にも充填される。なお、樹脂シートの圧着時に真空引きしながら圧着すれば、セラミック多層基板１と樹脂シート１０との間に噛み込むエアーを良好に排除できる。加熱圧着時に、樹脂シート１０の下面と表面実装部品１６の下面とが面一になるように、つまり支持体２２の上面が表面実装部品１６の下面に接するように圧着する。
加熱圧着により、樹脂シート１０に設けられたビアホール導体１２は硬化し、セラミック多層基板１の下面の中継電極６と導通する。
樹脂シート１０の加熱硬化後、樹脂シート１０から支持体２２を剥離すると、支持体２２に貼り付けられていた銅箔は樹脂シート１０に転写され、外部端子電極１１となる（図２の（ｃ）参照）。そして、樹脂シート（樹脂層）１０の下面から表面実装部品１６の下面が露出することになる。

次に、図２の（ｃ）のように圧着された複合積層体の上面、つまりセラミック多層基板１の表面に設けたパッド電極４に回路部品１５を接続すことで、図１に示す積層型電子部品Ａが完成する。
なお、図２では、単一の積層型電子部品Ａの製造方法について説明したが、実際には、セラミック多層基板１および樹脂シート１０を親基板状態で圧着・硬化させ、その後で個片に分割することで、積層型電子部品Ａとする方法が採用される。分割方法としては、ブレーク法やダイサーによるカット法などがある。

図３は、図２の（ｂ）における樹脂シート１０として、穴あきシートを用いたものである。
半硬化状態の樹脂シート１０の表面実装部品１６と対応する位置には、開口穴１３が予め設けられており、開口穴１３を表面実装部品１６に嵌合させながら樹脂シート１０をセラミック多層基板１に圧着させる。そのため、表面実装部品１６の下面を樹脂層１０の下面から容易に露出させることができる。また、樹脂シート１０に開口穴１３が予め形成されているので、樹脂シート１０をセラミック多層基板１に圧着させる際に両者の間にエアーが閉じ込められても、そのエアーを開口穴１３から排出することができる。そのため、信頼性の高い積層構造体を得ることができる。
開口穴１３は、例えばレーザー加工などによって形成できる。開口穴１３の大きさは、表面実装部品１６に嵌合しうる大きさである必要はなく、それより小さくてもよい。

図４は積層型電子部品の第２実施例を示す。
図１に示す積層型電子部品の場合、セラミック多層基板１の上面に接続された回路部品１５が剥き出しになるため、外力が加わると回路部品１５が脱落しやすく、またマウンタによる吸着が行えない。そこで、図４ではセラミック多層基板１の表面に回路部品１５を覆うケース２０を被せたものである。ケース２１としては、樹脂ケースあるいは金属ケースを用いることができる。金属ケース２１の場合には、加工のしやすさとコスト面で、洋白やリン青銅等が好ましい。金属ケースの場合には回路部品１５の電磁シールドが可能になる。

図５は積層型電子部品の第３実施例を示す。
この実施例は、セラミック多層基板１の上面に、回路部品１５を覆うように樹脂２１をモールドしたものである。この場合も、回路部品１５の脱落防止とマウンタによる吸着が可能となる。なお、セラミック多層基板１の表裏の樹脂層１０および２１の熱膨張係数が異なると、熱履歴で基板１が反ったり、割れる恐れがある。そのため、両方の樹脂１０，２１は同一組成のものか、あるいは熱膨張係数が近い材料（熱履歴によりセラミック多層基板１に反りが発生しない程度）を使用するのがよい。

図６は積層型電子部品の第４実施例を示す。
この実施例では、樹脂層１０の下面が表面実装部品１６の下面より下方に位置する、つまり表面実装部品１６の下面の一部を樹脂層１０が覆った状態としたものである。
この場合も、表面実装部品１６の一部が樹脂層１０の窓穴１０ａから露出しているので、表面実装部品１６から発生する熱の放熱性が良好であるとともに、リフロー時にはんだが溶融・膨張しても、その膨張圧力を速やかに窓穴１０ａから外部に排出できるため、はんだフラッシュなどのショートパスを防止できる。
この実施例の場合、樹脂層１０が表面実装部品１６の端子電極１６ａを覆っていてもよいし、窓穴１０ａから端子電極１６ａの一部が露出していてもよい。樹脂層１０が表面実装部品１６の端子電極１６ａを覆っている場合には、この積層型電子部品をマザーボードなどに実装した際、表面実装部品１６の端子電極１６ａがマザーボードの導電部と誤って導通するのを防止できる。
なお、第４実施例の積層型電子部品の上部に、図４または図５に示されるケースやモールド樹脂を設けてもよいことは勿論である。

図７は積層型電子部品の第５実施例を示す。
この実施例では、樹脂層１０の下面に形成される外部端子電極を省略し、表面実装部品１６の端子電極１６ａによって外部端子電極を兼用したものである。
この場合は、外部端子電極に対応する位置に表面実装部品１６を配置することで、外部端子電極を廃止することができる。
なお、第５実施例の積層型電子部品の上部に、図４または図５に示されるケースやモールド樹脂を設けてもよいことは勿論である。

本発明にかかる積層型電子部品は前記第１〜第５実施例に限定されるものではない。
例えば、セラミック多層基板と樹脂層との界面に、セラミック多層基板の底面積の２０〜８０％を占める電極を配しても良い。このような電極がある方がセラミック多層基板と樹脂層との接合強度が高くなる。特に、この電極は、金属箔ではなく、導電ペーストを焼結して得られた電極（焼結金属）であることが好ましい。なぜなら、金属箔（銅箔）の表面粗さ（Ｒ_max ＝数μｍオーダー）に比べて、焼結金属の表面粗さは粗く（Ｒ_max ＝数十μｍオーダー）、アンカー効果として樹脂層との接合強度を高めることができるからである。この表面粗さの差は、銅箔がメッキや銅板の圧延に形成されるのに対し、焼結金属は導電ペーストを焼結させたものであって、その焼成時に樹脂の飛散によるポアが表面や内部に残存することに起因している。この電極はセラミック多層基板の内部回路パターンに接続されたものであってもよいし、回路パターンとは電気的に独立したものであってもよい。
なお、この電極はグランド電極であることが好ましい。グランド電極は、セラミック多層基板とマザーボードとの間のシールド性を確保することができる。また、グランド電極とマザーボードとが近い方が、グランド電極とマザーボードのグランド電極とをつなぐ距離が短くなり、寄生インダクタンス値が小さくなるので、好ましい。

本発明にかかる積層型電子部品の第１実施例の断面図である。 図１に示す積層型電子部品の製造工程を示す工程図である。 樹脂シートの他の例を用いた場合の圧着前の分解図である。 本発明にかかる積層型電子部品の第２実施例の断面図である。 本発明にかかる積層型電子部品の第３実施例の断面図である。 本発明にかかる積層型電子部品の第４実施例の断面図である。 本発明にかかる積層型電子部品の第５実施例の断面図である。

符号の説明

Ａ 積層型電子部品
１ セラミック多層基板
４，５ パッド電極
１０ 樹脂層
１１ 外部端子電極
１２ ビアホール導体
１５ 回路部品（第２の回路素子）
１６ 表面実装部品（第１の回路素子）
１６ａ 端子電極
２０ モールド樹脂
２１ ケース

Claims (11)

1. 導体パターンが形成されたセラミック基板と、
   前記セラミック基板の下面に固着され、熱硬化された樹脂層と、
   前記セラミック基板の下面に接続され、前記樹脂層の内部に埋め込まれた第１の回路素子とからなり、
   前記第１の回路素子の一部が前記樹脂層の下面から露出していることを特徴とする積層型電子部品。
2. 前記セラミック基板の下面に中継電極が設けられ、
   前記樹脂層の下面であって前記中継電極と対応する位置に外部端子電極が形成され、
   前記樹脂層には、前記中継電極と前記外部端子電極とを接続するビアホール導体が厚み方向に形成されていることを特徴とする請求項１に記載の積層型電子部品。
3. 前記第１の回路素子の露出した下面と、前記樹脂層の下面とが実質的に同一高さであることを特徴とする請求項１または２に記載の積層型電子部品。
4. 前記第１の回路素子の下面には端子電極が設けられており、
   前記第１の回路素子の端子電極が前記樹脂層の下面に露出しており、
   前記端子電極は外部端子電極を兼ねることを特徴とする請求項１または３のいずれかに記載の積層型電子部品。
5. 前記セラミック基板は、複数のセラミック層が積層された低温焼成セラミック多層基板であり、その内部にＡｇまたはＣｕを主成分とする導体パターンが形成されていることを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。
6. 前記セラミック基板の上面に第２の回路素子が接続されていることを特徴とする請求項１ないし５のいずれかに記載の積層型電子部品。
7. 前記セラミック基板の上面に、前記第２の回路素子を埋没させるようにモールド樹脂層が形成されていることを特徴とする請求項６に記載の積層型電子部品。
8. 前記セラミック基板の上面に、前記第２の回路素子を覆うようにケースが被せられていることを特徴とする請求項６に記載の積層型電子部品。
9. 導体パターンが形成されたセラミック基板を準備する工程と、
   半硬化状態の熱硬化性樹脂を含む樹脂シートを準備する工程と、
   前記セラミック基板の下面に第１の回路素子を接続する工程と、
   前記セラミック基板の下面に前記樹脂シートを圧着し、前記第１の回路素子の一部が前記樹脂シートの下面から露出するように第１の回路素子を樹脂シートに埋没させる工程と、
   前記樹脂シートを熱硬化させる工程と、を備えることを特徴とする積層型電子部品の製造方法。
10. 圧着前の前記樹脂シートの前記第１の回路素子と対応する位置に開口穴が設けられていることを特徴とする請求項９に記載の積層型電子部品の製造方法。
11. 前記樹脂シートを圧着する際、前記樹脂シートの露出した下面と前記第１の回路素子の下面とが実質的に同一高さとなるように圧着させることを特徴とする請求項９または１０のいずれかに記載の積層型電子部品の製造方法。

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