WO2006011508A1

WO2006011508A1 - 複合型電子部品及びその製造方法

Info

Publication number: WO2006011508A1
Application number: PCT/JP2005/013724
Authority: WO
Inventors: Satoru Noda; Jun Harada
Original assignee: Murata Manufacturing Co., Ltd.
Priority date: 2004-07-30
Filing date: 2005-07-27
Publication date: 2006-02-02
Also published as: EP1776002A4; EP1776002A1; EP1776002B1

Abstract

　特許文献１に記載の回路部品内蔵モジュールの場合には、回路部品が埋設された電気絶縁性基板の少なくとも一方の主面に配線パターンを形成しているため、複数種の回路部品を電気絶縁性基板に内蔵させるにしても回路部品の高さが電気絶縁性基板の高さに制限され、しかも高密度配線になっても回路部品が埋設された電気絶縁性基板の内部に配線層を設け難く、その電気絶縁性基板の上下に配線層を設けざるを得ず、低背化が難しい。　本発明の複合型電子部品１０は、複数の絶縁層１１Ａが積層され且つ配線パターン１１Ｂを有する多層配線ブロック１１と、複数の絶縁層１２Ｂが積層され且つ配線パターン１２Ｃを有すると共に第１のチップ型電子部品１２Ａを内蔵するチップ型電子部品内蔵多層ブロック１２と、を備え、多層配線ブロック１１とチップ型電子部品内蔵多層ブロック１２とが互いに電気的に接続されて同一平面上に配置されている。

Description

明細書

複合型電子部品及びその製造方法

技術分野

[0001] 本発明は、複合型電子部品及びその製造方法に関し、更に詳しくは、特性を異にする複数種の基板を一体化して所望の機能を付与すると共に小型化、低背化を実現することができる複合型電子部品及びその製造方法に関するものである。

背景技術

[0002] 近年、携帯電話等の移動体通信機器や電子機器の小型化、高機能化に伴!、、電子部品の小型化、高機能化が急速に進展している。例えば特許文献 1では回路部品を内蔵してモジュール化された回路部品内蔵モジュール及びその製造方法が提案されている。

[0003] 特許文献 1に記載の回路部品内蔵モジュールは、無機フィラーと熱硬化性榭脂とを含む混合物からなる電気絶縁性基板と、前記電気絶縁性基板の少なくとも一方の主面に形成された複数の配線パターンと、前記電気絶縁性基板に埋設され前記配線パターンに電気的に接続された回路部品とを含み、前記回路部品と前記配線バターンとが導電性接着剤 (またはバンプ)を介して電気的に接続されている。また、特許文献 1には電気絶縁性基板を複数層に渡って積層された多層構造の回路部品内蔵モジュールが提案されている。特許文献 1では、回路部品を高密度、高機能化する方法としてインナービアホール接続法が用いられ、信頼性を高める方法として電気絶縁性基板の材料として無機フィラーと熱硬化性榭脂とを含む混合物が用いられてヽる。

[0004] 特許文献 1 :特許第 3375555号公報

発明の開示

発明が解決しょうとする課題

[0005] し力しながら、従来の複合型電子部品は、特許文献 1に記載の回路部品内蔵モジユールのように電気絶縁性基板の少なくとも一方の主面に複数の配線パターンを形成し、これらの配線パターンと接続される回路部品を電気絶縁性基板内に埋設しているため、種々の機能を付与するために異なる複数種の回路部品を電気絶縁性基板に内蔵させるにしても回路部品の高さが電気絶縁性基板の高さに制限され、しかも高密度配線になっても回路部品が埋設された電気絶縁性基板の内部に配線層を設け難ぐその電気絶縁性基板の上下に配線層を設けざるを得ず、低背化が難しいという課題があった。

[0006] 本発明は、上記課題を解決するためになされたもので、機能を異にする種々の基板や電子部品を組み合わせて種々の機能を付与することができると共に小型化、低背化を促進することができる複合型電子部品及びその製造方法を提供することを目的としている。

課題を解決するための手段

[0007] 本発明の請求項 1に記載の複合型電子部品は、複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第 1のチップ型電子部品を内蔵するチップ型電子部品内蔵多層プロック、及び受動部品または能動部品からなる第 2のチップ型電子部品の少なくとも、ずれか 2つを備え、上記多層配線ブロック、上記チップ型電子部品内蔵型多層ブロック、及び第 2のチップ型電子部品の少なくともいずれか 2つは互いに電気的に接続されて同一平面上に配置されていることを特徴とするものである。

[0008] また、本発明の請求項 2に記載の複合型電子部品は、請求項 1に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品の少なくとも、ずれか 2つは、榭脂を介して一体ィ匕されて、ることを特徴とするものである。

[0009] また、本発明の請求項 3に記載の複合型電子部品は、請求項 1または請求項 2に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層プロック、及び上記第 2のチップ型電子部品の少なくともいずれか 2つは、表面配線パターンを有する支持基板上に搭載されていることを特徴とするものである。

[0010] また、本発明の請求項 4に記載の複合型電子部品は、請求項 1〜請求項 3のいずれカ 1項に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品を備えて、ることを特徴とするものである。

[0011] また、本発明の請求項 5に記載の複合型電子部品は、請求項 1に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品が榭脂封止されたチップ型電子部品ブロックの少なくともいずれか 2つは、榭脂ブロックを介して一体ィ匕してヽることを特徴とするものである。

[0012] また、本発明の請求項 6に記載の複合型電子部品は、請求項 5に記載の発明において、上記榭脂ブロックは、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック及び上記チップ型電子部品ブロックの少なくともいずれ力 2つを互いに電気的に接続するための接続用配線を有することを特徴とするものである。

[0013] また、本発明の請求項 7に記載の複合型電子部品は、請求項 5または請求項 6に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層プロック、及び上記チップ型電子部品ブロックは、榭脂ブロックを介して一体ィ匕していることを特徴とするものである。

[0014] また、本発明の請求項 8に記載の複合型電子部品は、請求項 1〜請求項 7のいずれカ 1項に記載の発明において、上記多層配線ブロックと上記チップ型電子部品内蔵多層ブロックとは、互いに異なる材料で形成されて、ることを特徴とするものである

[0015] また、本発明の請求項 9に記載の複合型電子部品の製造方法は、複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第 1のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品の少なくともいずれ力 2つをそれぞれ、表面配線パターンを有する支持基板上に搭載する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品の少なくともいずれカゝ 2つを榭脂シートで被覆する工程と、上記榭脂シートを、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品の少なくともいずれか 2つに圧着する工程と、を備えたことを特徴とするものである

[0016] また、本発明の請求項 10に記載の複合型電子部品の製造方法は、請求項 9に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品それぞれを、表面配線パターンを有する支持基板上に搭載する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品を榭脂シートで被覆する工程と、上記榭脂シートを、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2 のチップ型電子部品に圧着する工程と、を備えたことを特徴とするものである。

[0017] また、本発明の請求項 11に記載の複合型電子部品の製造方法は、複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第 1のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品が榭脂封止されたチップ型電子部品ブロックの少なくともいずれカゝ 2つと、配線パターンを有する榭脂ブロックと、をそれぞれ配置する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品の少なくともいずれ力 2つを、上記榭脂ブロックを介して互いに圧着して電気的に接続する工程と、を備えたことを特徴とするものである。

[0018] また、本発明の請求項 12に記載の複合型電子部品の製造方法は、請求項 11に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、上記チップ型電子部品ブロック、及び上記榭脂ブロック、をそれぞれ配置するェ程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品を、上記榭脂ブロックを介して互いに圧着して電気的に接続する工程と、を備えたことを特徴とするものである。

発明の効果

[0019] 本発明の請求項 1〜請求項 12に記載の発明によれば、機能を異にする種々の基板や電子部品を組み合わせて種々の機能を付与することができると共に小型化、低背化を促進することができる複合型電子部品及びその製造方法を提供することができる。

図面の簡単な説明

[0020] [図 l] (a)、（b)はそれぞれ本発明の複合型電子部品の一実施形態を示す図で、 (a) はその断面図、（b)はその一部を拡大して示す断面図である。

[図 2] (a)〜 (c)はそれぞれ図 1に示す複合型電子部品の製造方法の一実施形態を工程順に示す斜視図である。

[図 3] (a)、（b)はそれぞれ図 2に示す工程における断面図で、（a)は多層配線ブロック等を支持基板上に実装した状態を示す図、 (b)は榭脂シートを圧着した状態を示す図である。

[図 4]本発明の複合型電子部品の他の実施形態を示す断面図である。

[図 5]本発明の複合型電子部品の更に他の実施形態を示す断面図である。

[図 6]本発明の複合型電子部品の更に他の実施形態を示す断面図である。

[図 7]本発明の複合型電子部品の更に他の実施形態を示す斜視図である。

[図 8]本発明の複合型電子部品の更に他の実施形態を示す斜視図である。

[図 9] (a)、 (b)はそれぞれ本発明の複合型電子部品の更に他の実施形態を示す図で、（a)は本発明の複合型電子部品の製造方法の他の実施形態の工程の要部に示す斜視図、（b)は (a)に示す製造方法によって作製された複合型電子部品を示す断面図である。

[図 10]本発明の複合型電子部品の更に他の実施形態を示す斜視図である。

[図 11]本発明の複合型電子部品の更に他の実施形態を示す斜視図である。

[図 12]本発明の複合型電子部品の更に他の実施形態を示す断面図である。

[図 13]本発明の複合型電子部品の更に他の実施形態を示す断面図である。

[図 14]本発明の複合型電子部品の更に他の実施形態を示す断面図である。

符号の説明

10、 10A、 10B、 10C、 10D、 10E、 10F、 10G、 10H、 101、 10J、 10K 複合型電子部品

11 多層配線ブロック

11B 配線パターン

12 チップ型電子部品内蔵多層ブロック

12C 配線パターン

13 第 2のチップ型電子部品 14 支持基板

18 チップ型電子部品ブロック

18A 熱硬化性榭脂

19、 20、 21、 22 榭脂ブロック

発明を実施するための最良の形態

[0022] 第 1の実施形態

以下、図 1〜図 14に示す実施形態に基づいて本発明を説明する。

本実施形態の複合型電子部品 10は、例えば図 1の（a)、（b)に示すように、多層配線ブロック 11と、第 1のチップ型電子部品 12Aを内蔵するチップ型電子部品内蔵多層ブロック 12と、第 2のチップ型電子部品 13と、これら三者 11、 12、 13が実装されてこれら三者を支持する支持基板 14と、支持基板 14上で多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13の三者を被覆して一体化する榭脂部 15と、を備え、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13の三者は支持基板 14上でその表面に形成された表面配線パターン 14Aを介して互、に電気的に接続されて!、る。

[0023] 多層配線ブロック 11は、主として複合型電子部品 10の配線部分をブロック化したもので、基本的には配線パターンとして受動機能部を受け持つブロックである。この多層配線ブロック 11は、図 1の（a)に示すように、例えば複数の絶縁層 11 Aが積層された積層体と、積層体の内部に所定のパターンで形成された配線パターン 11Bと、を有している。この配線パターン 11Bは、各絶縁層 11 Aの間に設けられた複数の面内導体 11Cと、各絶縁層 11 Aを貫通し上下の面内導体 11Cを電気的に接続するビアホール導体 11Dと力形成されている。多層配線ブロック 11は、適宜の面内導体 11 Cに接続されたインダクタやキャパシタ等の受動素子を含むものであっても良い。多層配線ブロック 11は、下面に形成された外部端子電極 11Eを介して支持基板 14の表面配線パターン 14Aに接続されて、る。

[0024] 絶縁層 11Aは、例えばエポキシ榭脂、フエノール榭脂、シァネート榭脂等の熱硬化性榭脂によって形成することができる。この場合には、多層配線ブロック 11は例えばビルドアップ法によって形成することができ、面内導体 11Cは例えば銅箔等の金属箔をパター-ングすることによって形成することができる。また、ビアホール導体 _{1 1D} は絶縁層 11Aに形成されたビアホール内に導電性ペーストを充填することによって形成することができる。導電性ペーストは、例えば金属粒子と熱硬化性榭脂とを含む導電性榭脂組成物である。金属粒子としては、例えば金、銀、銅、ニッケル等の金属を用いることができ、熱硬化性榭脂としては、例えばエポキシ榭脂、フエノール榭脂、シァネート榭脂等の榭脂を用いることができる。

[0025] また、絶縁層 11Aは、誘電率の低!、セラミック材料によって形成することができ、セラミック材料としては低温焼結セラミック材料が好まし、。低温焼結セラミック材料としては、例えば、アルミナゃフォルステライト、コージエライト等のセラミック粉末やこれらのセラミック粉末にホウ珪酸系ガラスを混合したガラス複合系材料、 ZnO— MgO—A 1 O— SiO系の結晶化ガラスを用いた結晶化ガラス系材料、 BaO— Al O SiO

2 3 2 2 3 2 系セラミック粉末や Al O -CaO-SiO -MgO-B O系セラミック粉末等を用いた

2 3 2 2 3

非ガラス系材料等を挙げることができる。この場合には、面内導体 11C及びビアホール導体 11Dは Agまたは Cu等の低抵抗で低融点をもつ金属を低温で低温焼結セラミック材料と同時焼成して一体的化することができる。

[0026] また、チップ型電子部品内蔵多層ブロック 12は、多層配線ブロック 11と同様に、主として複合型電子部品 10の受動機能部を受け持つブロックである。このチップ型電子部品内蔵多層ブロック 12は、図 1の（a)、（b)に示すように、第 1のチップ型電子部品 12Aを内蔵すると共に多層配線ブロック 11と同様に複数の絶縁層 12Bが積層された積層体として形成され、内部に配線パターン 12Cが形成されている。

[0027] 第 1のチップ型電子部品 12Aは、例えばチップ型コンデンサ、チップ型インダクタ、チップ型抵抗等のセラミック焼結体によって形成されている。絶縁層 12Bは、基本的には無機フィラーとエポキシ榭脂等の熱硬化性榭脂との混合物によって形成されていることが好ましい。絶縁層 12Bは、例えばセラミックと榭脂、あるいはエポキシ榭脂と無機フィラーを含有するエポキシ榭脂等のように、上述の絶縁層 11 Aとは異なる材料によって形成されていても良い。配線パターン 12Cは、同図の（b)に示すように、例えば各絶縁層 12Bの間に設けられた複数の面内導体 12Dと、各絶縁層 12Aを貫通し上下の面内導体 12Dを電気的に接続するビアホール導体 12Eと、積層体の下面に形成された第 1の外部端子電極 12Fと、積層体の上面に形成された第 2の外部端子電極 12Gとから構成されている。そして、面内導体 12Dの適宜の場所に第 1のチップ型電子部品 12Aが実装されている。チップ型電子部品内蔵多層ブロック 12は、下面に形成された第 1の外部端子電極 12Fを介して支持基板 14の表面配線パターン 14Aに接続されている。チップ型電子部品内蔵ブロック 12上面の第 2の外部端子電極 12Gには必要に応じてシリコン半導体等の能動素子を実装しても良い。

[0028] 第 2のチップ型電子部品 13は、例えば、セラミック焼結体を素体とする受動素子またはシリコン半導体を素体とする能動素子力なり、図 1の（a)に示すように下面の外部端子電極 13Aを介して支持基板 14の表面配線パターン 14Aに電気的に接続されている。この第 2のチップ型電子部品 13は、多層配線ブロック 11及びチップ型電子部品内蔵多層ブロック 12と支持基板 14を介して互いに電気的に接続されて協働し、複合型電子部品 10に種々の機能を付与する。

[0029] 第 2のチップ型電子部品 13とチップ型電子部品内蔵多層ブロック 12に内蔵された第 1のチップ型電子部品 12Aとは、基本的にはサイズによって分類される。チップ型電子部品は、例えば厚みが 0. 8mm、長さが 1. 6mm、幅が 0. 8mmより大きくなると、積層体に内蔵させることが難しいため、第 2のチップ型電子部品 13として多層配線ブロック 11等と一緒に配置する。従って、上記サイズより小さなチップ型電子部品は第 1のチップ型電子部品 12Aとしてチップ型電子部品内蔵多層ブロック 12として内蔵させて使用する。

[0030] また、支持基板 14は、表面配線パターン 14Aを有するものであれば特に制限されな、が、例えば榭脂多層基板であってもセラミック多層基板であっても良、。

[0031] 以上説明したように本実施形態によれば、機能を異にする、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13を備え、これらが互いに電気的に接続されて同一平面上に配置されているため、複数の機能を付与して高機能化を実現することができると共に基板の小型化、低背化を促進することができる複合型電子部品 10を得ることができる。

[0032] 更に、本実施形態によれば、必要に応じて多層配線ブロック 11の絶縁層 11Aとチップ型電子部品内蔵多層ブロック 12の絶縁層 12Bとを異なる材料、例えば有機材料と無機材料に分けて構成することができるため、異種材料カゝらなる支持基板 14上に複合型電子部品 10を搭載しても、複合型電子部品 10を構成する各ブロック 11、 12 の残留応力が異なり、それぞれの残留応力を支持基板 14上で緩和して歪み等による物理特性の弊害を抑制することができ、信頼性を向上させることができる。

[0033] 次いで、図 1に示す複合型電子部品 10の製造方法の一実施形態について図 2、図 3を参照しながら説明する。複合型電子部品 10を製造するに当たって、予め作製された多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12、第 2チップ型電子部品 13及び支持基板 14を準備する。次いで、図 2の（a)に示すように多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2チップ型電子部品 13それぞれを、支持基板 14の表面配線パターン 14Aの所定の位置に合わせた後、図 3の（ a)に示すように支持基板 14上に実装する。

[0034] 次いで、図 2の (b)に示すように予め準備された未硬化状態 (即ち、 Bステージ状態 )の榭脂プリプレダシート 15Aを支持基板 14の上方に配置して榭脂プリプレダシート 15 Aを多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2チップ型電子部品 13上に被せた後、未硬化状態の榭脂部の硬化温度よりも高い温度で熱圧着すると、図 2の（c)に示すように榭脂が流動し、榭脂によって多層配線ブロック 11 、チップ型電子部品内蔵多層ブロック 12及び第 2チップ型電子部品 13それぞれの隙間を埋めると共にこれらの上面を被覆する。その後、未硬化状態の榭脂部が熱硬化することによって、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2チップ型電子部品 13が榭脂部 15を介して一体ィ匕する。この処理によって図 3 の（b)に示す複合型電子部品 10を得ることができる。

[0035] 従って、本実施形態の製造方法によれば、製法が異なる基板や電子部品、即ち多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13を適宜組み合わせ、種々の機能を付与した複合型電子部品 10を製造することがでさる。

[0036] 第 1の実施形態では、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 1 2、及び第 2のチップ型電子部品 13の三者が実装されて、これら三者 11、 12、 13が支持基板 14上で表面配線パターン 14Aを介して互いに電気的に接続された複合型電子部品 10について説明した。しかし、本発明の複合型電子部品では、例えば図 4 〜図 6に示すように、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12、及び第 2のチップ型電子部品 13の少なくともいずれか 2つを必要に応じて適宜選択して、選択された 2つを同一の支持基板 14上に配置し、互いに電気的に接続したものであっても良い。ここでも本実施形態と同一または相当部分には同一符号を付して変形例について説明する。

[0037] 第 1の変形例の複合型電子部品 10Aは、図 4に示すように、多層配線ブロック 11と、チップ型電子部品内蔵多層ブロック 12と、これら両者 11、 12を支持する支持基板 14と、支持基板 14上で多層配線ブロック 11及びチップ型電子部品内蔵多層ブロック 12を被覆する榭脂部 15と、を備え、多層配線ブロック 11及びチップ型電子部品内蔵多層ブロック 12が支持基板 14の表面に形成された表面配線パターン 14Aを介して互いに電気的に接続され、第 1の実施形態に準じて構成されている。このようにチップ型電子部品内蔵型多層ブロック 12の配線パターン 12Cとは別に配線を分担する多層配線ブロック 11をチップ型電子部品内蔵型多層ブロック 12の側方に設けることによって、チップ型電子部品内蔵型多層ブロック 12の配線パターン 12Cを側方に拡張することができ、第 1の実施形態と同様に、複合型電子部品 10Aを低背化することがでさる。

[0038] 第 2の変形例の複合型電子部品 10Bは、図 5に示すように、チップ型電子部品内蔵多層ブロック 12と、第 2のチップ型電子部品 13と、これら両者 12、 13を支持する支持基板 14と、支持基板 14上でチップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13を被覆する榭脂部 15と、を備え、チップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13が支持基板 14の表面に形成された表面配線パターン 14Aを介して互いに電気的に接続され、第 1の実施形態に準じて構成されている。例えば第 2のチップ型電子部品 13がコイル成分を含む場合には、チップ型電子部品内蔵型多層ブロック 12内の側方に第 2のチップ型電子部品 13を設けることで、コイル成分を含む第 2のチップ型電子部品 13の上下に配線パターンが形成されておらず、更にその周囲が榭脂部 15で覆われているため、コイル成分に基づく磁界はチップ型電子部品内蔵型多層ブロック 12の配線パターン 12Cの影響を受け難くなり、複合型電子部品 10Bの信頼性を向上させることができる。また、コイル成分を有するチップ型電子部品は、第 1のチップ型電子部品 12Aとしてではなぐ第 2のチップ型電子部品 13として配線パターン力も独立して設けることで、コイル成分に基づく磁界はチップ型電子部品内蔵型多層ブロック 12内の配線パターン 12Cの影響を受け難くなり、第 1の実施形態と同様に、複合型電子部品 10Bの信頼性を向上させることができる。

[0039] 第 3に示す変形例の複合型電子部品 10Cは、図 6に示すように、多層配線ブロック 11と、第 2のチップ型電子部品 13と、これら両者 11、 13を支持する支持基板 14と、支持基板 14上で多層配線ブロック 11及び第 2のチップ型電子部品 13を被覆する榭脂部 15と、を備え、多層配線ブロック 11及び第 2のチップ型電子部品 13が支持基板 14の表面に形成された表面配線パターン 14Aを介して互いに電気的に接続され、第 1の実施形態に準じて構成されている。第 2のチップ型電子部品 13がコイル成分を含む場合には、多層配線ブロック 11を第 2のチップ型電子部品 13の側方に設けることで、第 2のチップ型電子部品 13の上下に配線パターンが形成されておらず、更にその周囲が榭脂部 15で覆われているため、コイル成分に基づく磁界は多層配線ブロック 11の配線パターン 11Bの影響を受け難くなり、第 1の実施形態と同様に、複合型電子部品 10Cの信頼性を向上させることができる。

[0040] 次に、図 7〜図 14を参照しながら本発明の複合型電子部品の他の実施形態について上記実施形態と同一または相当部分には同一符号を附して説明する。

[0041] 第 2の実施形態

本実施形態の複合型電子部品 1 ODは、例えば図 7に示すようにシールド電極及びビアホール導体を有する以外は上記実施形態に準じて構成されている。即ち、本実施形態の複合型電子部品 10Dは、同図に示すように、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12、第 2のチップ型電子部品 13及び支持基板 14を備え、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2チップ型電子部品 13が支持基板 14上でプリプレダシートからなる榭脂部 15を介して一体ィ匕されている。榭脂部 15の上面は平坦化されており、且つ、その上面にはシールド電極 16が形成され、このシールド電極 16と支持基板 14は断面形状が例えば円形、楕円形状等に形成されたビアホール導体 17によって電気的に接続されて!ヽる。

[0042] このように、榭脂部 15の上面にシールド電極 16を設けることによって外部の磁気環境力も複合型電子部品 10Dの内部を保護することができる。また、ビアホール導体 1 7がチップ型電子部品内蔵多層ブロック 12と第 2のチップ型電子部品 13との間に介在することによって、隣り合うチップ型電子部品内蔵多層ブロック 12と第 2のチップ型電子部品 13との間での電磁気的な相互干渉を抑制し、各ブロック 11、 12と第 2のチップ型電子部品 13との隙間を詰めて高密度実装を行うことができ、延いては複合型電子部品 10Dを小型化することができる。

[0043] シールド電極 16及びビアホール導体 17を設ける場合には、例えば銅箔等の金属箔が被着された榭脂プリプレダシートを上記実施形態と同様に熱圧着した上面を平坦に形成した後、フォトリソグラフィ技術及びエッチング技術を用いて上面の金属箔を所定のパターンでエッチングする。次いで、 COレーザ光を榭脂部 15の所定箇所に

2

照射してビアホールを形成する。そして、各ビアホール内のデスミア処理を行った後、無電解銅めつき、電解銅めつきの順でビアホール内に銅金属を充填してビアホール導体 17を形成し、シールド電極 16と支持基板 14の表面配線パターン 14Aとを電気的に接続する。

[0044] 以上説明したように本実施形態によれば、上記実施形態と同一の作用効果を期することができ、し力もシールド電極 16によって外部の磁気環境力も複合型電子部品 1 0D内を保護すると共にビアホール導体 17によって隣接するチップ型電子部品内臓多層ブロック 12と第 2のチップ型電子部品 13との間の電磁気的な相互干渉を防止してこれら両者 12、 13を高密度に詰めて高密度化することができる。

[0045] 第 3の実施形態

本実施形態の複合型電子部品 10Eは、図 7に示す複合型電子部品 10Dから支持基板 14を除いた以外は複合型電子部品 10Dと同様に構成されている。本実施形態の複合型電子部品 10Eは、図 8に示すように、例えば剥離可能な転写用シート上または転写用フィルム（図示せず)上に形成することができる。複合型電子部品 10Eをマザ一ボード等の実装基板に実装する場合には、複合型電子部品 10Eから転写用シートまたは転写用フィルムを剥離して実装基板上に実装する。即ち、例えば銅箔等の金属箔を転写用シート上に剥離可能に貼り付ける。そして、フォトリソグラフィ技術及びエッチング技術を用いて所定のパターンで表面配線パターン 14Aを形成した後、この表面配線パターン 14Aに合わせて、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13を実装する。次いで、榭脂プリプレダシートを圧着して多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12 及び第 2のチップ型電子部品 13を一体ィ匕することによって複合型電子部品 10Eを得ることができる。つまり、複合型電子部品 10Eにおいては、マザ一ボード等の実装基板への実装は、各ブロックの外部端子電極に直接接続された配線パターン 14Aによつて行われる。

[0046] 本実施形態によれば、上記各実施形態と同様の作用効果を期することができ、しかも予め複合型電子部品 10Eを剥離可能な転写用シートまたは転写用フィルム上に作製しておくことにより、必要に応じて転写用シートまたは転写用フィルムを剥がすだけで複合型電子部品 10Eを所定の実装基板上に実装することができる。

[0047] 第 4の実施形態

本実施形態においても上記各実施形態と同一または相当部分には同一符号を付して本実施形態について説明する。

本実施形態の複合型電子部品 10Fは、図 9の（a)、（b)に示すように、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13と、を備え、これら多層配線ブロック 11及びチップ型電子部品内蔵多層ブロック 12の絶縁層がそれぞれ熱硬化性榭脂によって形成されている。多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及び第 2のチップ型電子部品 13は、、ずれも下面に外部端子電極 11E、 12F、 13Aが形成され、上記各実施形態に用いられたものに準じた構成を有している。本実施形態では第 2のチップ型電子部品 13は予め熱硬化性榭脂 18Aによって封止されてブロック状を呈するチップ型電子部品ブロック 18として構成されている。そして、本実施形態の複合型電子部品 10Fは、同図の (b)に示すように、それぞれ同一高さに形成された多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及びチップ型電子部品ブロック 18がそれぞれ第 1、第 2榭脂ブロック 19、 20を介して電気的に接続されて一体ィ匕している。第 1、第 2榭脂ブロック 19、 20も他のブロックと同一高さに形成されている。

[0048] 而して、第 1榭脂ブロック 19は、図 9の（a)、 (b)に示すように、複数の絶縁層（例えば、榭脂プリプレダシート）が積層された積層体 19Aと、積層体 19A内の所定の絶縁層に面内導体として一側面から他側面に渡って形成された接続用導体 19Bと、を有し、接続用導体 19Bが積層体の両側面に露呈し、両隣の多層配線ブロック 11とチップ型電子部品内蔵多層ブロック 12とを接続するインターフェースとして形成されている。接続用導体 19Bは、所定のパターンを有する面内導体として形成されている。また、例えば同図の（b)に示すように、多層配線ブロック 11の第 1榭脂ブロック 19との接続面には必要に応じて側面導体 11Fが形成され、チップ型電子部品内蔵多層ブロック 12の第 1榭脂ブロック 19との接続面にも必要に応じて側面導体 12Hが形成されている。そして、これらの側面導体 11F、 12Hを介して第 1榭脂ブロック 19の接続用導体 19Aと、多層配線ブロックの面内導体 11Cやチップ型電子部品内蔵多層プロック 12の面内導体 12Dとの間に段差があっても、第 1榭脂ブロック 19を介して多層配線ブロック 11とチップ型電子部品内蔵多層ブロック 12とを電気的に確実に接続している。

[0049] 図 9の（a)、 (b)に示すように、第 2榭脂ブロック 20は第 1榭脂ブロック 19に準じて構成され、積層体 20Aの両側面から接続用導体 20Bが露呈している。この接続用導体 20Bは積層体 20Aの下面として形成され、チップ型電子部品内蔵多層ブロック 12の外部端子電極 12Fとチップ型電子部品ブロック 18の第 2のチップ型電子部品 13の外部端子電極 13Aとを接続している。

[0050] 本実施形態の複合型電子部品 10Fを作製する場合には、まず、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12、チップ型電子部品ブロック 18及び第 1 、第 2榭脂ブロック 19、 20を作製する。これらのブロックはいずれも実質的に同一形状で形成されている。多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12、チップ型電子部品ブロック 18は、ずれも硬化した、ある、は焼成済みのブロックであるが、第 1、第 2榭脂ブロック 19、 20は未硬化状態の熱硬化性榭脂によって形成されてヽる。次ヽで、これらのブロック 11、 12、 18、 19、 20を図 9の（a)【こ示す jl匿序で、 f列えば剥離自在なシート上に配列した後、これらのブロックの長手方向の両側面及び上下両面をそれぞれ拘束した状態で、接合用の第 1、第 2榭脂ブロック 19、 20の硬化性榭脂が硬化する温度まで加熱すると共に残りの両側面から所定の圧力を加え、これらのブロックを熱圧着して一体化した後、冷却することによって複合型電子部品 1 OFを得ることができる。そして、複合型電子部品 10Fを所定の実装基板（図示せず）に実装する場合には、複合型電子部品 10Fからシートを剥離し、所定の実装基板にハンダ付けにより実装する。

[0051] 以上説明したように本実施形態によれば、上記各実施形態と同様の作用効果を期することができ、し力も各種の多層配線ブロック 11、チップ型電子部品内蔵多層プロック 12、チップ型電子部品ブロック 18及び第 1、第 2榭脂ブロック 19、 20を組み合わせることによって各種の目的に応じた複合型電子部品 10Fを得ることができる。

[0052] 本実施形態では、それぞれ同一高さに形成された多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及びチップ型電子部品ブロック 18がそれぞれ第 1、第 2榭脂ブロック 19、 20を介して電気的に接続されて一体化した複合型電子部品 10F について説明した。しかし、本発明の複合型電子部品では、例えば図 10〜図 12に示すように、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12、及びチップ型電子部品ブロック 18の少なくともいずれか 2つを必要に応じて適宜選択して、選択された 2つを第 1榭脂ブロック 19または第 2榭脂ブロック 20を介して互いに電気的に接続したものであっても良い。そこで、本実施形態と同一または相当部分には同一符号を付してその変形例について説明する。

[0053] 第 1の変形例の複合型電子部品 10Gは、図 10に示すように、多層配線ブロック 11 と、チップ型電子部品内蔵多層ブロック 12と、これら両者 11、 12を互いに電気的に接続する第 1榭脂ブロック 19と、を備え、その他は図 9に示す複合型電子部品 10C に準じて構成されている。チップ型電子部品内蔵多層ブロック 12が複数の第 1のチップ型電子部品 12Aを内蔵する場合には、多層配線ブロック 11がチップ型電子部品内蔵多層ブロック 12の配線パターン 12Cの一部を、あるいは多くを分担することができ、チップ型電子部品内蔵多層ブロック 12の上下に配線パターンを拡張しなくても良い。従って、第 4の実施形態と同様に、多層配線ブロック 11がチップ型電子部品内蔵多層ブロック 12の配線パターン 12Cの一部を、ある、は多くを分担することができ、チップ型電子部品内蔵型多層ブロック 12の配線パターン 12Cを上下に拡張しなくても良ぐ複合型電子部品 10Gの低背化を促進することができる。

[0054] 第 2の変形例の複合型電子部品 10Hは、図 11に示すように、チップ型電子部品内蔵多層ブロック 12と、チップ型電子部品ブロック 18と、これら両者 12、 18を互いに電気的に接続する第 2榭脂ブロック 20と、を備え、その他は図 9に示す複合型電子部品 10Fに準じて構成されている。チップ型電子部品がコイル成分を含む場合には、コイル成分を含むチップ型電子部品をチップ型電子部品ブロック 18内の第 2のチップ型電子部品 13として構成し、チップ型電子部品内蔵型多層ブロック 12内からコィル成分を含むチップ型電子部品を省くことができる。従って、コイル成分を含むチップ型電子部品をチップ型電子部品ブロック 18として独立させることで、コイル成分を含むチップ型電子部品の上下に配線パターンが形成されておらず、更にその周囲が榭脂部 18Aで覆われているため、第 4の実施形態と同様に、コイル成分に基づく磁界はチップ型電子部品内蔵多層ブロック 12の配線パターン 12Cの影響を受け難くなり、信頼性の高い複合型電子部品 10Hを得ることができる。

[0055] 第 3の変形例の複合型電子部品 101は、図 12に示すように、多層配線ブロック 11と、チップ型電子部品ブロック 18と、これら両者 12、 18を互いに電気的に接続する第 2 榭脂ブロック 20と、を備え、その他は図 9に示す複合型電子部品 10Fに準じて構成されている。チップ型電子部品ブロック 18内の第 2のチップ型電子部品 13がコイル成分を含む場合には、その配線部分を多層配線ブロック 11として独立させて、チップ型電子部品ブロック 18の側方に第 2榭脂ブロック 20を介して設けることで、コイル成分を含む第 2のチップ型電子部品 13の上下に配線パターンが形成されておらず、更にその周囲が榭脂部 18Aで覆われているため、第 4の実施形態と同様に、コイル成分に基づく磁界は多層配線ブロック 11の配線パターン 11Bの影響を受け難、複合型電子部品 101を得ることができる。

[0056] 本発明の複合型電子部品は、図 13、図 14に示すように、複合型電子部品の機能に応じて、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及びチップ型電子部品ブロック 18をそれぞれ適宜の数を選択し、あるいは適宜の大きさに形成されたものを適宜の数だけ配置して一体ィ匕したものであっても良い。また、同種類のブロックのみを適宜の数だけ配置して一体化したものであっても良い。

[0057] 第 5の実施形態

本実施形態の複合型電子部品 10Jは、図 13に示すように、高さ、幅、長さがそれぞれ略同一大きさに形成された多層配線ブロック 11、チップ型電子部品内蔵多層プロック 12、チップ型電子部品ブロック 18、及び隣接するブロックを電気的、機械的に接続する榭脂ブロック 21を備え、これらのブロックが目的に応じた配列で配置されて全体として矩形状に形成されて！ヽる。

[0058] 本実施形態によれば、第 4の実施形態と同様の作用効果を期することができ、しかも各種の多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12、チップ型電子部品ブロック 18及び榭脂ブロック 21を適宜組み合わせることによって各種の目的に応じた複合型電子部品 10Jを得ることができる。

[0059] 第 6の実施形態

本実施形態の複合型電子部品 10Kは、図 14に示すに示すように、多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12及びチップ型電子部品ブロック 18のいずれ力 2つが同一大きさに形成され、他の一つがその略倍の面積を持つ大きさに形成されて、全体として矩形状を呈している。そして、これらのブロック 11、 12、 18が榭脂ブロック 22を介して互、に電気的、機械的に接続されて一体ィ匕して、る。

[0060] 本実施形態によれば、第 4の実施形態と同様の作用効果を期することができ、しかも各種の多層配線ブロック 11、チップ型電子部品内蔵多層ブロック 12、チップ型電子部品ブロック 18及び榭脂ブロック 22を適宜組み合わせることによって各種の目的に応じた複合型電子部品 10Kを得ることができる。

[0061] 尚、本発明は上記各実施形態に何等制限されるものではない。例えば、多層配線ブロック、チップ型電子部品内蔵多層ブロック、チップ型電子部品は、それぞれ複数個あっても良く、また、各ブロックがそれぞれ異なる材料で形成されていても良ぐあるいは、異なる性質を有していても良ぐ要は、機能を異にする、多層配線ブロック、チップ型電子部品内蔵多層ブロック及びチップ型電子部品を備え、多層配線ブロック、チップ型電子部品内蔵多層ブロック及びチップ型電子部品が互いに電気的に接続されて同一平面上に配置された複合型電子部品及びその製造方法、あるいは多層配線ブロック、チップ型電子部品内蔵多層ブロック及びチップ型電子部品が榭脂ブロックを介して互いに圧着された電気的に接続された複合型電子部品及びその製造方法であれば、全て本発明に包含される。また、多層配線ブロック、チップ型電子部品内蔵多層ブロック、チップ型電子部品は、それぞれ複数個ずつあっても良ぐまた、各ブロックがそれぞれ異なる材料で形成されていても良ぐあるいは、異なる材質を有していても良い。

産業上の利用可能性

本発明は、例えば携帯電話等の移動体通信装置や電子機器に用いられる複合型電子部品及びその製造方法に好適に用いることができる。

Claims

請求の範囲

[1] 複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第 1のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び受動部品または能動部品力なる第 2 のチップ型電子部品の少なくともいずれか 2つを備え、上記多層配線ブロック、上記チップ型電子部品内蔵型多層ブロック、及び第 2のチップ型電子部品の少なくともいずれカゝ 2つは互いに電気的に接続されて同一平面上に配置されていることを特徴とする複合型電子部品。

[2] 上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品の少なくともいずれか 2つは、榭脂を介して一体化されていることを特徴とする請求項 1に記載の複合型電子部品。

[3] 上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品の少なくともいずれか 2つは、表面配線パターンを有する支持基板上に搭載されていることを特徴とする請求項 1または請求項 2に記載の複合型電子部品。

[4] 上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品を備えていることを特徴とする請求項 1〜請求項 3のいずれ力 1項に記載の複合型電子部品。

[5] 上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品が榭脂封止されたチップ型電子部品ブロックの少なくともいずれか 2つは、榭脂ブロックを介して一体ィ匕して、ることを特徴とする請求項 1に記載の複合型電子部品。

[6] 上記榭脂ブロックは、上記多層配線ブロック、上記チップ型電子部品内蔵多層プロック及び上記チップ型電子部品ブロックの少なくとも、ずれか 2つを互いに電気的に接続するための接続用配線を有することを特徴とする請求項 5に記載の複合型電子部品。

[7] 上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記チップ型電子部品ブロックは、榭脂ブロックを介して一体ィ匕してヽることを特徴とする請求項 5または請求項 6に記載の複合型電子部品。

[8] 上記多層配線ブロックと上記チップ型電子部品内蔵多層ブロックとは、互いに異なる材料で形成されてヽることを特徴とする請求項 1〜請求項 7のヽずれか 1項に記載の複合型電子部品。

[9] 複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第 1のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品の少なくともヽずれか 2つをそれぞれ、表面配線パターンを有する支持基板上に搭載する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品の少なくともいずれか 2つを榭脂シートで被覆する工程と、上記榭脂シ一トを、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品の少なくともいずれか 2つに圧着する工程と、を備えたことを特徴とする複合型電子部品の製造方法。

[10] 上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記第 2のチップ型電子部品それぞれを、表面配線パターンを有する支持基板上に搭載する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2 のチップ型電子部品を榭脂シートで被覆する工程と、上記榭脂シートを、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品に圧着する工程と、を備えたことを特徴とする請求項 9に記載の複合型電子部品の製造方法。

[11] 複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第 1のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品が榭脂封止されたチップ型電子部品ブロックの少なくともヽずれか 2つと、配線パターンを有する榭脂ブロックと、をそれぞれ配置する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品の少なくともいずれ力 2つを、上記榭脂ブロックを介して互いに圧着して電気的に接続する工程と、を備えたことを特徴とする複合型電子部品の製造方法。上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、上記チップ型電子部品ブロック、及び上記榭脂ブロック、をそれぞれ配置する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び第 2のチップ型電子部品を、上記榭脂ブロックを介して互いに圧着して電気的に接続する工程と、を備えたことを特徴とする請求項 11に記載の複合型電子部品の製造方法。