WO2024004263A1 - 基板 - Google Patents

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WO2024004263A1
WO2024004263A1 PCT/JP2023/005690 JP2023005690W WO2024004263A1 WO 2024004263 A1 WO2024004263 A1 WO 2024004263A1 JP 2023005690 W JP2023005690 W JP 2023005690W WO 2024004263 A1 WO2024004263 A1 WO 2024004263A1
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WO
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electronic components
filler
particle diameter
substrate
wall surface
Prior art date
Application number
PCT/JP2023/005690
Other languages
English (en)
French (fr)
Inventor
竜一 久保
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2023579251A priority Critical patent/JPWO2024004263A1/ja
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the present invention relates to a substrate.
  • Patent Document 1 describes a core member, a through hole penetrating the core member, one or more passive components arranged in the through hole, and a core member that covers at least a portion of the passive component and fills at least a portion of the through hole.
  • a semiconductor package including a sealing material is described (see, for example, FIG. 9).
  • Patent Document 2 discloses a core substrate provided with an opening penetrating a core material, a plurality of types of electronic components housed in the opening, and a core substrate formed in the opening with a plurality of types of electronic components housed in the core substrate.
  • a printed wiring board including a fixing resin is described (see, for example, FIG. 1).
  • the gap between the electronic components may not be sufficiently filled with a sealing material for sealing the electronic components within the substrate.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a substrate with excellent filling properties of a sealing material between electronic components.
  • the substrate of the present invention has a core substrate having a first surface and a second surface opposite to the first surface, and an opening provided therein; and at least a plurality of electronic components provided in the opening.
  • a sealing material that is provided between the opening and the plurality of electronic components and between the plurality of electronic components and includes a resin and a filler, wherein the average distance between the plurality of electronic components is the It is smaller than the shortest distance between the wall of the opening and the electronic component adjacent to the wall.
  • FIG. 1 is a cross-sectional view schematically showing an example of a substrate according to an embodiment of the present invention.
  • FIG. 2 is a plan view schematically showing an example of a core board and electronic components included in the board shown in FIG.
  • FIG. 3 is an enlarged schematic cross-sectional view of the opening of the substrate shown in FIG.
  • FIG. 4 is a plan view schematically showing when electronic components are sealed with a sealing material.
  • FIG. 5 is a cross-sectional view schematically showing when electronic components are sealed with a sealing material.
  • FIG. 6 is a plan view schematically showing a state in which the core substrate included in the substrate shown in FIG. 1 is deformed.
  • FIG. 7 is a cross-sectional view schematically showing a modification of the substrate shown in FIG. FIG.
  • FIG. 8 is a diagram schematically showing an example of a process of attaching an adhesive film for fixing electronic components to a core substrate.
  • FIG. 9 is a cross-sectional view schematically showing an example of a process of arranging electronic components (passive components) on an adhesive film.
  • FIG. 10 is a cross-sectional view schematically showing an example of a process of arranging electronic components (passive components and semiconductor chips) on an adhesive film.
  • FIG. 11 is a cross-sectional view schematically showing an example of the process of filling the opening of the core substrate with a sealing material.
  • FIG. 12 is a cross-sectional view schematically showing an example of the process of forming a via.
  • FIG. 13 is a cross-sectional view schematically showing an example of the process of forming a wiring layer.
  • FIG. 14 is a cross-sectional view schematically showing an example of the process of forming a buildup layer.
  • the present invention is not limited to the following configuration, and can be modified and applied as appropriate without changing the gist of the present invention. Note that the present invention also includes a combination of two or more of the individual desirable configurations described below.
  • FIG. 1 is a cross-sectional view schematically showing an example of a substrate according to an embodiment of the present invention.
  • FIG. 2 is a plan view schematically showing an example of a core board and electronic components included in the board shown in FIG. Note that FIG. 1 is a cross-sectional view taken along the line XX shown in FIG. 2.
  • the substrate 100 shown in FIGS. 1 and 2 has a first surface 11 and a second surface 12 opposite to the first surface 11, and includes a core substrate 10 in which an opening 13 is provided, and a core substrate 10 in which an opening 13 is provided. At least a plurality of electronic components 20 are provided, a third surface 31 on the first surface 11 side and a third surface 31 on the second surface 12 side are provided between the opening 13 and the electronic components 20, and between the plurality of electronic components 20.
  • a sealing material 30 having four surfaces 32; a plurality of first via conductors 40 penetrating the third surface 31 of the sealing material 30 and electrically connected to the first electrodes 21 of the plurality of electronic components 20; A plurality of second via conductors 50 electrically connected to the second electrodes 22 of the plurality of electronic components 20 and a plurality of second via conductors 50 provided on the first surface 11 of the core substrate 10 and the third surface 31 of the sealing material 30.
  • the core substrate 10 a resin substrate, a glass substrate, a ceramic substrate, etc. can be used.
  • the core substrate 10 may be a printed wiring board having conductor wiring provided on its surface or inside.
  • an insulating support substrate (core material) formed from a resin such as epoxy resin and a reinforcing material such as glass cloth can be used.
  • the supporting substrate may contain inorganic particles such as silica particles and alumina particles.
  • the first surface 11 and second surface 12 of the core substrate 10 are parallel surfaces to each other, and constitute a pair of opposing main surfaces of the core substrate 10.
  • the opening 13 of the core substrate 10 passes through the core substrate 10.
  • the shape of the opening 13 when the core substrate 10 is viewed from above is not particularly limited, and in addition to the rectangle shown in FIG. It's okay.
  • the substrate 100 is a component-embedded substrate in which a plurality of electronic components 20 are embedded, and each electronic component 20 is not placed on the first surface 11 and second surface 12 of the core substrate 10 but inside the opening 13 of the core substrate 10. It is stored in.
  • the electronic component 20 may be arranged two-dimensionally within the opening 13 as shown in FIG. 2, or may be arranged one-dimensionally within the opening 13. In the former case, the electronic components 20 may be arranged, for example, in a matrix (FIG. 2) or in a staggered manner.
  • the spacing S1 between the plurality of electronic components 20 (that is, the spacing between adjacent electronic components 20) is not particularly limited, but the average spacing S1 is preferably 10 ⁇ m or more and 100 ⁇ m or less, and preferably 10 ⁇ m or more and 50 ⁇ m or less. It is more preferable that there be.
  • the average of the intervals S1 is determined by image analysis of a photograph of the substrate 100. More specifically, an enlarged photograph of a cross section parallel to the second surface 12 of the core substrate 10 is obtained using a scanning electron microscope (SEM) or a transmission electron microscope (TEM), and for each set of adjacent electronic components 20, Using image analysis software, line segments are drawn on each of the opposing contour lines, and the average distance between the line segments is determined. Then, the average of the average distances obtained from all the combinations of electronic components 20 is determined, and the average value is set as the average of the interval S1.
  • An X-ray photograph may be used instead of a photograph taken by a scanning electron microscope (SEM) or a transmission electron microscope (TEM).
  • spacing S1 between the electronic components 20 may be substantially constant (the same no matter where) as shown in FIGS. It's okay.
  • the average distance S1 only needs to be measured on one cross section parallel to the second surface 12, and does not necessarily need to be measured on two or more cross sections parallel to the second surface 12.
  • FIG. 1 shows a cross section perpendicular to the second surface 12 of the core substrate 10.
  • this cross section may be simply referred to as a "vertical cross section.”
  • passive components 20A such as a capacitor (for example, a multilayer ceramic capacitor (MLCC)) and an inductor are arranged here.
  • These electronic components 20 are chip components having a longitudinal shape such as a rectangular parallelepiped shape or a cylindrical shape.
  • the electronic components 20 of the same type are components of the same size as defined by the size notation of chip components.
  • the size notation is a notation defined by JIS (Japanese Industrial Standards) and EIA (Electronic Industries Alliance), and examples of JIS include 0603 and the like.
  • the electronic components 20 of the same type may be components of the same type among the basic components of an electric circuit, such as capacitors or inductors.
  • the electronic components 20 of the same type may be, for example, components having the same model among capacitors or inductors.
  • Each electronic component 20 has a shape whose longitudinal direction extends in a direction perpendicular to the second surface 12 of the core substrate 10 (first direction D1 or second direction D2, which will be described later). In this case, it becomes particularly difficult to fill the gaps between the electronic components 20 with the sealing material 30, but according to the present embodiment, as will be described later, the filling performance of the sealing material 30 between the electronic components 20 can be improved. is possible.
  • each electronic component 20 In a vertical cross section, the dimensions of each electronic component 20 are larger in a direction perpendicular to the second surface 12 (first direction D1 or second direction D2 described later) than in a direction parallel to the second surface 12 of the core substrate 10. bigger. Thereby, the electronic components 20 can be arranged with higher density.
  • each electronic component 20 has a first electrode 21 in a first direction D1 that is perpendicular to the second surface 12 of the core substrate 10 and faces the first surface 11 side, and is opposite to the first direction D1. It has a second electrode 22 in the second direction D2.
  • the first electrode 21 and the second electrode 22 are located at one end and the other end in the longitudinal direction of the elongated electronic component 20, respectively.
  • At least one dimension of the electronic component 20 is determined in a vertical cross section in a direction perpendicular to the second surface 12 (first direction D1 or second direction D2) rather than in a direction parallel to the second surface 12 of the core substrate 10. ) may be smaller. Furthermore, in at least one of the electronic components 20, the first electrode 21 and the second electrode 22 may be arranged in a direction parallel to the core substrate 10.
  • FIG. 3 is an enlarged schematic cross-sectional view of the opening of the substrate shown in FIG. Note that FIG. 3 is a part of a cross-sectional view taken along the line XX shown in FIG. 2, and shows a vertical cross-section.
  • the sealing material 30 is a member for sealing the electronic component 20 within the opening 13, and is filled around each electronic component 20 within the opening 13. As shown in FIGS. 2 and 3, the sealing material 30 includes a resin 33 and a filler 34.
  • Examples of the resin 33 include epoxy resin, polyimide, etc., and among them, epoxy resin is preferable.
  • the filler 34 contains particles, as shown in FIGS. 2 and 3.
  • the filler 34 for example, inorganic particles such as silica particles and alumina particles are suitable.
  • SiO 2 and Al 2 O 3 are suitable as the material for the filler 34, and it is preferable that the filler 34 contains at least one of SiO 2 and Al 2 O 3 .
  • the shape of the filler 34 is not particularly limited, and may be, for example, spherical as shown in FIGS. 2 and 3, or may be ellipsoidal, plate-like, acicular, irregular, etc. .
  • At least one first via conductor 40 is provided for each electronic component 20, and each electronic component 20 is electrically connected to the first buildup layer 60 via the first via conductor 40.
  • Each first via conductor 40 penetrates at least the insulating layer 61 of the first buildup layer 60 closest to the core substrate 10 and the third surface 31 of the sealing material 30, and extends through the first electrode of the corresponding electronic component 20. It has reached 21.
  • At least one second via conductor 50 is provided for each electronic component 20, and each electronic component 20 is electrically connected to the second buildup layer 70 via the second via conductor 50.
  • Each second via conductor 50 at least penetrates the insulating layer 71 of the second buildup layer 70 closest to the core substrate 10 and reaches the second electrode 22 of the corresponding electronic component 20 .
  • the first buildup layer 60 electrically connects the electronic components 20 to each other, the electronic components 20 to other components, through holes, terminals, etc., and includes at least one insulating layer 61 and at least one wiring layer 62. are stacked alternately.
  • the second buildup layer 70 electrically connects the electronic components 20 to each other, the electronic components 20 to other components, through holes, terminals, etc., and includes at least one insulating layer 71 and at least one wiring.
  • the layers 72 are alternately stacked.
  • FIG. 4 is a plan view schematically showing when electronic components are sealed with a sealing material.
  • FIG. 5 is a cross-sectional view schematically showing when electronic components are sealed with a sealing material.
  • FIG. 6 is a plan view schematically showing a state in which the core substrate included in the substrate shown in FIG. 1 is deformed.
  • the average interval S1 between the plurality of electronic components 20 is the shortest distance S2 between the wall surface 13a of the opening 13 and the electronic component 20 adjacent to the wall surface 13a. smaller than In this way, since there is a space around the area where the electronic component 20 is mounted, when the electronic component 20 is sealed with the sealing material 30, as shown in FIGS. This allows the sealing material 30 to flow, increasing the fluidity of the sealing material 30. As a result, bubble clogging and clogging of the filler 34 are suppressed, so that the filling performance of the sealing material 30 between the electronic components 20 is improved.
  • the electrodes (the first electrode 21 and the second electrode 22) of the electronic component 20 are located at one end and the other end in the longitudinal direction of the elongated electronic component 20. If an electrode is provided at this position, the position where the filler 34 contacts the electronic component 20 when filling the sealing material 30 becomes the electrode.
  • the material of the electrode is typically metal, which has higher strength than parts other than the electrode (typically ceramic), so even if the filler 34 comes into contact with the electrode, the electrode is not easily damaged.
  • the large filler 34 is formed between the electronic components 20 in a portion other than the longitudinal end of the electronic component 20.
  • the ceramic portion of the electronic component 20 between the plurality of electronic components 20 is prevented from being damaged.
  • the electronic component 20 is prevented from being damaged by contact with the filler 34 when the sealing material 30 is filled.
  • the ratio between the average interval S1 and the shortest distance S2 is not particularly limited, the shortest distance S2 is preferably 5 times or more, more preferably 8 times or more, as compared to the average interval S1, More preferably, it is substantially 10 times or more.
  • the shortest distance S2 is also not particularly limited, but is preferably 50 ⁇ m or more, more preferably 100 ⁇ m or more.
  • the shortest distance S2 is determined by image analysis of a photograph of the substrate 100. More specifically, an enlarged photograph of a cross section parallel to the second surface 12 of the core substrate 10 is obtained using a scanning electron microscope (SEM) or a transmission electron microscope (TEM), and the wall surface 13a of the opening 13 and the wall surface 13a are For each of the adjacent electronic components 20, line segments are drawn on the opposing contours using image analysis software, and the minimum interval between the line segments is determined. Then, the shortest distance among the determined minimum intervals is defined as the shortest distance S2.
  • An X-ray photograph may be used instead of a photograph taken by a scanning electron microscope (SEM) or a transmission electron microscope (TEM).
  • all the spacings S1 between the plurality of electronic components 20, that is, all the spacings S1 between adjacent sets of electronic components 20, may be smaller than the shortest distance S2.
  • the average particle diameter of the filler 34 filled in the area A1 between the wall surface 13a of the opening 13 and the plurality of electronic components 20 adjacent to the wall surface 13a is It is preferable that the average particle diameter is larger than the average particle diameter of the filler 34 filled in the area A2 between 20 and 20 mm.
  • the filling rate of the fillers 34 tends to be small.
  • the ratio of the resin 33 becomes large. Since the resin having a small elastic modulus can be placed around the electronic component 20, the stress from the core substrate 10 can be further alleviated. That is, in the vertical cross section, the ratio of the area occupied by the filler 34 filled in the area A1 between the wall surface 13a of the opening 13 and the plurality of electronic components 20 adjacent to the wall surface 13a is smaller than the area between the plurality of electronic components 20. It is preferable that the area occupied by the filler 34 filled in A2 is smaller than the area occupied by the filler 34.
  • the filling rate of the filler 34 can be determined as the ratio of the area occupied by the filler 34 per unit area in an image in a vertical section. By adjusting the filling rate of the filler 34 in the area A1, it is possible to adjust the linear expansion coefficient of the encapsulant 30 and the thermal contraction during curing of the encapsulant 30, thereby preventing the occurrence of cracks and electronic components. The load on 20 can be suppressed.
  • the filler 34 having a large particle size is difficult to fill in the area A2 between the plurality of electronic components 20, and is difficult to fill in the area A2 between the plurality of electronic components 20, and between the wall surface of the opening 13, the wall surface 13a of the opening 13, and the plurality of electronic components 20 adjacent to the wall surface 13a.
  • the area A1 is likely to be filled. That is, the filler 34 having a large particle size is unevenly distributed in the area A1. Utilizing this property, by changing the materials of the filler 34 with a large particle size and the filler 34 with a small particle size, the characteristics of the sealing material 30 can be controlled between the mounting area of the electronic component 20 and the surrounding area. You can make a difference.
  • Examples of the properties of the sealing material 30 that can be changed by changing the material of the filler 34 include properties such as linear expansion coefficient, dielectric constant, Young's modulus, thermal conductivity, electromagnetic wave absorption, and moisture absorption.
  • the thermal conductivity of the filler 34 having a small particle size is increased, and the thermal conductivity of the filler 34 having a large particle size is decreased.
  • the thermal conductivity of the sealing material 30 in the area A2 becomes high, and the thermal conductivity of the sealing material 30 in the area A1 becomes low.
  • the heat generated by the electronic component 20 built into the opening 13 can be efficiently released to the upper and lower surfaces of the board 100 without escaping in the horizontal direction (lateral direction) to the second surface 12.
  • Examples of such a combination of fillers 34 include using silica as the filler 34 with a large particle size and using boron nitride or aluminum nitride as the filler 34 with a small particle size.
  • Another example is an example in which electromagnetic wave absorption performance is added to the filler 34 having a large particle size.
  • the electromagnetic wave shielding property of the sealing material 30 becomes high in the region A1. In this way, it is possible to block the influence of noise from outside the opening 13 while maintaining electrical characteristics in the sealing material 30 around the electronic component 20 (area A2).
  • An example of such a combination of fillers 34 is an example in which iron oxide is used as the filler 34 having a large particle size.
  • Another example is to use a material with a small dielectric constant and dielectric loss as the filler 34 with a small particle size, and use a material with a small coefficient of linear expansion as the filler 34 with a large particle size.
  • the linear expansion coefficient of the encapsulant 30 in the area A1 is reduced while improving the electrical characteristics (reducing loss) of the electronic component 20 in the encapsulant 30 around the electronic component 20 (area A2). By doing so, the physical effects of heat can be reduced.
  • Examples of such a combination of fillers 34 include using a zirconium phosphate compound (manufactured by Toagosei, Ultair TM, etc.) as the filler 34 with a large particle size, and using silica as the filler 34 with a small particle size.
  • a zirconium phosphate compound manufactured by Toagosei, Ultair TM, etc.
  • silica silica
  • Another example is to use a material with a small dielectric constant and dielectric loss as the filler 34 with a small particle size, and use a material with a high thermal conductivity as the filler 34 with a large particle size. In this way, heat is efficiently released through the sealing material 30 in the area A1 while improving the electrical characteristics (reducing loss) of the electronic component 20 in the sealing material 30 around the electronic component 20 (area A2). It can be released outside the section 13.
  • Examples of such a combination of fillers 34 include using boron nitride or aluminum nitride as the filler 34 with a large particle size, and using silica as the filler 34 with a small particle size.
  • the sealing material 30 in the region A1 contains a large amount of filler 34 with a large particle size, the continuity of the fracture surface will be inhibited. That is, the sealing material 30 becomes more difficult to break.
  • the average particle diameter of the filler 34 is determined by image analysis of a photograph of a vertical cross section. More specifically, in an enlarged photograph of a vertical cross section obtained by a scanning electron microscope (SEM) or a transmission electron microscope (TEM), each outline of at least 50 fillers 34 included in area A1 or A2 is shown. The diameter of a circle equal to the area within the closed curve formed by the line, that is, the equivalent circle diameter is determined, and the average value thereof is determined as the average particle diameter of the filler 34.
  • SEM scanning electron microscope
  • TEM transmission electron microscope
  • the region A1 may be the entire region sandwiched between the wall surface 13a of the opening 13 and the electronic component 20 adjacent to the wall surface 13a in a vertical cross section. Further, the region A2 may be the entire region sandwiched between at least one set (or each set) of two adjacent electronic components 20 in the vertical cross section.
  • the position of the vertical cross section for comparing the average particle diameters is not particularly limited, but as shown in FIG. Good too. Further, the vertical cross section for comparing the average particle diameters may or may not be the cross section where the shortest distance S2 appears.
  • the average particle diameter of the filler 34 filled in area A1 and the average particle diameter of the filler 34 filled in area A2 only need to satisfy the above relationship in one vertical section, and in two or more vertical sections. The above relationship does not necessarily have to be satisfied.
  • the average particle diameter of the filler 34 filled in the area A1 may be 5 times or more the average particle diameter of the filler 34 filled in the area A2. It is preferably 10 times or more, and more preferably 10 times or more.
  • the average particle diameter of the filler 34 filled in region A1 is preferably 10 ⁇ m or more and 100 ⁇ m or less, more preferably 50 ⁇ m or more and 100 ⁇ m or less.
  • the average particle diameter of the filler 34 filled in region A2 is preferably 10 nm or more and 100 ⁇ m or less, more preferably 10 nm or more and 50 ⁇ m or less.
  • the maximum particle diameter of the filler 34 filled in the area between the wall surface 13a and the plurality of electronic components 20 adjacent to the wall surface 13a is It is preferable that the particle size is larger than the maximum particle diameter of the filler 34 filled in the area between the electronic components 20. That is, it is preferable that the maximum particle diameter of the filler 34 filled in the area A1 is larger than the maximum particle diameter of the filler 34 filled in the area A2.
  • the maximum particle diameter of the filler 34 filled in region A1 is preferably 10 ⁇ m or more and 100 ⁇ m or less, more preferably 50 ⁇ m or more and 100 ⁇ m or less.
  • the maximum particle diameter of the filler 34 filled in region A2 is preferably 10 nm or more and 100 ⁇ m or less, more preferably 10 nm or more and 50 ⁇ m or less.
  • the maximum particle diameter of the filler 34 filled in the area A1 between the wall surface 13a and the plurality of electronic components 20 adjacent to the wall surface 13a is It is preferable that the spacing S1 between the electronic components 20 is larger than the average. This indicates that filler 34 of a size that cannot be filled between electronic components 20 exists in region A1.
  • the maximum particle diameter of the filler 34 is determined by image analysis of a photograph of a vertical cross section. More specifically, filler 34 included in area A1 or A2 is observed as a large filler in an enlarged photograph of a vertical cross section obtained by a scanning electron microscope (SEM) or a transmission electron microscope (TEM). For some of these, the diameter of a circle equal to the area within the closed curve formed by each contour line, that is, the equivalent circle diameter, is determined, and the maximum value thereof is determined as the maximum particle diameter of the filler 34.
  • SEM scanning electron microscope
  • TEM transmission electron microscope
  • FIG. 7 is a cross-sectional view schematically showing a modification of the substrate shown in FIG. 1.
  • a semiconductor chip 20B such as an integrated circuit (IC) may be mounted together with a passive component 20A as an electronic component 20 in the opening 13 of the core substrate 10.
  • the average distance S1 is determined by using not only the distance S1 (average distance) between the passive components 20A but also the distance S1 (average distance) between the passive components 20A and the semiconductor chip 20B, as shown in FIG. Calculated.
  • the semiconductor chip 20B may be arranged adjacent to the wall surface 13a of the opening 13, and in this case, the shortest distance S2 is the distance between the wall surface 13a and the semiconductor chip 20B adjacent to the wall surface 13a. It may be the distance between. Further, in this case, the region A1 may be a region between the wall surface 13a and the semiconductor chip 20B adjacent to the wall surface 13a in a vertical section.
  • the region A2 may include a region sandwiched between at least one set (or each set) of adjacent passive components 20A and semiconductor chip 20B in the vertical cross section.
  • the thickness of the encapsulant 30 in the direction orthogonal to the second surface 12 from the surface of the electronic component 20 is such that Preferably, the spacing S1 between the parts 20 is larger than the average.
  • the thickness of the encapsulant 30 in the direction orthogonal to the second surface 12 from the surface of the electronic component 20 is such that The average particle diameter of the filler 34 filled in the region that is larger than the average spacing S1 between the components 20 may be larger than the average particle diameter of the filler 34 filled in the region between the plurality of electronic components 20. preferable.
  • the thickness S3 of the sealing material 30 present on the upper surface of the semiconductor chip 20B is larger than the average of the intervals S1.
  • the filler 34 having a large particle size can be present in the sealing material 30 located on the upper surface of the semiconductor chip 20B.
  • the average particle diameter of the filler 34 present in this region is larger than the average particle diameter of the filler 34 filled in the region between the plurality of electronic components 20.
  • the filler 34 having a large particle size as a filler having high electromagnetic wave absorption performance, it is possible to block the influence of external noise on the semiconductor chip 20B. Moreover, by using the filler 34 having a large particle size as a material having a small coefficient of linear expansion, the coefficient of linear expansion of the sealing material 30 can be made small and the physical influence of heat on the semiconductor chip 20B can be reduced.
  • FIG. 8 is a diagram schematically showing an example of a process of attaching an adhesive film for fixing electronic components to a core substrate.
  • an opening 13 is formed in the core substrate 10, and an adhesive film 80 for fixing electronic components is attached to the second surface 12 of the core substrate 10.
  • FIG. 9 is a cross-sectional view schematically showing an example of the process of arranging electronic components (passive components) on an adhesive film.
  • FIG. 10 is a cross-sectional view schematically showing an example of a process of arranging electronic components (passive components and semiconductor chips) on an adhesive film.
  • a plurality of electronic components 20 are placed on the adhesive film 80.
  • the passive component 20A is arranged on the adhesive film 80 so that the first electrode 21 faces upward and the second electrode 22 faces downward. Thereby, the second electrode 22 is attached to the adhesive film 80.
  • the passive component 20A and the semiconductor chip 20B may be mounted together.
  • FIG. 11 is a cross-sectional view schematically showing an example of the process of filling the opening of the core substrate with a sealing material.
  • the electronic component 20 is sealed with a sealing material 30.
  • a sealing material 30 Specifically, an uncured film containing a thermosetting resin and a filler is laminated on the first surface 11 of the core substrate 10 under vacuum. Thereafter, this film is heated and pressed to soften it, thereby filling the area around each electronic component 20 in the opening 13 with a thermosetting resin and filler.
  • the sealing material 30 sufficiently filled between the electronic components 20 is formed.
  • FIG. 12 is a cross-sectional view schematically showing an example of the process of forming a via.
  • an insulating layer 61 is formed on the first surface 11 of the core substrate 10 and the third surface 31 of the sealing material 30.
  • An insulating layer 71 is formed on the second surface 12 and the fourth surface 32 of the sealing material 30. Note that the adhesive film 80 can also be used as it is without being peeled off.
  • a via 82 is formed in the insulating layer 61 to expose the first electrode 21, and a via 83 is formed in the insulating layer 71 to expose the second electrode 22.
  • FIG. 13 is a cross-sectional view schematically showing an example of the process of forming a wiring layer.
  • plating for example, semi-additive method
  • plating is used to fill the vias 82 and 83 to form the first via conductor 40 and the second via conductor 50, and to form the wiring layers 62 and 72. do.
  • FIG. 14 is a cross-sectional view schematically showing an example of the process of forming a buildup layer.
  • layers are added as necessary to form the first buildup layer 60 and the second buildup layer 70.
  • the substrate 100 can be manufactured.
  • a core substrate having a first surface and a second surface opposite to the first surface, and having an opening provided therein; at least a plurality of electronic components provided in the opening; a sealing material that is provided between the opening and the plurality of electronic components and between the plurality of electronic components and includes a resin and a filler; Equipped with A substrate, wherein an average distance between the plurality of electronic components is smaller than a shortest distance between a wall surface of the opening and an electronic component adjacent to the wall surface.
  • the average particle diameter of the filler filled in the region between the wall surface and the plurality of electronic components adjacent to the wall surface is equal to the average particle diameter of the filler filled in the region between the plurality of electronic components.
  • the ratio of the area occupied by the filler filled in the area between the wall surface and the plurality of electronic components adjacent to the wall surface is equal to the area between the plurality of electronic components.
  • the maximum particle diameter of the filler filled in the region between the wall surface and the plurality of electronic components adjacent to the wall surface is the maximum particle diameter of the filler filled in the region between the plurality of electronic components.
  • the maximum particle diameter of the filler filled in the area between the wall surface and the plurality of electronic components adjacent to the wall surface is determined by the average spacing between the plurality of electronic components.
  • each of the plurality of electronic components has a shape whose longitudinal direction extends in a direction perpendicular to the second surface.
  • ⁇ 7> The board according to ⁇ 6>, wherein the electrodes of the electronic component are located at one end and the other end in the longitudinal direction.
  • the thickness of the encapsulant in the direction perpendicular to the second surface from the surface of the electronic component is the same as that between the plurality of electronic components.
  • the thickness of the encapsulant in the direction perpendicular to the second surface from the surface of the electronic component is the same as that between the plurality of electronic components.

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Abstract

第１面１１及び第１面１１と反対側の第２面１２を有し、内部に開口部１３が設けられたコア基板１０と、開口部１３に少なくとも複数設けられた電子部品２０と、開口部１３と複数の電子部品２０の間と、複数の電子部品２０間とに設けられ、樹脂３３及びフィラー３４を含む封止材３０と、を備え、複数の電子部品２０間の間隔Ｓ１の平均が、開口部１３の壁面１３ａと壁面１３ａに隣接する電子部品２０との間の最短距離Ｓ２よりも小さい、基板１００。

Description

基板
　本発明は、基板に関する。
　特許文献１には、コア部材と、コア部材を貫通する貫通孔と、貫通孔に配置された一つ以上の受動部品と、受動部品の少なくとも一部を覆い、貫通孔の少なくとも一部を満たす封止材と、を備える半導体パッケージが記載されている（例えば図９参照）。
　特許文献２には、コア材を貫通する開口が設けられたコア基板と、開口内に収容された複数の種類の電子部品と、開口内に形成され、複数の種類の電子部品をコア基板に固定する樹脂と、を備えるプリント配線板が記載されている（例えば図１参照）。
特許第６６９４９３１号公報 特開２０１９－２０７９７８号公報
　従来、基板に電子部品を表面実装する場合は、基板上にはんだ接続用のランドを形成する必要があるため、電子部品間の間隔は、数百μｍ以上は確保する必要があり、それ以上間隔を小さくすることは困難であった。
　それに対して、特許文献１、２に記載の技術によれば、コア基板の開口部内に埋め込まれた電子部品に対してビアを介して配線を電気的に接続することが可能である。そのため、電子部品間の間隔をより小さくすることができる。
　しかしながら、電子部品間の間隔を小さくすると、電子部品を基板内に封止するための封止材が電子部品間の隙間に充分には充填されない可能性がある。
　本発明は、上記の問題を解決するためになされたものであり、電子部品間の封止材の充填性に優れた基板を提供することを目的とする。
　本発明の基板は、第１面及び上記第１面と反対側の第２面を有し、内部に開口部が設けられたコア基板と、上記開口部に少なくとも複数設けられた電子部品と、上記開口部と上記複数の電子部品の間と、上記複数の電子部品間とに設けられ、樹脂及びフィラーを含む封止材と、を備え、上記複数の電子部品間の間隔の平均が、上記開口部の壁面と上記壁面に隣接する電子部品との間の最短距離よりも小さい。
　本発明によれば、電子部品間の封止材の充填性に優れた基板を提供することができる。
図１は、本発明の実施形態に係る基板の一例を模式的に示す断面図である。 図２は、図１に示す基板が備えるコア基板及び電子部品の一例を模式的に示す平面図である。 図３は、図１に示す基板の開口部を拡大した断面模式図である。 図４は、電子部品を封止材で封止するときを模式的に示す平面図である。 図５は、電子部品を封止材で封止するときを模式的に示す断面図である。 図６は、図１に示す基板が備えるコア基板が変形した状態を模式的に示す平面図である。 図７は、図１に示す基板の変形例を模式的に示す断面図である。 図８は、コア基板に電子部品固定用の粘着フィルムを貼り付ける工程の一例を模式的に示す図である。 図９は、電子部品（受動部品）を粘着フィルム上に配置する工程の一例を模式的に示す断面図である。 図１０は、電子部品（受動部品及び半導体チップ）を粘着フィルム上に配置する工程の一例を模式的に示す断面図である。 図１１は、コア基板の開口部に封止材を充填する工程の一例を模式的に示す断面図である。 図１２は、ビアを形成する工程の一例を模式的に示す断面図である。 図１３は、配線層を形成する工程の一例を模式的に示す断面図である。 図１４は、ビルドアップ層を形成する工程の一例を模式的に示す断面図である。
　以下、本発明の基板について説明する。
　しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
［基板］
　図１は、本発明の実施形態に係る基板の一例を模式的に示す断面図である。図２は、図１に示す基板が備えるコア基板及び電子部品の一例を模式的に示す平面図である。なお、図１は、図２に示すＸ－Ｘ線に沿った断面図である。
　図１及び図２に示す基板１００は、第１面１１及び第１面１１と反対側の第２面１２を有し、内部に開口部１３が設けられたコア基板１０と、開口部１３に少なくとも複数設けられた電子部品２０と、開口部１３と電子部品２０の間と、複数の電子部品２０間とに設けられ、第１面１１側の第３面３１及び第２面１２側の第４面３２を有する封止材３０と、封止材３０の第３面３１を貫通し、複数の電子部品２０の第１電極２１に電気的に接続された複数の第１ビア導体４０と、複数の電子部品２０の第２電極２２に電気的に接続された複数の第２ビア導体５０と、コア基板１０の第１面１１及び封止材３０の第３面３１上に設けられた第１ビルドアップ層（再配線層）６０と、コア基板１０の第２面１２及び封止材３０の第４面３２上に設けられた第２ビルドアップ層（再配線層）７０と、を備えている。
　コア基板１０としては、樹脂基板、ガラス基板、セラミック基板等を用いることができる。コア基板１０は、その表面又は内部に導体配線が設けられているプリント配線板であってもよい。コア基板１０として好ましくは、エポキシ樹脂等の樹脂とガラスクロス等の補強材とから形成された絶縁性の支持基板（コア材）を使用することができる。支持基板には、シリカ粒子、アルミナ粒子等の無機粒子が含まれていてもよい。
　コア基板１０の第１面１１及び第２面１２は、互いに平行な面であり、コア基板１０の対向する一対の主面を構成している。
　コア基板１０の開口部１３は、コア基板１０を貫通している。コア基板１０を平面視したときの開口部１３の形状は、特に限定されず、図２に示す矩形の他、円形、楕円形、長円形、ｎ角形（ｎは５以上の整数）等であってもよい。
　基板１００は、複数の電子部品２０が埋め込まれた部品埋め込み基板であり、各電子部品２０は、コア基板１０の第１面１１及び第２面１２上ではなく、コア基板１０の開口部１３内に収納されている。
　電子部品２０は、図２に示したように開口部１３内に二次元的に配置されてもよいし、開口部１３内に一次元的に配置されてもよい。前者の場合は、電子部品２０は、例えば、マトリクス状に配列されてもよいし（図２）、千鳥状に配列されてもよい。
　複数の電子部品２０間の間隔（すなわち隣り合う電子部品２０間の間隔）Ｓ１は、特に限定されないが、間隔Ｓ１の平均は、１０μｍ以上、１００μｍ以下であることが好ましく、１０μｍ以上、５０μｍ以下であることがより好ましい。
　ここで、間隔Ｓ１の平均は、基板１００の写真を画像解析することにより求められる。より詳細には、走査型電子顕微鏡（ＳＥＭ）又は透過型電子顕微鏡（ＴＥＭ）によりコア基板１０の第２面１２に平行な断面の拡大写真を得て、隣り合う各組の電子部品２０について、画像解析ソフトを用いて、対向する輪郭線上にそれぞれ線分を描画して当該線分間の平均距離を求める。そして、全ての組合せの電子部品２０から得られた平均距離の平均を求め、その平均値を間隔Ｓ１の平均とする。走査型電子顕微鏡（ＳＥＭ）又は透過型電子顕微鏡（ＴＥＭ）による写真に代えて、Ｘ線写真を用いてもよい。
　なお、電子部品２０間の間隔Ｓ１は、図１及び図２に示すように実質的に一定（どこであっても同じ）であってもよいし、測定位置や対象となる電子部品２０によって異なっていてもよい。
　また、間隔Ｓ１の平均は、第２面１２に平行な１つの断面だけで測定されればよく、第２面１２に平行な２以上の断面にて測定される必要は必ずしもない。
　また、図１は、コア基板１０の第２面１２に対して直交する断面を示している。以下、この断面を単に「垂直断面」と言う場合がある。
　電子部品２０の種類は、特に限定されないが、ここでは、コンデンサ（例えば積層セラミックコンデンサ（ＭＬＣＣ））、インダクタ等の受動部品２０Ａが配置されている。これらの電子部品２０（受動部品２０Ａ）は、直方体状、円柱状等の長手形状を有するチップ部品である。
　なお、同じ１つの開口部１３内には、１種のみの電子部品２０が配置されていてもよいし、２種以上の電子部品２０が配置（混在）されていてもよい。また、後者の場合、同種の電子部品２０とは、チップ部品のサイズ表記で規格された同一サイズの部品である。サイズ表記は、ＪＩＳ（Ｊａｐａｎｅｓｅ　Ｉｎｄｕｓｔｒｉａｌ　Ｓｔａｎｄａｒｄｓ：日本工業規格）とＥＩＡ（Ｅｌｅｃｔｒｏｎｉｃ　Ｉｎｄｕｓｔｒｉｅｓ　Ａｌｌｉａｎｃｅ：電子工業会）で定められた表記であり、ＪＩＳでいえば、例えば０６０３等の表記が挙げられる。また、同種の電子部品２０とは、例えば、コンデンサ同士やインダクタ同士のように、電気回路の基本構成部品のうちの同じ種類の部品であってもよい。また、同種の電子部品２０とは、例えば、コンデンサ同士やインダクタ同士のうち、同一の型式を有する部品であってもよい。
　各電子部品２０は、コア基板１０の第２面１２に対して直交する方向（後述する第１方向Ｄ１又は第２方向Ｄ２）に長手方向が延びる形状を有している。この場合、特に封止材３０を電子部品２０間の隙間に充填し難くなるが、本実施形態によれば、後述するように、電子部品２０間の封止材３０の充填性を向上することが可能である。
　垂直断面において、各電子部品２０の寸法は、コア基板１０の第２面１２と平行な方向よりも第２面１２に対して直交する方向（後述する第１方向Ｄ１又は第２方向Ｄ２）においてより大きい。これにより、電子部品２０をより高密度に配置することができる。
　また、各電子部品２０は、コア基板１０の第２面１２に対して直交する方向であって第１面１１側に向かう第１方向Ｄ１に第１電極２１を有すると共に第１方向Ｄ１と反対の第２方向Ｄ２に第２電極２２を有している。このように電子部品２０を縦方向に実装することにより、長手形状の電子部品２０をより高密度に配置することができる。
　各電子部品２０において、第１電極２１及び第２電極２２は、それぞれ、長手形状の電子部品２０の長手方向における一方及び他方の端部に位置している。
　なお、電子部品２０の少なくとも１つの寸法は、垂直断面において、コア基板１０の第２面１２と平行な方向よりも第２面１２に対して直交する方向（第１方向Ｄ１又は第２方向Ｄ２）においてより小さくてもよい。また、電子部品２０の少なくとも１つは、第１電極２１及び第２電極２２がコア基板１０と平行な方向に配置されていてもよい。
　図３は、図１に示す基板の開口部を拡大した断面模式図である。なお、図３は、図２に示すＸ－Ｘ線に沿った断面図の一部であり、垂直断面を示している。
　封止材３０は、開口部１３内に電子部品２０を封止するための部材であり、開口部１３内において各電子部品２０の周囲に充填されている。図２及び図３に示すように、封止材３０は、樹脂３３及びフィラー３４を含んでいる。
　樹脂３３としては、例えば、エポキシ樹脂、ポリイミド等が挙げられるが、なかでもエポキシ樹脂が好適である。
　フィラー３４は、図２及び図３に示したように、粒子を含んでいる。フィラー３４としては、例えば、シリカ粒子、アルミナ粒子等の無機粒子が好適である。
　このように、フィラー３４の材質としては、ＳｉＯ２及びＡｌ２Ｏ３が好適であり、フィラー３４は、ＳｉＯ２及びＡｌ２Ｏ３の少なくとも一方を含むことが好ましい。
　フィラー３４の形状は、特に限定されず、例えば、図２及び図３に示したように球状であってもよいし、その他、楕円球状、板状、針状、不定形等であってもよい。
　第１ビア導体４０は、各電子部品２０に少なくとも１つずつ設けられており、各電子部品２０は、第１ビア導体４０を介して第１ビルドアップ層６０に電気的に接続されている。各第１ビア導体４０は、第１ビルドアップ層６０の最もコア基板１０に近い絶縁層６１と、封止材３０の第３面３１とを少なくとも貫通し、対応する電子部品２０の第１電極２１まで達している。
　第２ビア導体５０は、各電子部品２０に少なくとも１つずつ設けられており、各電子部品２０は、第２ビア導体５０を介して第２ビルドアップ層７０に電気的に接続されている。各第２ビア導体５０は、第２ビルドアップ層７０の最もコア基板１０に近い絶縁層７１を少なくとも貫通し、対応する電子部品２０の第２電極２２まで達している。
　第１ビルドアップ層６０は、電子部品２０同士や、電子部品２０と他の部品やスルーホール、端子等とを電気的に接続しており、少なくとも１つの絶縁層６１と少なくとも１つの配線層６２とが交互に積層されている。
　第２ビルドアップ層７０も同様に、電子部品２０同士や、電子部品２０と他の部品やスルーホール、端子等とを電気的に接続しており、少なくとも１つの絶縁層７１と少なくとも１つの配線層７２とが交互に積層されている。
　図４は、電子部品を封止材で封止するときを模式的に示す平面図である。図５は、電子部品を封止材で封止するときを模式的に示す断面図である。図６は、図１に示す基板が備えるコア基板が変形した状態を模式的に示す平面図である。
　本実施形態では、図２及び図３に示すように、複数の電子部品２０間の間隔Ｓ１の平均が、開口部１３の壁面１３ａと壁面１３ａに隣接する電子部品２０との間の最短距離Ｓ２よりも小さい。このように、電子部品２０が実装される領域の周辺にスペースがあることで、電子部品２０を封止材３０で封止する際に、図４及び図５に示すように、周辺部に向けての封止材３０の流れができ、封止材３０の流動性が上がる。その結果、気泡噛みやフィラー３４の詰まりが抑制されるため、電子部品２０間の封止材３０の充填性が向上する。
　また、本実施形態では、電子部品２０の電極（第１電極２１及び第２電極２２）が長手形状の電子部品２０の長手方向における一方及び他方の端部に位置している。この位置に電極が設けられていると、封止材３０を充填する際にフィラー３４が電子部品２０に接触する位置が電極になる。電極の材質は典型的には金属であり、電極以外の部位（典型的にはセラミック）よりも強度が高いため、電極にフィラー３４が接触したとしても電極は傷つきにくい。
　一方、複数の電子部品２０の間隔が小さく、大きなフィラー３４が電子部品２０の間に入りにくいため、電子部品２０の間において大きなフィラー３４が電子部品２０の長手方向における端部以外の部位のセラミックに接触することが防止される。そのため、複数の電子部品２０の間において電子部品２０のセラミック部分が傷つくことが防止される。
　以上の理由により、電極をこの位置に設けることにより、封止材３０の充填時に電子部品２０がフィラー３４の接触によって傷つくことが防止される。
　また、コア基板１０より弾性率の小さい封止材３０の樹脂３３のフレームを充分に確保できるため、図６に示すように、コア基板１０が変形した際に発生するコア基板１０からの応力を当該フレーム部分で緩和でき、電子部品２０にかかる応力を低減できる。すなわち、コア基板１０が変形しても、封止材３０の幅の広い外周部がバッファとなり、電子部品２０への影響を低減することができる。
　間隔Ｓ１の平均と、最短距離Ｓ２との比率は特に限定されないが、最短距離Ｓ２は、間隔Ｓ１の平均に対して、５倍以上であることが好ましく、８倍以上であることがより好ましく、実質的に１０倍以上であることがさらに好ましい。
　また、最短距離Ｓ２も特に限定されないが、５０μｍ以上であることが好ましく、１００μｍ以上であることがより好ましい。
　ここで、最短距離Ｓ２は、基板１００の写真を画像解析することにより求められる。より詳細には、走査型電子顕微鏡（ＳＥＭ）又は透過型電子顕微鏡（ＴＥＭ）によりコア基板１０の第２面１２に平行な断面の拡大写真を得て、開口部１３の壁面１３ａと、壁面１３ａに隣接する電子部品２０の各々とについて、画像解析ソフトを用いて、対向する輪郭線上にそれぞれ線分を描画して当該線分間の最小間隔を求める。そして、求めた最小間隔のうちの最も短い距離を最短距離Ｓ２とする。走査型電子顕微鏡（ＳＥＭ）又は透過型電子顕微鏡（ＴＥＭ）による写真に代えて、Ｘ線写真を用いてもよい。
　図２及び図３に示したように、複数の電子部品２０間の間隔Ｓ１はいずれも、すなわち隣り合う各組の電子部品２０間の間隔Ｓ１は全て、最短距離Ｓ２よりも小さくてもよい。
　図３に示すように、垂直断面において、開口部１３の壁面１３ａと壁面１３ａに隣接する複数の電子部品２０との間の領域Ａ１に充填されたフィラー３４の平均粒子径は、複数の電子部品２０間の領域Ａ２に充填されたフィラー３４の平均粒子径よりも大きいことが好ましい。
　領域Ａ１において粒子径が大きいフィラー３４が多いと、フィラー３４の充填率が小さくなりやすい。フィラー３４の充填率が小さい場合、樹脂３３の比率が大きくなる。弾性率の小さい樹脂を電子部品２０の周囲に配置できるため、コア基板１０からの応力をさらに緩和することができる。
　すなわち、垂直断面において、開口部１３の壁面１３ａと壁面１３ａに隣接する複数の電子部品２０との間の領域Ａ１に充填されたフィラー３４の占有面積の割合は、複数の電子部品２０間の領域Ａ２に充填されたフィラー３４の占有面積の割合よりも小さいことが好ましい。なお、フィラー３４の充填率は、垂直断面での画像における単位領域当たりのフィラー３４の占有面積の割合として求めることができる。
　領域Ａ１におけるフィラー３４の充填率を調整することにより、封止材３０の線膨張係数の調整や、封止材３０の硬化時における熱収縮の調整等が可能になり、クラックの発生や電子部品２０への負荷を抑制することができる。
　粒子径が大きいフィラー３４は、複数の電子部品２０間の領域Ａ２には充填されにくく、開口部１３の壁面と開口部１３の壁面１３ａと壁面１３ａに隣接する複数の電子部品２０との間の領域Ａ１に充填されやすい。すなわち、粒子径が大きいフィラー３４は領域Ａ１に偏在することになる。この性質を利用して、粒子径が大きいフィラー３４と粒子径が小さいフィラー３４の材質を変えることで、電子部品２０の実装エリアとその周囲の領域との間で封止材３０の特性を作為的に違えることができる。
　フィラー３４の材質を変えることにより違えることができる封止材３０の特性の例としては、線膨張係数、誘電率、ヤング率、熱伝導率、電磁波吸収性、水分吸収性といった特性が挙げられる。
　一例として、粒子径が小さいフィラー３４の熱伝導率を大きくし、粒子径が大きいフィラー３４の熱伝導率を小さくする例が挙げられる。この場合、領域Ａ２の封止材３０の熱伝導率が高くなり、領域Ａ１の封止材３０の熱伝導率が低くなる。このようにすると、開口部１３に内蔵された電子部品２０より発せられる熱を、第２面１２に水平な方向（横方向）に逃がすことなく基板１００の上下面に効率的に逃がすことができる。
　このようなフィラー３４の組み合わせとしては、粒子径が大きいフィラー３４としてシリカ、粒子径が小さいフィラー３４として窒化ホウ素又は窒化アルミニウムを使用する例が挙げられる。
　他の一例として、粒子径が大きいフィラー３４に電磁波吸収性能を付加する例が挙げられる。この場合、領域Ａ１において封止材３０の電磁波シールド性が高くなる。このようにすると、電子部品２０の周囲（領域Ａ２）の封止材３０において電気特性を維持しながら、開口部１３の外部からのノイズの影響を遮断することができる。
　このようなフィラー３４の組み合わせとしては、粒子径が大きいフィラー３４として酸化鉄を使用する例が挙げられる。
　他の一例として、粒子径が小さいフィラー３４として誘電率と誘電損失が小さい材料を用い、粒子径が大きいフィラー３４として線膨張係数の小さい材料を用いる例が挙げられる。このようにすると、電子部品２０の周囲（領域Ａ２）の封止材３０において電子部品２０の電気特性を向上（損失を低減）させながら、領域Ａ１において封止材３０の線膨張係数が小さくなることで、熱による物理的影響を低減できる。
　このようなフィラー３４の組み合わせとしては、粒子径が大きいフィラー３４としてリン酸ジルコニウム化合物（東亞合成製、ウルテアＴＭなど）、粒子径が小さいフィラー３４としてシリカを使用する例が挙げられる。
　他の一例として、粒子径が小さいフィラー３４として誘電率と誘電損失が小さい材料を用い、粒子径が大きいフィラー３４として熱伝導率が大きい材料を用いる例が挙げられる。このようにすると、電子部品２０の周囲（領域Ａ２）の封止材３０において電子部品２０の電気特性を向上（損失を低減）させながら、領域Ａ１の封止材３０を通じて熱を効率的に開口部１３の外に逃がすことができる。
　このようなフィラー３４の組み合わせとしては、粒子径が大きいフィラー３４として窒化ホウ素又は窒化アルミニウム、粒子径が小さいフィラー３４としてシリカを使用する例が挙げられる。
　また、領域Ａ１の封止材３０に粒子径が大きいフィラー３４が多く含まれると、破断面の連続性が阻害される。すなわち、封止材３０がより割れ難くなる。
　なお、フィラー３４の平均粒子径は、垂直断面の写真を画像解析することにより求められる。より詳細には、走査型電子顕微鏡（ＳＥＭ）又は透過型電子顕微鏡（ＴＥＭ）により得られる垂直断面の拡大写真において、領域Ａ１又はＡ２内に包含される少なくとも５０個のフィラー３４について、それぞれの輪郭線より形成される閉曲線内の面積に等しい円の直径、すなわち円相当径を求め、その平均値をフィラー３４の平均粒子径とする。
　なお、フィラー３４の粒子の断面について、写真に含まれるフィラー３４の断面がフィラー３４の粒子径が大きくなる中心付近で切断した断面であるのか、フィラー３４の粒子径が小さくなる端部付近で切断した断面であるのかを判別することは難しいが、フィラー３４の粒子径、形状及び面積等は、写真に見えているフィラー３４の断面の画像に基づいて求める。
　図３に示すように、領域Ａ１は、垂直断面において、開口部１３の壁面１３ａと壁面１３ａに隣接する電子部品２０とによって挟まれた領域全体であってもよい。また、領域Ａ２は、垂直断面において、隣り合う少なくとも１組（各組でもよい）の２つの電子部品２０によって挟まれた領域全体であってもよい。
　また、垂直断面において、通常では開口部１３の壁面１３ａは２つ存在することになるが、その場合、いずれか一方の壁面１３ａと、その壁面１３ａに隣接する電子部品２０との間の領域を領域Ａ２とすればよい。
　また、平均粒子径を比較するための垂直断面の位置は特に限定されないが、図３に示したように、複数の電子部品２０と、隣り合う電子部品２０間の隙間とが現れる断面であってもよい。また、平均粒子径を比較するための垂直断面は、最短距離Ｓ２が現れる断面であってもよいし、そうでなくてもよい。
　なお、領域Ａ１に充填されたフィラー３４の平均粒子径と領域Ａ２に充填されたフィラー３４の平均粒子径とは、１つの垂直断面だけで上記関係を満たせばよく、２以上の垂直断面にて上記関係を必ずしも満たす必要はない。
　これらの平均粒子径の比率は特に限定されないが、領域Ａ１に充填されたフィラー３４の平均粒子径は、領域Ａ２に充填されたフィラー３４の平均粒子径に対して、５倍以上であることが好ましく、１０倍以上であることがより好ましい。
　領域Ａ１に充填されたフィラー３４の平均粒子径は、１０μｍ以上、１００μｍ以下であることが好ましく、５０μｍ以上、１００μｍ以下であることがより好ましい。
　領域Ａ２に充填されたフィラー３４の平均粒子径は、１０ｎｍ以上、１００μｍ以下であることが好ましく、１０ｎｍ以上、５０μｍ以下であることがより好ましい。
　また、第２面１２に対して直交する断面（垂直断面）において、壁面１３ａと壁面１３ａに隣接する複数の電子部品２０との間の領域に充填されたフィラー３４の最大粒子径は、複数の電子部品２０間の領域に充填されたフィラー３４の最大粒子径よりも大きいことが好ましい。
　すなわち、領域Ａ１に充填されたフィラー３４の最大粒子径が、領域Ａ２に充填されたフィラー３４の最大粒子径より大きいことが好ましい。
　領域Ａ１に充填されたフィラー３４の最大粒子径は、１０μｍ以上、１００μｍ以下であることが好ましく、５０μｍ以上、１００μｍ以下であることがより好ましい。
　領域Ａ２に充填されたフィラー３４の最大粒子径は、１０ｎｍ以上、１００μｍ以下であることが好ましく、１０ｎｍ以上、５０μｍ以下であることがより好ましい。
　また、第２面１２に対して直交する断面（垂直断面）において、壁面１３ａと壁面１３ａに隣接する複数の電子部品２０との間の領域Ａ１に充填されたフィラー３４の最大粒子径は、複数の電子部品２０間の間隔Ｓ１の平均よりも大きいことが好ましい。このことは、領域Ａ１には、電子部品２０間に充填できない大きさのフィラー３４が存在していることを示している。
　なお、フィラー３４の最大粒子径は、垂直断面の写真を画像解析することにより求められる。より詳細には、走査型電子顕微鏡（ＳＥＭ）又は透過型電子顕微鏡（ＴＥＭ）により得られる垂直断面の拡大写真において、領域Ａ１又はＡ２内に包含されるフィラー３４について、大きいフィラーとして観察されるフィラーのいくつかについて、それぞれの輪郭線より形成される閉曲線内の面積に等しい円の直径、すなわち円相当径を求め、その最大値をフィラー３４の最大粒子径とする。
　図７は、図１に示す基板の変形例を模式的に示す断面図である。
　図７に示すように、コア基板１０の開口部１３には、電子部品２０として、受動部品２０Ａと共に、集積回路（ＩＣ）等の半導体チップ２０Ｂが混載されていてもよい。この場合、間隔Ｓ１の平均は、図７に示すように、受動部品２０Ａ間の間隔Ｓ１（平均距離）のみならず、受動部品２０Ａと半導体チップ２０Ｂの間の間隔Ｓ１（平均距離）も用いて算出される。
　なお、本変形例では、半導体チップ２０Ｂは、開口部１３の壁面１３ａに隣接して配置されてもよく、この場合、上記最短距離Ｓ２は、壁面１３ａと壁面１３ａに隣接する半導体チップ２０Ｂとの間の距離であってもよい。また、この場合、上記領域Ａ１は、垂直断面において、壁面１３ａと壁面１３ａに隣接する半導体チップ２０Ｂとの間の領域であってもよい。
　さらに、本変形例では、上記領域Ａ２は、垂直断面において、隣り合う少なくとも１組（各組でもよい）の受動部品２０Ａ及び半導体チップ２０Ｂによって挟まれた領域を含んでいてもよい。
　また、複数の電子部品２０のうち、少なくとも一部の電子部品２０につき、電子部品２０の表面から第２面１２に対して直交する方向に向けた封止材３０の厚さが、複数の電子部品２０間の間隔Ｓ１の平均よりも大きいことが好ましい。
　そして、複数の電子部品２０のうち、少なくとも一部の電子部品２０につき、電子部品２０の表面から第２面１２に対して直交する方向に向けた封止材３０の厚さが、複数の電子部品２０間の間隔Ｓ１の平均よりも大きくなっている領域に充填されたフィラー３４の平均粒子径は、複数の電子部品２０間の領域に充填されたフィラー３４の平均粒子径よりも大きいことが好ましい。
　図７における半導体チップ２０Ｂについてこの条件が満たされており、半導体チップ２０Ｂの上面に存在する封止材３０の厚さＳ３が間隔Ｓ１の平均よりも大きくなっている。
　このようになっていると、半導体チップ２０Ｂの上面に位置する封止材３０に粒子径の大きいフィラー３４を存在させることができる。そして、当該領域に存在するフィラー３４の平均粒子径は、複数の電子部品２０間の領域に充填されたフィラー３４の平均粒子径よりも大きくなる。
　粒子径の大きいフィラー３４を熱伝導率が高いフィラーとすることで、半導体チップ２０Ｂから封止材３０の第３面３１側への放熱性を高めることができる。
　また、粒子径の大きいフィラー３４を電磁波吸収性能の高いフィラーとすることで、半導体チップ２０Ｂに対する外部からのノイズの影響を遮断することができる。
　また、粒子径の大きいフィラー３４を線膨張係数の小さい材料とすることにより、封止材３０の線膨張係数を小さくして、半導体チップ２０Ｂに対する熱による物理的影響を低減できる。
［基板の製造方法］
　基板１００は、以下の方法により製造することができる。図８は、コア基板に電子部品固定用の粘着フィルムを貼り付ける工程の一例を模式的に示す図である。
　まず、図８に示すように、コア基板１０に開口部１３を形成し、コア基板１０の第２面１２に電子部品固定用の粘着フィルム８０を貼り付ける。
　図９は、電子部品（受動部品）を粘着フィルム上に配置する工程の一例を模式的に示す断面図である。図１０は、電子部品（受動部品及び半導体チップ）を粘着フィルム上に配置する工程の一例を模式的に示す断面図である。
　次に、図９に示すように、複数の電子部品２０（受動部品２０Ａ）を粘着フィルム８０上に配置する。例えば、第１電極２１が上方向を、第２電極２２が下方向を向くように受動部品２０Ａを粘着フィルム８０上に配置する。これにより、第２電極２２が粘着フィルム８０に貼り付けられる。このとき、図１０に示すように、受動部品２０Ａと半導体チップ２０Ｂとを混載してもよい。
　図１１は、コア基板の開口部に封止材を充填する工程の一例を模式的に示す断面図である。
　次に、図１１に示すように、電子部品２０を封止材３０で封止する。具体的には、真空下においてコア基板１０の第１面１１上に、熱硬化性樹脂とフィラーとを含む未硬化のフィルムを積層する。その後、このフィルムを加熱プレスして軟化させることによって、開口部１３内において各電子部品２０の周囲に熱硬化性樹脂及びフィラーを充填する。このとき、上述のように、電子部品２０間の間隔Ｓ１の平均が、壁面１３ａと電子部品２０との間の最短距離Ｓ２よりも小さいことから、電子部品２０の実装エリアからその周囲に向かって軟化した材料の流れが発生するため、電子部品２０間の隙間に当該材料を効果的に充填することができる。そして、熱硬化性樹脂を硬化させることによって、電子部品２０間に充分に充填された封止材３０が形成される。
　図１２は、ビアを形成する工程の一例を模式的に示す断面図である。
　次に、図１２に示すように、粘着フィルム８０を剥がした後、コア基板１０の第１面１１及び封止材３０の第３面３１上に絶縁層６１を形成すると共に、コア基板１０の第２面１２及び封止材３０の第４面３２上に絶縁層７１を形成する。なお、粘着フィルム８０は、剥がさずにそのまま用いることも可能である。そして、ＣＯ２レーザー等により、絶縁層６１にビア８２を形成して第１電極２１を露出させると共に、絶縁層７１にビア８３を形成して第２電極２２を露出させる。
　図１３は、配線層を形成する工程の一例を模式的に示す断面図である。
　次に、図１３に示すように、めっき（例えばセミアディティブ工法）を用いて、ビア８２及び８３を埋めて第１ビア導体４０及び第２ビア導体５０を形成すると共に配線層６２及び７２を形成する。
　図１４は、ビルドアップ層を形成する工程の一例を模式的に示す断面図である。
　その後、図１４に示すように、必要に応じてレイヤーを追加して、第１ビルドアップ層６０及び第２ビルドアップ層７０を形成する。
　以上により、基板１００を製造することができる。
　本明細書には、以下の内容が開示されている。
＜１＞
　第１面及び前記第１面と反対側の第２面を有し、内部に開口部が設けられたコア基板と、
　前記開口部に少なくとも複数設けられた電子部品と、
　前記開口部と前記複数の電子部品の間と、前記複数の電子部品間とに設けられ、樹脂及びフィラーを含む封止材と、
　を備え、
　前記複数の電子部品間の間隔の平均が、前記開口部の壁面と前記壁面に隣接する電子部品との間の最短距離よりも小さい、基板。
＜２＞
　前記第２面に対して直交する断面において、前記壁面と前記壁面に隣接する複数の電子部品との間の領域に充填されたフィラーの平均粒子径は、前記複数の電子部品間の領域に充填されたフィラーの平均粒子径よりも大きい、＜１＞に記載の基板。
＜３＞
　前記第２面に対して直交する断面において、前記壁面と前記壁面に隣接する複数の電子部品との間の領域に充填されたフィラーの占有面積の割合は、前記複数の電子部品間の領域に充填されたフィラーの占有面積の割合よりも小さい、＜２＞に記載の基板。
＜４＞
　前記第２面に対して直交する断面において、前記壁面と前記壁面に隣接する複数の電子部品との間の領域に充填されたフィラーの最大粒子径は、前記複数の電子部品間の領域に充填されたフィラーの最大粒子径よりも大きい、＜１＞～＜３＞のいずれか１つに記載の基板。
＜５＞
　前記第２面に対して直交する断面において、前記壁面と前記壁面に隣接する複数の電子部品との間の領域に充填されたフィラーの最大粒子径は、前記複数の電子部品間の間隔の平均よりも大きい、＜１＞～＜４＞のいずれか１つに記載の基板。
＜６＞
　前記複数の電子部品は、各々、前記第２面に対して直交する方向に長手方向が延びる形状を有する、＜１＞～＜５＞のいずれか１つに記載の基板。
＜７＞
　前記電子部品の電極が前記長手方向における一方及び他方の端部に位置している、＜６＞に記載の基板。
＜８＞
　前記複数の電子部品のうち、少なくとも一部の電子部品につき、前記電子部品の表面から前記第２面に対して直交する方向に向けた封止材の厚さが、前記複数の電子部品間の間隔の平均よりも大きい、＜１＞～＜７＞のいずれか１つに記載の基板。
＜９＞
　前記複数の電子部品のうち、少なくとも一部の電子部品につき、前記電子部品の表面から前記第２面に対して直交する方向に向けた封止材の厚さが、前記複数の電子部品間の間隔の平均よりも大きくなっている領域に充填されたフィラーの平均粒子径は、前記複数の電子部品間の領域に充填されたフィラーの平均粒子径よりも大きい、＜８＞に記載の基板。
　１０　コア基板
　１１　第１面
　１２　第２面
　１３　開口部
　１３ａ　壁面
　２０　電子部品
　２０Ａ　受動部品
　２０Ｂ　半導体チップ
　２１　第１電極
　２２　第２電極
　３０　封止材
　３１　第３面
　３２　第４面
　３３　樹脂
　３４　フィラー
　４０　第１ビア導体
　５０　第２ビア導体
　６０　第１ビルドアップ層
　６１　絶縁層
　６２　配線層
　７０　第２ビルドアップ層
　７１　絶縁層
　７２　配線層
　８０　粘着フィルム
　８２、８３　ビア
　１００　基板
　Ｄ１　第１方向
　Ｄ２　第２方向
　Ｓ１　隣り合う電子部品間の間隔
　Ｓ２　開口部の壁面と壁面に隣接する電子部品との間の最短距離
　Ｓ３　半導体チップの上面に存在する封止材の厚さ
　Ａ１　開口部の壁面と壁面に隣接する電子部品との間の領域
　Ａ２　電子部品間の領域

 

Claims (9)

  1. 　第１面及び前記第１面と反対側の第２面を有し、内部に開口部が設けられたコア基板と、
    　前記開口部に少なくとも複数設けられた電子部品と、
    　前記開口部と前記複数の電子部品の間と、前記複数の電子部品間とに設けられ、樹脂及びフィラーを含む封止材と、
    　を備え、
    　前記複数の電子部品間の間隔の平均が、前記開口部の壁面と前記壁面に隣接する電子部品との間の最短距離よりも小さい、基板。
  2. 　前記第２面に対して直交する断面において、前記壁面と前記壁面に隣接する複数の電子部品との間の領域に充填されたフィラーの平均粒子径は、前記複数の電子部品間の領域に充填されたフィラーの平均粒子径よりも大きい、請求項１に記載の基板。
  3. 　前記第２面に対して直交する断面において、前記壁面と前記壁面に隣接する複数の電子部品との間の領域に充填されたフィラーの占有面積の割合は、前記複数の電子部品間の領域に充填されたフィラーの占有面積の割合よりも小さい、請求項２に記載の基板。
  4. 　前記第２面に対して直交する断面において、前記壁面と前記壁面に隣接する複数の電子部品との間の領域に充填されたフィラーの最大粒子径は、前記複数の電子部品間の領域に充填されたフィラーの最大粒子径よりも大きい、請求項１～３のいずれか１項に記載の基板。
  5. 　前記第２面に対して直交する断面において、前記壁面と前記壁面に隣接する複数の電子部品との間の領域に充填されたフィラーの最大粒子径は、前記複数の電子部品間の間隔の平均よりも大きい、請求項１～４のいずれか１項に記載の基板。
  6. 　前記複数の電子部品は、各々、前記第２面に対して直交する方向に長手方向が延びる形状を有する、請求項１～５のいずれか１項に記載の基板。
  7. 　前記電子部品の電極が前記長手方向における一方及び他方の端部に位置している、請求項６に記載の基板。
  8. 　前記複数の電子部品のうち、少なくとも一部の電子部品につき、前記電子部品の表面から前記第２面に対して直交する方向に向けた封止材の厚さが、前記複数の電子部品間の間隔の平均よりも大きい、請求項１～７のいずれか１項に記載の基板。
  9. 　前記複数の電子部品のうち、少なくとも一部の電子部品につき、前記電子部品の表面から前記第２面に対して直交する方向に向けた封止材の厚さが、前記複数の電子部品間の間隔の平均よりも大きくなっている領域に充填されたフィラーの平均粒子径は、前記複数の電子部品間の領域に充填されたフィラーの平均粒子径よりも大きい、請求項８に記載の基板。

     
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