JP4453702B2 - 複合型電子部品及びその製造方法 - Google Patents

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Description

本発明は、複合型電子部品及びその製造方法に関し、更に詳しくは、特性を異にする複数種の基板を一体化して所望の機能を付与すると共に小型化、低背化を実現することができる複合型電子部品及びその製造方法に関するものである。
近年、携帯電話等の移動体通信機器や電子機器の小型化、高機能化に伴い、電子部品の小型化、高機能化が急速に進展している。例えば特許文献１では回路部品を内蔵してモジュール化された回路部品内蔵モジュール及びその製造方法が提案されている。
特許文献１に記載の回路部品内蔵モジュールは、無機フィラーと熱硬化性樹脂とを含む混合物からなる電気絶縁性基板と、前記電気絶縁性基板の少なくとも一方の主面に形成された複数の配線パターンと、前記電気絶縁性基板に埋設され前記配線パターンに電気的に接続された回路部品とを含み、前記回路部品と前記配線パターンとが導電性接着剤（またはバンプ）を介して電気的に接続されている。また、特許文献１には電気絶縁性基板を複数層に渡って積層された多層構造の回路部品内蔵モジュールが提案されている。特許文献１では、回路部品を高密度、高機能化する方法としてインナービアホール接続法が用いられ、信頼性を高める方法として電気絶縁性基板の材料として無機フィラーと熱硬化性樹脂とを含む混合物が用いられている。
特許第３３７５５５５号公報
しかしながら、従来の複合型電子部品は、特許文献１に記載の回路部品内蔵モジュールのように電気絶縁性基板の少なくとも一方の主面に複数の配線パターンを形成し、これらの配線パターンと接続される回路部品を電気絶縁性基板内に埋設しているため、種々の機能を付与するために異なる複数種の回路部品を電気絶縁性基板に内蔵させるにしても回路部品の高さが電気絶縁性基板の高さに制限され、しかも高密度配線になっても回路部品が埋設された電気絶縁性基板の内部に配線層を設け難く、その電気絶縁性基板の上下に配線層を設けざるを得ず、低背化が難しいという課題があった。
本発明は、上記課題を解決するためになされたもので、機能を異にする種々の基板や電子部品を組み合わせて種々の機能を付与することができると共に小型化、低背化を促進することができる複合型電子部品及びその製造方法を提供することを目的としている。
本発明の請求項１に記載の複合型電子部品は、複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第１のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び受動部品または能動部品からなる第２のチップ型電子部品が樹脂封止されたチップ型電子部品ブロックの少なくともいずれか２つを備え、上記多層配線ブロック、上記チップ型電子部品内蔵型多層ブロック、及び第２のチップ型電子部品が樹脂封止されたチップ型電子部品ブロックの少なくともいずれか２つは、樹脂ブロックを介して一体化して同一平面上に配置されていることを特徴とするものである。
また、本発明の請求項２に記載の複合型電子部品は、請求項１に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記チップ型電子部品ブロックは、上記樹脂ブロックを介して一体化していることを特徴とするものである。
また、本発明の請求項３に記載の複合型電子部品は、請求項１または請求項２に記載の発明において、上記多層配線ブロックと上記チップ型電子部品内蔵多層ブロックとは、互いに異なる材料で形成されていることを特徴とするものである。
また、本発明の請求項４に記載の複合型電子部品の製造方法は、複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第１のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び第２のチップ型電子部品が樹脂封止されたチップ型電子部品ブロックの少なくともいずれか２つと、配線パターンを有する樹脂ブロックと、をそれぞれ同一平面上に配置する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記チップ型電子部品ブロックの少なくともいずれか２つを、上記樹脂ブロックを介して互いに圧着して電気的に接続する工程と、を備えたことを特徴とするものである。
また、本発明の請求項５に記載の複合型電子部品の製造方法は、請求項４に記載の発明において、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、上記チップ型電子部品ブロック、及び上記樹脂ブロックをそれぞれ配置する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記チップ型電子部品ブロックを、上記樹脂ブロックを介して互いに圧着して電気的に接続する工程と、を備えたことを特徴とするものである。
本発明によれば、機能を異にする種々の基板や電子部品を適宜組み合わせて同一平面上に配列して互いに電気的に接続して種々の機能を付与することができると共に小型化、低背化を促進することができる複合型電子部品及びその製造方法を提供することができる。
（ａ）、（ｂ）はそれぞれ本発明の複合型電子部品の一実施形態を示す図で、（ａ）はその断面図、（ｂ）はその一部を拡大して示す断面図である。 （ａ）〜（ｃ）はそれぞれ図１に示す複合型電子部品の製造方法の一実施形態を工程順に示す斜視図である。 （ａ）、（ｂ）はそれぞれ図２に示す工程における断面図で、（ａ）は多層配線ブロック等を支持基板上に実装した状態を示す図、（ｂ）は樹脂シートを圧着した状態を示す図である。 本発明の複合型電子部品の他の実施形態を示す断面図である。 本発明の複合型電子部品の更に他の実施形態を示す断面図である。 本発明の複合型電子部品の更に他の実施形態を示す断面図である。 本発明の複合型電子部品の更に他の実施形態を示す斜視図である。 本発明の複合型電子部品の更に他の実施形態を示す斜視図である。 （ａ）、（ｂ）はそれぞれ本発明の複合型電子部品の更に他の実施形態を示す図で、（ａ）は本発明の複合型電子部品の製造方法の他の実施形態の工程の要部に示す斜視図、（ｂ）は（ａ）に示す製造方法によって作製された複合型電子部品を示す断面図である。 本発明の複合型電子部品の更に他の実施形態を示す斜視図である。 本発明の複合型電子部品の更に他の実施形態を示す斜視図である。 本発明の複合型電子部品の更に他の実施形態を示す断面図である。 本発明の複合型電子部品の更に他の実施形態を示す断面図である。 本発明の複合型電子部品の更に他の実施形態を示す断面図である。
符号の説明
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、１０Ｈ、１０Ｉ、１０Ｊ、１０Ｋ 複合型電子部品
１１ 多層配線ブロック
１１Ｂ 配線パターン
１２ チップ型電子部品内蔵多層ブロック
１２Ｃ 配線パターン
１３ 第２のチップ型電子部品
１４ 支持基板
１８ チップ型電子部品ブロック
１８Ａ 熱硬化性樹脂
１９、２０、２１、２２ 樹脂ブロック
第１の実施形態
以下、図１〜図１４に示す実施形態に基づいて本発明を説明する。
本実施形態の複合型電子部品１０は、例えば図１の（ａ）、（ｂ）に示すように、多層配線ブロック１１と、第１のチップ型電子部品１２Ａを内蔵するチップ型電子部品内蔵多層ブロック１２と、第２のチップ型電子部品１３と、これら三者１１、１２、１３が実装されてこれら三者を支持する支持基板１４と、支持基板１４上で多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３の三者を被覆して一体化する樹脂部１５と、を備え、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３の三者は支持基板１４上でその表面に形成された表面配線パターン１４Ａを介して互いに電気的に接続されている。
多層配線ブロック１１は、主として複合型電子部品１０の配線部分をブロック化したもので、基本的には配線パターンとして受動機能部を受け持つブロックである。この多層配線ブロック１１は、図１の（ａ）に示すように、例えば複数の絶縁層１１Ａが積層された積層体と、積層体の内部に所定のパターンで形成された配線パターン１１Ｂと、を有している。この配線パターン１１Ｂは、各絶縁層１１Ａの間に設けられた複数の面内導体１１Ｃと、各絶縁層１１Ａを貫通し上下の面内導体１１Ｃを電気的に接続するビアホール導体１１Ｄとから形成されている。多層配線ブロック１１は、適宜の面内導体１１Ｃに接続されたインダクタやキャパシタ等の受動素子を含むものであっても良い。多層配線ブロック１１は、下面に形成された外部端子電極１１Ｅを介して支持基板１４の表面配線パターン１４Ａに接続されている。
絶縁層１１Ａは、例えばエポキシ樹脂、フェノール樹脂、シアネート樹脂等の熱硬化性樹脂によって形成することができる。この場合には、多層配線ブロック１１は例えばビルドアップ法によって形成することができ、面内導体１１Ｃは例えば銅箔等の金属箔をパターニングすることによって形成することができる。また、ビアホール導体１１Ｄは絶縁層１１Ａに形成されたビアホール内に導電性ペーストを充填することによって形成することができる。導電性ペーストは、例えば金属粒子と熱硬化性樹脂とを含む導電性樹脂組成物である。金属粒子としては、例えば金、銀、銅、ニッケル等の金属を用いることができ、熱硬化性樹脂としては、例えばエポキシ樹脂、フェノール樹脂、シアネート樹脂等の樹脂を用いることができる。
また、絶縁層１１Ａは、誘電率の低いセラミック材料によって形成することができ、セラミック材料としては低温焼結セラミック材料が好ましい。低温焼結セラミック材料としては、例えば、アルミナやフォルステライト、コージェライト等のセラミック粉末やこれらのセラミック粉末にホウ珪酸系ガラスを混合したガラス複合系材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系材料等を挙げることができる。この場合には、面内導体１１Ｃ及びビアホール導体１１ＤはＡｇまたはＣｕ等の低抵抗で低融点をもつ金属を低温で低温焼結セラミック材料と同時焼成して一体的化することができる。
また、チップ型電子部品内蔵多層ブロック１２は、多層配線ブロック１１と同様に、主として複合型電子部品１０の受動機能部を受け持つブロックである。このチップ型電子部品内蔵多層ブロック１２は、図１の（ａ）、（ｂ）に示すように、第１のチップ型電子部品１２Ａを内蔵すると共に多層配線ブロック１１と同様に複数の絶縁層１２Ｂが積層された積層体として形成され、内部に配線パターン１２Ｃが形成されている。
第１のチップ型電子部品１２Ａは、例えばチップ型コンデンサ、チップ型インダクタ、チップ型抵抗等のセラミック焼結体によって形成されている。絶縁層１２Ｂは、基本的には無機フィラーとエポキシ樹脂等の熱硬化性樹脂との混合物によって形成されていることが好ましい。絶縁層１２Ｂは、例えばセラミックと樹脂、あるいはエポキシ樹脂と無機フィラーを含有するエポキシ樹脂等のように、上述の絶縁層１１Ａとは異なる材料によって形成されていても良い。配線パターン１２Ｃは、同図の（ｂ）に示すように、例えば各絶縁層１２Ｂの間に設けられた複数の面内導体１２Ｄと、各絶縁層１２Ａを貫通し上下の面内導体１２Ｄを電気的に接続するビアホール導体１２Ｅと、積層体の下面に形成された第１の外部端子電極１２Ｆと、積層体の上面に形成された第２の外部端子電極１２Ｇとから構成されている。そして、面内導体１２Ｄの適宜の場所に第１のチップ型電子部品１２Ａが実装されている。チップ型電子部品内蔵多層ブロック１２は、下面に形成された第１の外部端子電極１２Ｆを介して支持基板１４の表面配線パターン１４Ａに接続されている。チップ型電子部品内蔵ブロック１２上面の第２の外部端子電極１２Ｇには必要に応じてシリコン半導体等の能動素子を実装しても良い。
第２のチップ型電子部品１３は、例えば、セラミック焼結体を素体とする受動素子またはシリコン半導体を素体とする能動素子からなり、図１の（ａ）に示すように下面の外部端子電極１３Ａを介して支持基板１４の表面配線パターン１４Ａに電気的に接続されている。この第２のチップ型電子部品１３は、多層配線ブロック１１及びチップ型電子部品内蔵多層ブロック１２と支持基板１４を介して互いに電気的に接続されて協働し、複合型電子部品１０に種々の機能を付与する。
第２のチップ型電子部品１３とチップ型電子部品内蔵多層ブロック１２に内蔵された第１のチップ型電子部品１２Ａとは、基本的にはサイズによって分類される。チップ型電子部品は、例えば厚みが０．８ｍｍ、長さが１．６ｍｍ、幅が０．８ｍｍより大きくなると、積層体に内蔵させることが難しいため、第２のチップ型電子部品１３として多層配線ブロック１１等と一緒に配置する。従って、上記サイズより小さなチップ型電子部品は第１のチップ型電子部品１２Ａとしてチップ型電子部品内蔵多層ブロック１２として内蔵させて使用する。
また、支持基板１４は、表面配線パターン１４Ａを有するものであれば特に制限されないが、例えば樹脂多層基板であってもセラミック多層基板であっても良い。
以上説明したように本実施形態によれば、機能を異にする、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３を備え、これらが互いに電気的に接続されて同一平面上に配置されているため、複数の機能を付与して高機能化を実現することができると共に基板の小型化、低背化を促進することができる複合型電子部品１０を得ることができる。
更に、本実施形態によれば、必要に応じて多層配線ブロック１１の絶縁層１１Ａとチップ型電子部品内蔵多層ブロック１２の絶縁層１２Ｂとを異なる材料、例えば有機材料と無機材料に分けて構成することができるため、異種材料からなる支持基板１４上に複合型電子部品１０を搭載しても、複合型電子部品１０を構成する各ブロック１１、１２の残留応力が異なり、それぞれの残留応力を支持基板１４上で緩和して歪み等による物理特性の弊害を抑制することができ、信頼性を向上させることができる。
次いで、図１に示す複合型電子部品１０の製造方法の一実施形態について図２、図３を参照しながら説明する。複合型電子部品１０を製造するに当たって、予め作製された多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、第２チップ型電子部品１３及び支持基板１４を準備する。次いで、図２の（ａ）に示すように多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２チップ型電子部品１３それぞれを、支持基板１４の表面配線パターン１４Ａの所定の位置に合わせた後、図３の（ａ）に示すように支持基板１４上に実装する。
次いで、図２の（ｂ）に示すように予め準備された未硬化状態（即ち、Ｂステージ状態）の樹脂プリプレグシート１５Ａを支持基板１４の上方に配置して樹脂プリプレグシート１５Ａを多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２チップ型電子部品１３上に被せた後、未硬化状態の樹脂部の硬化温度よりも高い温度で熱圧着すると、図２の（ｃ）に示すように樹脂が流動し、樹脂によって多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２チップ型電子部品１３それぞれの隙間を埋めると共にこれらの上面を被覆する。その後、未硬化状態の樹脂部が熱硬化することによって、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２チップ型電子部品１３が樹脂部１５を介して一体化する。この処理によって図３の（ｂ）に示す複合型電子部品１０を得ることができる。
従って、本実施形態の製造方法によれば、製法が異なる基板や電子部品、即ち多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３を適宜組み合わせ、種々の機能を付与した複合型電子部品１０を製造することができる。
第１の実施形態では、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、及び第２のチップ型電子部品１３の三者が実装されて、これら三者１１、１２、１３が支持基板１４上で表面配線パターン１４Ａを介して互いに電気的に接続された複合型電子部品１０について説明した。しかし、本発明の複合型電子部品では、例えば図４〜図６に示すように、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、及び第２のチップ型電子部品１３の少なくともいずれか２つを必要に応じて適宜選択して、選択された２つを同一の支持基板１４上に配置し、互いに電気的に接続したものであっても良い。ここでも本実施形態と同一または相当部分には同一符号を付して変形例について説明する。
第１の変形例の複合型電子部品１０Ａは、図４に示すように、多層配線ブロック１１と、チップ型電子部品内蔵多層ブロック１２と、これら両者１１、１２を支持する支持基板１４と、支持基板１４上で多層配線ブロック１１及びチップ型電子部品内蔵多層ブロック１２を被覆する樹脂部１５と、を備え、多層配線ブロック１１及びチップ型電子部品内蔵多層ブロック１２が支持基板１４の表面に形成された表面配線パターン１４Ａを介して互いに電気的に接続され、第１の実施形態に準じて構成されている。このようにチップ型電子部品内蔵型多層ブロック１２の配線パターン１２Ｃとは別に配線を分担する多層配線ブロック１１をチップ型電子部品内蔵型多層ブロック１２の側方に設けることによって、チップ型電子部品内蔵型多層ブロック１２の配線パターン１２Ｃを側方に拡張することができ、第１の実施形態と同様に、複合型電子部品１０Ａを低背化することができる。
第２の変形例の複合型電子部品１０Ｂは、図５に示すように、チップ型電子部品内蔵多層ブロック１２と、第２のチップ型電子部品１３と、これら両者１２、１３を支持する支持基板１４と、支持基板１４上でチップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３を被覆する樹脂部１５と、を備え、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３が支持基板１４の表面に形成された表面配線パターン１４Ａを介して互いに電気的に接続され、第１の実施形態に準じて構成されている。例えば第２のチップ型電子部品１３がコイル成分を含む場合には、チップ型電子部品内蔵型多層ブロック１２内の側方に第２のチップ型電子部品１３を設けることで、コイル成分を含む第２のチップ型電子部品１３の上下に配線パターンが形成されておらず、更にその周囲が樹脂部１５で覆われているため、コイル成分に基づく磁界はチップ型電子部品内蔵型多層ブロック１２の配線パターン１２Ｃの影響を受け難くなり、複合型電子部品１０Ｂの信頼性を向上させることができる。また、コイル成分を有するチップ型電子部品は、第１のチップ型電子部品１２Ａとしてではなく、第２のチップ型電子部品１３として配線パターンから独立して設けることで、コイル成分に基づく磁界はチップ型電子部品内蔵型多層ブロック１２内の配線パターン１２Ｃの影響を受け難くなり、第１の実施形態と同様に、複合型電子部品１０Ｂの信頼性を向上させることができる。
第３に示す変形例の複合型電子部品１０Ｃは、図６に示すように、多層配線ブロック１１と、第２のチップ型電子部品１３と、これら両者１１、１３を支持する支持基板１４と、支持基板１４上で多層配線ブロック１１及び第２のチップ型電子部品１３を被覆する樹脂部１５と、を備え、多層配線ブロック１１及び第２のチップ型電子部品１３が支持基板１４の表面に形成された表面配線パターン１４Ａを介して互いに電気的に接続され、第１の実施形態に準じて構成されている。第２のチップ型電子部品１３がコイル成分を含む場合には、多層配線ブロック１１を第２のチップ型電子部品１３の側方に設けることで、第２のチップ型電子部品１３の上下に配線パターンが形成されておらず、更にその周囲が樹脂部１５で覆われているため、コイル成分に基づく磁界は多層配線ブロック１１の配線パターン１１Ｂの影響を受け難くなり、第１の実施形態と同様に、複合型電子部品１０Ｃの信頼性を向上させることができる。
次に、図７〜図１４を参照しながら本発明の複合型電子部品の他の実施形態について上記実施形態と同一または相当部分には同一符号を附して説明する。
第２の実施形態
本実施形態の複合型電子部品１０Ｄは、例えば図７に示すようにシールド電極及びビアホール導体を有する以外は上記実施形態に準じて構成されている。即ち、本実施形態の複合型電子部品１０Ｄは、同図に示すように、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、第２のチップ型電子部品１３及び支持基板１４を備え、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２チップ型電子部品１３が支持基板１４上でプリプレグシートからなる樹脂部１５を介して一体化されている。樹脂部１５の上面は平坦化されており、且つ、その上面にはシールド電極１６が形成され、このシールド電極１６と支持基板１４は断面形状が例えば円形、楕円形状等に形成されたビアホール導体１７によって電気的に接続されている。
このように、樹脂部１５の上面にシールド電極１６を設けることによって外部の磁気環境から複合型電子部品１０Ｄの内部を保護することができる。また、ビアホール導体１７がチップ型電子部品内蔵多層ブロック１２と第２のチップ型電子部品１３との間に介在することによって、隣り合うチップ型電子部品内蔵多層ブロック１２と第２のチップ型電子部品１３との間での電磁気的な相互干渉を抑制し、各ブロック１１、１２と第２のチップ型電子部品１３との隙間を詰めて高密度実装を行うことができ、延いては複合型電子部品１０Ｄを小型化することができる。
シールド電極１６及びビアホール導体１７を設ける場合には、例えば銅箔等の金属箔が被着された樹脂プリプレグシートを上記実施形態と同様に熱圧着した上面を平坦に形成した後、フォトリソグラフィ技術及びエッチング技術を用いて上面の金属箔を所定のパターンでエッチングする。次いで、ＣＯ２レーザ光を樹脂部１５の所定箇所に照射してビアホールを形成する。そして、各ビアホール内のデスミア処理を行った後、無電解銅めっき、電解銅めっきの順でビアホール内に銅金属を充填してビアホール導体１７を形成し、シールド電極１６と支持基板１４の表面配線パターン１４Ａとを電気的に接続する。
以上説明したように本実施形態によれば、上記実施形態と同一の作用効果を期することができ、しかもシールド電極１６によって外部の磁気環境から複合型電子部品１０Ｄ内を保護すると共にビアホール導体１７によって隣接するチップ型電子部品内臓多層ブロック１２と第２のチップ型電子部品１３との間の電磁気的な相互干渉を防止してこれら両者１２、１３を高密度に詰めて高密度化することができる。
第３の実施形態
本実施形態の複合型電子部品１０Ｅは、図７に示す複合型電子部品１０Ｄから支持基板１４を除いた以外は複合型電子部品１０Ｄと同様に構成されている。本実施形態の複合型電子部品１０Ｅは、図８に示すように、例えば剥離可能な転写用シート上または転写用フィルム（図示せず）上に形成することができる。複合型電子部品１０Ｅをマザーボード等の実装基板に実装する場合には、複合型電子部品１０Ｅから転写用シートまたは転写用フィルムを剥離して実装基板上に実装する。即ち、例えば銅箔等の金属箔を転写用シート上に剥離可能に貼り付ける。そして、フォトリソグラフィ技術及びエッチング技術を用いて所定のパターンで表面配線パターン１４Ａを形成した後、この表面配線パターン１４Ａに合わせて、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３を実装する。次いで、樹脂プリプレグシートを圧着して多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３を一体化することによって複合型電子部品１０Ｅを得ることができる。つまり、複合型電子部品１０Ｅにおいては、マザーボード等の実装基板への実装は、各ブロックの外部端子電極に直接接続された配線パターン１４Ａによって行われる。
本実施形態によれば、上記各実施形態と同様の作用効果を期することができ、しかも予め複合型電子部品１０Ｅを剥離可能な転写用シートまたは転写用フィルム上に作製しておくことにより、必要に応じて転写用シートまたは転写用フィルムを剥がすだけで複合型電子部品１０Ｅを所定の実装基板上に実装することができる。
第４の実施形態
本実施形態においても上記各実施形態と同一または相当部分には同一符号を付して本実施形態について説明する。
本実施形態の複合型電子部品１０Ｆは、図９の（ａ）、（ｂ）に示すように、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３と、を備え、これら多層配線ブロック１１及びチップ型電子部品内蔵多層ブロック１２の絶縁層がそれぞれ熱硬化性樹脂によって形成されている。多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及び第２のチップ型電子部品１３は、いずれも下面に外部端子電極１１Ｅ、１２Ｆ、１３Ａが形成され、上記各実施形態に用いられたものに準じた構成を有している。本実施形態では第２のチップ型電子部品１３は予め熱硬化性樹脂１８Ａによって封止されてブロック状を呈するチップ型電子部品ブロック１８として構成されている。そして、本実施形態の複合型電子部品１０Ｆは、同図の（ｂ）に示すように、それぞれ同一高さに形成された多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及びチップ型電子部品ブロック１８がそれぞれ第１、第２樹脂ブロック１９、２０を介して電気的に接続されて一体化している。第１、第２樹脂ブロック１９、２０も他のブロックと同一高さに形成されている。
而して、第１樹脂ブロック１９は、図９の（ａ）、（ｂ）に示すように、複数の絶縁層（例えば、樹脂プリプレグシート）が積層された積層体１９Ａと、積層体１９Ａ内の所定の絶縁層に面内導体として一側面から他側面に渡って形成された接続用導体１９Ｂと、を有し、接続用導体１９Ｂが積層体の両側面に露呈し、両隣の多層配線ブロック１１とチップ型電子部品内蔵多層ブロック１２とを接続するインターフェースとして形成されている。接続用導体１９Ｂは、所定のパターンを有する面内導体として形成されている。また、例えば同図の（ｂ）に示すように、多層配線ブロック１１の第１樹脂ブロック１９との接続面には必要に応じて側面導体１１Ｆが形成され、チップ型電子部品内蔵多層ブロック１２の第１樹脂ブロック１９との接続面にも必要に応じて側面導体１２Ｈが形成されている。そして、これらの側面導体１１Ｆ、１２Ｈを介して第1樹脂ブロック１９の接続用導体１９Ａと、多層配線ブロックの面内導体１１Ｃやチップ型電子部品内蔵多層ブロック１２の面内導体１２Ｄとの間に段差があっても、第１樹脂ブロック１９を介して多層配線ブロック１１とチップ型電子部品内蔵多層ブロック１２とを電気的に確実に接続している。
図９の（ａ）、（ｂ）に示すように、第２樹脂ブロック２０は第１樹脂ブロック１９に準じて構成され、積層体２０Ａの両側面から接続用導体２０Ｂが露呈している。この接続用導体２０Ｂは積層体２０Ａの下面として形成され、チップ型電子部品内蔵多層ブロック１２の外部端子電極１２Ｆとチップ型電子部品ブロック１８の第２のチップ型電子部品１３の外部端子電極１３Ａとを接続している。
本実施形態の複合型電子部品１０Ｆを作製する場合には、まず、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、チップ型電子部品ブロック１８及び第１、第２樹脂ブロック１９、２０を作製する。これらのブロックはいずれも実質的に同一形状で形成されている。多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、チップ型電子部品ブロック１８はいずれも硬化した、あるいは焼成済みのブロックであるが、第１、第２樹脂ブロック１９、２０は未硬化状態の熱硬化性樹脂によって形成されている。次いで、これらのブロック１１、１２、１８、１９、２０を図９の（ａ）に示す順序で、例えば剥離自在なシート上に配列した後、これらのブロックの長手方向の両側面及び上下両面をそれぞれ拘束した状態で、接合用の第１、第２樹脂ブロック１９、２０の硬化性樹脂が硬化する温度まで加熱すると共に残りの両側面から所定の圧力を加え、これらのブロックを熱圧着して一体化した後、冷却することによって複合型電子部品１０Ｆを得ることができる。そして、複合型電子部品１０Ｆを所定の実装基板（図示せず）に実装する場合には、複合型電子部品１０Ｆからシートを剥離し、所定の実装基板にハンダ付けにより実装する。
以上説明したように本実施形態によれば、上記各実施形態と同様の作用効果を期することができ、しかも各種の多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、チップ型電子部品ブロック１８及び第１、第２樹脂ブロック１９、２０を組み合わせることによって各種の目的に応じた複合型電子部品１０Ｆを得ることができる。
本実施形態では、それぞれ同一高さに形成された多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及びチップ型電子部品ブロック１８がそれぞれ第１、第２樹脂ブロック１９、２０を介して電気的に接続されて一体化した複合型電子部品１０Ｆについて説明した。しかし、本発明の複合型電子部品では、例えば図１０〜図１２に示すように、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、及びチップ型電子部品ブロック１８の少なくともいずれか２つを必要に応じて適宜選択して、選択された２つを第１樹脂ブロック１９または第２樹脂ブロック２０を介して互いに電気的に接続したものであっても良い。そこで、本実施形態と同一または相当部分には同一符号を付してその変形例について説明する。
第１の変形例の複合型電子部品１０Ｇは、図１０に示すように、多層配線ブロック１１と、チップ型電子部品内蔵多層ブロック１２と、これら両者１１、１２を互いに電気的に接続する第１樹脂ブロック１９と、を備え、その他は図９に示す複合型電子部品１０Ｆに準じて構成されている。チップ型電子部品内蔵多層ブロック１２が複数の第１のチップ型電子部品１２Ａを内蔵する場合には、多層配線ブロック１１がチップ型電子部品内蔵多層ブロック１２の配線パターン１２Ｃの一部を、あるいは多くを分担することができ、チップ型電子部品内蔵多層ブロック１２の上下に配線パターンを拡張しなくても良い。従って、第４の実施形態と同様に、多層配線ブロック１１がチップ型電子部品内蔵多層ブロック１２の配線パターン１２Ｃの一部を、あるいは多くを分担することができ、チップ型電子部品内蔵型多層ブロック１２の配線パターン１２Ｃを上下に拡張しなくても良く、複合型電子部品１０Ｇの低背化を促進することができる。
第２の変形例の複合型電子部品１０Ｈは、図１１に示すように、チップ型電子部品内蔵多層ブロック１２と、チップ型電子部品ブロック１８と、これら両者１２、１８を互いに電気的に接続する第２樹脂ブロック２０と、を備え、その他は図９に示す複合型電子部品１０Ｆに準じて構成されている。チップ型電子部品がコイル成分を含む場合には、コイル成分を含むチップ型電子部品をチップ型電子部品ブロック１８内の第２のチップ型電子部品１３として構成し、チップ型電子部品内蔵型多層ブロック１２内からコイル成分を含むチップ型電子部品を省くことができる。従って、コイル成分を含むチップ型電子部品をチップ型電子部品ブロック１８として独立させることで、コイル成分を含むチップ型電子部品の上下に配線パターンが形成されておらず、更にその周囲が樹脂部１８Ａで覆われているため、第４の実施形態と同様に、コイル成分に基づく磁界はチップ型電子部品内蔵多層ブロック１２の配線パターン１２Ｃの影響を受け難くなり、信頼性の高い複合型電子部品１０Ｈを得ることができる。
第３の変形例の複合型電子部品１０Ｉは、図１２に示すように、多層配線ブロック１１と、チップ型電子部品ブロック１８と、これら両者１２、１８を互いに電気的に接続する第２樹脂ブロック２０と、を備え、その他は図９に示す複合型電子部品１０Ｆに準じて構成されている。チップ型電子部品ブロック１８内の第２のチップ型電子部品１３がコイル成分を含む場合には、その配線部分を多層配線ブロック１１として独立させて、チップ型電子部品ブロック１８の側方に第２樹脂ブロック２０を介して設けることで、コイル成分を含む第２のチップ型電子部品１３の上下に配線パターンが形成されておらず、更にその周囲が樹脂部１８Ａで覆われているため、第４の実施形態と同様に、コイル成分に基づく磁界は多層配線ブロック１１の配線パターン１１Ｂの影響を受け難い複合型電子部品１０Ｉを得ることができる。
本発明の複合型電子部品は、図１３、図１４に示すように、複合型電子部品の機能に応じて、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及びチップ型電子部品ブロック１８をそれぞれ適宜の数を選択し、あるいは適宜の大きさに形成されたものを適宜の数だけ配置して一体化したものであっても良い。また、同種類のブロックのみを適宜の数だけ配置して一体化したものであっても良い。
第５の実施形態
本実施形態の複合型電子部品１０Ｊは、図１３に示すように、高さ、幅、長さがそれぞれ略同一大きさに形成された多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、チップ型電子部品ブロック１８、及び隣接するブロックを電気的、機械的に接続する樹脂ブロック２１を備え、これらのブロックが目的に応じた配列で配置されて全体として矩形状に形成されている。
本実施形態によれば、第４の実施形態と同様の作用効果を期することができ、しかも各種の多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、チップ型電子部品ブロック１８及び樹脂ブロック２１を適宜組み合わせることによって各種の目的に応じた複合型電子部品１０Ｊを得ることができる。
第６の実施形態
本実施形態の複合型電子部品１０Ｋは、図１４に示すに示すように、多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２及びチップ型電子部品ブロック１８のいずれか２つが同一大きさに形成され、他の一つがその略倍の面積を持つ大きさに形成されて、全体として矩形状を呈している。そして、これらのブロック１１、１２、１８が樹脂ブロック２２を介して互いに電気的、機械的に接続されて一体化している。
本実施形態によれば、第４の実施形態と同様の作用効果を期することができ、しかも各種の多層配線ブロック１１、チップ型電子部品内蔵多層ブロック１２、チップ型電子部品ブロック１８及び樹脂ブロック２２を適宜組み合わせることによって各種の目的に応じた複合型電子部品１０Ｋを得ることができる。
尚、本発明は上記各実施形態に何等制限されるものではない。例えば、多層配線ブロック、チップ型電子部品内蔵多層ブロック、チップ型電子部品は、それぞれ複数個あっても良く、また、各ブロックがそれぞれ異なる材料で形成されていても良く、あるいは、異なる性質を有していても良く、要は、機能を異にする、多層配線ブロック、チップ型電子部品内蔵多層ブロック及びチップ型電子部品を備え、多層配線ブロック、チップ型電子部品内蔵多層ブロック及びチップ型電子部品が互いに電気的に接続されて同一平面上に配置された複合型電子部品及びその製造方法、あるいは多層配線ブロック、チップ型電子部品内蔵多層ブロック及びチップ型電子部品が樹脂ブロックを介して互いに圧着された電気的に接続された複合型電子部品及びその製造方法であれば、全て本発明に包含される。また、多層配線ブロック、チップ型電子部品内蔵多層ブロック、チップ型電子部品は、それぞれ複数個ずつあっても良く、また、各ブロックがそれぞれ異なる材料で形成されていても良く、あるいは、異なる材質を有していても良い。
本発明は、例えば携帯電話等の移動体通信装置や電子機器に用いられる複合型電子部品及びその製造方法に好適に用いることができる。

Claims (5)

  1. 複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第１のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び受動部品または能動部品からなる第２のチップ型電子部品が樹脂封止されたチップ型電子部品ブロックの少なくともいずれか２つを備え、上記多層配線ブロック、上記チップ型電子部品内蔵型多層ブロック、及び第２のチップ型電子部品が樹脂封止されたチップ型電子部品ブロックの少なくともいずれか２つは、接続用配線を有する樹脂ブロックを介して互いに電気的に接続されて一体化して同一平面上に配置されていることを特徴とする複合型電子部品。
  2. 上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記チップ型電子部品ブロックは、上記樹脂ブロックを介して一体化していることを特徴とする請求項１に記載の複合型電子部品。
  3. 上記多層配線ブロックと上記チップ型電子部品内蔵多層ブロックとは、互いに異なる材料で形成されていることを特徴とする請求項１または請求項２に記載の複合型電子部品。
  4. 複数の絶縁層が積層され且つ配線パターンを有する多層配線ブロック、複数の絶縁層が積層され且つ配線パターンを有すると共に第１のチップ型電子部品を内蔵するチップ型電子部品内蔵多層ブロック、及び第２のチップ型電子部品が樹脂封止されたチップ型電子部品ブロックの少なくともいずれか２つと、配線パターンを有する樹脂ブロックと、をそれぞれ同一平面上に配置する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記チップ型電子部品ブロックの少なくともいずれか２つを、上記樹脂ブロックを介して互いに圧着して電気的に接続する工程と、を備えたことを特徴とする複合型電子部品の製造方法。
  5. 上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、上記チップ型電子部品ブロック、及び上記樹脂ブロックをそれぞれ配置する工程と、上記多層配線ブロック、上記チップ型電子部品内蔵多層ブロック、及び上記チップ型電子部品ブロックを、上記樹脂ブロックを介して互いに圧着して電気的に接続する工程と、を備えたことを特徴とする請求項４に記載の複合型電子部品の製造方法。
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