JP2007266544A - 複合電子部品の製造法および複合電子部品 - Google Patents

Abstract

【課題】形成した回路素子の高低差が大きくても、安定的にセラミック基板を取扱いつつ、導電性突起を形成することのできる複合電子部品の製造法および複合電子部品を提供する。
【解決手段】セラミック基板５の一方の基板面５Ａに抵抗素子２およびチップコンデンサ３を配する部品配置工程と、セラミック基板５の一方の基板面５Ａに抵抗素子２およびチップコンデンサ３を保護する保護層４を配し、その保護層４の上面を平坦にする保護層配置工程と、両工程の後、保護層４の上面（平坦面４Ａ）を水平面に当接した状態でセラミック基板５の他方の基板面５Ａに抵抗素子２およびチップコンデンサ３の端子となる複数の導電性突起６を配する導電配置工程と、を有している。
【選択図】図１

Description

本発明は、複合電子部品の製造法および複合電子部品に関する。

アルミナ等のセラミック基板面上に回路素子を配し、外部端子をはんだ等からなる導電性ボールとした、ボールグリッドアレイ型複合電子部品が従来から提案されている（特許文献１参照）。また電子部品の保護膜の上面を平坦にする技術も提案されている（特許文献２および３参照）。

特開２０００−３５７９６０号公報 特開平６−３１８５３４号公報 特開平８−１６２６０４号公報

ボールグリッドアレイ型電子部品において、導電性ボール等をセラミック基板面上に搭載し固定して導電性突起を形成する時期は、通常、セラミック基板面に回路素子が形成された後である。その搭載の作業に先立ち、はんだペースト（クリームはんだ）等の、固定に寄与する部材を均一に配することが要求される。しかし、形成した回路素子の高低差が大きい等により、安定的にセラミック基板を取扱うことが困難で、はんだペースト等を均一に配することが困難となることがある。

このように、安定的にセラミック基板を取扱うには、形成した回路素子の高低差を解消する必要がある。特許文献２は、双方が厚膜形成された高低差のある２つの回路素子全体に第１保護膜を形成した後、背の低い方の回路素子上面に別途スクリーン印刷法等で第２保護膜を形成し、電子部品上面を略平坦にする技術を具体的に提案している。しかし、膜回路素子とチップ状電子部品との複合電子部品は、回路素子の高低差が大き過ぎて別途のスクリーン印刷が事実上不可能であり、特許文献２の技術を適用するのは困難である。

また、特許文献３は、板上に複数の背の高さの異なるＩＣチップを接着し、これらＩＣチップ間および上面に流動性樹脂をスピンコートにて配し、板材をＩＣチップ上面方向から載せつつ流動性樹脂を硬化させ、当該樹脂上面を平坦化させる、マルチチップモジュールの製造技術を具体的に提案している。この技術も、セラミック基板面上に膜回路素子とチップ状電子部品とを形成した複合電子部品には適用が困難である。なぜなら、膜回路素子とチップ状電子部品では、回路素子の高低差が大き過ぎるから、両回路素子の双方の上面までスピンコートが可能な程度の粘度の流動性樹脂を一旦行き渡らせても、板材を回路素子の上に載せつつ流動性樹脂を硬化する作業を終えたときには、樹脂が流れ去り、回路素子上面が平坦にならないと思われるからである。

そこで、本発明が解決しようとする課題は、形成した回路素子の高低差が大きくても、安定的にセラミック基板を取扱いつつ、導電性突起を形成することのできる複合電子部品の製造法および複合電子部品を提供することである。

上記課題を解決するため、本発明の複合電子部品の製造法は、セラミック基板の一方の面に膜回路素子およびチップ状電子部品を配する部品配置工程と、セラミック基板の一方の面に膜回路素子およびチップ状電子部品を保護する保護層を配し、その保護層の上面を平坦にする保護層配置工程と、部品配置工程および保護層配置工程の後、保護層の上面を水平面に当接した状態でセラミック基板の他方の面に膜回路素子およびチップ状電子部品の端子となる複数の導電性突起を配する導電配置工程と、を有している。

この発明によれば、形成した回路素子の高低差が大きくても保護層の上面が略平坦である。よって、保護層の上面を基準面としたセラミック基板および複合電子部品の安定的な取扱等が可能となる。すると、導電性突起の形成工程の際には、保護層の上面を水平面に当接させながら固定でき、導電性突起が形成されるセラミック基板の他方の面が略水平面となるため、その形成作業を行いやすい。

また上記課題を解決するため、本発明の複合電子部品の他の製造法は、分割されることで多数の一単位のセラミック基板（以下、単位セラミック基板という。）となる大型セラミック基板の一方の面に、膜回路素子およびチップ状電子部品を配する部品配置工程と、大型セラミック基板の一方の面に膜回路素子およびチップ状電子部品を保護する保護層を配し、その保護層の上面を平坦にする保護層配置工程と、その両工程の後、保護層の上面を水平面に当接した状態で大型セラミック基板の他方の面に膜回路素子および上記チップ状電子部品の端子となる複数の導電性突起を配する導電配置工程と、大型セラミック基板を保護層と共に分割する分割工程と、を有している。

この発明によれば、形成した回路素子の高低差が大きくても保護層の上面が略平坦である。よって、保護層の上面を基準面とした大型セラミック基板または単位セラミック基板および複合電子部品の安定的な取扱等が可能となる。導電性突起の形成工程の際には、保護層の上面を水平面に当接させながら固定すると、導電性突起が形成されるセラミック基板の他方の面が略水平面となるため、その形成作業を行いやすい。また、大型セラミック基板に対して、各単位セラミック基板毎への回路素子形成を一工程で行えるため、量産性に優れる。

他の発明は、上述の複合電子部品の製造法の発明に加え、保護層配置工程における、保護層の上面を平坦にする際に、セラミック基板または大型セラミック基板の一方の面に当接する側とは反対側に露出する保護層の上面からセラミック基板または大型セラミック基板の他方の面までの距離の最大値と最小値との差を１００μｍ以下で２μｍ以上とする。この構成を採用することにより、導電性突起の形成工程の際には、保護層の上面を水平面に当接させながら固定すると、導電性突起の形成作業を行いやすいものとなる。

また他の発明は、上述の複合電子部品の製造法の発明に加え、保護層配置工程における、保護層の上面の平坦化は、保護層となる樹脂ペーストを、底面が平坦な型枠のその底面に沿わせた状態で樹脂ペーストを硬化させ、底面に沿った部分を保護層の上面とすることで行うこととしている。この構成を採用することにより、回路素子の高低差とは無関係に、粘度の低い樹脂ペーストを用いた場合であっても、保護層の上面を平坦にすることができる。

さらに他の発明は、上述の複合電子部品の製造法の発明に加え、保護層配置工程における、保護層の上面の平坦化は、保護層となる樹脂ペーストを一方の面上に供給し、その後、樹脂ペーストを硬化させ、その後、保護層の上面を研削することで行うようにしている。この構成を採用することにより、保護層の形成方法が特定のものに限定しなくても、事後的に保護層の上面を平坦にできる。また、仮に他の手段で保護層の上面を平坦にした後でも、さらに平坦性を増す作業を行うことができる。

他の発明は、上述の複合電子部品の製造法の発明に加え、セラミック基板または大型セラミック基板は、一方の面から他方の面へと貫通する穴を有し、穴の一方の面における開口面積は、他方の面における開口面積よりも小さくされ、部品配置工程より前の段階、部品配置工程における回路素子を形成する段階、もしくは導電配置工程の段階のいずれか１以上の段階で、穴の他方の面における開口部から導電性ペーストを供給して穴に導電性ペーストを充填し、その後、導電性ペーストを固化させる工程を有し、穴を介して膜回路素子およびチップ状電子部品と複数の導電性突起との導通が実現されることとしている。この構成を採用することにより、開口面積が小さい、セラミック基板の一方の面では、その有効面積（絶縁部）の多くを複数の回路素子の比較的複雑な配置に配分でき、開口面積が大きい、セラミック基板の他方の面では、その有効面積が小さくても、比較的設計上余裕のある導電性突起の配置をするには支障が無い。また、穴の他方の面における開口面積の大きな開口部から導電性ペーストを供給するため、その作業がし易い。また、開口面積が小さい、セラミック基板の一方の面では、その有効面積（絶縁部）の多くを複数の回路素子の比較的複雑な配置に配分できる。これは、複合電子部品にとっては特に有利な効果となる。そして、開口面積が大きい、セラミック基板の他方の面では、その有効面積が小さくても、比較的設計上余裕のある導電性突起の配置をするには支障が無い。

上記課題を解決するため、本発明の複合電子部品は、膜回路素子およびチップ状電子部品、ならびに膜回路素子とチップ状電子部品を保護する保護層がセラミック基板の一方の面に配され、セラミック基板の他方の面には膜回路素子およびチップ状電子部品の端子となる複数の導電性突起を有し、保護層の上面からセラミック基板の他方の面までの距離の最大値と最小値との差が１００μｍ以下で２μｍ以上である。

この発明によれば、形成した回路素子の高低差が大きくても保護層の上面が略平坦であり、かつ保護層の上面とセラミック基板の他方の面との略平行が実現されている。よって、保護層の上面を基準面としたセラミック基板および複合電子部品の安定的な取扱等が可能となる。特に導電性突起の形成工程の際には、たとえば保護層の上面を水平面に当接させながら固定すると、導電性突起が形成されるセラミック基板の他方の面が水平面となるため、その形成作業を行いやすい。

他の発明は、上述の複合電子部品の発明に加え、複数の導電性突起の頂点から保護層の上面までの最大距離と最小距離との差が１００μｍ以下で５μｍ以上である。この構成を採用することにより、導電性突起のセラミック基板の他方の面からの高さ寸法が略均等となり、複合電子部品を実装回路板へ搭載する際の、実装回路板のランドとの非接触箇所の発生率が低くなる。

他の発明は、上述の複合電子部品の発明に加え、セラミック基板は、一方の面から他方の面へと貫通する複数の穴を有し、穴の一方の面側の開口面積は、他方の面側の開口面積よりも小さく、穴に充填される導電性物質を介して膜回路素子およびチップ状電子部品と導電性突起との導通が実現される。この構成を採用することにより、開口面積が小さい、セラミック基板の一方の面では、その有効面積（絶縁部）の多くを複数の回路素子の比較的複雑な配置に配分できる。これは、複合電子部品にとっては特に有利な効果となる。そして、開口面積が大きい、セラミック基板の他方の面では、その有効面積が小さくても、比較的設計上余裕のある導電性突起の配置をするには支障が無い。

本発明により、形成した回路素子の高低差が大きくても、安定的にセラミック基板を取扱いつつ、導電性突起を形成することのできる複合電子部品の製造法および複合電子部品を提供することができる。

図１（Ａ）は、本発明の実施の形態に係る複合電子部品１の縦断面図の一例である。膜回路素子となる抵抗素子２およびチップ状電子部品となるチップコンデンサ３、ならびに抵抗素子２とチップコンデンサ３を保護する保護層４がセラミック基板５の一方の面５Ａ（以下、一方の基板面５Ａと略記する。）に配され、セラミック基板５の他方の面５Ｂ（以下、他方の基板面５Ｂと略記する。）には抵抗素子２およびチップコンデンサ３の端子となる複数の導電性突起６を有し、一方の基板面５Ａに当接する側とは反対側に露出する保護層４の上面（平坦面４Ａ）から他方の基板面５Ｂまでの距離の最大値と最小値との差が１００μｍ以下である。

抵抗素子２は、一方の基板面５Ａに形成された抵抗素子用電極８Ａ１と、共通電極８Ａ２と、両電極８Ａ１および８Ａ２の双方に接触するように形成された抵抗体９とを構成要素として有する。また、抵抗体９はガラス皮膜１０によって覆われている。チップコンデンサ３は、一方の基板面５Ａに形成されたコンデンサ用電極８Ａ３と、共通電極８Ａ２の双方に載置され橋渡しする位置に設置されている。そしてチップコンデンサ３の一対の端子電極３Ａと、コンデンサ用電極８Ａ３および共通電極８Ａ２とをそれぞれ第１のはんだ７Ａを用いて電気接続および固定している。図１（Ｂ）は、図１（Ａ）に示す本発明の実施の形態に係る複合電子部品１の一方の基板面５Ａ側の平面図であって、保護層４およびチップコンデンサ３を固定する第１のはんだ７Ａを省略した図である。このように抵抗素子２とチップコンデンサ３とが接続された複合素子が、一方の基板面５Ａに４つ独立してかつ実質的に等間隔に形成されている。

セラミック基板５は、一方の基板面５Ａから他方の基板面５Ｂへと貫通する複数の穴１１を有し、穴１１の一方の基板面５Ａ側の開口面積は、他方の基板面５Ｂ側の開口面積よりも小さくされ、穴１１に充填される導電性物質からなる連絡電極８Ｂを介して抵抗素子２およびチップコンデンサ３と、導電性突起６との導通を実現している。すなわち、抵抗素子用電極８Ａ１、共通電極８Ａ２およびコンデンサ用電極８Ａ３は、孔１１に充填された連絡電極８Ｂを経由して他方の基板面５Ｂ側に形成された円形状の外部電極８Ｃにそれぞれ導通している。また、穴１１は、一方の基板面５Ａ側に広がる円錐台形の空間からなる。

他方の基板面５Ｂに当接する側とは反対側に露出する外部電極８Ｃの表面には、導電性ボール１２が第２のはんだ７Ｂにより固定されている。そして円形状の外部電極８Ｃ、球形の導電性ボール１２および外形が円形となる第２のはんだ７Ｂが一体となって導電性突起６を構成している。図２は、図１（Ａ）に示す本発明の実施の形態に係る複合電子部品１の他方の基板面５Ｂ側の平面図である。一方の基板面５Ａに４つ独立して所定間隔に形成されている複合素子が、それぞれ３つの導電性突起６を有しているため、計１２個の導電性突起６が他方の基板面５Ｂから突出している。

次に図３、図４および図５を参照しながら、本発明の実施の形態に係る複合電子部品１の製造法の一例を説明する。

図３は、アルミナ製の大型セラミック基板１３を示している。大型セラミック基板１３の表面には、縦横に交差する線状分割部１４が設置されている。図３では、線状分割部１４を示しているが、実際には不可視である。この大型セラミック基板１３に対し、図４および図５に示す工程を行うが、説明の便宜上、図４および図５（Ａ）については、線状分割部１４で分割されたセラミック基板５（以下、単位セラミック基板５という。）のみを図示している。そして、単位セラミック基板５の一方の基板面５Ａおよび他方の基板面５Ｂに相当する大型セラミック基板１３の基板面についても同様に、「一方の基板面５Ａ」および「他方の基板面５Ｂ」と表記して以下説明する。また、図４（Ａ）〜図４（Ｇ）、図５（Ａ）は、単位セラミック基板５によって図示化しているが、実際はこれらの工程では、まだ線状分割部１４によって分割されておらず、大型セラミック基板３として処理されている。

図４（Ａ）には、単位セラミック基板５の他方の基板面５Ｂを示している。図４（Ｂ）は、単位セラミック基板５の一方の基板面５Ａ側を示している。円錐台形状の穴１１の一方の基板面５Ａに開口している開口部１１ａは、他方の基板面５Ｂに開口している開口部１１ｂよりも小さい。図４（Ｃ）は、穴１１の他方の基板面５Ｂの開口部１１ｂの位置にＡｇ（銀）を主構成材料とするメタルグレーズ系導電ペーストをスクリーン印刷法により配置させた状態を示している。このスクリーン印刷の際に、穴１１の全てまたは大部分の空間に導電ペーストを充填する。穴１１の他方の基板面５Ｂに開口している開口部１１ｂは大きいため、この充填作業は円滑に行うことができる。このスクリーン印刷工程後、大型セラミック基板１３ごと焼成して外部電極８Ｃと、連絡電極８Ｂの全部または大部分を固化する。この外部電極８Ｃと、連絡電極８Ｂの全部または大部分の形成によって、部品配置工程の一部が終了する。

その後、図４（Ｄ）に示すように、一方の基板面５Ａの穴１１の位置にＡｇ−Ｐｄ（銀−パラジウム）系合金を主構成材料とするメタルグレーズ系導電ペーストを、スクリーン印刷法により配置する。ここで、先に形成した連絡電極８Ｂの全てが形成されておらず、その大部分が形成されている場合には、すなわち、穴１１が連絡電極８Ｂで埋まっていない場合は、今回のスクリーン印刷により穴１１の残りの部分を埋めることで、穴１１の実質的に全ての空間に導電性物質を充填完了することができる。この導電性物質は、このスクリーン印刷工程後、大型セラミック基板１３ごと焼成して抵抗素子用電極８Ａ１、共通電極８Ａ２およびコンデンサ用電極８Ａ３を固化して形成する。このとき、先に形成した連絡電極８Ｂの全てが形成されておらず、大部分が形成されている場合であって、すなわち、穴１１が連絡電極８Ｂで埋まっていない場合であっても、連絡電極８Ｂの実質的に全てが固化して形成される。この連絡電極８Ｂと各電極８Ａ１，８Ａ２，８Ａ３との一体化は、その境界がはっきり現われない形で行われる。すなわち、境界部分は互いの侵食によって融合し、１つの導電性物質となる。これで抵抗素子用電極８Ａ１、共通電極８Ａ２およびコンデンサ用電極８Ａ３が、連絡電極８Ｂを経由して外部電極８Ｃと導通する。この抵抗素子用電極８Ａ１、共通電極８Ａ２、コンデンサ用電極８Ａ３および連絡電極８Ｂの全部の形成により、部品配置工程の一部が終了する。

その後、図４（Ｅ）に示すように、一方の基板面５Ａに形成した抵抗素子用電極８Ａ１と共通電極８Ａ２の双方に接触するよう、酸化ルテニウムを主構成材料とするメタルグレーズ系抵抗体用ペーストをスクリーン印刷法により配置する。このスクリーン印刷工程後、大型セラミック基板１３ごと焼成することで固化した抵抗体９が得られる。またこの段階では、抵抗素子用電極８Ａ１と、共通電極８Ａ２と、この双方に接続する抵抗体９とからなる膜回路素子としての抵抗素子２が得られる。この抵抗素子２の形成により、部品配置工程の一部が終了する。

図４（Ｆ）は、その後に抵抗体９を覆うガラス皮膜１０を設けた状態を示している。ガラス皮膜１０を設ける際には、大型セラミック基板１３の一方の基板面５Ａに、ガラスペーストをスクリーン印刷法により、先に形成した抵抗体９を覆う位置に配置させる。このスクリーン印刷工程後、大型セラミック基板１３ごと焼成して、固化したガラス皮膜１０を得る。図４（Ｇ）は、その後、抵抗素子２の抵抗値調整のため、レーザー照射により抵抗体９にトリミング溝１８を形成した状態を示している。先に形成したガラス皮膜１０は、このレーザー照射による抵抗体９の過剰な破壊を防止するように機能している。

その後、図５（Ａ）に示す、共通電極８Ａ２とコンデンサ用電極８Ａ３表面に、図示しないクリームはんだをスクリーン印刷法により配置し、そのクリームはんだとチップコンデンサ３の端子電極３Ａが接触するようにチップコンデンサ３を搭載する。このクリームはんだは、チップコンデンサ３を仮固定（弱い力での固定）するように機能する。その後、いわゆるリフロー工程を経てクリームはんだを溶融・固化させ、第１のはんだ７Ａとする。第１のはんだ７Ａは、チップコンデンサ３の端子電極３Ａと、共通電極８Ａ２およびコンデンサ用電極８Ａ３とを電気接続するとともにチップコンデンサ３を固定する。チップコンデンサ３は、ガラス皮膜１０の最も高い部分よりも高さ方向にさらに約０．７ｍｍ高く形成される。このチップコンデンサ３の固定により、部品配置工程の全部が終了する。

その後、図５（Ｂ）に示すように、部品配置工程の全部が終了した大型セラミック基板１３の一方の基板面５Ａに樹脂ペースト１６をディスペンサ等で供給する。必要に応じて、樹脂ペースト１６の流出を堰き止める、図示しない堰き止め部材を一方の基板面５Ａに設置する。そして図５（Ｃ）に示す、四角形状で皿状の型枠１５を用意する。型枠１５は、その枠内表面が４フッ化エチレン樹脂でコーティングされている。また型枠１５は、その４つの側部が全て、開口部１５Ａの方向に向かって開口面積が大きくなるようなテーパー１５Ｂを有する形状となっている。また型枠１５の底面は、平坦部１５Ｃとなっている。樹脂ペースト１６が供給された大型セラミック基板１３の端面が型枠１５の開口部１５Ａに嵌合する。必要に応じて型枠１５内の脱気を行い、空気の存在により後に形成される保護層４の上面の平坦性を損なうことの無いようにする。そして、チップコンデンサ３と抵抗素子２の間等の型枠１５内は、隙間なく樹脂ペースト１６により樹脂埋めされた状態とする。この樹脂埋めにより、先に形成したトリミング溝１８の中にも樹脂ペースト１６が入り込み、トリミング溝１８をも保護する。型枠１５内から溢れ出す余剰分の樹脂ペースト１６は、除去する。なお、図５（Ｂ）（Ｃ）（Ｄ）（Ｅ）（Ｆ）（Ｇ）（Ｈ）における、部品配置工程の全部が終了した大型セラミック基板１３は、各電極等の図示を省略し、簡略化した描写としている。

その後、図５（Ｃ）に示す状態で樹脂ペースト１６を加熱し、樹脂ペースト１６を硬化させる。必要に応じ、その加熱時に型枠１５の平坦部１５Ｃを大型セラミック基板１３方向に加圧する。その後、図５（Ｄ）に示すように大型セラミック基板１３を型枠１５から取り外す。すると、樹脂ペースト１６が保護層４となって大型セラミック基板１３側に付着した状態となる。これは、型枠１５が、その枠内表面の４フッ化エチレン樹脂コーティングにより、保護層４の型枠１５からの剥離が容易だったこと、および型枠１５のテーパー１５Ｂが、保護層４の型枠１５からの剥離をより容易にしたことによる。そして型枠１５から取り外した大型セラミック基板１３は、一方の基板面５Ａに当接する側とは反対側に露出する保護層４の上面に、型枠１５の平坦部１５Ｃの平坦性が転写され、平坦面４Ａとなる。その平坦さは、保護層４の上面（平坦面４Ａ）から大型セラミック基板１３の他方の基板面５Ｂまでの距離の最大値と最小値との差が１００μｍ以下となる程度である。平坦面４Ａおよび他方の基板面５Ｂが共に平坦であるため、形成した回路素子（抵抗素子２およびチップコンデンサ３）の高低差が大きくても、安定的に大型セラミック基板１３を取扱うことができる。この平坦面４Ａを有する保護層４の形成により、保護層配置工程が終了する。なお、平坦面４Ａの形成により、分割後の単位セラミック基板５の取り扱いも安定する。

その後、図５（Ｅ）に示すように上面の平坦な固定冶具１７を用意し、水平面となる固定治具平坦部１７Ａと保護層４の平坦面４Ａを当接させた状態で、大型セラミック基板１３全体を固定冶具１７に固定する。そして図５（Ｆ）に示すように、他方の基板面５Ｂの外部電極８Ｃの上にスクリーン印刷法により、クリームはんだ７Ｃを配置する。平坦面４Ａの平坦性により、固定治具平坦部１７Ａのような平地面に当接・固定させるといった容易な手段により、スクリーン印刷時に他方の基板面５Ｂの各所へのクリームはんだ７Ｃの配置量を略均一にすることができる。たしかに、保護層４の上面が平坦でなくても、固定治具１７上面形状の調整により、スクリーン印刷時に他方の基板面５Ｂの各所へのクリームはんだ７Ｃの配置量を略均一にできるが、その調整が困難であり、事実上、大型セラミック基板１３を安定的に取扱うことができない。

その後、図５（Ｇ）に示すように、銅ボール表面に錫めっきを施した導電性ボール１２（銅コアボール）をクリームはんだ７Ｃの上に搭載する。このクリームはんだ７Ｃは、導電性ボール１２を仮固定（弱い力での固定）するように機能する。その後、図５（Ｈ）に示すように、いわゆるリフロー工程を経てクリームはんだ７Ｃを溶融・固化させ、第２のはんだ７Ｂとする。第２のはんだ７Ｂは、導電性ボール１２を、外部電極８Ｃに対して固定する。これによって、導電性突起６が得られる。この導電性突起６は、図２に示すように縦横それぞれ一定の間隔に配列されている。この導電性突起６の形成により、導電配置工程が終了する。

仮に保護層４の上面が、保護層４の上面から大型セラミック基板１３の他方の基板面５Ｂまでの距離の最大値と最小値との差が１００μｍを超えてしまい、平坦度が高くないなら、印刷面（他方の基板面５Ｂ）の傾斜により、クリームはんだ７Ｃの配置量にムラが生じる。その結果、クリームはんだ７Ｃの配置量が少ない部分では、導電性突起６の他方の基板面５Ｂへの固着強度が弱いものができる上、溶融時のはんだの表面張力が導電性ボール１２の配置位置を矯正する効果が期待できない場合もあり、好ましくない。また、他方の基板面５Ｂに傾斜があると、導電性ボール１２が転がる方向、すなわち傾斜方向に重力がかかった状態でリフロー工程を経ることから、搭載の位置精度に悪影響を与える。本実施の形態に係る複合電子部品１は、これらの不利な点を解消できる。

その後、図３に示す線状分割部１４に沿ってダイシングを行って、個々の複合電子部品１へと分割する工程を行うことで分割工程が終了し、図１（Ａ）に示すような、個々の複合電子部品１を得ることができる。

個々の複合電子部品１は、保護層４の上面（平坦面４Ａ）から他方の基板面５Ｂまでの距離の最大値と最小値との差が１００μｍ以下であり、かつ複数の導電性突起６の頂点から平坦面４Ａまでの最大距離と最小距離との差が１００μｍ以下で５μｍ以上である。複数の導電性突起６の頂点から平坦面４Ａまでの最大距離と最小距離との差を１００μｍ以下と均一にできたのは、平坦面４Ａの平坦性により、他方の基板面５Ｂの各所へ導電性突起６の構成要素であるクリームはんだ７Ｃの配置量を略均一にできたためである。また、銅コアボールがリフロー工程時に過剰に溶融しない性質を有していることが従たる理由として挙げられる。また、５μｍ以上としたのは、銅コアボールである導電性ボール１２の径のばらつきがあり、この値を５μｍとするのは至難のことであり、５μｍ以上とすると作業効率が上がるためである。また、この値を１０μｍ以上、さらには５μｍとするのが作業効率上好ましい。

以上、この実施の形態における複合電子部品１およびその製造法について説明したが、本発明の要旨を逸脱しない限り種々変更実施可能である。たとえば、抵抗素子用電極８Ａ１、共通電極８Ａ２、コンデンサ用電極８Ａ３、外部電極８Ｃおよび抵抗体９をスクリーン印刷法による厚膜で形成したが、これらの全部または一部をスパッタリング法等による薄膜で形成しても良い。また、図４（Ｃ）に示す外部電極８Ｃを形成する工程を、図４（Ｄ）に示す抵抗素子用電極８Ａ１、共通電極８Ａ２およびコンデンサ用電極８Ａ３を形成する工程の後に行っても良い。但し、焼成の際に大型セラミック基板１３が金属製の搬送ベルト等に載置される場合には、搬送ベルト表面の金属錆が抵抗素子用電極８Ａ１、共通電極８Ａ２およびコンデンサ用電極８Ａ３へ付着し、後に形成する抵抗体９との接触状態が不安定となる場合がある。それを防止するため、本実施の形態のように、外部電極８Ｃを形成する工程が抵抗素子用電極８Ａ１、共通電極８Ａ２およびコンデンサ用電極８Ａ３を形成する工程の前に行われることが好ましい。さらに、外部電極８Ｃは、マイグレーション抑制材料としての、たとえばＡｇ−Ｐｄ系合金等のメタルグレーズ系ペーストを焼成したもので構成させることができる。そうすることにより、隣り合う外部電極８Ｃ間の距離が比較的小さくても、外部電極８Ｃ同士のマイグレーションによる短絡を抑制できる。さらに、大型セラミック基板１３を用いずに、当初から単位セラミック基板５に対して部品配置工程、保護層配置工程および導電配置工程を行い、分割工程を省略することもできる。さらに、ガラス皮膜１０は、図４（Ｇ）に示すトリミング溝１８を形成しない等の場合には、形成しないこととすることができる。

また、本実施の形態に係る複合電子部品１では、連絡電極８Ｂの形成時期を、部品配置工程における回路素子を形成する段階であって、主として外部電極８Ｃの形成段階と同時、または必要により、外部電極８Ｃ、抵抗素子用電極８Ａ１、共通電極８Ａ２およびコンデンサ用電極８Ａ３の形成段階と同時とした。しかし、連絡電極８Ｂの形成時期は、部品配置工程より前の段階に予め行っておいても良いし、また、導電配置工程の段階に、例えば導電性突起の構成要素（導電性ボール１２等）と同時に搭載する方法により形成しても良い。また、これらの時期の二以上に分けて連絡電極８Ｂを形成しても良い。

また、本実施の形態に係る複合電子部品１では、穴１１を導電性物質で充填して連絡電極８Ｂを形成しているが、穴１１の内壁面に導電性物質を被着させて連絡電極８Ｂを形成しても良い。また、本実施の形態に係る第１のはんだ７Ａ，第２のはんだ７Ｂには、Ｐｂ−Ｓｎ系合金およびＳｎ−Ｃｕ系合金やＳｎ（錫）単体等のいわゆる鉛フリーはんだを用いることができる。また第１のはんだ７Ａ，第２のはんだ７Ｂは、その機能を有する他の材料、たとえばＡｇ等の導電性粉末を含むエポキシ系等の導電性接着剤に代えることもできる。さらに、アルミナからなるセラミック基板５に代えて、窒化アルミニウム等の熱伝導性の良好な材料をセラミック基板５の材料として採択することもできる。

さらに、本実施の形態に係る複合電子部品１では、保護層４の材質はエポキシ系の樹脂に限らず、アクリル系樹脂、放熱性の良好な液晶ポリマー等、さらには熱可塑性樹脂等またはガラス等を適宜採択できる。保護層４の材質をエポキシ系等の熱硬化性樹脂にした場合には、そのガラス転移点を超える温度での加熱をした後で、保護層４付きの大型セラミック基板１３を型枠１５から取り外すことが、型枠１５からの剥離を円滑に行わせる観点から好ましい。また、保護層４の材質や形成方法によっては、型枠１５の枠内表面に４フッ化エチレン樹脂コーティング、および型枠１５のテーパー１５Ｂを要しなくても、保護層４の型枠１５からの剥離が容易になる場合がある。たとえば、保護層４の材質を４フッ化エチレン樹脂とする等、剥離性の良い材質とする場合である。さらに、本実施の形態に係る保護層４は、チップコンデンサ３と抵抗素子２の間等の型枠１５内を隙間なく樹脂ペースト１６により樹脂埋めされた状態としている。しかし、多少の隙間（空隙）の保護層４内への存在は、保護層４の上面の平坦性を損なわなければ許容できる。また、他方の基板面５Ｂを水平状態とするのが重要であるので、その状態が維持されるのであれば、平坦面４Ａを一方の基板面５Ａに対し斜めとなる平坦面としても良い。

本実施の形態に係る複合電子部品１は、導電性ボール１２が導電性突起６の一構成要素である場合には、導電性ボール１２には、鉛含有もしくは鉛フリーのはんだボール、さらには導電性の樹脂コアボールを用いることができる。ただし、本実施の形態のようにガラス皮膜１０で覆われた抵抗素子２を保護層４で被覆する場合は、抵抗素子２が発するジュール熱を逃がすことが困難である。そこで、そのジュール熱を効率良く放熱する観点、および導電性ボール１２の変形防止の観点から、導電性ボール１２としては熱導電性が良好で、はんだよりも硬い銅コアボールを使用することが好ましい。また銅コアボールは、複合電子部品１を実装回路板へ搭載する工程時に過剰に溶融しない性質を有していることから、実装回路板のランドとの非接触箇所の発生率が、はんだボール等を用いた場合よりも低い利点がある。なお、銅コアボール表面は、錫以外の低融点合金（たとえばＰｂ−Ｓｎ系合金またはＣｕ−Ｓｎ系合金（はんだ））等で被覆されていても良いことは言うまでもない。

また本実施の形態に係る複合電子部品１は、膜状の抵抗素子２とチップコンデンサ３とを接続したものであるが、チップ抵抗器とセラミック基板２面に膜形成されたコンデンサとが接続したものとすることができる。但し、膜形成されたコンデンサは、一般に容量値が小さく、そのばらつきが大きいため、容量値を大きくしたい場合や容量値精度を上げたい場合には、チップコンデンサ３を用いることが好適である。また他の回路素子、たとえばインダクタ素子、ダイオードまたはトランジスタ等のチップ部品またはセラミック基板２面に膜形成されたものが含まれた複合電子部品としても良い。さらには、チップ抵抗器と膜状の抵抗素子２等、同種の回路素子の組合せからなる複合電子部品とすることもできる。さらに、図１（Ｂ）に示す４つの共通電極８Ｂ、すなわち縦方向に並ぶそれぞれ４つの共通電極８Ｂが、全て相互に電気接続されているような、ネットワーク回路の複合電子部品とすることもできる。また、膜回路素子およびチップ状電子部品の高低差は、０．１ｍｍ以上ある場合に、本実施の形態に係る複合電子部品の製造法が特に有利となると考えられる。

本実施の形態に係る複合電子部品１は、いわゆるボールグリッドアレイ型の電子部品であり、導電性突起６が縦横それぞれ一定の間隔に配列されている。よって、導電性突起６の間に蓄積可能な電気容量と反射係数が容易に計算でき、外部からのノイズの影響の多くを除去し得る。よって、通信機器等、ノイズの影響を極力避けたい用途に用いることが好適である。

本実施の形態に係る複合電子部品１は、平坦面４Ａから他方の基板面５Ｂまでの距離の最大値と最小値との差を１００μｍ以下としている。他方の基板面５Ｂのクリームはんだ７Ｃの配置量のムラをさらに抑制する観点からは、平坦面４Ａから他方の基板面５Ｂまでの距離の最大値と最小値との差は５０μｍ以下、３０μｍ以下、２０μｍ以下、さらには１０μｍ以下等と極力小さくすることが好ましい。なお、この差を２μｍ以上とするのが、製造効率上、好ましい。また、製造効率を考慮すると、この差を５μｍ以上とするのがさらに好ましく、１０μ以上とするのが極めて好ましい。平坦面４Ａが平坦であることの付随的効果は、保護層４の上面を吸着して実装基板に複合電子部品１を実装する際に吸着し易いことと、保護層４の上面に何らかの表示を印刷する際に容易となること等である。平坦面４Ａを形成する手段は、保護層４となる樹脂ペースト１６を一方の基板面５Ａ上に供給し、その後、樹脂ペースト１６を硬化させ、その後、保護層４の上面を研削する手段を採用できる。研削する手段としては、アルミナ粉等を用いた研磨等の手段を採用できれば、平坦面４Ａの平坦性をより向上できると考えられる。よって、本実施の形態の平坦化手段の後に、保護層４の上面を研削することもできる。

本実施の形態に係る複合電子部品１の製造の分割工程に際し、大型絶縁基板１３の分割をダイシングにより実現した。このダイシングに代えて、線状分割部１４を分割用溝とし、その溝を開く方向に大型絶縁基板１３を曲げる方法により分割工程の一部または全部を実現してもよい。たとえば、大型絶縁基板１３の表面に縦横に存在する線状分割部１４の縦または横のうち一方をダイシングにより分割し、他方を、分割用溝を開く方向に大型絶縁基板１３を曲げる方法により分割することができる。ダイシングを採用する利点は、分割の寸法精度を良好にできることと、大型絶縁基板１３に与える衝撃が小さく、大型絶縁基板１３からの導電性突起６またはチップコンデンサ３の剥がれを抑制できることである。また、分割用溝１３を開く方向に大型絶縁基板１３を曲げる方法の利点は、分割工程のコストを低く抑えることができることである。衝撃付与による大型絶縁基板１３からの導電性突起６の剥がれを抑制する観点からは、導電性突起６を形成する導電配置工程の前に分割工程を行うことが好ましい。

本実施の形態における図５（Ｂ）（Ｃ）に示す、型枠１５を用いた樹脂埋め工程は、図６（Ａ）（Ｂ）のように行っても良い。図６（Ａ）は、開口部１５Ａを上にした状態で型枠１５の枠内に、後に保護層４となるエポキシ系の樹脂ペースト１６を供給する。そして図６（Ｂ）に示すように、部品配置工程の全部が終了した大型セラミック基板１３の一方の基板面５Ａが樹脂ペースト１６に接するように、大型セラミック基板１３の端面を型枠１５の開口部１５Ａに嵌合させる。すると、チップコンデンサ３と抵抗素子２の間等は、隙間なく樹脂ペースト１６により樹脂埋めされる。型枠１５内から溢れ出す余剰分の樹脂ペースト１６は、除去する。図６（Ａ）（Ｂ）における型枠１５を用いた樹脂埋め工程の利点は、型枠１５の枠内の強い脱気をしなくても平坦部１５Ｃへ十分に、樹脂ペースト１６を行き渡らせることができることである。

また、本実施の形態における図５（Ｂ）（Ｃ）に示す、型枠１５を用いた樹脂埋め工程は、次のような工程に置き換えることができる。すなわち、樹脂ペースト１６の流出を堰き止める、図示しない堰き止め部材を一方の基板面５Ａに設置する場合であって、かつ樹脂ペースト１６に粘度の低いものを用いる場合には、型枠１５を用いずに、堰き止め部材により溜めた樹脂ペースト１６を所定時間常温で静置することができる。すると、この樹脂ペースト１６の上面が平坦となり、その後、この樹脂ペースト１６を加熱等の手段で硬化することで平坦面４Ａを形成することができる。

本発明の実施の形態に係る複合電子部品を示す図であって、（Ａ）は縦断面図、（Ｂ）は一方の基板面の平面図であって、保護層および第１のはんだを省略した図である。 本発明の実施の形態に係る複合電子部品の他方の基板面側から見た平面図である。 本発明の実施の形態に係る大型セラミック基板の一方の基板面側から見た平面図である。 本発明の実施の形態に係る複合電子部品の製造法を説明するための図で、各製造過程での製品を順を追って示す図である。 本発明の実施の形態に係る複合電子部品の製造法を説明するための図で、図４に示す製造過程以後の各製造過程での製品を順を追って示す図である。 本発明の実施の形態に係る複合電子部品の製造法の変形例を示す図で、樹脂埋め工程の変形例を示す図である。

符号の説明

１ 複合電子部品
２ 抵抗素子
３ チップコンデンサ
３Ａ 端子電極
４ 保護層
４Ａ 平坦面
５ 単位セラミック基板（セラミック基板）
５Ａ 一方の基板面
５Ｂ 他方の基板面
６ 導電性突起
７Ａ 第１のはんだ
７Ｂ 第２のはんだ
７Ｃ クリームはんだ
８Ａ１ 抵抗素子用電極
８Ａ２ 共通電極
８Ａ３ コンデンサ用電極
８Ｂ 連絡電極
８Ｃ 外部電極
９ 抵抗体
１０ ガラス皮膜
１１ 穴
１１ａ，１１ｂ 開口部
１２ 導電性ボール
１３ 大型セラミック基板
１４ 線状分割部
１５ 型枠
１５Ａ 開口部
１５Ｂ テーパー
１５Ｃ 平坦部
１６ 樹脂ペースト
１７ 固定治具
１７Ａ 固定治具平坦部
１８ トリミング溝

Claims (9)

1. セラミック基板の一方の面に膜回路素子およびチップ状電子部品を配する部品配置工程と、上記セラミック基板の一方の面に上記膜回路素子および上記チップ状電子部品を保護する保護層を配し、その保護層の上面を平坦にする保護層配置工程と、上記両工程の後、上記保護層の上面を水平面に当接した状態で上記セラミック基板の他方の面に上記膜回路素子および上記チップ状電子部品の端子となる複数の導電性突起を配する導電配置工程と、を有することを特徴とする複合電子部品の製造法。
2. 分割されることで多数の一単位のセラミック基板（以下、単位セラミック基板という。）となる大型セラミック基板の一方の面に、膜回路素子およびチップ状電子部品を配する部品配置工程と、上記大型セラミック基板の一方の面に上記膜回路素子および上記チップ状電子部品を保護する保護層を配し、その保護層の上面を平坦にする保護層配置工程と、その両工程の後、上記保護層の上面を水平面に当接した状態で上記大型セラミック基板の他方の面に上記膜回路素子および上記チップ状電子部品の端子となる複数の導電性突起を配する導電配置工程と、上記大型セラミック基板を上記保護層と共に分割する分割工程と、を有することを特徴とする複合電子部品の製造法。
3. 前記保護層配置工程における、前記保護層の上面を平坦にする際に、前記セラミック基板または前記大型セラミック基板の前記一方の面に当接する側とは反対側に露出する前記保護層の上面から前記セラミック基板または前記大型セラミック基板の前記他方の面までの距離の最大値と最小値との差を１００μｍ以下で２μｍ以上とすることを特徴とする請求項１または２記載の複合電子部品の製造法。
4. 前記保護層配置工程における、前記保護層の上面の平坦化は、前記保護層となる樹脂ペーストを、底面が平坦な型枠のその底面に沿わせた状態で上記樹脂ペーストを硬化させ、上記底面に沿った部分を前記保護層の上面とすることで行うようにしたことを特徴とする請求項１または２記載の複合電子部品の製造法。
5. 前記保護層配置工程における、前記保護層の上面の平坦化は、前記保護層となる樹脂ペーストを前記一方の面上に供給し、その後、上記樹脂ペーストを硬化させ、その後、前記保護層の上面を研削することで行うようにしたことを特徴とする請求項１または２記載の複合電子部品の製造法。
6. 前記セラミック基板または前記大型セラミック基板は、前記一方の面から前記他方の面へと貫通する穴を有し、上記穴の前記一方の面における開口面積は、前記他方の面における開口面積よりも小さくされ、前記部品配置工程より前の段階、前記部品配置工程における回路素子を形成する段階、もしくは前記導電配置工程の段階のいずれか１以上の段階で、上記穴の前記他方の面における開口部から導電性ペーストを供給して上記穴に上記導電性ペーストを充填し、その後、上記導電性ペーストを固化させる工程を有し、上記穴を介して前記膜回路素子および上記チップ状電子部品と前記複数の導電性突起との導通が実現されることを特徴とする請求項１から５までのいずれか１項に記載の複合電子部品の製造法。
7. 膜回路素子およびチップ状電子部品、ならびに上記膜回路素子と上記チップ状電子部品を保護する保護層が上記セラミック基板の一方の面に配され、上記セラミック基板の他方の面には上記膜回路素子および上記チップ状電子部品の端子となる複数の導電性突起を有する複合電子部品であって、
   上記保護層の上面から上記セラミック基板の上記他方の面までの距離の最大値と最小値との差が１００μｍ以下で２μｍ以上であることを特徴とする複合電子部品。
8. 前記複数の導電性突起の頂点から前記保護層の上面までの最大距離と最小距離との差が１００μｍ以下で５μｍ以上であることを特徴とする請求項７記載の複合電子部品。
9. 前記セラミック基板は、前記一方の面から前記他方の面へと貫通する複数の穴を有し、上記穴の前記一方の面側の開口面積は、前記他方の面側の開口面積よりも小さく、上記穴に充填される導電性物質を介して上記膜回路素子および上記チップ状電子部品と上記導電性突起との導通が実現されることを特徴とする請求項７または８記載の複合電子部品。

Images