JP2001210746A

JP2001210746A - 半導体素子搭載用基板

Info

Publication number: JP2001210746A
Application number: JP2000017940A
Authority: JP
Inventors: Tomoki Inoue; 友喜井上; Katsumi Suga; 勝美菅
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2000-01-24
Filing date: 2000-01-24
Publication date: 2001-08-03

Abstract

(57)【要約】【課題】セラミック多層配線基板の反りによる、薄膜多
層配線層の配線導体層のパターン形成不良および半導体
素子の実装の困難性等を解消すること。【解決手段】セラミック多層配線基板２の一方の主面
に、樹脂層を絶縁層とした半導体素子搭載用の薄膜多層
配線層１が積層され、かつ他方の主面に複数の凹部３が
形成されるとともに凹部３内に他方の主面より突出する
ようにバンプ導体４が接合されて成り、一方の主面は研
磨によって反りによる高低差が０．１ｍｍ以下とされて
おり、かつセラミック多層配線基板２の厚さｔ１に対し
て薄膜多層配線層１の厚さｔ２がｔ１≧２０×ｔ２とさ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ，ＩＣ等の
半導体素子を搭載または収容するための半導体素子搭載
用基板に関するものである。

【０００２】

【従来の技術】従来のＬＳＩ，ＩＣ等の半導体素子を搭
載するための半導体素子搭載用基板（以下、半導体素子
基板という）を図２に示す。同図において、１はセラミ
ック多層配線基板２の一方の主面に形成され、半導体素
子を搭載する薄膜多層配線層、２はアルミナ（Ａｌ
₂Ｏ₃）セラミックス等からなるセラミック多層配線基
板、５はセラミック多層配線基板２の他方の主面の電極
パッド上に接合された半田よりなるバンプ導体である。
また、６は半導体素子、７は半導体素子６の下面に設け
られたバンプ導体である。

【０００３】前記セラミック多層配線基板２は、アルミ
ナセラミックス等の電気絶縁材料からなるセラミック多
層基板と、そのセラミック多層基板の表面に形成され、
さらに内部に埋設されるように形成された配線導体層と
から成る。この配線導体層は、タングステン（Ｗ），モ
リブデン（Ｍｏ）等の高融点金属を含有する金属ペース
トを塗布焼成して所定の個所に形成される。

【０００４】近年、半導体素子６の高密度化、高集積化
等の急激な進歩に伴い、半導体素子６を搭載、実装する
半導体素子基板もその配線密度を高める必要があり、半
導体素子６の搭載面（以下、１次実装面ともいう）を有
する薄膜多層配線層１は、その配線導体層の形成につい
ては、厚膜法によるものから、蒸着法，スパッタリング
法等の気相成長法による薄膜形成法へ代わってきてい
る。また、薄膜多層配線層１の絶縁層としての樹脂層の
形成方法は、ポリイミド等の有機樹脂材料をスピンコー
ト法等により塗布し、硬化させる方法が実現されてい
る。

【０００５】一方、セラミック多層配線基板２は、アル
ミナセラミックス等からなるセラミック多層基板の熱膨
張係数が６．５×１０^-6／℃以上であるのに対して、半
導体素子基板を搭載する母基板等の外部電気回路基板は
一般にガラスエポキシ樹脂等からなり、その熱膨張係数
が２×１０^-5／℃とセラミック多層基板との差が大きい
ため、熱サイクル試験や熱衝撃試験等の信頼性試験にお
いて、両者の接続部にクラック等の欠陥が生じ易い。さ
らに、両者の接続部が断続、断絶され、電気的に接続さ
れない状態に陥ることがあった。

【０００６】このような問題を解決するために、セラミ
ック多層配線基板２の他方の主面、即ち外部電気回路基
板側の面（以下、２次実装面ともいう）に複数の凹部を
形成し、それぞれの凹部内に外部に突出するように半田
ボール等のバンプ導体を配置することにより、セラミッ
ク多層配線基板と外部電気回路基板との熱膨張係数差に
よる熱応力および変形を凹部およびバンプで分散、吸収
させる構成が提案されている（特開平８−５５９２８号
公報参照）。

【０００７】従って、上記の如く１次実装面側に薄膜多
層配線層１を形成することで、より微細構造の半導体素
子６を実装することが可能であり、２次実装面側にバン
プ導体用の凹部を設けることにより、接続信頼性が高い
半導体素子基板を構成することが可能となる。

【０００８】

【発明が解決しようとする課題】しかしながら、実際に
は、２次実装面にバンプ導体５用の凹部を設けたセラミ
ック多層配線基板２上に薄膜多層配線層１を形成した半
導体素子基板を製造することは困難であった。その理由
として、第１に、２次実装面に凹部を形成したセラミッ
ク多層配線基板２は焼成の際に反りが発生し、１次実装
面側に薄膜多層配線層１の配線導体層をフォトリソグラ
ィ法で形成する際に、セラミック多層配線基板２の一方
の主面とフォトマスクとの間に不均一な隙間が生じ、配
線導体層のパターンが設計通りに形成できないという問
題があった。

【０００９】さらに、薄膜多層配線層１の樹脂層はポリ
イミド等の有機樹脂材料から成るため、半導体素子６が
実装される面の反り状態は、ベースとなるセラミック多
層配線基板２の反り状態をほとんどそのまま倣ったもの
となり、その反りの影響で半導体素子６を実装するのが
困難となるという問題点も有していた。

【００１０】加えて、２次実装面に凹部を形成したセラ
ミック多層配線基板２上に、薄膜多層配線層１用の配線
導体層をパターン形成する際に、配線導体層用の導体層
をエッチング液によってエッチングしパターン加工する
時２次実装面の凹部にまでエッチング液が入ってしま
い、その後の乾燥工程でシミだしによるセラミック多層
配線基板２表面の変色等を生じる問題もあった。

【００１１】従って、本発明は上記事情に鑑みて完成さ
れたものであり、その目的は、セラミック多層配線基板
の反りにより、薄膜多層配線層の配線導体層のパターン
形成不良および半導体素子の実装の困難性等を解消する
ことにある。

【００１２】

【課題を解決するための手段】本発明の半導体素子搭載
用基板は、セラミック多層配線基板の一方の主面に、樹
脂層を絶縁層とした、半導体素子を搭載するための薄膜
多層配線層が積層され、かつ他方の主面に複数の凹部が
形成されるとともに該凹部内に前記他方の主面より突出
するようにバンプ導体が接合されて成り、前記一方の主
面は研磨によって反りによる高低差が０．１ｍｍ以下と
されており、かつ前記セラミック多層配線基板の厚さｔ
１が前記薄膜多層配線層の厚さｔ２に対してｔ１≧２０
×ｔ２とされていることを特徴とする。

【００１３】本発明は、上記構成により、セラミック多
層配線基板の反りによる薄膜多層配線層の配線導体層の
パターン形成不良および半導体素子の実装の困難性等が
解消される。また、１次実装面には薄膜多層配線層を形
成しているので、より微細かつ高密度の端子構造を有す
る半導体素子を実装することが可能であり、２次実装面
に設けられるバンプ導体を凹部内に接合配置しているの
で、接続信頼性が高い半導体素子基板を構成することが
できる。

【００１４】また、バンプ導体用の凹部を形成すること
で、バンプ導体の接合強度が向上するとともに、バンプ
導体の形状、大きさ（体積）および長さが安定し、個々
のバンプ導体による電気抵抗のバラツキや所定のインピ
ーダンスからのずれ等を防ぐことができ、その結果半導
体素子に入出力される高周波信号の損失を小さくするこ
とができる。さらには、バンプ導体は凹部内にも存在す
るため、そのセラミック多層配線基板の他方の主面より
突出する部分の長さを短くすることができ、半導体装置
をより低背化することが可能となり、またバンプの応力
による割れ、剥がれ等の欠陥の発生を抑制し得る。

【００１５】また本発明において、好ましくは、前記セ
ラミック多層配線基板の両主面は、研磨によって反りに
よる高低差がそれぞれ０．０８ｍｍ以下とされているこ
とを特徴とする。これにより、セラミック多層配線基板
の反りがさらに小さくなり、薄膜多層配線層の配線導体
層のパターン形成不良、半導体素子の実装の困難性の解
消が著しいものとなる。

【００１６】

【発明の実施の形態】本発明の半導体素子基板について
以下に説明する。図１は本発明の半導体素子基板の断面
図であり、半導体素子基板上に搭載される半導体素子に
ついては省略してある。同図において、１はセラミック
多層配線基板２の一方の主面（図１では上面）に積層さ
れ、半導体素子を搭載する薄膜多層配線層、２はアルミ
ナ（Ａｌ₂Ｏ₃）セラミックス等からなるセラミック多層
配線基板、３はセラミック多層配線基板２の他方の主面
（図１では下面）に形成されたバンプ導体４接合配置用
の複数の凹部、４はセラミック多層配線基板２の他方の
主面から突出するように凹部３内に接合された半田より
なるバンプ導体、即ち接続端子としてのバンプ（接続状
態のもの）用の導体である。

【００１７】ベース基板となるセラミック多層配線基板
２は、アルミナ（Ａｌ₂Ｏ₃）セラミックス等のアルミナ
質焼結体，ムライト（３Ａｌ₂Ｏ₃・２ＳｉＯ₂）質焼結
体，炭化珪素（ＳｉＣ）質焼結体，窒化アルミニウム
（ＡｌＮ）質焼結体，ガラスセラミック質焼結体等の電
気絶縁材料からなる。例えば、アルミナセラミックスか
らなる場合、酸化アルミニウム，酸化ケイ素，酸化マグ
ネシウム，酸化カルシウム等の原料粉末に適当な有機樹
脂バインダー，可塑剤，溶剤を添加混合して泥漿物を作
製し、その泥漿物を公知のドクターブレード法やカレン
ダーロール法によりグリーンシート（生シート）と成
し、しかる後このグリーンシートに適当な打ち抜き加工
を施すとともにこれを複数枚積層し、約１６００℃の温
度で焼成することによって作製される。

【００１８】また、セラミック多層配線基板２は配線導
体層２ａとしての複数層のメタライズ配線層が被着形成
され、セラミック多層配線基板２の他方の主面には複数
の凹部３が設けられており、凹部３の底面にはメタライ
ズ配線層２ａが接続される接続パッド２ｂが被着形成さ
れている。前記メタライズ配線層及び接続パッド２ｂ
は、タングステン，モリブデン，マンガン等の高融点金
属粉末に適当な有機樹脂バインダー，可塑剤，溶剤を添
加混合して得た金属ペーストを、セラミック多層配線基
板２となるグリーンシートに予め公知のスクリーン印刷
法により所定パターンに印刷塗布しておき、そのグリー
ンシートを焼成することによって、セラミック多層配線
基板２の所定位置に所定パターンで被着形成される。

【００１９】セラミック多層配線基板２は、焼成後には
反りが生じており、例えば１００mm×１００mmの大きさ
の場合、セラミック多層配線基板２の一方の主面で高低
差が０．１mmを超える反りが発生してしまう。したがっ
て、本発明では、セラミック多層配線基板２の少なくと
も一方の主面を平面研磨装置等を用いて研磨し、高低差
が０．１mm以下となるようにする。前記一方の主面の高
低差が０．１mmを超えると、薄膜多層配線層１の配線導
体層のパターン形成用のフォトマスクとセラミック多層
配線基板２の一方の主面との間、またはフォトマスクと
樹脂層との間に不均一な隙間が生じ、配線導体層のパタ
ーンが設計通りに形成され難くなり、また薄膜多層配線
層１上に半導体素子を搭載し実装するのが困難になる。

【００２０】また、他方の主面を研磨することで、その
高低差を小さくすることも好ましく、その場合バンプ導
体４の接続信頼性を向上し得る。より好ましくは、他方
の主面の高低差が０．１mm以下が良い。

【００２１】さらに好ましくは、セラミック多層配線基
板２の一方の主面と他方の主面の両面を研磨することに
より、それぞれの高低差.を０．０８ｍｍ以下とするの
が良い。勿論、セラミック多層配線基板２の両主面の高
低差は小さいほどよい。

【００２２】セラミック多層配線基板２の一方の主面，
他方の主面を研磨する研磨装置は、具体的にはラップ研
磨装置等であり、研磨面に砥粒を混入させた水を加えな
がら研磨を行う。砥粒はセラミックスからなり、その粗
さを粗いものから細かいものに段階的に変化させながら
研磨する。研磨の際にセラミック多層配線基板２の一方
の主面、他方の主面に荷重をかけながら研磨すると、セ
ラミック多層配線基板２の反りが矯正された状態で研磨
され、研磨後に矯正が戻り反りが十分にとれないものと
なるので、研磨は無荷重で行うのがよい。

【００２３】本発明でいうセラミック多層配線基板２の
反りによる一方の主面および他方の主面の高低差は、そ
の面内における最大高低差に相当する。また、セラミッ
ク多層配線基板２の一方の主面および他方の主面の高低
差は、非接触式レーザ測定装置，接触式表面粗さ測定装
置等により測定できる。

【００２４】またセラミック多層配線基板２の研磨後の
一方の主面および他方の主面は、表面粗さが算術平均粗
さＲａで０．０５〜０．５μｍ程度がよく、０．０５μ
ｍ未満では、表面の凹凸が小さすぎてアンカー効果がな
くなり、セラミック多層配線基板２と薄膜多層配線層１
との密着性が劣化する。０．５μｍを超えると、表面の
凹凸が大きすぎて表面に形成される配線導体層が断線し
たり、パターン加工の際にエッチングレジストのカバー
性（被覆性）が低下し、所定のパターンに形成するのが
困難になる。

【００２５】本発明において、セラミック多層配線基板
２の厚さをｔ１、薄膜多層配線層１の厚さをｔ２とした
場合にｔ１≧２０×ｔ２であるが、ｔ１<２０×ｔ２の
場合、薄膜多層配線層１を形成する際のその硬化収縮の
ため、セラミック多層配線基板２が反り易くなり、配線
導体層形成のためのフォトリソグラィ工程で、フォトマ
スクとセラミック多層配線基板２とが密着せず、微細な
パターンを形成するのが困難となる。また、配線導体層
を形成できたとしてもＩＣチップ等を実装できない場合
がある。また、ｔ１の上限については特に限定するもの
ではないが、実用上ｔ１≦１５０×ｔ２程度が好まし
い。

【００２６】具体的には、例えば薄膜多層配線層１の厚
さｔ２は絶縁層が４層で配線導体層が５層程度で０．１
ｍｍ程度であり、セラミック多層配線基板２の厚さｔ１
は２０〜１５０ｍｍ程度である。

【００２７】また、本発明の半導体素子基板はセラミッ
ク多層配線基板２の形状精度に優れるため、ＩＣチッ
プ、ＬＳＩチップ等の半導体素子を複数搭載した、いわ
ゆるマルチチップモジュール用として好適である。ま
た、同様の理由で、半導体素子の接続端子に接続される
薄膜多層配線層１上の電極パッドのピッチは１５０μｍ
以下のものが適しており、即ち高密度配線および高密度
端子構造の半導体素子搭載用として適している。

【００２８】本発明の凹部３は平面形状が円形、楕円
形、長円形、多角形等の穴であり、また凹部３およびバ
ンプ４ａの大きさについては、図３に示すように、バン
プ４ａの最大径をＤ１，凹部３の開口径の直径（最大
径）をＤ２，凹部３の深さをｄとしたとき、Ｄ１>Ｄ
２，０．３ｍｍ≦Ｄ２≦１．０ｍｍ，ｄ≧０．０５ｍ
ｍ，０．０８ｍｍ≦ｄ／Ｄ２≦０．８５ｍｍを満足する
ことが好ましい。

【００２９】Ｄ１≦Ｄ２では、バンプ４ａが凹部３内で
接合していない部分が形成され易くなり、その結果バン
プ４ａを外部電気回路基板１０の電極パッド１１に正確
かつ強固に接合させることが困難となる。より好ましく
は、１<Ｄ１／Ｄ２≦１．６が良く、１．６<Ｄ１／Ｄ２
では隣接するバンプ４ａ同士が接触し、短絡し易いもの
となる。

【００３０】Ｄ２<０．３ｍｍでは、接続パッド２ｂと
バンプ４ａとを強固にろう付けすることができず、Ｄ２
>１．０ｍｍでは、隣接する凹部３間の間隔が狭いもの
となり、隣接するバンプ４ａ同士が接触し短絡し易いも
のとなり、バンプ４ａを高密度に形成することができな
くなる。

【００３１】ｄ<０．０５ｍｍでは、半導体素子の差動
時に発生する熱がセラミック多層配線基板２と外部電気
回路基板１０とに繰り返し伝熱され、セラミック多層配
線基板２と外部電気回路基板１０との間に熱膨張係数差
に起因する大きな熱応力が発生した際に、その熱応力を
接続パッド２ｂの外周部と凹部３の開口領域に位置する
バンプ４ａの両方に効率良く分散させることができなく
なる。より好ましくは、０．０５ｍｍ≦ｄ≦０．５ｍｍ
であり、０．５ｍｍ<ｄでは凹部３内のバンプ４ａに非
接合部や空隙等が形成され易くなり、電気的接続が不完
全なものとなり易い。

【００３２】ｄ／Ｄ２<０．０８ｍｍでは、半導体素子
の差動時に発生する熱がセラミック多層配線基板２と外
部電気回路基板１０とに繰り返し伝熱され、セラミック
多層配線基板２と外部電気回路基板１０との間に熱膨張
係数差に起因する大きな熱応力が発生した際に、その熱
応力を接続パッド２ｂの外周部と凹部３の開口領域に位
置するバンプ４ａの両方に効率良く分散させることがで
きなくなり、ｄ／Ｄ２>０．８５ｍｍでは、半田から成
るバンプ４ａの突出部に凹部３内のものが吸収されてバ
ンプ４ａと接続パッド２ｂとの電気的接続が不完全なも
のとなる。

【００３３】本発明の薄膜多層配線層１は以下のように
して形成される。まず、研磨したセラミック多層配線基
板２の一方の主面全面に、スパッタリング法，蒸着法，
メッキ法等の薄膜形成法により、配線導体層用の導体層
を形成する。例えば、下層側よりＴｉ層，Ｔｉ−Ｗ合金
層，Ｃｕ層，Ｃｒ層の４層構成からなる導体層を形成す
る。その後、この導体層をフォトリソグラフィ法によっ
てパターン加工する。続いて、ポリイミド，ＢＣＢ（ベ
ンゾシクロブテン），エポキシ樹脂等の有機樹脂材料か
らなる樹脂材料を、スピンコート法，ダイコート法，印
刷法等により塗布し、樹脂層を形成する。そして、樹脂
層の一方の主面の配線導体層と接続するためのスルーホ
ールを、樹脂層にフォトリソグラフィ法，レーザによる
孔開け法等によって形成する。

【００３４】前記樹脂層の一方の主面には、スパッタリ
ング法，蒸着法，メッキ法等により配線導体層用の導体
層を形成する。例えば、その導体層はＣｕを主体とし、
Ｃｕ層の一方の主面と他方の主面には、拡散防止層（バ
リア層）としてのＣｒ層，Ｔｉ層，またはＭｏ層等を被
着させる。そして、フォトリソグラフィ法等によって導
体層をパターン加工する。また、スルーホールの部分は
バリア層を除去してから上層側の配線導体層を被着させ
る。この後、樹脂層と配線導体層を繰り返し形成するこ
とで、任意の層数の薄膜多層配線層１を積層することが
できる。薄膜多層配線層１の最上層の配線導体層は、配
線導体層用のＣｕ層上にメッキ法によりＮｉ層，Ａｕ層
を形成する。

【００３５】本発明において、１次実装面の配線導体層
のパターン加工のためのエッチング工程の前に、２次実
装面に接着テープを張り付けて凹部３を覆うことが好ま
しく、これによりエッチング液が凹部３内に侵入せず、
その結果乾燥後にエッチング液によるシミ等のない半導
体素子基板を作製することが可能となる。

【００３６】かくして、本発明は、セラミック多層配線
基板の反りによる薄膜多層配線層の配線導体層のパター
ン形成不良および半導体素子の実装の困難性等が解消さ
れる。また、１次実装面の薄膜多層配線層により、微細
かつ高密度の端子構造を有する半導体素子を実装するこ
とが可能であり、２次実装面の外部接続用のバンプ導体
を凹部内に接合配置しているので、接続信頼性が高い半
導体素子基板を提供することができる。

【００３７】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲内で種々
の変更を行っても何ら差し支えない。

【００３８】

【発明の効果】本発明は、セラミック多層配線基板の一
方の主面に薄膜多層配線層が積層され、かつ他方の主面
に複数の凹部が形成されるとともに凹部内に他方の主面
より突出するようにバンプ導体が接合されて成り、一方
の主面は研磨されることによって反りによる高低差が
０．１ｍｍ以下とされ、かつセラミック多層配線基板の
厚さｔ１に対して薄膜多層配線層の厚さｔ２がｔ１≧２
０×ｔ２とされていることにより、セラミック多層配線
基板の反りによる薄膜多層配線層の配線導体層のパター
ン形成不良および半導体素子の実装の困難性等が解消さ
れる。また、１次実装面の薄膜多層配線層により微細か
つ高密度の端子構造を有する半導体素子を実装すること
が可能であり、２次実装面の外部接続用のバンプ導体を
凹部内に接合配置しているので、接続信頼性が高い半導
体素子基板を構成することができる。

【００３９】また、バンプ導体を凹部に接合すること
で、バンプ導体の接合強度が向上するとともに、バンプ
導体の形状、大きさ（体積）および長さが安定し、個々
のバンプ導体による電気抵抗のバラツキや所定のインピ
ーダンスからのずれ等を防ぐことができ、その結果半導
体素子に入出力される高周波信号の損失を小さくするこ
とができる。さらには、バンプ導体は凹部内にも存在す
るため、そのセラミック多層配線基板の他方の主面より
突出する部分の長さを短くすることができ、半導体装置
をより低背化することが可能となり、またバンプの応力
による割れ、剥がれ等の欠陥の発生を抑制し得る。

【図面の簡単な説明】

【図１】本発明の半導体素子基板の断面図である。

【図２】従来の半導体素子を搭載した半導体素子基板の
断面図である。

【図３】本発明の凹部およびバンプの拡大断面図であ
る。

【符号の説明】

1：薄膜多層配線層 2：セラミック多層配線基板 3：凹部 4：バンプ導体４ａ：バンプ

Claims

【特許請求の範囲】

【請求項１】セラミック多層配線基板の一方の主面に、
樹脂層を絶縁層とした、半導体素子を搭載するための薄
膜多層配線層が積層され、かつ他方の主面に複数の凹部
が形成されるとともに該凹部内に前記他方の主面より突
出するようにバンプ導体が接合されて成り、前記一方の
主面は研磨によって反りによる高低差が０．１ｍｍ以下
とされており、かつ前記セラミック多層配線基板の厚さ
ｔ１が前記薄膜多層配線層の厚さｔ２に対してｔ１≧２
０×ｔ２とされていることを特徴とする半導体素子搭載
用基板。
【請求項２】前記セラミック多層配線基板の両主面は、
研磨によって反りによる高低差がそれぞれ０．０８ｍｍ
以下とされていることを特徴とする請求項１記載の半導
体素子搭載用基板。