JPH06112648A - セラミック薄膜混成配線基板および製造方法 - Google Patents
セラミック薄膜混成配線基板および製造方法Info
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- JPH06112648A JPH06112648A JP4051239A JP5123992A JPH06112648A JP H06112648 A JPH06112648 A JP H06112648A JP 4051239 A JP4051239 A JP 4051239A JP 5123992 A JP5123992 A JP 5123992A JP H06112648 A JPH06112648 A JP H06112648A
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Abstract
(57)【要約】
【目的】 セラミック基板表面の凹凸、ボイド等の欠陥
部、並びに配線パッドによる凹凸等によって発生する薄
膜配線の欠陥を大幅に低減してＬＳＩ等の電子部品の搭
載密度を高め、配線長を短縮して信号遅延を低減するこ
とのできる大形計算機用等に好適なセラミック薄膜混成
配線基板を提供する。 【構成】 セラミックス基板表面をガラス層または有機
絶縁層により被覆し、これをセラミックス基板の配線パ
ッド面が露出するまで平面研削し、その上に薄膜配線層
を形成する。
部、並びに配線パッドによる凹凸等によって発生する薄
膜配線の欠陥を大幅に低減してＬＳＩ等の電子部品の搭
載密度を高め、配線長を短縮して信号遅延を低減するこ
とのできる大形計算機用等に好適なセラミック薄膜混成
配線基板を提供する。 【構成】 セラミックス基板表面をガラス層または有機
絶縁層により被覆し、これをセラミックス基板の配線パ
ッド面が露出するまで平面研削し、その上に薄膜配線層
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は電子装置用の配線基板に
係り、とくに電子部品の実装密度が高い電子計算機用な
どに好適なセラミック薄膜混成配線基板に関する。
係り、とくに電子部品の実装密度が高い電子計算機用な
どに好適なセラミック薄膜混成配線基板に関する。
【０００２】
【従来の技術】大形計算機などの電子装置用配線基板に
おいては、搭載するＬＳＩ等素子の接続距離を短縮して
処理速度を向上することが強く要求されている。特開昭
６０−１４８１９１号公報には、配線の多層化が容易な
グリーンシート法によるセラミック多層基板上に、主に
有機物を絶縁層とした高密度配線用の薄膜多層配線を形
成することが開示されている。
おいては、搭載するＬＳＩ等素子の接続距離を短縮して
処理速度を向上することが強く要求されている。特開昭
６０−１４８１９１号公報には、配線の多層化が容易な
グリーンシート法によるセラミック多層基板上に、主に
有機物を絶縁層とした高密度配線用の薄膜多層配線を形
成することが開示されている。
【０００３】また、上記セラミック多層基板のセラミッ
クス粉末間の接着性と、セラミックス粉末と導電層とな
る金属粉末部間の接着性を確保し、同時に緻密化して焼
結収縮量の整合をとるために、セラミックスに数％から
１０％のガラス成分を混入して溶融ガラスにより液相焼
結するようにしてしていた。
クス粉末間の接着性と、セラミックス粉末と導電層とな
る金属粉末部間の接着性を確保し、同時に緻密化して焼
結収縮量の整合をとるために、セラミックスに数％から
１０％のガラス成分を混入して溶融ガラスにより液相焼
結するようにしてしていた。
【０００４】また、上記セラミック多層基板は、成形時
の導体材料とセラミックの不均一性や、焼結時の収縮率
のミスマッチ等により通常０．１ｍｍ／２５ｍｍ程度の
反りを生じ、その上にホトリゾグラフィ技術により薄膜
パターンを形成するとパターン露光装置の焦点深度の関
係でパターン精度が制約されるという問題があった。こ
のため上記従来技術においては、セラミック多層基板の
表面を研削して平坦化したのちに薄膜多層配線を形成す
るようにしていた。
の導体材料とセラミックの不均一性や、焼結時の収縮率
のミスマッチ等により通常０．１ｍｍ／２５ｍｍ程度の
反りを生じ、その上にホトリゾグラフィ技術により薄膜
パターンを形成するとパターン露光装置の焦点深度の関
係でパターン精度が制約されるという問題があった。こ
のため上記従来技術においては、セラミック多層基板の
表面を研削して平坦化したのちに薄膜多層配線を形成す
るようにしていた。
【０００５】また、セラミック基板は上記焼き縮みによ
り収縮し、その収縮度もばらつくので、セラミック基板
の焼結後に形成される上記薄膜配線の配線接続位置とセ
ラミック基板の薄膜配線接続位置がずれて配線が困難に
なるという問題があった。このため、セラミック基板の
表面に上記焼き縮み量をカバ−する広さの配線パッドを
設けるようにしていた。
り収縮し、その収縮度もばらつくので、セラミック基板
の焼結後に形成される上記薄膜配線の配線接続位置とセ
ラミック基板の薄膜配線接続位置がずれて配線が困難に
なるという問題があった。このため、セラミック基板の
表面に上記焼き縮み量をカバ−する広さの配線パッドを
設けるようにしていた。
【０００６】また、上記配線パッドを蒸着、スパッタリ
ングやそれらを下地としてめっきする方法により薄く形
成して、表面に形成する薄膜配線部に対する凹凸の影響
を少なくするようにしていた。
ングやそれらを下地としてめっきする方法により薄く形
成して、表面に形成する薄膜配線部に対する凹凸の影響
を少なくするようにしていた。
【０００７】
【発明が解決しようとする課題】しかし、上記セラミッ
ク多層基板には数〜１０μｍの大きさのセラミック粉末
を用いるので、焼結後の表面には上記粉末の粒径による
凹凸や焼結後の微小な空隙部（ボイド）等による凹凸、
小穴等が発生し、これらの凹凸によってその上に形成す
る薄膜配線に欠陥が生じ、この欠陥により薄膜パターン
の微細化が阻害されるという問題が残されていた。本発
明の目的は、上記凹凸を除去して上記セラミックと薄膜
界面を平滑化することにより薄膜配線の欠陥を除去した
高配線密度のセラミック薄膜混成配線基板を提供するこ
とにある。
ク多層基板には数〜１０μｍの大きさのセラミック粉末
を用いるので、焼結後の表面には上記粉末の粒径による
凹凸や焼結後の微小な空隙部（ボイド）等による凹凸、
小穴等が発生し、これらの凹凸によってその上に形成す
る薄膜配線に欠陥が生じ、この欠陥により薄膜パターン
の微細化が阻害されるという問題が残されていた。本発
明の目的は、上記凹凸を除去して上記セラミックと薄膜
界面を平滑化することにより薄膜配線の欠陥を除去した
高配線密度のセラミック薄膜混成配線基板を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、上記セラミックス多層配線基板表面の配線パッドの
間隙部をガラス層または有機絶縁層により平坦に埋める
ようにする。また、上記ガラス層を熱膨張率が４０〜６
０×１０~7／℃のＢ2Ｏ3−ＳｉＯ２系ガラス材、または
ＺｎＯ−Ｂ２Ｏ3−ＳｉＯ2系ガラス材により形成するよ
うにする。また、上記有機絶縁層をポリイミド樹脂材に
より形成するようにする。また、上記配線パッドを導体
粉末を含むペ−ストの印刷により形成するようにする。
に、上記セラミックス多層配線基板表面の配線パッドの
間隙部をガラス層または有機絶縁層により平坦に埋める
ようにする。また、上記ガラス層を熱膨張率が４０〜６
０×１０~7／℃のＢ2Ｏ3−ＳｉＯ２系ガラス材、または
ＺｎＯ−Ｂ２Ｏ3−ＳｉＯ2系ガラス材により形成するよ
うにする。また、上記有機絶縁層をポリイミド樹脂材に
より形成するようにする。また、上記配線パッドを導体
粉末を含むペ−ストの印刷により形成するようにする。
【０００９】また上記セラミックス多層配線基板を、ム
ライト粉末とアルミナ、シリカ、マグネシア系ガラス粉
を重量比７：３の混合材の焼結により形成するようにす
る。さらに上記ガラス層を、ガラス粉末を含むペ−スト
をスクリ−ン印刷して熱処理し、その表面を上記配線パ
ッド面が露出するまで平面研削して形成する。また有機
絶縁層をスクリ−ン印刷して熱処理し、その表面を上記
配線パッド面が露出するまで平面研削して形成する。
ライト粉末とアルミナ、シリカ、マグネシア系ガラス粉
を重量比７：３の混合材の焼結により形成するようにす
る。さらに上記ガラス層を、ガラス粉末を含むペ−スト
をスクリ−ン印刷して熱処理し、その表面を上記配線パ
ッド面が露出するまで平面研削して形成する。また有機
絶縁層をスクリ−ン印刷して熱処理し、その表面を上記
配線パッド面が露出するまで平面研削して形成する。
【００１０】
【作用】上記ガラス層または有機絶縁層により、配線パ
ッド面とその間隙部が一つの平坦なな平面になるので、
その上に形成する薄膜配線層はセラミック基板表面の凹
凸、ボイド等の欠陥部の影響を受けることがない。また
上記熱膨張率が４０〜６０×１０~7／℃のＢ2Ｏ3−Ｓｉ
Ｏ2系ガラス材、またはＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系ガラ
ス材等により形成されたガラス層、または上記有機絶縁
層はセラミック基板表面に熱歪少なく強固に密着する。
また、上記ガラス層または有機絶縁層は導体粉末を含む
ペ−ストの印刷により形成された配線パッドの厚みによ
る凹凸を平坦に埋める。また、上記ムライト粉末とアル
ミナ、シリカ、マグネシア系ガラス粉の混合材の焼結に
より形成されたセラミックス多層配線基板はその誘電率
を低減して信号の伝播速度を早める。
ッド面とその間隙部が一つの平坦なな平面になるので、
その上に形成する薄膜配線層はセラミック基板表面の凹
凸、ボイド等の欠陥部の影響を受けることがない。また
上記熱膨張率が４０〜６０×１０~7／℃のＢ2Ｏ3−Ｓｉ
Ｏ2系ガラス材、またはＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系ガラ
ス材等により形成されたガラス層、または上記有機絶縁
層はセラミック基板表面に熱歪少なく強固に密着する。
また、上記ガラス層または有機絶縁層は導体粉末を含む
ペ−ストの印刷により形成された配線パッドの厚みによ
る凹凸を平坦に埋める。また、上記ムライト粉末とアル
ミナ、シリカ、マグネシア系ガラス粉の混合材の焼結に
より形成されたセラミックス多層配線基板はその誘電率
を低減して信号の伝播速度を早める。
【００１１】
【実施例】〔実施例 １〕図１は本発明によるセラミッ
ク薄膜混成配線基板の実施例の製造プロセス図である。
工程Ｉにおいてセラミック多層基板１を以下のようにし
て製作した。まず、アルミナ粉末とアルミナ・シリカ・
マグネシア系ガラス粉末を重量比９：１で混合し、これ
にポリビニールブチラールと可塑剤を加えてドクターブ
レード法により０．３ｍｍ厚さのグリーンシートに成形
した。
ク薄膜混成配線基板の実施例の製造プロセス図である。
工程Ｉにおいてセラミック多層基板１を以下のようにし
て製作した。まず、アルミナ粉末とアルミナ・シリカ・
マグネシア系ガラス粉末を重量比９：１で混合し、これ
にポリビニールブチラールと可塑剤を加えてドクターブ
レード法により０．３ｍｍ厚さのグリーンシートに成形
した。
【００１２】このグリーンシート上の所定の位置に０．
１５ｍｍφのスルーホールをパンチングにより形成し、
各スルーホール部にタングステン粉末を印刷法により充
填後、同様の印刷法によりタングステンペーストの導体
パターンを形成した。次いで、上記グリーンシート（１
５０ｍｍ×１５０ｍｍ）を所定枚数重ね合せ圧着し、Ｎ
2，Ｈ2の混合ガス雰囲気で１６００℃、２時間の熱処理
を行って焼結し、セラミック多層基板１を完成させた。
なお、薄膜形成面（上面）側のグリーンシート４枚には
スルーホールパターンのみを形成し、焼結後の上記４枚
のグリーンシートの格子状スルーホールパターンのピッ
チが０．５ｍｍとなるように、セラミック多層基板１の
焼結時の収縮率を１５％にして設計した。
１５ｍｍφのスルーホールをパンチングにより形成し、
各スルーホール部にタングステン粉末を印刷法により充
填後、同様の印刷法によりタングステンペーストの導体
パターンを形成した。次いで、上記グリーンシート（１
５０ｍｍ×１５０ｍｍ）を所定枚数重ね合せ圧着し、Ｎ
2，Ｈ2の混合ガス雰囲気で１６００℃、２時間の熱処理
を行って焼結し、セラミック多層基板１を完成させた。
なお、薄膜形成面（上面）側のグリーンシート４枚には
スルーホールパターンのみを形成し、焼結後の上記４枚
のグリーンシートの格子状スルーホールパターンのピッ
チが０．５ｍｍとなるように、セラミック多層基板１の
焼結時の収縮率を１５％にして設計した。
【００１３】工程IIではセラミック多層基板１の表面を
研磨する。焼結後のセラミック多層基板１の薄膜形成面
には０．１５〜０．８ｍｍ程度の反りが発生するので、
この反りおよびうねりが２０μｍ以下となるようにダイ
ヤモンド粉により平面研磨する。なお、上記研磨では表
面のスルーホール部のみを研磨するので、内部の多層配
線部分は影響を受けず、上記研磨面にはセラミックス部
と、スルーホール２のタングステンパターンが露出す
る。試作結果をみると、上記セラミック面には焼結時に
生じるボイド５の露出により、５〜２０μｍφの凹みが
１００個／ｍｍ2程度発生し、また、焼結収縮率の設計
値からのずれ（略０．３％）によりタングステンパタ−
ン位置が設計値から最大０．１５ｍｍ程度ずれていた。
研磨する。焼結後のセラミック多層基板１の薄膜形成面
には０．１５〜０．８ｍｍ程度の反りが発生するので、
この反りおよびうねりが２０μｍ以下となるようにダイ
ヤモンド粉により平面研磨する。なお、上記研磨では表
面のスルーホール部のみを研磨するので、内部の多層配
線部分は影響を受けず、上記研磨面にはセラミックス部
と、スルーホール２のタングステンパターンが露出す
る。試作結果をみると、上記セラミック面には焼結時に
生じるボイド５の露出により、５〜２０μｍφの凹みが
１００個／ｍｍ2程度発生し、また、焼結収縮率の設計
値からのずれ（略０．３％）によりタングステンパタ−
ン位置が設計値から最大０．１５ｍｍ程度ずれていた。
【００１４】工程IIIではスル−ホ−ル２の上にパッド
パタ−ン７を取付ける。各パッドパタ−ン７は厚さ２０
μｍの直径３５０μｍの円形とし、これらをセラミック
基板表面の研磨面にモリブデン粉末のペ−ストを使用し
たスクリ−ン印刷により０．５ｍｍピッチの格子状に形
成した。図２に示すように、各パッドパタ−ン７を対応
する各スル−ホ−ル２の露出面に重ね合わた位置に形成
する。このときパッドパタ−ン７の直径を３５０μｍと
すれば、焼結時に生じた各スル−ホ−ルパタ−ン７の位
置ずれを吸収することができる。
パタ−ン７を取付ける。各パッドパタ−ン７は厚さ２０
μｍの直径３５０μｍの円形とし、これらをセラミック
基板表面の研磨面にモリブデン粉末のペ−ストを使用し
たスクリ−ン印刷により０．５ｍｍピッチの格子状に形
成した。図２に示すように、各パッドパタ−ン７を対応
する各スル−ホ−ル２の露出面に重ね合わた位置に形成
する。このときパッドパタ−ン７の直径を３５０μｍと
すれば、焼結時に生じた各スル−ホ−ルパタ−ン７の位
置ずれを吸収することができる。
【００１５】工程IVでは、還元雰囲気で１５００℃、１
時間の熱処理してパッドパタ−ン７を焼き付け、その上
にエチルセルロ−スを溶剤とする熱膨張率が４０〜６０
×１０~7／℃のＢ2Ｏ3−ＳｉＯ2系ガラス粉末のペ−ス
ト膜を５０μｍの厚さにスクリ−ン印刷する。次いで、
この基板を上記ガラスの軟化溶融温度(９００〜１１０
０℃)で１〜６時間の熱処理してガラス層内の気泡を消
滅させると同時に、研磨面のボイド５に起因する凹部６
に上記ガラスを流入させガラス層８を形成する。なお、
上記熱処理によりガラス層８は厚さ約２５μｍにまで収
縮した。
時間の熱処理してパッドパタ−ン７を焼き付け、その上
にエチルセルロ−スを溶剤とする熱膨張率が４０〜６０
×１０~7／℃のＢ2Ｏ3−ＳｉＯ2系ガラス粉末のペ−ス
ト膜を５０μｍの厚さにスクリ−ン印刷する。次いで、
この基板を上記ガラスの軟化溶融温度(９００〜１１０
０℃)で１〜６時間の熱処理してガラス層内の気泡を消
滅させると同時に、研磨面のボイド５に起因する凹部６
に上記ガラスを流入させガラス層８を形成する。なお、
上記熱処理によりガラス層８は厚さ約２５μｍにまで収
縮した。
【００１６】次いで上記ガラス層８の表面をパッドパタ
−ン７が露出するまで平面研磨し、次いでセラミック多
層基板１の裏面の入出力ピンパッド４にめっき処理を施
してセラミック多層基板１を完成させた。完成後のセラ
ミック多層基板１表面の凸凹欠陥密度は、５μｍφ以上
の凸凹欠陥が０．０１個／cm2程度にまで低減され、微
細薄膜パターン形成に好適な面状態を示した。
−ン７が露出するまで平面研磨し、次いでセラミック多
層基板１の裏面の入出力ピンパッド４にめっき処理を施
してセラミック多層基板１を完成させた。完成後のセラ
ミック多層基板１表面の凸凹欠陥密度は、５μｍφ以上
の凸凹欠陥が０．０１個／cm2程度にまで低減され、微
細薄膜パターン形成に好適な面状態を示した。
【００１７】工程Ｖにおいては薄膜多層配線を形成す
る。まず基板表面に有機膜を、キュア後の厚さが１０μ
ｍとなるようにポリイミド系有機材料のワニスをスビニ
ングし、その後熱処理して形成する。通常、上記有機膜
の表面には基板表面の凹凸に起因した大小の凹凸が無数
に生ずるが、本発明では工程IIおよびIVにおいて表面を
平滑化しているので、５μｍφ以上、深さ２μｍ以上の
凹部が皆無になる。
る。まず基板表面に有機膜を、キュア後の厚さが１０μ
ｍとなるようにポリイミド系有機材料のワニスをスビニ
ングし、その後熱処理して形成する。通常、上記有機膜
の表面には基板表面の凹凸に起因した大小の凹凸が無数
に生ずるが、本発明では工程IIおよびIVにおいて表面を
平滑化しているので、５μｍφ以上、深さ２μｍ以上の
凹部が皆無になる。
【００１８】上記有機膜のキュア後に、有機膜にφ３０
μｍのスルーホール１４をフォトエッチングにより形成
した。上記基板表面の研磨工程を入れない従来基板では
上記スルーホール径の誤差が±２０μｍ程度であり、ス
ルーホール１４の微細化は実用的にはφ５０μｍが限界
であった。これに対し上記本発明のスルーホール径では
±２μｍの精度が得られるので実用的にはスルーホール
１４を２μｍにまで微細化できることになる。すなわ
ち、スルーホール密度を従来基板に比べて略１桁向上す
ることができるのである。
μｍのスルーホール１４をフォトエッチングにより形成
した。上記基板表面の研磨工程を入れない従来基板では
上記スルーホール径の誤差が±２０μｍ程度であり、ス
ルーホール１４の微細化は実用的にはφ５０μｍが限界
であった。これに対し上記本発明のスルーホール径では
±２μｍの精度が得られるので実用的にはスルーホール
１４を２μｍにまで微細化できることになる。すなわ
ち、スルーホール密度を従来基板に比べて略１桁向上す
ることができるのである。
【００１９】次いで上記有機膜上にＣｒ／Ａｌ／Ｃｒの
膜を順次０．１μｍ，５μｍ，０．１μｍの厚さでスパ
ッタリングにより成膜し、次いでこれをフォトエッチン
グして薄膜導体９の配線パタ−ンを形成した。以後、同
様な膜構成にてスルーホール形成と配線形成を繰り返
し、所望の層数の薄膜多層配線を形成した。上記薄膜導
体９の幅は５μｍ程度の微細化することができる。ま
た、上記薄膜導体９とスルーホール１４を形成した薄膜
配線層１０層にはセラミック多層基板１の表面の凹凸、
反りに起因した断線、ショート不良等が認められなかっ
た。
膜を順次０．１μｍ，５μｍ，０．１μｍの厚さでスパ
ッタリングにより成膜し、次いでこれをフォトエッチン
グして薄膜導体９の配線パタ−ンを形成した。以後、同
様な膜構成にてスルーホール形成と配線形成を繰り返
し、所望の層数の薄膜多層配線を形成した。上記薄膜導
体９の幅は５μｍ程度の微細化することができる。ま
た、上記薄膜導体９とスルーホール１４を形成した薄膜
配線層１０層にはセラミック多層基板１の表面の凹凸、
反りに起因した断線、ショート不良等が認められなかっ
た。
【００２０】〔実施例 ２〕表１の設計諸元の論理ＬＳ
Ｉ搭載用基板を実施例１の製造方法により作成した。表
１に示すセラミック部配線幅１００μｍは現状の印刷配
線技術技術におけるの最小幅である。また、セラミック
部スル−ホ−ル径の１２０μｍは、パンチング用ポンチ
の直径の下限が実用強度的に１００〜１５０μｍである
ことより設定した。すなわち本実施例では、現行技術に
おけるセラミック多層基板の限界配線密度を実現する。
Ｉ搭載用基板を実施例１の製造方法により作成した。表
１に示すセラミック部配線幅１００μｍは現状の印刷配
線技術技術におけるの最小幅である。また、セラミック
部スル−ホ−ル径の１２０μｍは、パンチング用ポンチ
の直径の下限が実用強度的に１００〜１５０μｍである
ことより設定した。すなわち本実施例では、現行技術に
おけるセラミック多層基板の限界配線密度を実現する。
【００２１】また、セラミック部格子ピッチを５００μ
ｍとし、基本的にセラミック多層基板内の１本の配線導
体３を各格子間に配線するようにした。したがって、基
板の薄膜形成面側には、スル−ホ−ル２が５００μｍピ
ッチに配置される。同様に、薄膜導体９はスル−ホ−ル
１４間に１本形成するようにし、その格子ピッチを１２
５μｍ、スル−ホ−ル径、配線幅を各々３０μｍとし
た。上記薄膜配線はさらに微細化可能であるが、配線抵
抗を考慮してこの値に設計した。また、薄膜部配線層数
は製造歩留まりからみて１０とした。
ｍとし、基本的にセラミック多層基板内の１本の配線導
体３を各格子間に配線するようにした。したがって、基
板の薄膜形成面側には、スル−ホ−ル２が５００μｍピ
ッチに配置される。同様に、薄膜導体９はスル−ホ−ル
１４間に１本形成するようにし、その格子ピッチを１２
５μｍ、スル−ホ−ル径、配線幅を各々３０μｍとし
た。上記薄膜配線はさらに微細化可能であるが、配線抵
抗を考慮してこの値に設計した。また、薄膜部配線層数
は製造歩留まりからみて１０とした。
【００２２】本実施例のセラミック薄膜混成配線基板に
は、信号端子数３００、電源端子数６００、大きさ１０
×１０ｍｍ2の２０ｋゲ−トのＬＳＩ１１を、図２に示
すようにはんだボ−ル１２によりフェ−スダウンボンデ
ィングして搭載する。ＬＳＩ１１の各端子には薄膜線層
１０を貫通するスル−ホ−ル１４が１個づつ割り当てら
れ、いくつかの配線層１５を介して他のＬＳＩ端子に接
続される。上記ＬＳＩは、薄膜部格子間に形成した配線
と、薄膜層間をつなぐスル−ホ−ルにより接続され、薄
膜配線層１０内で接続が完了しない端子にはセラミック
多層基板１のスル−ホ−ル２が割り当てられ、セラミッ
ク基板内で配線される。通常、上記接続に必要な薄膜部
のスル−ホ−ル数はＬＳＩ端子数の２倍程度である。
は、信号端子数３００、電源端子数６００、大きさ１０
×１０ｍｍ2の２０ｋゲ−トのＬＳＩ１１を、図２に示
すようにはんだボ−ル１２によりフェ−スダウンボンデ
ィングして搭載する。ＬＳＩ１１の各端子には薄膜線層
１０を貫通するスル−ホ−ル１４が１個づつ割り当てら
れ、いくつかの配線層１５を介して他のＬＳＩ端子に接
続される。上記ＬＳＩは、薄膜部格子間に形成した配線
と、薄膜層間をつなぐスル−ホ−ルにより接続され、薄
膜配線層１０内で接続が完了しない端子にはセラミック
多層基板１のスル−ホ−ル２が割り当てられ、セラミッ
ク基板内で配線される。通常、上記接続に必要な薄膜部
のスル−ホ−ル数はＬＳＩ端子数の２倍程度である。
【００２３】論理ＬＳＩを搭載する電子装置において
は、ＬＳＩ間配線部における信号の遅延が大きな装置性
能の決定要素となるので上記遅延の短縮が重要な課題と
なっており、ＬＳＩの実装密度向上が強く要求されてい
る。本発明により薄膜配線部は十分なスル−ホ−ル密度
を有するので、ＬＳＩ面積内でその端子の全てを接続す
るに必要なスル−ホ−ル数を確保でき、多数のＬＳＩを
すきまなく最短距離で配置することができる。
は、ＬＳＩ間配線部における信号の遅延が大きな装置性
能の決定要素となるので上記遅延の短縮が重要な課題と
なっており、ＬＳＩの実装密度向上が強く要求されてい
る。本発明により薄膜配線部は十分なスル−ホ−ル密度
を有するので、ＬＳＩ面積内でその端子の全てを接続す
るに必要なスル−ホ−ル数を確保でき、多数のＬＳＩを
すきまなく最短距離で配置することができる。
【００２４】従来のセラミック薄膜混成配線基板におい
て、上記ＬＳＩ接続に必要なスル−ホ−ル数を確保する
とほぼ２７ｍｍ×２７ｍｍの面積が必要となる。上記Ｌ
ＳＩの大きさは１０×１０ｍｍ2なので本発明によりそ
の搭載ピッチが１／２．７に短縮できたことになる。上
記本発明のセラミック薄膜混成配線基板を電子計算機に
適用した結果、演算速度を３０％向上させることができ
た。これは上記配線距離の短縮に基づいている。
て、上記ＬＳＩ接続に必要なスル−ホ−ル数を確保する
とほぼ２７ｍｍ×２７ｍｍの面積が必要となる。上記Ｌ
ＳＩの大きさは１０×１０ｍｍ2なので本発明によりそ
の搭載ピッチが１／２．７に短縮できたことになる。上
記本発明のセラミック薄膜混成配線基板を電子計算機に
適用した結果、演算速度を３０％向上させることができ
た。これは上記配線距離の短縮に基づいている。
【００２５】〔実施例 ３〕実施例１における、セラミ
ック多層基板１の薄膜形成面側のグリーンシート４枚の
スルーホールパターン径を３５０μｍ、研磨後に形成す
るパッドパタ−ン径を１５０μｍとして図３の構成とし
ても、同様な欠陥密度低減結果が得られた。
ック多層基板１の薄膜形成面側のグリーンシート４枚の
スルーホールパターン径を３５０μｍ、研磨後に形成す
るパッドパタ−ン径を１５０μｍとして図３の構成とし
ても、同様な欠陥密度低減結果が得られた。
【００２６】〔実施例 ４〕セラミック基板材料として
ムライト粉末と、アルミナ、シリカ、マグネシア系ガラ
ス粉末を重量で７：３の割合で混合し、実施例１または
実施例３と同様のスルーホールとパターンゐ形成して薄
膜形成面処理、薄膜形成を行い、同様な結果を得た。ま
た、セラミック部の誘電率が実施例１の約９に対して６
以下に下がったのでセラミック部配線での信号伝播速度
を３０％向上することができた。
ムライト粉末と、アルミナ、シリカ、マグネシア系ガラ
ス粉末を重量で７：３の割合で混合し、実施例１または
実施例３と同様のスルーホールとパターンゐ形成して薄
膜形成面処理、薄膜形成を行い、同様な結果を得た。ま
た、セラミック部の誘電率が実施例１の約９に対して６
以下に下がったのでセラミック部配線での信号伝播速度
を３０％向上することができた。
【００２７】〔実施例 ５〕実施例１，３におけるパッ
ドパタ−ン７を銅粉末とガラス粉末の混合ペ−ストによ
り形成し、これをＮ2雰囲気における９００℃、１時間
の熱処理で基板に焼き付け、さらに、ガラス層８をＺｎ
Ｏ−Ｂ2Ｏ3−ＳｉＯ2系結晶化ガラス粉末の７５０℃熱
処理で形成し、同様な効果ば得られた。
ドパタ−ン７を銅粉末とガラス粉末の混合ペ−ストによ
り形成し、これをＮ2雰囲気における９００℃、１時間
の熱処理で基板に焼き付け、さらに、ガラス層８をＺｎ
Ｏ−Ｂ2Ｏ3−ＳｉＯ2系結晶化ガラス粉末の７５０℃熱
処理で形成し、同様な効果ば得られた。
【００２８】〔実施例 ６〕実施例１，３におけるパッ
ドパタ−ン７をＣｒ膜とＣｕ膜をそれぞれ厚み０．５μ
ｍ、７μｍにスパッタリングして全面成膜後ホトエッチ
ングして形成し、その上にＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系
結晶化ガラス粉末を７５０℃で熱処理してガラス層８を
形成した。同様な効果が得られた。
ドパタ−ン７をＣｒ膜とＣｕ膜をそれぞれ厚み０．５μ
ｍ、７μｍにスパッタリングして全面成膜後ホトエッチ
ングして形成し、その上にＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系
結晶化ガラス粉末を７５０℃で熱処理してガラス層８を
形成した。同様な効果が得られた。
【００２９】〔実施例 ７〕実施例３〜６の製造方法を
実施例２の電子装置に適用したところ、実施例２と同様
の信号遅延低減効果を得ることができた。
実施例２の電子装置に適用したところ、実施例２と同様
の信号遅延低減効果を得ることができた。
【００３０】
【発明の効果】配線パッドを備えたセラミック基板表面
を平坦化することにより、セラミック基板表面の凹凸、
ボイド等の欠陥部、並びに配線パッドによる凹凸等によ
って発生する薄膜配線部の凹凸を、例えば５μｍφ以
上、深さ２μｍ以上の凹部が皆無となる程度にまで低減
し、これにより薄膜配線の欠陥密度を大幅に低減するこ
とができる。
を平坦化することにより、セラミック基板表面の凹凸、
ボイド等の欠陥部、並びに配線パッドによる凹凸等によ
って発生する薄膜配線部の凹凸を、例えば５μｍφ以
上、深さ２μｍ以上の凹部が皆無となる程度にまで低減
し、これにより薄膜配線の欠陥密度を大幅に低減するこ
とができる。
【００３１】また、上記欠陥密度の低減により、薄膜配
線部のスルーホールを微細化してその密度を略１桁向上
し、さらに薄膜配線導体の幅を５μｍ程度にまで微細化
することができる。上記スルーホールと薄膜配線幅の微
細化により、ＬＳＩ搭載に必要な接続面積を例えば１／
７に短縮することができる。以上により、ＬＳＩ等の電
子部品の搭載密度を高め、配線長を短縮して信号遅延を
低減することのできる大形計算機用等に好適なセラミッ
ク薄膜混成配線基板を提供することができる。
線部のスルーホールを微細化してその密度を略１桁向上
し、さらに薄膜配線導体の幅を５μｍ程度にまで微細化
することができる。上記スルーホールと薄膜配線幅の微
細化により、ＬＳＩ搭載に必要な接続面積を例えば１／
７に短縮することができる。以上により、ＬＳＩ等の電
子部品の搭載密度を高め、配線長を短縮して信号遅延を
低減することのできる大形計算機用等に好適なセラミッ
ク薄膜混成配線基板を提供することができる。
【図１】本発明によるセラミック薄膜混成配線基板の製
造プロセス図である。
造プロセス図である。
【図２】ＬＳＩを搭載した本発明のセラミック薄膜混成
配線基板の部分断面図である。
配線基板の部分断面図である。
【図３】本発明のセラミック薄膜混成配線基板の部分断
面図である。
面図である。
【表１】本発明によるセラミック薄膜混成配線基板の設
計諸元表である。
計諸元表である。
１ セラミック多層基板 ２ スルーホール ３ 配線導体 ４ 入出力ピンパッド ５ ボイド ６ 凹部 ７ パッドパタ−ン ８ ガラス層 ９ 薄膜導体 １０ 薄膜配線層 １１ ＬＳＩ １２ はんだボ−ル １５、１８ 配線層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子装置用の配線基板に
係り、とくに電子部品の実装密度が高い電子計算機用な
どに好適なセラミック薄膜混成配線基板に関する。
係り、とくに電子部品の実装密度が高い電子計算機用な
どに好適なセラミック薄膜混成配線基板に関する。
【０００２】
【従来の技術】大形計算機などの電子装置用配線基板に
おいては、搭載するＬＳＩ等素子の接続距離を短縮して
処理速度を向上することが強く要求されている。特開昭
６０−１４８１９１号公報には、配線の多層化が容易な
グリーンシート法によるセラミック多層基板上に、主に
有機物を絶縁層とした高密度配線用の薄膜多層配線を形
成することが開示されている。
おいては、搭載するＬＳＩ等素子の接続距離を短縮して
処理速度を向上することが強く要求されている。特開昭
６０−１４８１９１号公報には、配線の多層化が容易な
グリーンシート法によるセラミック多層基板上に、主に
有機物を絶縁層とした高密度配線用の薄膜多層配線を形
成することが開示されている。
【０００３】また、上記セラミック多層基板のセラミッ
クス粉末間の接着性と、セラミックス粉末と導電層とな
る金属粉末部間の接着性を確保し、同時に緻密化して焼
結収縮量の整合をとるために、セラミックスに数％から
１０％のガラス成分を混入して溶融ガラスにより液相焼
結するようにしてしていた。
クス粉末間の接着性と、セラミックス粉末と導電層とな
る金属粉末部間の接着性を確保し、同時に緻密化して焼
結収縮量の整合をとるために、セラミックスに数％から
１０％のガラス成分を混入して溶融ガラスにより液相焼
結するようにしてしていた。
【０００４】また、上記セラミック多層基板は、成形時
の導体材料とセラミックの不均一性や、焼結時の収縮率
のミスマッチ等により通常０．１ｍｍ／２５ｍｍ程度の
反りを生じ、その上にホトリゾグラフィ技術により薄膜
パターンを形成するとパターン露光装置の焦点深度の関
係でパターン精度が制約されるという問題があった。こ
のため上記従来技術においては、セラミック多層基板の
表面を研削して平坦化したのちに薄膜多層配線を形成す
るようにしていた。
の導体材料とセラミックの不均一性や、焼結時の収縮率
のミスマッチ等により通常０．１ｍｍ／２５ｍｍ程度の
反りを生じ、その上にホトリゾグラフィ技術により薄膜
パターンを形成するとパターン露光装置の焦点深度の関
係でパターン精度が制約されるという問題があった。こ
のため上記従来技術においては、セラミック多層基板の
表面を研削して平坦化したのちに薄膜多層配線を形成す
るようにしていた。
【０００５】また、セラミック基板は上記焼き縮みによ
り収縮し、その収縮度もばらつくので、セラミック基板
の焼結後に形成される上記薄膜配線の配線接続位置とセ
ラミック基板の薄膜配線接続位置がずれて配線が困難に
なるという問題があった。このため、セラミック基板の
表面に上記焼き縮み量をカバ−する広さの配線パッドを
設けるようにしていた。
り収縮し、その収縮度もばらつくので、セラミック基板
の焼結後に形成される上記薄膜配線の配線接続位置とセ
ラミック基板の薄膜配線接続位置がずれて配線が困難に
なるという問題があった。このため、セラミック基板の
表面に上記焼き縮み量をカバ−する広さの配線パッドを
設けるようにしていた。
【０００６】また、上記配線パッドを蒸着、スパッタリ
ングやそれらを下地としてめっきする方法により薄く形
成して、表面に形成する薄膜配線部に対する凹凸の影響
を少なくするようにしていた。
ングやそれらを下地としてめっきする方法により薄く形
成して、表面に形成する薄膜配線部に対する凹凸の影響
を少なくするようにしていた。
【０００７】
【発明が解決しようとする課題】しかし、上記セラミッ
ク多層基板には数〜１０μｍの大きさのセラミック粉末
を用いるので、焼結後の表面には上記粉末の粒径による
凹凸や焼結後の微小な空隙部（ボイド）等による凹凸、
小穴等が発生し、これらの凹凸によってその上に形成す
る薄膜配線に欠陥が生じ、この欠陥により薄膜パターン
の微細化が阻害されるという問題が残されていた。本発
明の目的は、上記凹凸を除去して上記セラミックと薄膜
界面を平滑化することにより薄膜配線の欠陥を除去した
高配線密度のセラミック薄膜混成配線基板を提供するこ
とにある。
ク多層基板には数〜１０μｍの大きさのセラミック粉末
を用いるので、焼結後の表面には上記粉末の粒径による
凹凸や焼結後の微小な空隙部（ボイド）等による凹凸、
小穴等が発生し、これらの凹凸によってその上に形成す
る薄膜配線に欠陥が生じ、この欠陥により薄膜パターン
の微細化が阻害されるという問題が残されていた。本発
明の目的は、上記凹凸を除去して上記セラミックと薄膜
界面を平滑化することにより薄膜配線の欠陥を除去した
高配線密度のセラミック薄膜混成配線基板を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、上記セラミックス多層配線基板表面の配線パッドの
間隙部をガラス層または有機絶縁層により平坦に埋める
ようにする。また、上記ガラス層を熱膨張率が４０〜６
０×１０~7／℃のＢ2Ｏ3−ＳｉＯ2系ガラス材、または
ＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系ガラス材により形成するよ
うにする。また、上記有機絶縁層をポリイミド樹脂材に
より形成するようにする。また、上記配線パッドを導体
粉末を含むペ−ストの印刷により形成するようにする。
に、上記セラミックス多層配線基板表面の配線パッドの
間隙部をガラス層または有機絶縁層により平坦に埋める
ようにする。また、上記ガラス層を熱膨張率が４０〜６
０×１０~7／℃のＢ2Ｏ3−ＳｉＯ2系ガラス材、または
ＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系ガラス材により形成するよ
うにする。また、上記有機絶縁層をポリイミド樹脂材に
より形成するようにする。また、上記配線パッドを導体
粉末を含むペ−ストの印刷により形成するようにする。
【０００９】また上記セラミックス多層配線基板を、ム
ライト粉末とアルミナ、シリカ、マグネシア系ガラス粉
を重量比７：３の混合材の焼結により形成するようにす
る。さらに上記ガラス層を、ガラス粉末を含むペ−スト
をスクリ−ン印刷して熱処理し、その表面を上記配線パ
ッド面が露出するまで平面研削して形成する。また有機
絶縁層をスクリ−ン印刷して熱処理し、その表面を上記
配線パッド面が露出するまで平面研削して形成する。
ライト粉末とアルミナ、シリカ、マグネシア系ガラス粉
を重量比７：３の混合材の焼結により形成するようにす
る。さらに上記ガラス層を、ガラス粉末を含むペ−スト
をスクリ−ン印刷して熱処理し、その表面を上記配線パ
ッド面が露出するまで平面研削して形成する。また有機
絶縁層をスクリ−ン印刷して熱処理し、その表面を上記
配線パッド面が露出するまで平面研削して形成する。
【００１０】
【作用】上記ガラス層または有機絶縁層により、配線パ
ッド面とその間隙部が一つの平坦なな平面になるので、
その上に形成する薄膜配線層はセラミック基板表面の凹
凸、ボイド等の欠陥部の影響を受けることがない。また
上記熱膨張率が４０〜６０×１０~7／℃のＢ2Ｏ3−Ｓｉ
Ｏ2系ガラス材、またはＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系ガラ
ス材等により形成されたガラス層、または上記有機絶縁
層はセラミック基板表面に熱歪少なく強固に密着する。
また、上記ガラス層または有機絶縁層は導体粉末を含む
ペ−ストの印刷により形成された配線パッドの厚みによ
る凹凸を平坦に埋める。また、上記ムライト粉末とアル
ミナ、シリカ、マグネシア系ガラス粉の混合材の焼結に
より形成されたセラミックス多層配線基板はその誘電率
を低減して信号の伝播速度を早める。
ッド面とその間隙部が一つの平坦なな平面になるので、
その上に形成する薄膜配線層はセラミック基板表面の凹
凸、ボイド等の欠陥部の影響を受けることがない。また
上記熱膨張率が４０〜６０×１０~7／℃のＢ2Ｏ3−Ｓｉ
Ｏ2系ガラス材、またはＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系ガラ
ス材等により形成されたガラス層、または上記有機絶縁
層はセラミック基板表面に熱歪少なく強固に密着する。
また、上記ガラス層または有機絶縁層は導体粉末を含む
ペ−ストの印刷により形成された配線パッドの厚みによ
る凹凸を平坦に埋める。また、上記ムライト粉末とアル
ミナ、シリカ、マグネシア系ガラス粉の混合材の焼結に
より形成されたセラミックス多層配線基板はその誘電率
を低減して信号の伝播速度を早める。
【００１１】
【実施例】〔実施例 １〕図１は本発明によるセラミッ
ク薄膜混成配線基板の実施例の製造プロセス図である。
工程Ｉにおいてセラミック多層基板１を以下のようにし
て製作した。まず、アルミナ粉末とアルミナ・シリカ・
マグネシア系ガラス粉末を重量比９：１で混合し、これ
にポリビニールブチラールと可塑剤を加えてドクターブ
レード法により０．３ｍｍ厚さのグリーンシートに成形
した。
ク薄膜混成配線基板の実施例の製造プロセス図である。
工程Ｉにおいてセラミック多層基板１を以下のようにし
て製作した。まず、アルミナ粉末とアルミナ・シリカ・
マグネシア系ガラス粉末を重量比９：１で混合し、これ
にポリビニールブチラールと可塑剤を加えてドクターブ
レード法により０．３ｍｍ厚さのグリーンシートに成形
した。
【００１２】このグリーンシート上の所定の位置に０．
１５ｍｍφのスルーホールをパンチングにより形成し、
各スルーホール部にタングステン粉末を印刷法により充
填後、同様の印刷法によりタングステンペーストの導体
パターンを形成した。次いで、上記グリーンシート（１
５０ｍｍ×１５０ｍｍ）を所定枚数重ね合せ圧着し、Ｎ
2，Ｈ2の混合ガス雰囲気で１６００℃、２時間の熱処理
を行って焼結し、セラミック多層基板１を完成させた。
なお、薄膜形成面（上面）側のグリーンシート４枚には
スルーホールパターンのみを形成し、焼結後の上記４枚
のグリーンシートの格子状スルーホールパターンのピッ
チが０．５ｍｍとなるように、セラミック多層基板１の
焼結時の収縮率を１５％にして設計した。
１５ｍｍφのスルーホールをパンチングにより形成し、
各スルーホール部にタングステン粉末を印刷法により充
填後、同様の印刷法によりタングステンペーストの導体
パターンを形成した。次いで、上記グリーンシート（１
５０ｍｍ×１５０ｍｍ）を所定枚数重ね合せ圧着し、Ｎ
2，Ｈ2の混合ガス雰囲気で１６００℃、２時間の熱処理
を行って焼結し、セラミック多層基板１を完成させた。
なお、薄膜形成面（上面）側のグリーンシート４枚には
スルーホールパターンのみを形成し、焼結後の上記４枚
のグリーンシートの格子状スルーホールパターンのピッ
チが０．５ｍｍとなるように、セラミック多層基板１の
焼結時の収縮率を１５％にして設計した。
【００１３】工程IIではセラミック多層基板１の表面を
研磨する。焼結後のセラミック多層基板１の薄膜形成面
には０．１５〜０．８ｍｍ程度の反りが発生するので、
この反りおよびうねりが２０μｍ以下となるようにダイ
ヤモンド粉により平面研磨する。なお、上記研磨では表
面のスルーホール部のみを研磨するので、内部の多層配
線部分は影響を受けず、上記研磨面にはセラミックス部
と、スルーホール２のタングステンパターンが露出す
る。試作結果をみると、上記セラミック面には焼結時に
生じるボイド５の露出により、５〜２０μｍφの凹みが
１００個／ｍｍ2程度発生し、また、焼結収縮率の設計
値からのずれ（略０．３％）によりタングステンパタ−
ン位置が設計値から最大０．１５ｍｍ程度ずれていた。
研磨する。焼結後のセラミック多層基板１の薄膜形成面
には０．１５〜０．８ｍｍ程度の反りが発生するので、
この反りおよびうねりが２０μｍ以下となるようにダイ
ヤモンド粉により平面研磨する。なお、上記研磨では表
面のスルーホール部のみを研磨するので、内部の多層配
線部分は影響を受けず、上記研磨面にはセラミックス部
と、スルーホール２のタングステンパターンが露出す
る。試作結果をみると、上記セラミック面には焼結時に
生じるボイド５の露出により、５〜２０μｍφの凹みが
１００個／ｍｍ2程度発生し、また、焼結収縮率の設計
値からのずれ（略０．３％）によりタングステンパタ−
ン位置が設計値から最大０．１５ｍｍ程度ずれていた。
【００１４】工程IIIではスル−ホ−ル２の上にパッド
パタ−ン７を取付ける。各パッドパタ−ン７は厚さ２０
μｍの直径３５０μｍの円形とし、これらをセラミック
基板表面の研磨面にモリブデン粉末のペ−ストを使用し
たスクリ−ン印刷により０．５ｍｍピッチの格子状に形
成した。図２に示すように、各パッドパタ−ン７を対応
する各スル−ホ−ル２の露出面に重ね合わた位置に形成
する。このときパッドパタ−ン７の直径を３５０μｍと
すれば、焼結時に生じた各スル−ホ−ルパタ−ン７の位
置ずれを吸収することができる。
パタ−ン７を取付ける。各パッドパタ−ン７は厚さ２０
μｍの直径３５０μｍの円形とし、これらをセラミック
基板表面の研磨面にモリブデン粉末のペ−ストを使用し
たスクリ−ン印刷により０．５ｍｍピッチの格子状に形
成した。図２に示すように、各パッドパタ−ン７を対応
する各スル−ホ−ル２の露出面に重ね合わた位置に形成
する。このときパッドパタ−ン７の直径を３５０μｍと
すれば、焼結時に生じた各スル−ホ−ルパタ−ン７の位
置ずれを吸収することができる。
【００１５】工程IVでは、還元雰囲気で１５００℃、１
時間の熱処理してパッドパタ−ン７を焼き付け、その上
にエチルセルロ−スを溶剤とする熱膨張率が４０〜６０
×１０~7／℃のＢ2Ｏ3−ＳｉＯ2系ガラス粉末のペ−ス
ト膜を５０μｍの厚さにスクリ−ン印刷する。次いで、
この基板を上記ガラスの軟化溶融温度(９００〜１１０
０℃)で１〜６時間の熱処理してガラス層内の気泡を消
滅させると同時に、研磨面のボイド５に起因する凹部６
に上記ガラスを流入させガラス層８を形成する。なお、
上記熱処理によりガラス層８は厚さ約２５μｍにまで収
縮した。
時間の熱処理してパッドパタ−ン７を焼き付け、その上
にエチルセルロ−スを溶剤とする熱膨張率が４０〜６０
×１０~7／℃のＢ2Ｏ3−ＳｉＯ2系ガラス粉末のペ−ス
ト膜を５０μｍの厚さにスクリ−ン印刷する。次いで、
この基板を上記ガラスの軟化溶融温度(９００〜１１０
０℃)で１〜６時間の熱処理してガラス層内の気泡を消
滅させると同時に、研磨面のボイド５に起因する凹部６
に上記ガラスを流入させガラス層８を形成する。なお、
上記熱処理によりガラス層８は厚さ約２５μｍにまで収
縮した。
【００１６】次いで上記ガラス層８の表面をパッドパタ
−ン７が露出するまで平面研磨し、次いでセラミック多
層基板１の裏面の入出力ピンパッド４にめっき処理を施
してセラミック多層基板１を完成させた。完成後のセラ
ミック多層基板１表面の凸凹欠陥密度は、５μｍφ以上
の凸凹欠陥が０．０１個／cm2程度にまで低減され、微
細薄膜パターン形成に好適な面状態を示した。
−ン７が露出するまで平面研磨し、次いでセラミック多
層基板１の裏面の入出力ピンパッド４にめっき処理を施
してセラミック多層基板１を完成させた。完成後のセラ
ミック多層基板１表面の凸凹欠陥密度は、５μｍφ以上
の凸凹欠陥が０．０１個／cm2程度にまで低減され、微
細薄膜パターン形成に好適な面状態を示した。
【００１７】工程Ｖにおいては薄膜多層配線を形成す
る。まず基板表面に有機膜を、キュア後の厚さが１０μ
ｍとなるようにポリイミド系有機材料のワニスをスビニ
ングし、その後熱処理して形成する。通常、上記有機膜
の表面には基板表面の凹凸に起因した大小の凹凸が無数
に生ずるが、本発明では工程IIおよびIVにおいて表面を
平滑化しているので、５μｍφ以上、深さ２μｍ以上の
凹部が皆無になる。
る。まず基板表面に有機膜を、キュア後の厚さが１０μ
ｍとなるようにポリイミド系有機材料のワニスをスビニ
ングし、その後熱処理して形成する。通常、上記有機膜
の表面には基板表面の凹凸に起因した大小の凹凸が無数
に生ずるが、本発明では工程IIおよびIVにおいて表面を
平滑化しているので、５μｍφ以上、深さ２μｍ以上の
凹部が皆無になる。
【００１８】上記有機膜のキュア後に、有機膜にφ３０
μｍのスルーホール１４をフォトエッチングにより形成
した。上記基板表面の研磨工程を入れない従来基板では
上記スルーホール径の誤差が±２０μｍ程度であり、ス
ルーホール１４の微細化は実用的にはφ５０μｍが限界
であった。これに対し上記本発明のスルーホール径では
±２μｍの精度が得られるので実用的にはスルーホール
１４を２μｍにまで微細化できることになる。すなわ
ち、スルーホール密度を従来基板に比べて略１桁向上す
ることができるのである。
μｍのスルーホール１４をフォトエッチングにより形成
した。上記基板表面の研磨工程を入れない従来基板では
上記スルーホール径の誤差が±２０μｍ程度であり、ス
ルーホール１４の微細化は実用的にはφ５０μｍが限界
であった。これに対し上記本発明のスルーホール径では
±２μｍの精度が得られるので実用的にはスルーホール
１４を２μｍにまで微細化できることになる。すなわ
ち、スルーホール密度を従来基板に比べて略１桁向上す
ることができるのである。
【００１９】次いで上記有機膜上にＣｒ／Ａｌ／Ｃｒの
膜を順次０．１μｍ，５μｍ，０．１μｍの厚さでスパ
ッタリングにより成膜し、次いでこれをフォトエッチン
グして薄膜導体９の配線パタ−ンを形成した。以後、同
様な膜構成にてスルーホール形成と配線形成を繰り返
し、所望の層数の薄膜多層配線を形成した。上記薄膜導
体９の幅は５μｍ程度の微細化することができる。ま
た、上記薄膜導体９とスルーホール１４を形成した薄膜
配線層１０層にはセラミック多層基板１の表面の凹凸、
反りに起因した断線、ショート不良等が認められなかっ
た。
膜を順次０．１μｍ，５μｍ，０．１μｍの厚さでスパ
ッタリングにより成膜し、次いでこれをフォトエッチン
グして薄膜導体９の配線パタ−ンを形成した。以後、同
様な膜構成にてスルーホール形成と配線形成を繰り返
し、所望の層数の薄膜多層配線を形成した。上記薄膜導
体９の幅は５μｍ程度の微細化することができる。ま
た、上記薄膜導体９とスルーホール１４を形成した薄膜
配線層１０層にはセラミック多層基板１の表面の凹凸、
反りに起因した断線、ショート不良等が認められなかっ
た。
【００２０】〔実施例 ２〕表１の設計諸元の論理ＬＳ
Ｉ搭載用基板を実施例１の製造方法により作成した。表
１に示すセラミック部配線幅１００μｍは現状の印刷配
線技術技術におけるの最小幅である。また、セラミック
部スル−ホ−ル径の１２０μｍは、パンチング用ポンチ
の直径の下限が実用強度的に１００〜１５０μｍである
ことより設定した。すなわち本実施例では、現行技術に
おけるセラミック多層基板の限界配線密度を実現する。
Ｉ搭載用基板を実施例１の製造方法により作成した。表
１に示すセラミック部配線幅１００μｍは現状の印刷配
線技術技術におけるの最小幅である。また、セラミック
部スル−ホ−ル径の１２０μｍは、パンチング用ポンチ
の直径の下限が実用強度的に１００〜１５０μｍである
ことより設定した。すなわち本実施例では、現行技術に
おけるセラミック多層基板の限界配線密度を実現する。
【００２１】また、セラミック部格子ピッチを５００μ
ｍとし、基本的にセラミック多層基板内の１本の配線導
体３を各格子間に配線するようにした。したがって、基
板の薄膜形成面側には、スル−ホ−ル２が５００μｍピ
ッチに配置される。同様に、薄膜導体９はスル−ホ−ル
１４間に１本形成するようにし、その格子ピッチを１２
５μｍ、スル−ホ−ル径、配線幅を各々３０μｍとし
た。上記薄膜配線はさらに微細化可能であるが、配線抵
抗を考慮してこの値に設計した。また、薄膜部配線層数
は製造歩留まりからみて１０とした。
ｍとし、基本的にセラミック多層基板内の１本の配線導
体３を各格子間に配線するようにした。したがって、基
板の薄膜形成面側には、スル−ホ−ル２が５００μｍピ
ッチに配置される。同様に、薄膜導体９はスル−ホ−ル
１４間に１本形成するようにし、その格子ピッチを１２
５μｍ、スル−ホ−ル径、配線幅を各々３０μｍとし
た。上記薄膜配線はさらに微細化可能であるが、配線抵
抗を考慮してこの値に設計した。また、薄膜部配線層数
は製造歩留まりからみて１０とした。
【００２２】本実施例のセラミック薄膜混成配線基板に
は、信号端子数３００、電源端子数６００、大きさ１０
×１０ｍｍ2の２０ｋゲ−トのＬＳＩ１１を、図２に示
すようにはんだボ−ル１２によりフェ−スダウンボンデ
ィングして搭載する。ＬＳＩ１１の各端子には薄膜線層
１０を貫通するスル−ホ−ル１４が１個づつ割り当てら
れ、いくつかの配線層１５を介して他のＬＳＩ端子に接
続される。上記ＬＳＩは、薄膜部格子間に形成した配線
と、薄膜層間をつなぐスル−ホ−ルにより接続され、薄
膜配線層１０内で接続が完了しない端子にはセラミック
多層基板１のスル−ホ−ル２が割り当てられ、セラミッ
ク基板内で配線される。通常、上記接続に必要な薄膜部
のスル−ホ−ル数はＬＳＩ端子数の２倍程度である。
は、信号端子数３００、電源端子数６００、大きさ１０
×１０ｍｍ2の２０ｋゲ−トのＬＳＩ１１を、図２に示
すようにはんだボ−ル１２によりフェ−スダウンボンデ
ィングして搭載する。ＬＳＩ１１の各端子には薄膜線層
１０を貫通するスル−ホ−ル１４が１個づつ割り当てら
れ、いくつかの配線層１５を介して他のＬＳＩ端子に接
続される。上記ＬＳＩは、薄膜部格子間に形成した配線
と、薄膜層間をつなぐスル−ホ−ルにより接続され、薄
膜配線層１０内で接続が完了しない端子にはセラミック
多層基板１のスル−ホ−ル２が割り当てられ、セラミッ
ク基板内で配線される。通常、上記接続に必要な薄膜部
のスル−ホ−ル数はＬＳＩ端子数の２倍程度である。
【００２３】論理ＬＳＩを搭載する電子装置において
は、ＬＳＩ間配線部における信号の遅延が大きな装置性
能の決定要素となるので上記遅延の短縮が重要な課題と
なっており、ＬＳＩの実装密度向上が強く要求されてい
る。本発明により薄膜配線部は十分なスル−ホ−ル密度
を有するので、ＬＳＩ面積内でその端子の全てを接続す
るに必要なスル−ホ−ル数を確保でき、多数のＬＳＩを
すきまなく最短距離で配置することができる。
は、ＬＳＩ間配線部における信号の遅延が大きな装置性
能の決定要素となるので上記遅延の短縮が重要な課題と
なっており、ＬＳＩの実装密度向上が強く要求されてい
る。本発明により薄膜配線部は十分なスル−ホ−ル密度
を有するので、ＬＳＩ面積内でその端子の全てを接続す
るに必要なスル−ホ−ル数を確保でき、多数のＬＳＩを
すきまなく最短距離で配置することができる。
【００２４】従来のセラミック薄膜混成配線基板におい
て、上記ＬＳＩ接続に必要なスル−ホ−ル数を確保する
とほぼ２７ｍｍ×２７ｍｍの面積が必要となる。上記Ｌ
ＳＩの大きさは１０×１０ｍｍ2なので本発明によりそ
の搭載ピッチが１／２．７に短縮できたことになる。上
記本発明のセラミック薄膜混成配線基板を電子計算機に
適用した結果、演算速度を３０％向上させることができ
た。これは上記配線距離の短縮に基づいている。
て、上記ＬＳＩ接続に必要なスル−ホ−ル数を確保する
とほぼ２７ｍｍ×２７ｍｍの面積が必要となる。上記Ｌ
ＳＩの大きさは１０×１０ｍｍ2なので本発明によりそ
の搭載ピッチが１／２．７に短縮できたことになる。上
記本発明のセラミック薄膜混成配線基板を電子計算機に
適用した結果、演算速度を３０％向上させることができ
た。これは上記配線距離の短縮に基づいている。
【００２５】〔実施例 ３〕実施例１における、セラミ
ック多層基板１の薄膜形成面側のグリーンシート４枚の
スルーホールパターン径を３５０μｍ、研磨後に形成す
るパッドパタ−ン径を１５０μｍとして図３の構成とし
ても、同様な欠陥密度低減結果が得られた。
ック多層基板１の薄膜形成面側のグリーンシート４枚の
スルーホールパターン径を３５０μｍ、研磨後に形成す
るパッドパタ−ン径を１５０μｍとして図３の構成とし
ても、同様な欠陥密度低減結果が得られた。
【００２６】〔実施例 ４〕セラミック基板材料として
ムライト粉末と、アルミナ、シリカ、マグネシア系ガラ
ス粉末を重量で７：３の割合で混合し、実施例１または
実施例３と同様のスルーホールとパターンゐ形成して薄
膜形成面処理、薄膜形成を行い、同様な結果を得た。ま
た、セラミック部の誘電率が実施例１の約９に対して６
以下に下がったのでセラミック部配線での信号伝播速度
を３０％向上することができた。
ムライト粉末と、アルミナ、シリカ、マグネシア系ガラ
ス粉末を重量で７：３の割合で混合し、実施例１または
実施例３と同様のスルーホールとパターンゐ形成して薄
膜形成面処理、薄膜形成を行い、同様な結果を得た。ま
た、セラミック部の誘電率が実施例１の約９に対して６
以下に下がったのでセラミック部配線での信号伝播速度
を３０％向上することができた。
【００２７】〔実施例 ５〕実施例１，３におけるパッ
ドパタ−ン７を銅粉末とガラス粉末の混合ペ−ストによ
り形成し、これをＮ2雰囲気における９００℃、１時間
の熱処理で基板に焼き付け、さらに、ガラス層８をＺｎ
Ｏ−Ｂ2Ｏ3−ＳｉＯ2系結晶化ガラス粉末の７５０℃熱
処理で形成し、同様な効果ば得られた。
ドパタ−ン７を銅粉末とガラス粉末の混合ペ−ストによ
り形成し、これをＮ2雰囲気における９００℃、１時間
の熱処理で基板に焼き付け、さらに、ガラス層８をＺｎ
Ｏ−Ｂ2Ｏ3−ＳｉＯ2系結晶化ガラス粉末の７５０℃熱
処理で形成し、同様な効果ば得られた。
【００２８】〔実施例 ６〕実施例１，３におけるパッ
ドパタ−ン７をＣｒ膜とＣｕ膜をそれぞれ厚み０．５μ
ｍ、７μｍにスパッタリングして全面成膜後ホトエッチ
ングして形成し、その上にＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系
結晶化ガラス粉末を７５０℃で熱処理してガラス層８を
形成した。同様な効果が得られた。
ドパタ−ン７をＣｒ膜とＣｕ膜をそれぞれ厚み０．５μ
ｍ、７μｍにスパッタリングして全面成膜後ホトエッチ
ングして形成し、その上にＺｎＯ−Ｂ2Ｏ3−ＳｉＯ2系
結晶化ガラス粉末を７５０℃で熱処理してガラス層８を
形成した。同様な効果が得られた。
【００２９】〔実施例 ７〕実施例３〜６の製造方法を
実施例２の電子装置に適用したところ、実施例２と同様
の信号遅延低減効果を得ることができた。
実施例２の電子装置に適用したところ、実施例２と同様
の信号遅延低減効果を得ることができた。
【００３０】
【発明の効果】配線パッドを備えたセラミック基板表面
を平坦化することにより、セラミック基板表面の凹凸、
ボイド等の欠陥部、並びに配線パッドによる凹凸等によ
って発生する薄膜配線部の凹凸を、例えば５μｍφ以
上、深さ２μｍ以上の凹部が皆無となる程度にまで低減
し、これにより薄膜配線の欠陥密度を大幅に低減するこ
とができる。
を平坦化することにより、セラミック基板表面の凹凸、
ボイド等の欠陥部、並びに配線パッドによる凹凸等によ
って発生する薄膜配線部の凹凸を、例えば５μｍφ以
上、深さ２μｍ以上の凹部が皆無となる程度にまで低減
し、これにより薄膜配線の欠陥密度を大幅に低減するこ
とができる。
【００３１】また、上記欠陥密度の低減により、薄膜配
線部のスルーホールを微細化してその密度を略１桁向上
し、さらに薄膜配線導体の幅を５μｍ程度にまで微細化
することができる。上記スルーホールと薄膜配線幅の微
細化により、ＬＳＩ搭載に必要な接続面積を例えば１／
７に短縮することができる。以上により、ＬＳＩ等の電
子部品の搭載密度を高め、配線長を短縮して信号遅延を
低減することのできる大形計算機用等に好適なセラミッ
ク薄膜混成配線基板を提供することができる。
線部のスルーホールを微細化してその密度を略１桁向上
し、さらに薄膜配線導体の幅を５μｍ程度にまで微細化
することができる。上記スルーホールと薄膜配線幅の微
細化により、ＬＳＩ搭載に必要な接続面積を例えば１／
７に短縮することができる。以上により、ＬＳＩ等の電
子部品の搭載密度を高め、配線長を短縮して信号遅延を
低減することのできる大形計算機用等に好適なセラミッ
ク薄膜混成配線基板を提供することができる。
【００３２】
【表１】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明によるセラミック薄膜混成配線基板の製
造プロセス図である。
造プロセス図である。
【図２】ＬＳＩを搭載した本発明のセラミック薄膜混成
配線基板の部分断面図である。
配線基板の部分断面図である。
【図３】本発明のセラミック薄膜混成配線基板の部分断
面図である。
面図である。
【符号の説明】 １ セラミック多層基板 ２ スルーホール ３ 配線導体 ４ 入出力ピンパッド ５ ボイド ６ 凹部 ７ パッドパタ−ン ８ ガラス層 ９ 薄膜導体 １０ 薄膜配線層 １１ ＬＳＩ １２ はんだボ−ル １５、１８ 配線層
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
Claims (9)
- 【請求項１】 平坦化した表面に配線パッドを設けたセ
ラミックス多層配線基板上に薄膜配線層を多層に積層し
たセラミック薄膜混成配線基板において、上記セラミッ
クス多層配線基板表面の配線パッドの間隙部を平坦に埋
めるガラス層を備えたことを特徴とするセラミック薄膜
混成配線基板。 - 【請求項２】 平坦化した表面に配線パッドを設けたセ
ラミックス多層配線基板上に薄膜配線層を多層に積層し
たセラミック薄膜混成配線基板において、上記セラミッ
クス多層配線基板表面の配線パッドの間隙部を平坦に埋
める有機絶縁層を備えたことを特徴とするセラミック薄
膜混成配線基板。 - 【請求項３】 請求項１において、上記ガラス層を熱膨
張率が４０〜６０×１０~7／℃のＢ2Ｏ3−ＳｉＯ2系ガ
ラス材により形成するようにしたことを特徴とするセラ
ミック薄膜混成配線基板。 - 【請求項４】 請求項１において、上記ガラス層をＺｎ
Ｏ−Ｂ2Ｏ3−ＳｉＯ2系ガラス材により形成するように
したことを特徴とするセラミック薄膜混成配線基板。 - 【請求項５】 請求項２において、上記有機絶縁層をポ
リイミド樹脂材により形成するようにしたことを特徴と
するセラミック薄膜混成配線基板。 - 【請求項６】 請求項１ないし５のいずれかにおいて、
上記配線パッドを導体粉末を含むペ−ストの印刷により
形成するようにしたことを特徴とするセラミック薄膜混
成配線基板。 - 【請求項７】 請求項１ないし６のいずれかにおいて、
上記セラミックス多層配線基板を、ムライト粉末とアル
ミナ、シリカ、マグネシア系ガラス粉を重量比７：３の
混合材の焼結により形成するようにしたことを特徴とす
るセラミック薄膜混成配線基板。 - 【請求項８】 平坦化した表面に配線パッドを設けたセ
ラミックス多層配線基板上に薄膜配線層を多層に積層す
るセラミック薄膜混成配線基板の製造方法において、上
記セラミックス多層配線基板表面にガラス粉末を含むペ
−ストをスクリ−ン印刷する工程と、上記スクリ−ン印
刷されたガラス粉末を軟化溶融する熱処理工程と、上記
熱処理により形成されたガラス層の表面を上記配線パッ
ド面が露出するまで平面研削する工程とを備えたことを
特徴とするセラミック薄膜混成配線基板の製造方法。 - 【請求項９】 平坦化した表面に配線パッドを設けたセ
ラミックス多層配線基板上に薄膜配線層を多層に積層す
るセラミック薄膜混成配線基板の製造方法において、上
記セラミックス多層配線基板表面に上記有機絶縁層を設
ける工程と、上記有機絶縁層の表面を上記配線パッド面
が露出するまで平面研削する工程とを備えたことを特徴
とするセラミック薄膜混成配線基板の製造方法。
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