JP2007234802A

JP2007234802A - 薄膜電子部品の製造方法

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Publication number: JP2007234802A
Application number: JP2006053597A
Authority: JP
Inventors: Eiki Komuro; 栄樹小室; Osamu Shinoura; 治篠浦; Yumiko Ozaki; 由美子尾崎; Shinichiro Kakehi; 真一朗筧; Akira Shibue; 明渋江
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2007-09-13
Anticipated expiration: 2026-02-28
Also published as: JP4760447B2

Abstract

【課題】短絡の発生が十分に防止された薄膜電子部品を得ることが可能な薄膜電子部品の製造方法を提供すること。
【解決手段】基板１０の第１の主面１０ａ側に電極層３１，３２を有する薄膜電子素子４０を形成する薄膜電子素子形成工程と、第２の主面１０ｂ側に前記薄膜電子素子４０と対応するアライメントマーク７０を形成するアライメントマーク形成工程と、基板１０及び電極層３１，３２を貫通する貫通孔５２、５３を第２の主面１０ｂ側からの穿孔により形成する貫通孔形成工程等を備え、貫通孔形成工程よりも前に、第２の主面１０ｂを研磨する研磨工程を備える、薄膜電子部品１００の製造方法。
【選択図】図４

Description

本発明は、薄膜電子部品の製造方法に関する。

従来、基板上に薄膜コンデンサ等の薄膜電子素子が形成された薄膜電子部品を製造する方法として、基板の表面に薄膜コンデンサ等の薄膜電子素子を形成した後、導通スルーホールを形成するための貫通孔をレーザを用いて穿孔する工程を備える方法が知られている（例えば、特許文献１。）。この方法の場合、エネルギー供給過剰による薄膜電子素子の破壊を回避するため、一般に、表面に薄膜電子素子が形成されている基板の裏面からレーザを照射して基板に貫通孔が形成される。
特開２００１−３５８２４８号公報

しかしながら、従来の方法では、裏面からレーザを照射する際の位置精度が必ずしも十分でなく、レーザによって薄膜電子素子の一部が破壊されて、これが薄膜電子部品における短絡発生の原因となるという問題があった。

そこで、本発明は、短絡の発生が十分に防止された薄膜電子部品を得ることが可能な薄膜電子部品の製造方法を提供することを目的とする。

本発明の薄膜電子部品の製造方法は、電極層を有する薄膜電子素子を第１及び第２の主面を有する基板の当該第１の主面側に形成する薄膜電子素子形成工程と、第２の主面上に薄膜電子素子と対応するアライメントマークを形成するアライメントマーク形成工程と、基板及び電極層を貫通する貫通孔を第２の主面側からの穿孔により形成する貫通孔形成工程と、貫通孔の内面に導電性材料を付着させて導通スルーホールを形成する導通スルーホール形成工程と、を備える。更に、本発明の製造方法は、貫通孔形成工程よりも前に、第２の主面を研磨する研磨工程を備える。

上記電極層には開口が形成されており、貫通孔形成工程においてこの開口と連通する位置に上記貫通孔を形成することが好ましい。

上記本発明の製造方法によれば、貫通孔形成工程の前に基板の裏面（第２の主面）を研磨し、また、基板の裏面に薄膜電子素子と対応するアライメントマークを形成したことにより、貫通孔を形成する際にアライメントマークの位置を光学的に明瞭に認識することできる。これにより、貫通孔を高い位置精度で形成することが可能となり、その結果、短絡の発生が十分に防止された薄膜電子部品を得ることが可能となった。

上記基板は、耐熱性、絶縁性及び機械的強度が優れていることから、セラミック基板であることが好ましい。なお、本発明においてセラミック基板とは、非金属の無機材料を用い、成型・焼成等の工程を経て得られる基板をいう。

研磨工程においては、第２の主面をＲｚが５００ｎｍ以下となるまで研磨することが好ましい。これにより、短絡発生防止の効果がより顕著なものとなる。

本発明の製造方法によれば、短絡の発生が十分に防止された薄膜電子部品を得ることが可能である。

以下、本発明の好適な実施形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。なお、図面の説明において同一又は相当する要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態に係る薄膜電子部品の製造方法を示すフロー図である。本実施形態は、第１及び第２の主面を有する基板の当該第１の主面側に電極層を有する薄膜電子素子を形成する薄膜電子素子形成工程Ｓ１と、第２の主面上に薄膜電子素子と対応するアライメントマークを形成するアライメントマーク形成工程Ｓ２と、基板及び電極層を貫通する貫通孔を第２の主面側からの穿孔により形成する貫通孔形成工程Ｓ３と、貫通孔の内面に導電性材料を付着させて導通スルーホールを形成する導通スルーホール形成工程Ｓ４と、を備える。そして、本実施形態は更に、基板の第２の主面を研磨する研磨工程Ｓ１０を備えており、研磨工程Ｓ１０は薄膜電子素子形成工程Ｓ１の前の段階で行われる。研磨工程Ｓ１０は、貫通孔形成Ｓ３よりも前にあればよい。

図２、３、４及び５は、本実施形態に係る薄膜電子部品の製造方法を示す概略断面図である。本実施形態では、基板と当該基板上に形成された薄膜電子素子としての薄膜コンデンサとを備える薄膜電子部品を製造する。まず、基板１０（厚さ０．３５ｍｍ）を用意し（図２の（ａ））、基板１０の第一の主面１０ａ及び第二の主面１０ｂを研磨剤を用いた精密研磨方法により研磨してそれぞれの表面を平滑化する（図２の（ｂ）、研磨工程）。このとき、それぞれの主面における最大高さ（粗さ曲線における平均線から最も高い山頂までの高さと最も低い谷底までの深さとの和）Ｒｚ（ＪＩＳＢ０６０１：２００１）が５００ｎｍ以下となるまで研磨することが好ましく、Ｒｚが５０ｎｍ以下となるまで研磨することがより好ましい。

研磨の後、薄膜コンデンサが形成される側の面である第一の主面１０ａを絶縁膜１２（膜厚：１０μｍ）で覆う（図２の（ｃ））。絶縁膜１２はＳｉＯ_２から構成されており、プラズマＣＶＤや化学溶液堆積（ＣＳＤ）などの方法により形成することができる。絶縁膜１２は、化学機械研磨方法（ＣＭＰ）により、２〜３μｍの厚さ分が研磨される。研磨後の絶縁膜１２の表面の最大高さＲｚは１０ｎｍ程度である。

次に、図３の（ｄ）〜（ｇ）に示されるように、基板１０の第一の主面１０ａ側に薄膜コンデンサ４０が形成される（薄膜電子素子形成工程）。この工程ではまず、絶縁膜１２上にＴｉＯ_２からなる密着層１４（膜厚：１０ｎｍ）及びＰｔからなる下部電極層１５（膜厚：１００ｎｍ）がこの順でスパッタ法により形成され、これらの層はフォトリソグラフィー法によって所定の位置に開口１４ａが形成されるようにパターニングされる（図３の（ｄ））。密着層１４はＴｉＯ_２ターゲットを用いたＲＦスパッタにより形成される。また、下部電極層１５はＤＣスパッタ法によりＰｔを成膜して形成される。密着層１４及び下部電極層１５は、例えば、下部電極層１５上にフォトレジストパターンを形成し、その状態でアルゴンを用いたドライミリングによって開口１４ａを形成し、有機溶剤及び酸素アッシング装置を用いてフォトレジストパターンを除去してパターニングされる。なお、下部電極層１５の形成の前に密着層１４を熱処理することにより、下部電極層１５におけるヒロックの発生が抑制される。

開口１４ａは円環状の平面形状を有する溝であり、下部電極層１５の上面から下部電極層１５及び密着層１４を貫通して絶縁膜１２の上面まで延びている。開口１４ａの内側には、密着層１４及び下部電極層１５からなる積層構造の主要部分２１から分離されたアイランド部２０が残る。アイランド部２０は、円形の平面形状を有している。

続いて、図３の（ｅ）に示されるように、高い誘電率を有する誘電体層１６が下部電極層１５上に形成される。この誘電体層１６は、ＢＳＴ（チタン酸ストロンチウムバリウム）から構成されている。誘電体層１６は開口１４ａを充填し、絶縁膜１２に接触する。誘電体層１６は、複数の開口１６ａ及び１６ｂが形成されるように、フォトリソグラフィー法を利用してパターニングされる。開口１６ａ及び１６ｂは円形の平面形状を有している。開口１６ａは、アイランド部２０に位置合わせされている。このため、アイランド部２０の表面が開口１６ａから露出する。開口１６ｂは、密着層１４及び下部電極層１５の主要部分２１の上に形成されている。このため、主要部分２１の表面の一部が開口１６ｂから露出する。フォトリソグラフィー法によるパターニングは、例えば、誘電体層１６上にフォトレジストパターンを形成し、その状態でバッファードフッ酸（フッ化水素とフッ化アンモニウムとの混合物の水溶液）を用いたエッチングによって開口１６ａ、１６ｂを形成し、有機溶剤を用いてフォトレジストパターンを除去することにより行われる。

この後、図３の（ｆ）に示されるように、ＰｔをＤＣスパッタ法によって成膜して、誘電体層１６を覆う上部電極層１８（厚さ１００ｎｍ）が形成される。上部電極層１８は誘電体層１６の開口１６ａおよび１６ｂを充填し、下部電極層１５と接触する。上部電極層１８において、下部電極層１５及び密着層１４の主要部分２１の上方には、開口１８ａが形成される。開口１８ａは円環状の平面形状を有する溝であり、上部電極層１８の上面から上部電極層１８を貫通して誘電体層１６の上面まで延びている。開口１８ａの内側には、上部電極層１８の主要部分２３から離間したアイランド部２２が残る。アイランド部２２は円形の平面形状を有している。

上部電極層１８の主要部分２３は、誘電体層１６の開口１６ａを充填し、アイランド部２０における下部電極層１５と接触する。この結果、アイランド部２０と主要部分２３とは、一つのコンデンサ電極層３１として機能する。また、上部電極層１８のアイランド部２２は、誘電体層１６の開口１６ｂを充填し、主要部分２１における下部電極層１５と接触する。この結果、アイランド部２２と主要部分２１とは、一つのコンデンサ電極層３２として機能する。コンデンサ電極層３１及び３２は、誘電体層１６を介して互いに電気的に絶縁されている。このようにして、開口５０、５１が形成されている二つのコンデンサ電極層３１及び３２の間に誘電体層１６が挟まれた構造を有する薄膜コンデンサ４０が基板１０の第１の主面１０ａ側に形成される。

薄膜コンデンサ４０においては、コンデンサ電極層３１を貫通する開口５０、及びコンデンサ電極層３２を貫通する開口５１が形成される（図３の（ｇ））。開口５０及び５１は、上部電極層１８の上面から絶縁膜１２の上面まで延在する。開口５０及び５１は円形の横断面を有している。開口５０及び５１は、フォトリソグラフィー法を利用して開口１４ａ等と同様にして形成される。

そして、基板１０の第２の主面１０ｂ上にＣｒからなるアライメントマーク７０（膜厚：２５μｍ）が形成される（図４の（ｈ）、アライメントマーク形成工程）。アライメントマーク７０は、例えば、以下のようにして形成される。まず、第２の主面１０ｂ上にスパッタ法にてＣｒ膜を成膜し、このＣｒ膜を覆うフォトレジスト層を形成する。そして、第１の主面１０ａ側の薄膜コンデンサ４０の位置と対応する位置で第２の主面側を露光できるマスクアライナーを用いてフォトレジスト層を露光する。露光後フォトレジストを現像し、Ｃｒ膜の露出した部分をウェットエッチング等により除去してパターニングする。パターニング後に有機溶剤を用いてフォトレジスト層を除去して、アライメントマーク７０が形成される。当業者には理解されるように、薄膜コンデンサ４０の位置を認識しながらフォトレジスト層を露光する工程を経てパターニングすることにより、極めて高い精度で薄膜コンデンサ４０の位置を反映したアライメントマーク７０が形成される。

本実施形態においては、アライメントマーク７０は第１の主面１０ａのうち薄膜コンデンサ４０が形成されていない部分の反対側の部分の第２の主面１０ｂ上に形成される。薄膜コンデンサ４０が形成されている部分の反対側にアライメントマークを形成してもよいが、導通スルーホールを避けるように配置しなければならない等の設計上の制約が多いため、また、生産効率や歩留まり向上等の観点からは、本実施形態のような位置にアライメントマーク７０を形成することが好ましい。

次に、図４の（ｉ）に示されるように、薄膜コンデンサ４０の基板１０と反対側の面上及び第２の主面１０ｂ上にポリイミドからなるパッシベーション膜２４及び２５が形成される。パッシベーション膜２４は、上部電極層１８を覆うとともに、開口５０、５１に位置合わせされた開口２４ａが形成されるようにパターニングされる。パッシベーション膜２５は、第２の主面１０ｂを覆うとともに、開口５０、５１の直下に配置された開口２５ａが形成されるようにパターニングされる。具体的には、例えば、ポジ型の感光性ポリイミドをそれぞれの面に塗付し、マスクアライナーを用いてこれを露光し、アルカリ溶液で現像した後、３５０℃で１時間窒素中で熱処理して感光性ポリイミドを硬化して形成される。

続いて、図４の（ｊ）に示されるように、基板１０、絶縁膜１２及びコンデンサ電極層３１を貫通する貫通孔５２と、基板１０、絶縁膜１２及びコンデンサ電極層３２を貫通する貫通孔５３とが形成される（貫通孔形成工程）。貫通孔５２は開口５０に連通するように形成され、ほぼ円形の横断面を有している。本実施形態では、貫通孔５２は開口５０の部分までほぼ等しい径を有しているが、開口５０の部分でより小さい径を有していてもよい。同様に、貫通孔５３は開口５１に連通するように形成され、ほぼ円形の横断面を有している。本実施形態では、貫通孔５３は開口５１の部分までほぼ等しい径を有している。

貫通孔５２、５３は、レーザドリリングやマイクロドリリングなどの方法を用いて、アライメントマーク７０を利用して位置合わせをしながら第２の主面１０ｂから穿孔される。アライメントマーク７０は上述のように薄膜コンデンサ４０の位置を正確に反映して形成されているため、アライメントマーク７０の位置に基づいて穿孔の位置決めを行うことにより、薄膜コンデンサ４０における開口５０、５１に連通するような貫通孔を形成することが可能である。そして、第２の主面１０ｂは上述のように研磨により平滑化されているため、アライメントマーク７０の位置が光学的に明瞭に認識され、これにより高い位置精度での穿孔が可能となる。

例えば、レーザドリリングを使用する場合、パッシベーション膜２５の開口２５ａを通して基板１０の第二の主面１０ｂにレーザ光が照射され、孔が掘り進められる。これらの孔は基板１０の第二の主面１０ｂに対してほぼ垂直に形成され、絶縁膜１２を貫通して、開口５０、５１に連通する。こうして、貫通孔５２、５３が形成される。

以下に、レーザドリリングの代表的な装置と条件を示す。
・レーザ機種：ＥＳＩ社製ＵＶＬＡＳＥＲ μ ＶＩＡＤＲＩＬＬｍｏｄｅｌ５３２０
・光源：ＵＶ−ＹＡＧ
・加工方式：スパイラル法（開口の中心から最外周まで螺旋状にレーザを照射する）
・レーザ出力：２．８Ｗ
・ショット数：１００ショット

なお、第２の主面１０ｂにレーザ光を照射するのは、第１の主面１０ａ上に形成された薄膜コンデンサ４０に損傷を与えないようにするためである。一般に、レーザドリリングでは、レーザ光のエネルギーが基板で減衰するため、入射光側の方が出射光側に比してレーザ光のエネルギーが高くなる傾向がある。このため、第１の主面１０ａにレーザ光を照射すると、薄膜コンデンサ４０に損傷を与える可能性が高くなる。

次に、レーザー照射の際に貫通孔５２、５３内に堆積した残さを有機溶媒中での超音波処理により除去した後、貫通孔５２、５３に導電性材料を充填して、基板１０の一方の側から他方の側に延びる導通スルーホール５４、５５を形成する（図５の（ｋ）、導通スルーホール形成工程）。導電性材料の例としては、銀や銅が挙げられる。導電性材料は、貫通孔５２、５３を完全に充填してもよいし、貫通孔５２、５３の内面に付着しているだけでもよい。導通スルーホール５４、５５は、それぞれ第１および第２のコンデンサ電極層３１、３２と接触しており、これらの電極層との間に電気的な導通を有している。

続いて、パッシベーション膜２４、２５上にＴｉ層２６（膜厚：５ｎｍ）及びＣｕ層２７（膜厚：２００ｎｍ）がこの順でＲＦスパッタ法によりめっきのシード層として成膜される。そして、めっきを行うべき部分のＣｕ層２７が露出するように、フォトレジストパターン層２８が形成される（図５の（ｌ））。

フォトレジストパターン層２８をマスクとして電気めっき法によってＣｕめっき層４１及びＳｎＰｂめっき層４２がこの順で形成される。ＳｎＰｂめっき層４２は実装のためのバンプとして機能する層であり、第１の主面１０ａ側のＳｎＰｂめっき層４２の高さは第２の主面１０ｂ側のＳｎＰｂめっき層４２の高さよりも大きくなっている。めっき後、フォトレジストパターン層２８が有機溶剤によって除去され、更にＴｉ層２６及びＣｕ層２７がアルゴンを用いたドライミリングにより除去される（図５の（ｍ））。

以上のようにして、薄膜コンデンサ４０を有する薄膜電子部品１００が得られる。薄膜電子部品１００は、アライメントマーク７０が形成されている部分の基板１０を除去して使用される。

以下、実施例を挙げて本発明についてより具体的に説明する。ただし、本発明は以下の実施例に限定されるものではない。

上述の実施形態と同様の方法によって複数の薄膜コンデンサを実際に作製した。このとき、第２の主面１０ｂの研磨後のＲｚが表１に示すような値となるよう条件でそれぞれ研磨したアルミナ基板を用いた。また、誘電体層の組成はＢａ_０．７Ｓｒ_０．３ＴｉＯ_３であった。表１では、レーザの出射孔の位置の予め決められた位置からのズレの値の平均値（位置のズレ）と、短絡の発生した薄膜コンデンサの割合（ショート率）とを示した。

表１に示すように、研磨を行わなかった比較例ではアライメントマークの視認性が良好でないために位置のズレが大きく、ショート率は１００％であり作製した全ての薄膜コンデンサにおいて短絡が発生した。これに対して、研磨された基板を用いた実施例では位置のズレが減少し、これに伴ってショート率の低下が認められた。特に、第２の主面をＲｚが５００ｎｍ以下となるまで研磨した基板を用いた実施例１〜６においては短絡防止の効果が顕著に発現した。

実施形態に係る薄膜コンデンサの製造方法を示すフロー図である。実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。

符号の説明

１０…基板、１０ａ…第一の主面、１０ｂ…第二の主面、１２…絶縁膜、１４…下部電極層、１６…誘電体層、１８…上部電極層、２０…アイランド部、３１、３２…コンデンサ電極層、４０…薄膜コンデンサ、５０、５１…開口、５２、５３…貫通孔、５４、５５…導通スルーホール、７０…アライメントマーク、１００…薄膜電子部品。

Claims

電極層を有する薄膜電子素子を第１及び第２の主面を有する基板の当該第１の主面側に形成する薄膜電子素子形成工程と、
前記第２の主面側に前記薄膜電子素子と対応するアライメントマークを形成するアライメントマーク形成工程と、
前記基板及び前記電極層を貫通する貫通孔を前記第２の主面側からの穿孔により形成する貫通孔形成工程と、
前記貫通孔の内面に導電性材料を付着させて導通スルーホールを形成する導通スルーホール形成工程と、を備え、
前記貫通孔形成工程よりも前に、前記第２の主面を研磨する研磨工程を備える、薄膜電子部品の製造方法。
前記電極層には開口が形成されており、当該開口と連通する位置に前記貫通孔を形成する、請求項１記載の薄膜電子部品の製造方法。
前記基板がセラミック基板である、請求項１又は２記載の薄膜電子部品の製造方法。
前記研磨工程において、前記第２の主面をＲｚが５００ｎｍ以下となるまで研磨する、請求項１〜３のいずれか一項に記載の薄膜電子部品の製造方法。