WO2023085366A1 - 貫通電極基板、実装基板及び貫通電極基板の製造方法 - Google Patents

貫通電極基板、実装基板及び貫通電極基板の製造方法 Download PDF

Info

Publication number
WO2023085366A1
WO2023085366A1 PCT/JP2022/041942 JP2022041942W WO2023085366A1 WO 2023085366 A1 WO2023085366 A1 WO 2023085366A1 JP 2022041942 W JP2022041942 W JP 2022041942W WO 2023085366 A1 WO2023085366 A1 WO 2023085366A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode substrate
electrode
seed layer
hole
substrate
Prior art date
Application number
PCT/JP2022/041942
Other languages
English (en)
French (fr)
Inventor
悟 倉持
Original Assignee
大日本印刷株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大日本印刷株式会社 filed Critical 大日本印刷株式会社
Priority to CN202280074788.3A priority Critical patent/CN118216220A/zh
Priority to KR1020247018728A priority patent/KR20240104148A/ko
Priority to JP2023559900A priority patent/JPWO2023085366A1/ja
Priority to EP22892864.4A priority patent/EP4432790A1/en
Publication of WO2023085366A1 publication Critical patent/WO2023085366A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/422—Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor

Definitions

  • Embodiments of the present disclosure relate to a through electrode substrate, a mounting substrate, and a method for manufacturing a through electrode substrate.
  • the through electrode substrate includes a substrate provided with through holes and electrodes positioned in the through holes.
  • a through electrode substrate is used as an interposer interposed between two LSI chips.
  • the through electrode substrate may be interposed between an element such as an LSI chip and a mounting substrate such as a motherboard.
  • the electrodes provided inside the through-holes are sometimes referred to as through-electrodes.
  • a filled via or a conformal via is known as an example of a through electrode.
  • a filled via includes a conductive material such as copper that is filled inside a through hole.
  • a conformal via includes a conductive layer that extends along the walls of the through hole. Filled vias are preferable from the viewpoint of reducing electrical resistance.
  • voids are likely to occur.
  • a void is a hole defect that occurs inside a filled via. Voids occur when the plating growth rate inside the through-hole is not properly controlled.
  • the embodiment of the present disclosure has been made in consideration of such points, and aims to provide a through electrode substrate including through electrodes in which voids are suppressed.
  • Embodiments of the present disclosure relate to the following [1] to [21].
  • a through electrode substrate a substrate including a first surface and a second surface located opposite to the first surface, and provided with a through hole including a wall surface extending from the first surface to the second surface; a through electrode located in the through hole and extending from the first surface to the second surface;
  • the through electrode is a seed layer positioned on the wall surface, the seed layer spreading along the wall surface from the first surface toward the second surface, a first portion covering the seed layer, and the and a second portion contacting the first portion at an interface across the through hole.
  • the dimension of the first portion may be smaller than the dimension of the second portion in the thickness direction of the substrate.
  • T11/T0 which is the ratio of the dimension T11 of the seed layer in the thickness direction of the substrate to the thickness T0 of the substrate, is 0.025 or more. It may be 0.275 or less.
  • the interface may include a depression facing the first surface.
  • T0/R1 which is the ratio of the thickness T0 of the substrate to the dimension R1 of the through hole on the first surface, 3.0 or more and 25.0 or less may be sufficient.
  • the seed layer may have a thickness of 5 nm or more and 50 nm or less.
  • the first portion comprises at least one selected from the group consisting of Nb, Pb, Ta, Sn, In and Al. It may comprise a superconducting material containing elements.
  • the second portion comprises at least one selected from the group consisting of Nb, Pb, Ta, Sn, In and Al. It may comprise a superconducting material containing elements.
  • the through electrode substrate according to any one of [1] to [8] is located on the first surface so as to cover the through hole in plan view, and is connected to the first portion. 1 pad may be provided.
  • the first pad comprises a superconducting material containing at least one element selected from the group consisting of Nb, Pb, Ta, Sn, In and Al.
  • the first pad may be configured integrally with the first portion.
  • the first pad may cover the through hole in plan view.
  • the through electrode substrate according to any one of [9] to [12] is located on the first surface, adjacent to the first pad in the surface direction, and includes a first inorganic insulating material containing an inorganic insulating material. It may have layers.
  • the through electrode substrate according to any one of [1] to [13] may include a first wiring located on the first surface and connected to the first portion.
  • the first wiring comprises a superconducting material containing at least one element selected from the group consisting of Nb, Pb, Ta, Sn, In and Al.
  • the first wiring may be configured integrally with the first portion.
  • a mounting substrate comprising the through electrode substrate according to any one of [1] to [16] and an element electrically connected to the through electrode of the through electrode substrate, It is a mounting board.
  • the device may include a quantum chip including quantum bits.
  • a method for manufacturing a through electrode substrate comprising: preparing a substrate including a first surface and a second surface located opposite to the first surface and provided with a through hole including a wall surface extending from the first surface to the second surface; a through-electrode forming step of forming a through-electrode in the through-hole,
  • the through electrode forming step includes: forming a seed layer positioned on the wall surface and extending along the wall surface from the first surface toward the second surface; forming a first plating portion covering the seed layer by a first plating process using a first plating solution; forming a second plating portion in contact with the first plating portion by a second plating process using a second plating solution;
  • the manufacturing method wherein the second plated portion is in contact with the first plated portion at an interface across the through hole.
  • the first plating solution contains at least one element selected from the group consisting of Nb, Pb, Ta, Sn, In and Al. It may have materials.
  • the second plating solution contains at least one element selected from the group consisting of Nb, Pb, Ta, Sn, In and Al. It may comprise a superconducting material comprising:
  • a through electrode substrate including through electrodes in which voids are suppressed.
  • FIG. 1 is a cross-sectional view showing a mounting substrate according to a first embodiment
  • FIG. FIG. 2 is an enlarged cross-sectional view showing a through electrode substrate according to the first embodiment
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment
  • FIG. 4 is a cross
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment;
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment;
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the through electrode substrate according to the first embodiment;
  • It is sectional drawing which shows the manufacturing process of the through electrode substrate which concerns on a 1st modification. It is sectional drawing which shows the manufacturing process of the through electrode substrate which concerns on a 1st modification. It is sectional drawing which shows the manufacturing process of the through electrode substrate which concerns on a 1st modification. It is sectional drawing which shows the manufacturing process of the through electrode substrate which concerns on a 1st modification. It is sectional drawing which shows the manufacturing process of the through electrode substrate which concerns on a 1st modification.
  • FIG. 4 is a diagram showing an example of a product on which a through electrode substrate is mounted; It is a figure which shows the manufacturing conditions and evaluation result of a penetration electrode substrate in an Example. It is a figure which shows the manufacturing conditions and evaluation result of a penetration electrode substrate in an Example. It is a figure which shows the manufacturing conditions and evaluation result of a penetration electrode substrate in an Example. It is a figure which shows the manufacturing conditions and evaluation result of a penetration electrode substrate in an Example. It is a figure which shows the manufacturing conditions and evaluation result of a penetration electrode substrate in an Example. It is a figure which shows the manufacturing conditions and evaluation result of a penetration electrode substrate in an Example.
  • the numerical range of the parameter is any one upper limit candidate and any one lower limit value.
  • “Parameter B is, for example, A1 or more, may be A2 or more, or may be A3 or more.
  • Parameter B may be, for example, A4 or less, may be A5 or less, or A6 or less.
  • the numerical range of the parameter B may be A1 or more and A4 or less, A1 or more and A5 or less, A1 or more and A6 or less, or A2 or more and A4 or less, It may be A2 or more and A5 or less, A2 or more and A6 or less, A3 or more and A4 or less, A3 or more and A5 or less, or A3 or more and A6 or less.
  • FIG. 1 is a cross-sectional view showing an example of the mounting board 60.
  • the mounting substrate 60 includes the through electrode substrate 10 and the elements 61 .
  • the element 61 may be an LSI chip such as a logic IC or memory IC.
  • the element 61 may be a MEMS (Micro Electro Mechanical Systems) chip.
  • a MEMS chip is an electronic device in which mechanical elements, sensors, actuators, electronic circuits, etc. are integrated on one substrate.
  • the element 61 has a terminal 62 electrically connected to the through electrode substrate 10 .
  • the element 61 may have a quantum chip.
  • a quantum chip functions as a quantum computer.
  • a quantum computer is a computer that processes information using quantum mechanical phenomena.
  • Quantum chips include qubits.
  • a quantum bit is the smallest unit of quantum information.
  • a specific structure of the quantum bit is not particularly limited.
  • a qubit may be composed of a circuit that includes superconducting material.
  • the element 61 may have a superconducting chip.
  • a superconducting chip is a chip that is driven using a superconducting phenomenon.
  • a superconducting phenomenon is, for example, persistent current.
  • the mounting board 60 may include a cooling device.
  • the cooling device cools the through electrode substrate 10 and the element 61 . If the through electrode substrate 10 or the elements 61 contain a superconducting material, the cooling device may cool the through electrode substrate 10 and the elements 61 below the superconducting transition temperature.
  • the superconducting transition temperature is the temperature at which a superconducting material exhibits a superconducting state. The superconducting transition temperature may be 77K or lower.
  • the through electrode substrate 10 shown in FIG. 1 includes a substrate 12 , through electrodes 22 , first wirings 25 and post pads 41 .
  • Substrate 12 includes a first side 13 and a second side 14 .
  • the second surface 14 is located opposite the first surface 13 .
  • element 61 may be located on first surface 13 .
  • the element 61 may be positioned on the second surface 14 .
  • the substrate 12 is provided with a plurality of through holes 20 penetrating through the substrate 12 .
  • Through hole 20 includes a wall surface 21 .
  • Wall surface 21 extends from first surface 13 to second surface 14 .
  • the thickness direction D1 may be parallel to the normal direction of the first surface 13 .
  • the direction in which the first surface 13 spreads is also referred to as a surface direction D2.
  • the substrate 12 is made of an insulating inorganic material.
  • the substrate 12 may be a glass substrate, a quartz substrate, a sapphire substrate, a resin substrate, a silicon substrate, a silicon carbide substrate, an alumina (Al 2 O 3 ) substrate, an aluminum nitride (AlN) substrate, a zirconium oxide (ZrO 2 ) substrate, or the like. include.
  • surfaces such as the first surface 13, the second surface 14, and the wall surface 21 of the substrate 12 may be made of an insulating film.
  • the insulating film is formed, for example, by oxidizing the substrate 12 having the through holes 20 formed therein at a high temperature.
  • the thickness T0 of the substrate 12 is, for example, 100 ⁇ m or more, may be 150 ⁇ m or more, or may be 200 ⁇ m or more. When the thickness T0 is 100 ⁇ m or more, it is possible to suppress an increase in the bending of the substrate 12 . Therefore, it is possible to prevent the substrate 12 from becoming difficult to handle in the manufacturing process and from warping the substrate 12 due to the internal stress of the layers formed on the substrate 12 .
  • the thickness T0 of the substrate 12 is, for example, 600 ⁇ m or less, may be 500 ⁇ m or less, or may be 400 ⁇ m or less. By setting the thickness T0 to be 600 ⁇ m or less, it is possible to suppress an increase in the time required for the step of forming the through holes 20 in the substrate 12 .
  • the wall surface 21 of the through hole 20 may spread along the thickness direction D1.
  • the wall surface 21 may spread along a direction deviated from the thickness direction D1.
  • the wall surface 21 may include a portion extending in a direction inclined with respect to the thickness direction D1 so that the dimension of the through hole 20 decreases from the first surface 13 toward the second surface 14 .
  • the wall surface 21 may include a portion extending in a direction inclined with respect to the thickness direction D1 so that the dimension of the through hole 20 decreases from the second surface 14 toward the first surface 13 .
  • the wall surface 21 has a portion extending in a direction inclined with respect to the thickness direction D1 so that the dimension of the through hole 20 decreases from the first surface 13 toward the center of the through hole 20 in the thickness direction D1, and a portion extending from the second surface 14. and a portion extending in a direction inclined with respect to the thickness direction D1 so that the dimension of the through hole 20 decreases toward the center of the through hole 20 in the thickness direction D1.
  • a portion of the wall surface 21 may be curved.
  • FIG. 2 is a cross-sectional view showing an enlarged through electrode substrate.
  • Through hole 20 has dimension R1 on first surface 13 .
  • Through hole 20 has dimension R2 on second surface 14 .
  • Dimension R1 may be the same as dimension R2.
  • Dimension R1 may differ from dimension R2. For example, dimension R1 may be larger than dimension R2 or smaller than dimension R2.
  • the dimension R1 is, for example, 5 ⁇ m or more, may be 10 ⁇ m or more, or may be 20 ⁇ m or more.
  • the dimension R1 is, for example, 100 ⁇ m or less, may be 80 ⁇ m or less, or may be 60 ⁇ m or less.
  • the numerical range of dimension R2 may be the same as the numerical range of dimension R1.
  • the ratio T0/R1 of the thickness T0 to the dimension R1 is, for example, 3.0 or more, may be 4.0 or more, or may be 5.0 or more.
  • T0/R1 is, for example, 25.0 or less, may be 20.0 or less, or may be 15.0 or less.
  • T0/R1 may be 3.0 or more and 25.0 or less.
  • T0/R1 is equal to or greater than 3.0, it is possible to prevent the through hole 20 from being blocked by the through electrode 22 on the first surface 13 .
  • T0/R1 is 25.0 or less, the time required to form the through electrodes 22 by plating can be reduced.
  • the shape of the through-hole 20 in plan view is not particularly limited.
  • the shape of the through-hole 20 in plan view may be circular or may not be circular.
  • the above-described dimensions R1 and R2 are the diameter of the through-hole 20 on the first surface 13 and the diameter of the through-hole 20 on the second surface 14 .
  • the dimensions R1 and R2 described above are defined in the direction in which the dimension of the through-hole 20 in plan view is maximized.
  • the shape of the through-hole 20 in plan view is elliptical
  • the dimensions R1 and R2 described above are defined in the direction of the long axis of the ellipse.
  • the through electrode 22 is positioned inside the through hole 20 and is a conductive member.
  • the through electrode 22 is filled in the through hole 20 .
  • the through electrodes 22 are so-called filled vias.
  • the through electrode 22 may include a first end surface 221 located on the first surface 13 and a second end surface 222 located on the second surface 14 .
  • the first end surface 221 may extend on the same plane as the first surface 13 .
  • the second end surface 222 may be coplanar with the second surface 14 .
  • the through electrode 22 includes a seed layer 31, a first portion 23 and a second portion 24.
  • the first portion 23 is formed by a first plating process.
  • the second portion 24 is formed by a second plating process that is performed after the first plating process.
  • the through electrode 22 includes an interface 223 where the first portion 23 and the second portion 24 are in contact with each other. Interface 223 crosses through-hole 20 .
  • the interface 223 may be formed by grain boundaries of the material forming the first portion 23 .
  • the seed layer 31 extends along the wall surface 21 in the circumferential direction of the through hole 20 . Also, the seed layer 31 spreads along the wall surface 21 from the first surface 13 toward the second surface 14 . The seed layer 31 extends so as not to reach the second surface 14 . That is, the dimension T11 of the seed layer 31 located in the through-hole 20 in the thickness direction D1 is smaller than the thickness T0 of the substrate 12 .
  • T11/T0 which is the ratio of dimension T11 to thickness T0, is, for example, 0.025 or more, may be 0.05 or more, or may be 0.10 or more.
  • T11/T0 is, for example, 0.275 or less, may be 0.25 or less, or may be 0.20 or less.
  • the thickness T12 of the seed layer 31 is, for example, 5 nm or more, may be 10 nm or more, may be 15 nm or more, or may be 20 nm or more.
  • the thickness T12 of the seed layer 31 is, for example, 50 nm or less, may be 40 nm or less, or may be 30 nm or less.
  • the thickness T12 of the seed layer 31 may be 5 nm or more and 50 nm or less.
  • the thickness T12 of the seed layer 31 is 5 nm or more, it is possible to prevent the wall surface 21 from having a portion not covered with the seed layer 31 .
  • the thickness T12 of the seed layer 31 is set to 50 nm or less, it is possible to prevent the thickness of the first portion 23 from becoming uneven.
  • a depression 223a which will be described later, is likely to occur.
  • a thickness T12 of the seed layer 31 is defined at the center of the first portion 23 in the thickness direction D1.
  • the material of the seed layer 31 is selected so that the first portion 23 can be deposited on the seed layer 31.
  • the material of seed layer 31 may be the same as the material of first portion 23 or may be different from the material of first portion 23 .
  • Seed layer 31 may include, for example, a metal material such as Cu, Ti, or Cr.
  • the seed layer 31 may contain compounds of these metal materials.
  • seed layer 31 may contain TiN.
  • Seed layer 31 may include multiple layers.
  • seed layer 31 may include a layer of TiN and a layer of Cu.
  • the seed layer 31 may contain a general metal material, which will be described later. Seed layer 31 may contain a superconducting material, which will be described later.
  • the barrier layer is provided, for example, to suppress diffusion of metal elements contained in the seed layer 31 , the first portion 23 , the second portion 24 and the like into the substrate 12 .
  • the barrier layer is made of, for example, titanium, titanium nitride, molybdenum, molybdenum nitride, tantalum, tantalum nitride, or a laminate thereof.
  • the adhesion layer is provided to enhance adhesion of the through electrode 22 to the wall surface 21 .
  • the adhesion layer is made of, for example, titanium, molybdenum, tungsten, tantalum, nickel, chromium, aluminum, compounds thereof, alloys thereof, or a laminate thereof.
  • the first portion 23 is formed by a deposition reaction using charges supplied from the seed layer 31 .
  • the first portion 23 covers the seed layer 31 in the through hole 20 .
  • the first portion 23 extends from the first surface 13 to a position on the second surface 14 side with respect to the seed layer 31 in the thickness direction D1.
  • the first portion 23 may contain metal materials such as Cu, Au, Ag, Pt, Rh, Ni, Cr, and Pd.
  • the first portion 23 may contain compounds of these metal materials.
  • metal materials such as Cu, Au, Ag, Pt, Rh, Ni, Cr, and Pd and compounds of these metal materials are also referred to as general metal materials.
  • the first portion 23 may contain a superconducting material.
  • the superconducting material contains, for example, at least one element selected from the group consisting of Nb, Pb, Ta, Sn, In and Al.
  • the ratio of at least one element selected from the group consisting of Nb, Pb, Ta, Sn, In and Al in the superconducting material is, for example, 10% by mass or more, and may be 20% by mass or more. % by mass or more.
  • Superconducting materials may include metallic materials such as Nb, Pb, Ta, Sn, In, Al.
  • Superconducting materials may include compounds of these metallic materials.
  • the second portion 24 contacts the first portion 23 at the interface 223 .
  • the second portion 24 extends in the thickness direction D1 from the interface 223 to the second surface 14 .
  • Interface 223 across through-hole 20 may not be flat.
  • the interface 223 may include a recess 223a recessed toward the first surface 13.
  • the depth K of the depression 223a is, for example, 1.5 ⁇ m or more, may be 3.0 ⁇ m or more, or may be 5.0 ⁇ m or more.
  • the depth K of the depression 223a is, for example, less than 15 ⁇ m, may be less than 12 ⁇ m, or may be less than 10 ⁇ m.
  • the depth K of the depression 223a may be 1.5 ⁇ m or more and less than 15 ⁇ m.
  • the growth of the second plated portion 34 of the second portion 24 progresses more easily in the center of the through-hole 20 in plan view than in the vicinity of the wall surface 21 of the through-hole 20.
  • the interface 223 includes the depression 223a, it is possible to prevent the second portion 24 from excessively protruding from the second surface 14 at the center of the through hole 20 in plan view.
  • the depth K of the depression 223a By setting the depth K of the depression 223a to be less than 15 ⁇ m, it is possible to suppress the occurrence of defects such as voids during the growth of the second plated portion 34 .
  • the dimension T21 of the first portion 23 may be smaller than the dimension T22 of the second portion 24 in the thickness direction D1.
  • the dimension T21 and the dimension T22 may be defined by the outer edges of the first portion 23 and the second portion 24 in the planar direction D2.
  • the dimension T21 and the dimension T22 may be defined by the positions of the first portion 23 and the second portion 24 that contact the wall surface 21 .
  • T21/T22 which is the ratio of dimension T21 to dimension T22, is, for example, 0.90 or less, may be 0.80 or less, or may be 0.70 or less.
  • T21/T22 may be, for example, 0.05 or more, 0.10 or more, or 0.20 or more.
  • T21/T22 may be 0.05 or more and 0.90 or less.
  • the second portion 24, like the first portion 23, may contain a general metal material.
  • Second portion 24, like first portion 23, may comprise a superconducting material.
  • the material of the second portion 24 may be the same as or different from the material of the first portion 23.
  • both the first portion 23 and the second portion 24 may comprise common metallic materials, or may comprise superconducting materials.
  • the first portion 23 may comprise a superconducting material and the second portion 24 may comprise a general metallic material.
  • the first portion 23 may comprise a general metallic material and the second portion 24 may comprise a superconducting material.
  • the first wiring 25 is connected to the through electrode 22 .
  • the first wiring 25 is configured not to cover the through hole 20 in plan view.
  • the first wiring 25 extends in the surface direction D2. Since the first wiring 25 does not cover the through holes 20 , gas generated in the through holes 20 can be discharged from the through holes 20 on the first surface 13 . Thereby, it is possible to suppress an increase in the pressure inside the through-hole 20 . Therefore, it is possible to suppress the phenomenon that the first wiring 25 is deformed due to the pressure inside the through hole 20 .
  • the thickness T3 of the first wiring 25 is, for example, 1.0 ⁇ m or more, may be 1.5 ⁇ m or more, or may be 2.0 ⁇ m or more.
  • the thickness T3 is, for example, 5.0 ⁇ m or less, may be 4.5 ⁇ m or less, or may be 4.0 ⁇ m or less.
  • the first wiring 25, like the first portion 23, may contain a general metal material.
  • the first wiring 25, like the first portion 23, may contain a superconducting material.
  • the material of the first wiring 25 may be the same as or different from the material of the first portion 23 .
  • the post pad 41 is positioned, for example, between the first wiring 25 and the element 61 in the thickness direction D1. Post pads 41 may be connected to terminals 62 of element 61 .
  • the thickness T4 of the post pad 41 is, for example, 1.0 ⁇ m or more, may be 1.5 ⁇ m or more, or may be 2.0 ⁇ m or more.
  • the thickness T4 is, for example, 5.0 ⁇ m or less, may be 4.5 ⁇ m or less, or may be 4.0 ⁇ m or less.
  • the post pad 41 may contain a general metal material.
  • Post pads 41, like first portion 23, may comprise a superconducting material.
  • the material of the post pads 41 may be the same as or different from the material of the first portion 23 .
  • the combination of materials for the seed layer 31, first portion 23, second portion 24, first wiring 25, and post pad 41 is arbitrary. Some examples of each material combination are shown in Table 1. In Table 1, “superconducting” means superconducting materials, and “common” means common metallic materials.
  • the thickness T0, the dimension T11, the thickness T12, the dimension T21, the dimension T22, the thickness T3, the thickness T4, the dimension R1, the dimension R2, and the like are calculated based on a cross-sectional image of the through electrode substrate 10 obtained by a scanning electron microscope. .
  • the substrate 12 is prepared.
  • a resist layer is provided on at least one of the first surface 13 and the second surface 14 .
  • openings are provided in the resist layer at positions corresponding to the through holes 20 .
  • the substrate 12 is processed in the opening of the resist layer.
  • through holes 20 can be formed in the substrate 12 as shown in FIG.
  • a dry etching method, a wet etching method, or the like can be used as a method for processing the substrate 12.
  • the dry etching method includes a reactive ion etching method, a deep reactive ion etching method, and the like.
  • the through holes 20 may be formed in the substrate 12 by irradiating the substrate 12 with a laser.
  • the resist layer may not be provided.
  • the laser an excimer laser, Nd:YAG laser, femtosecond laser, or the like can be used.
  • Nd:YAG laser When an Nd:YAG laser is employed, a fundamental wave with a wavelength of 1064 nm, a second harmonic with a wavelength of 532 nm, a third harmonic with a wavelength of 355 nm, or the like can be used.
  • laser irradiation and wet etching can be appropriately combined. Specifically, first, an altered layer is formed in a region of the substrate 12 where the through hole 20 is to be formed by laser irradiation. Subsequently, the substrate 12 is immersed in hydrogen fluoride or the like to etch the altered layer. Thereby, the through holes 20 can be formed in the substrate 12 .
  • the through holes 20 may be formed in the substrate 12 by blasting the substrate 12 with an abrasive.
  • a seed layer 31 is formed on the wall surface 21 of the through hole 20 .
  • the seed layer 31 is formed by a physical film forming method such as a vapor deposition method, a sputtering method, or an ion plating method.
  • a case of forming the seed layer 31 using a vapor deposition method will be described.
  • the material forming the seed layer 31 flies toward the first surface 13 .
  • a seed layer 31 extending from the first surface 13 toward the second surface 14 along the wall surface 21 can be formed.
  • the seed layer 31 is also formed on the first surface 13 .
  • the depth of the seed layer 31 entering the through-hole 20 from the first surface 13, ie, the dimension T11 of the seed layer 31 can be controlled by adjusting the time for performing the vapor deposition method, the flying angle, and the like.
  • the seed layer 31 is formed on the first surface 13 side by sputtering or ion plating.
  • the seed layer 31 extending along the wall surface 21 from the first surface 13 toward the second surface 14 is also formed inside the through hole 20 .
  • the dimension of the seed layer 31 in the thickness direction D1 is larger than the desired dimension T11.
  • a resist layer is formed on the portion of the seed layer 31 located inside the through hole 20 and having the desired dimension T11.
  • an etchant is supplied into the through holes 20 from the second surface 14 side. This removes the portion of the seed layer 31 that is not covered with the resist layer. In this manner, the seed layer 31 having the desired dimension T11 can be formed inside the through hole 20.
  • a first plating process is performed to supply the first plating solution to the first surface 13 .
  • a first plated portion 33 covering the seed layer 31 is formed by electroplating. Seed layer 31 functions as a cathode.
  • An anode 50 is arranged to face the seed layer 31 on the first surface 13, as indicated by the dotted line in FIG.
  • the first plated portion 33 is formed not only inside the through hole 20 but also on the first surface 13 .
  • the first plated portion 33 includes a third surface 331 and a fourth surface 332.
  • the fourth surface 332 is positioned at the through hole 20 .
  • the fourth surface 332 may include a depression 332a recessed toward the first surface 13.
  • the third surface 331 is located on the side opposite to the fourth surface 332 in the thickness direction D1.
  • the third surface 331 may be located outside the through hole 20 .
  • the first plating process is performed so that the through holes 20 are blocked by the first plated portions 33 on the first surface 13 .
  • the fourth surface 332 widens across the through hole 20 .
  • the fourth surface 332 and the depression 332a constitute the interface 223 and the depression 223a described above.
  • the first plating solution may contain general metal materials such as Cu, Au, Ag, Pt, Rh, Ni, and Cr.
  • the first plating solution may contain superconducting materials such as Nb, Pb, Ta, Sn, In, and Al.
  • the concentration in the first plating solution of the elements constituting the conductive material contained in the first plating portion 33, such as general metal materials and superconducting materials, is also referred to as the first concentration.
  • the current supplied to the seed layer 31 in the first plating process is also referred to as the first current.
  • the first plating solution may contain an accelerator that accelerates the deposition reaction.
  • the first plating solution may contain an inhibitor that suppresses the deposition reaction.
  • FIG. 6A a second plated portion 34 is formed by electrolytic plating.
  • FIG. 6B is a diagram showing a state in which the second plated portion 34 has grown further.
  • the anode 50 is arranged to face the fourth surface 332 of the first plated portion 33 . Such an arrangement may be achieved by inverting the substrate 12 in the plating apparatus.
  • FIGS. 6A and 6B no seed layer is provided on the wall surface 21 between the seed layer 31 and the second surface 14 .
  • the second plated portion 34 grows from the first plated portion 33 toward the second surface 14 in the thickness direction D1, as shown in FIGS. 6A and 6B. Therefore, compared to the case where the second plated portion 34 grows from the wall surface 21 toward the center of the through-hole 20 in the plane direction, defects such as voids can be prevented from occurring in the second plated portion 34 .
  • FIG. 7 is a cross-sectional view showing a state in which the growth of the second plated portion 34 has progressed onto the second surface 14. As shown in FIG.
  • the second plated portion 34 includes a fifth surface 341 and a sixth surface 342.
  • the fifth surface 341 is in contact with the fourth surface 332 of the first plated portion 33 .
  • the fourth surface 332 and the fifth surface 341 constitute the interface 223 described above.
  • the sixth surface 342 is located on the side opposite to the fifth surface 341 in the thickness direction D1.
  • the sixth surface 342 may be located outside the through hole 20 .
  • the second plating solution may contain a general metal material.
  • the second plating solution like the first plating solution, may contain a superconducting material.
  • the concentration in the second plating solution of the elements constituting the conductive material contained in the second plating portion 34, such as general metal materials and superconducting materials, is also referred to as the second concentration.
  • the current supplied to the seed layer 31 in the second plating process is also referred to as a second current.
  • the second concentration may be lower than the first concentration. Thereby, it is possible to suppress the occurrence of defects such as voids in the second plated portion 34 .
  • the second current may be lower than the first current. Thereby, it is possible to suppress the occurrence of defects such as voids in the second plated portion 34 .
  • the second plating solution may contain an accelerator that accelerates the deposition reaction.
  • the concentration of the accelerator contained in the second plating solution may be lower than the concentration of the accelerator contained in the first plating solution.
  • the second plating solution may contain an inhibitor that suppresses the deposition reaction.
  • the concentration of the inhibitor contained in the second plating solution may be higher than the concentration of the inhibitor contained in the first plating solution.
  • a removal step of removing unnecessary plated portions may be performed.
  • a first removal step of removing the first plated portion 33 located on the first surface 13 may be performed.
  • the first removal step may remove the first plated portion 33 on the first surface 13 by chemical mechanical polishing.
  • the first removal step may remove the seed layer 31 on the first surface 13 .
  • a first end surface 221 extending on the same plane as the first surface 13 may be obtained by the first removing step.
  • a second removal step of removing the second plated portion 34 located on the second surface 14 may be performed.
  • the second removal step may remove the second plated portion 34 on the second surface 14 by a chemical mechanical polishing method.
  • a second end surface 222 extending coplanar with the second surface 14 may be obtained by the second removal step.
  • a first wiring forming step of forming the first wiring 25 on the first surface 13 may be performed. Any method can be used to form the first wiring 25 . For example, first, a conductive layer is formed on the first surface 13 by sputtering. Subsequently, a resist layer is formed on the portion of the conductive layer corresponding to the first wiring 25 . Subsequently, portions of the conductive layer not covered with the resist layer are removed by etching or the like. Thus, the first wiring 25 including the conductive layer is formed on the first surface 13 .
  • a post pad forming step for forming the post pads 41 may be performed. Any method can be used to form the post pads 41 .
  • the post pads 41 may be formed by performing sputtering, formation of a resist layer, and etching in the same manner as the first wiring 25 .
  • the through electrode substrate 10 shown in FIG. 1 is obtained.
  • defects such as voids can be suppressed from occurring in the second portion 24 . Therefore, it is possible to provide the through electrode substrate 10 including the through electrode 22 in which defects such as voids are suppressed.
  • the seed layer 31 is formed on the substrate 12 provided with the through holes 20, as in the above-described embodiment. Subsequently, as shown in FIG. 10 , a first resist layer 35 is partially formed on the seed layer 31 on the first surface 13 .
  • the first resist layer 35 may include a side surface 351 surrounding the through hole 20 in plan view.
  • the second resist layer 36 may be partially formed on the second surface 14 .
  • the second resist layer 36 may include a side surface 361 surrounding the through hole 20 in plan view.
  • a first plating process for forming a first plated portion 33 is performed.
  • the third surface 331 of the first plated portion 33 includes an outer edge surrounded by the first resist layer 35 in plan view.
  • a second plating process for forming a second plated portion 34 is performed.
  • the sixth surface 342 of the second plated portion 34 includes an outer edge surrounded by the second resist layer 36 in plan view.
  • First pad 27 includes first plated portion 33 and seed layer 31 .
  • Second pad 28 includes a second plated portion 34 .
  • the first pad 27 is positioned on the first surface 13 so as to cover the through hole 20 in plan view.
  • the first pad 27 is connected to the first portion 23 of the through electrode 22 .
  • the first plated portion 33 of the first pad 27 is integrated with the first plated portion 33 of the first portion 23 of the through electrode 22 . That is, the first pad 27 is configured integrally with the first portion 23 . Therefore, most of the material of first pad 27 is the same as the material of first portion 23 . If first portion 23 comprises superconducting material, first pad 27 also comprises superconducting material. If the first portion 23 contains a common metal material, the first pad 27 also contains a common metal material.
  • the thickness T5 of the first pad 27 is, for example, 1.0 ⁇ m or more, may be 1.5 ⁇ m or more, or may be 2.0 ⁇ m or more.
  • the thickness T5 is, for example, 5.0 ⁇ m or less, may be 4.5 ⁇ m or less, or may be 4.0 ⁇ m or less.
  • the dimension R5 of the first pad 27 in plan view is, for example, 10 ⁇ m or more, may be 15 ⁇ m or more, or may be 20 ⁇ m or more.
  • the dimension R5 is, for example, 100 ⁇ m or less, may be 80 ⁇ m or less, or may be 60 ⁇ m or less.
  • the numerical range of the dimension R6 of the second pad 28 in plan view may be the same as the numerical range of the dimension R5.
  • the second pad 28 is positioned on the second surface 14 so as to cover the through hole 20 in plan view.
  • the second pad 28 is connected to the second portion 24 of the through electrode 22 .
  • the second pad 28 is integral with the second plated portion 34 of the second portion 24 of the through electrode 22 . That is, the second pad 28 is configured integrally with the second portion 24 . Therefore, most of the material of second pad 28 is the same as the material of second portion 24 . If second portion 24 comprises superconducting material, then second pad 28 also comprises superconducting material. If the second portion 24 comprises a common metal material, the second pad 28 also comprises a common metal material.
  • the thickness T6 of the second pad 28 is, for example, 1.0 ⁇ m or more, may be 1.5 ⁇ m or more, or may be 2.0 ⁇ m or more.
  • the thickness T6 is, for example, 5.0 ⁇ m or less, may be 4.5 ⁇ m or less, or may be 4.0 ⁇ m or less.
  • a first inorganic layer 37 may be formed.
  • the first inorganic layer 37 is located on the first surface 13 .
  • the first inorganic layer 37 may be adjacent to the first pad 27 in the surface direction D2.
  • the first inorganic layer 37 contains an inorganic insulating material.
  • the inorganic insulating material is, for example, SiN, SiO2 , or the like.
  • the first inorganic layer 37 may comprise a layer of SiN and a layer of SiO2 .
  • Inorganic insulating materials have mechanical stability at low temperatures compared to organic insulating materials. For example, in a layer made of an inorganic insulating material, defects such as cracks are less likely to occur when the temperature changes between a low temperature and a normal temperature, compared to a layer made of an organic insulating material.
  • a low temperature is, for example, a temperature at which a superconducting phenomenon occurs. The temperature at which superconductivity occurs is near absolute zero, for example, the temperature of liquid helium.
  • the seed layer 31 is formed on the substrate 12 provided with the through holes 20, as in the above-described embodiment. Subsequently, as shown in FIG. 14, a first resist layer 35 is partially formed on the seed layer 31 on the first surface 13 . The first resist layer 35 is formed so that the portion of the seed layer 31 at the position where the first wiring 25 is formed is exposed from the first resist layer 35 .
  • a first plating process for forming a first plated portion 33 is performed.
  • the outer edge of the third surface 331 of the first plated portion 33 is defined by the side surface 351 of the first resist layer 35 .
  • a second plating process for forming a second plated portion 34 is performed.
  • the first wiring 25 includes a first plated portion 33 and a seed layer 31 .
  • a second removal step of removing the second plated portion 34 located on the second surface 14 may be performed as in the above-described embodiment.
  • the first wiring 25 may be positioned on the first surface 13 so as not to cover the through hole 20 in plan view.
  • the first wiring 25 is connected to the first portion 23 of the through electrode 22 .
  • the first plated portion 33 of the first wiring 25 is integrated with the first plated portion 33 of the first portion 23 of the through electrode 22 . That is, the first wiring 25 is configured integrally with the first portion 23 . Therefore, most of the material of the first wiring 25 is the same as the material of the first portion 23 . If the first portion 23 contains a superconducting material, the first wiring 25 also contains a superconducting material. If the first portion 23 contains a common metal material, the first wiring 25 also contains a common metal material.
  • FIG. 17 is a diagram showing an example of a product on which the through electrode substrate 10 according to the embodiment of the present disclosure can be mounted.
  • the through electrode substrate 10 according to the embodiment of the present disclosure can be used in various products. For example, it is installed in a notebook personal computer 110, a tablet terminal 120, a mobile phone 130, a smart phone 140, a digital video camera 150, a digital camera 160, a digital clock 170, a server 180, and the like.
  • Example 1 Through the manufacturing process shown in FIGS. 3 to 8, the through electrode substrate 10 shown in FIG. 2 was manufactured.
  • a substrate 12 made of silicon having a diameter of 8 inches and a thickness T0 of 400 ⁇ m was prepared.
  • a large number of through electrodes 22 were formed on the substrate 12 .
  • 100 chip areas were formed on the substrate 12 .
  • One chip area is a square area with a side of about 12 mm in plan view.
  • One chip area includes 1000 through electrodes 22 .
  • a method for forming the through electrodes 22 will be described.
  • through holes 20 were formed in the substrate 12 by deep reactive ion etching.
  • the through-hole 20 has a circular contour in plan view.
  • a dimension R1 and a dimension R2 of the through hole 20 are 50 ⁇ m.
  • the substrate 12 in which the through-holes 20 were formed was oxidized at 1050.degree.
  • insulating films were formed on the first surface 13 , the second surface 14 and the wall surface 21 of the substrate 12 .
  • an adhesion layer made of Cr was formed on the wall surface 21 .
  • a seed layer 31 made of Cu was formed by vapor deposition.
  • the dimension T11 of the seed layer 31 in the thickness direction D1 was 50 ⁇ m.
  • the thickness T12 of the seed layer 31 was 3 nm.
  • a first plated portion 33 made of Cu was formed by electrolytic plating.
  • a first observation step of observing the shape of the first plated portion 33 was performed. Specifically, the shape of the first plated portion 33 was observed using an X-ray transmission device. Based on the observation results, for example, the flatness of the fourth surface 332 of the first plated portion 33 was evaluated.
  • a second plated portion 34 made of Cu was formed by electroplating. The plating process was continued until the thickness of the second plated portion 34 protruding from the through hole 20 to the outside reached 50 ⁇ m.
  • the annealing temperature is 250° C. and the annealing time is 1 hour.
  • a first removal step of removing the first plated portion 33 located on the first surface 13 and a second removal step of removing the second plated portion 34 located on the second surface 14 are performed.
  • a removal step was performed.
  • the through electrode substrate 10 including the through electrode 22 was produced.
  • a second observation step of observing the shape of the through electrode substrate 10 was performed. Specifically, the shape of the through electrode 22 was observed using an X-ray transmission device. Also, based on the observation results, it was confirmed whether voids were generated inside the through electrodes 22 . If a void occurs inside the through electrode 22, a part of the through electrode 22 appears white. The through electrode 22 including a portion that looks white was counted as a defective through electrode. The number of through electrodes 22 formed on one substrate 12 is 100,000. In the second observation step, it was confirmed whether or not voids occurred in all of the through electrodes 22 .
  • Examples 2 to 18 A through electrode substrate 10 was produced under manufacturing conditions changed from Example 1.
  • FIG. Further, as in the case of Example 1, evaluation of the flatness of the surface of the first plated portion 33 and confirmation of voids in the through electrodes 22 were carried out. The results are shown in FIG.
  • DEPO means that the seed layer 31 is formed by vapor deposition
  • SP means that the seed layer 31 is formed by sputtering
  • IP means that the seed layer 31 was formed by an ion plating method.
  • void ratio the ratio of the number of defective through electrodes to the number of observed through electrodes 22 (hereinafter also referred to as void ratio) was less than 5%. “great” means that the void ratio was 0%, and “not good” means that the void ratio was 5% or more.
  • Example 19 A through electrode substrate 10 was produced under the same manufacturing conditions as in Example 1, except that the dimension R1 and the dimension R2 of the through hole 20 were set to 20 ⁇ m. Further, as in the case of Example 1, evaluation of the flatness of the surface of the first plated portion 33 and confirmation of voids in the through electrodes 22 were carried out.
  • Example 20 to 36 A through electrode substrate 10 including a through hole 20 having dimensions R1 and R2 of 20 ⁇ m was manufactured under manufacturing conditions changed from Example 19.
  • FIG. The manufacturing conditions of Examples 20-36 correspond to the manufacturing conditions of Examples 2-18, respectively. Further, as in the case of Example 1, evaluation of the flatness of the surface of the first plated portion 33 and confirmation of voids in the through electrodes 22 were carried out. The results are shown in FIG.
  • Examples 37 to 44 A substrate 12 made of silicon having a diameter of 8 inches and a thickness T0 of 250 ⁇ m was prepared. Subsequently, as in Example 1, a large number of through electrodes 22 were formed on the substrate 12 .
  • the through-hole 20 has a circular contour in plan view. A dimension R1 and a dimension R2 of the through hole 20 are 30 ⁇ m. Subsequently, as in Example 1, a step of forming an insulating film, an adhesion layer made of Cr, a seed layer 31 made of Cu, a first plated portion 33 made of Cu, and a second plated portion 34 made of Cu is performed. By doing so, the through electrode 22 was produced.
  • Example 37 the vapor deposition conditions were adjusted so that the dimension T11 in the thickness direction D1 of the seed layer 31 made of Cu had the value shown in FIG. Further, as in the case of Example 1, evaluation of the flatness of the surface of the first plated portion 33 and confirmation of voids in the through electrodes 22 were carried out. The results are shown in FIG.
  • Example 45 to 53 A substrate 12 made of silicon having a diameter of 8 inches and a thickness T0 of 600 ⁇ m was prepared. Subsequently, as in Example 1, a large number of through electrodes 22 were formed on the substrate 12 .
  • the through-hole 20 has a circular contour in plan view. A dimension R1 and a dimension R2 of the through hole 20 are 90 ⁇ m. Subsequently, as in Example 1, a step of forming an insulating film, an adhesion layer made of Cr, a seed layer 31 made of Cu, a first plated portion 33 made of Cu, and a second plated portion 34 made of Cu is performed. By doing so, the through electrode 22 was produced.
  • Example 45 to 53 the vapor deposition conditions were adjusted so that the dimension T11 in the thickness direction D1 of the seed layer 31 made of Cu had the value shown in FIG. Further, as in the case of Example 1, evaluation of the flatness of the surface of the first plated portion 33 and confirmation of voids in the through electrodes 22 were carried out. The results are shown in FIG.
  • Example 54 A substrate 12 made of silicon having a diameter of 8 inches and a thickness T0 of 400 ⁇ m was prepared. Subsequently, as in Example 1, a large number of through electrodes 22 were formed on the substrate 12 .
  • the through-hole 20 has a circular contour in plan view. Through hole 20 has a diameter that increases from first surface 13 to second surface 14 .
  • a dimension R1 of the through hole 20 in the first surface 13 is 50 ⁇ m.
  • the dimension R2 of the through hole 20 in the second surface 14 is 90 ⁇ m.
  • Example 1 a step of forming an insulating film, an adhesion layer made of Cr, a seed layer 31 made of Cu, a first plated portion 33 made of Cu, and a second plated portion 34 made of Cu is performed. By doing so, the through electrode 22 was produced.
  • the vapor deposition conditions were adjusted so that the thickness T12 of the seed layer 31 was the value shown in FIG. The thickness T12 is defined at the center position of the seed layer 31 in the thickness direction of the substrate 12 . Further, as in the case of Example 1, evaluation of the flatness of the surface of the first plated portion 33 and confirmation of voids in the through electrodes 22 were carried out. The results are shown in FIG.
  • Example 63 to 70 A substrate 12 made of silicon having a diameter of 8 inches and a thickness T0 of 600 ⁇ m was prepared. Subsequently, as in Example 1, a large number of through electrodes 22 were formed on the substrate 12 .
  • the through-hole 20 has a circular contour in plan view. Through hole 20 has a diameter that increases from first surface 13 to second surface 14 .
  • a dimension R1 and a dimension R2 of the through hole 20 are 100 ⁇ m. Subsequently, as in Example 1, a step of forming an insulating film, an adhesion layer made of Cr, a seed layer 31 made of Cu, a first plated portion 33 made of Cu, and a second plated portion 34 made of Cu is performed.
  • the through electrode 22 was produced.
  • the vapor deposition conditions were adjusted so that the thickness T12 of the seed layer 31 was the value shown in FIG.
  • the thickness T12 is defined at the center position of the seed layer 31 in the thickness direction of the substrate 12 .
  • evaluation of the flatness of the surface of the first plated portion 33 and confirmation of voids in the through electrodes 22 were carried out. The results are shown in FIG.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metallurgy (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)
  • Pressure Sensors (AREA)
  • Measuring Fluid Pressure (AREA)

Abstract

貫通電極基板は、第１面及び第２面を含み、第１面から第２面に至る壁面を含む貫通孔が設けられている基板と、貫通孔に位置し、第１面から第２面に至る貫通電極と、を備える。貫通電極は、壁面上に位置するシード層であって、第１面から第２面に向かって壁面に沿って広がるシード層と、シード層を覆う第１部分と、貫通孔を横断する界面において第１部分に接する第２部分と、を備える。

Description

貫通電極基板、実装基板及び貫通電極基板の製造方法
　本開示の実施形態は、貫通電極基板、実装基板及び貫通電極基板の製造方法に関する。
　貫通電極基板が、様々な用途で利用されている。貫通電極基板は、貫通孔が設けられた基板と、貫通孔に位置する電極と、を備える。例えば、貫通電極基板は、２つのＬＳＩチップの間に介在させるインターポーザとして利用される。また、貫通電極基板は、ＬＳＩチップなどの素子とマザーボードなどの実装基板との間に介在されることもある。なお、以下の記載において、貫通孔の内部に設けられた電極のことを、貫通電極と称することもある。
特開２０２０－６１５５４号公報
　貫通電極の例として、フィルドビア又はコンフォーマルビアが知られている。フィルドビアは、貫通孔の内部に充填された銅などの導電性材料を含む。コンフォーマルビアは、貫通孔の壁面に沿って広がる導電層を含む。電気抵抗を低減するという観点においては、フィルドビアが好ましい。しかしながら、めっき処理によってフィルドビアを形成する場合、ボイドが生じやすい。ボイドとは、フィルドビアの内部に生じる穴欠陥である。ボイドは、貫通孔の内部におけるめっきの成長速度が適切に制御されない場合に生じる。
　本開示の実施形態は、このような点を考慮してなされたものであり、ボイドが抑制された貫通電極を備える貫通電極基板を提供することを目的とする。
　本開示の実施形態は、以下の［１］～［２１］に関する。
［１］　貫通電極基板であって、
　第１面及び前記第１面とは反対側に位置する第２面を含み、前記第１面から前記第２面に至る壁面を含む貫通孔が設けられている基板と、
　前記貫通孔に位置し、前記第１面から前記第２面に至る貫通電極と、を備え、
　前記貫通電極は、前記壁面上に位置するシード層であって、前記第１面から前記第２面に向かって前記壁面に沿って広がるシード層と、前記シード層を覆う第１部分と、前記貫通孔を横断する界面において前記第１部分に接する第２部分と、を備える、貫通電極基板。
［２］　［１］に記載の貫通電極基板において、前記基板の厚み方向において、前記第１部分の寸法が、前記第２部分の寸法よりも小さくてもよい。
［３］　［１］又は［２］に記載の貫通電極基板において、前記基板の厚みＴ０に対する、前記基板の厚み方向における前記シード層の寸法Ｔ１１の比率であるＴ１１／Ｔ０が、０．０２５以上０．２７５以下であってもよい。
［４］　［１］～［３］のいずれか１つに記載の貫通電極基板において、前記界面は、前記第１面に向かう窪みを含んでいてもよい。
［５］　［１］～［４］のいずれか１つに記載の貫通電極基板において、前記第１面における前記貫通孔の寸法Ｒ１に対する、前記基板の厚みＴ０の比率であるＴ０／Ｒ１が、３．０以上２５．０以下であってもよい。
［６］　［１］～［５］のいずれか１つに記載の貫通電極基板において、前記シード層の厚みが、５ｎｍ以上５０ｎｍ以下であってもよい。
［７］　［１］～［６］のいずれか１つに記載の貫通電極基板において、前記第１部分が、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備えていてもよい。
［８］　［１］～［７］のいずれか１つに記載の貫通電極基板において、前記第２部分が、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備えていてもよい。
［９］　［１］～［８］のいずれか１つに記載の貫通電極基板は、平面視において前記貫通孔を覆うよう前記第１面に位置し、前記第１部分に接続されている第１パッドを備えていてもよい。
［１０］　［９］に記載の貫通電極基板において、前記第１パッドが、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備えていてもよい。
［１１］　［９］又は［１０］に記載の貫通電極基板において、前記第１パッドが、前記第１部分と一体的に構成されていてもよい。
［１２］　［９］～［１１］のいずれか１つに記載の貫通電極基板において、前記第１パッドが、平面視において前記貫通孔を覆っていてもよい。
［１３］　［９］～［１２］のいずれか１つに記載の貫通電極基板は、前記第１面に位置し、面方向において前記第１パッドに隣接し、無機絶縁材料を含む第１無機層を備えていてもよい。
［１４］　［１］～［１３］のいずれか１つに記載の貫通電極基板は、前記第１面に位置し、前記第１部分に接続されている第１配線を備えていてもよい。
［１５］　［１４］に記載の貫通電極基板において、前記第１配線が、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備えていてもよい。
［１６］　［１４］又は［１５］に記載の貫通電極基板において、前記第１配線が、前記第１部分と一体的に構成されていてもよい。
［１７］　実装基板であって、［１］～［１６］のいずれか１つに記載の貫通電極基板と、前記貫通電極基板の前記貫通電極に電気的に接続された素子と、を備える、実装基板である。
［１８］　［１７］に記載の実装基板において、前記素子が、量子ビットを含む量子チップを備えていてもよい。
［１９］　貫通電極基板の製造方法であって、
　第１面及び前記第１面とは反対側に位置する第２面を含み、前記第１面から前記第２面に至る壁面を含む貫通孔が設けられている基板を準備する工程と、
　前記貫通孔に貫通電極を形成する貫通電極形成工程と、を備え、
　前記貫通電極形成工程は、
　前記壁面上に位置し、前記第１面から前記第２面に向かって前記壁面に沿って広がるシード層を形成する工程と、
　前記シード層を覆う第１めっき部分を、第１めっき液を用いる第１めっき処理によって形成する工程と、
　前記第１めっき部分に接する第２めっき部分を、第２めっき液を用いる第２めっき処理によって形成する工程と、を備え、
　前記第２めっき部分は、前記貫通孔を横断する界面において前記第１めっき部分に接している、製造方法。
［２０］　［１９］に記載の貫通電極基板の製造方法において、前記第１めっき液は、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備えていてもよい。
［２１］　［１９］又は［２０］に記載の貫通電極基板の製造方法において、前記第２めっき液は、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備えていてもよい。
　本開示の実施形態によれば、ボイドが抑制された貫通電極を備える貫通電極基板を提供できる。
第１の実施の形態に係る実装基板を示す断面図である。 第１の実施の形態に係る貫通電極基板を拡大して示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す断面図である。 第１の実施の形態に係る貫通電極基板の製造工程を示す断面図である。 第１の変形例に係る貫通電極基板の製造工程を示す断面図である。 第１の変形例に係る貫通電極基板の製造工程を示す断面図である。 第１の変形例に係る貫通電極基板の製造工程を示す断面図である。 第１の変形例に係る貫通電極基板の製造工程を示す断面図である。 第２の変形例に係る貫通電極基板の製造工程を示す断面図である。 第２の変形例に係る貫通電極基板の製造工程を示す断面図である。 第２の変形例に係る貫通電極基板の製造工程を示す断面図である。 貫通電極基板が搭載される製品の例を示す図である。 実施例における貫通電極基板の製造条件及び評価結果を示す図である。 実施例における貫通電極基板の製造条件及び評価結果を示す図である。 実施例における貫通電極基板の製造条件及び評価結果を示す図である。 実施例における貫通電極基板の製造条件及び評価結果を示す図である。
　以下、本開示の実施形態に係る貫通電極基板及び実装基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」や「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈する。
　本明細書において、あるパラメータに関して複数の上限値の候補及び複数の下限値の候補が挙げられている場合、そのパラメータの数値範囲は、任意の１つの上限値の候補と任意の１つの下限値の候補とを組み合わせることによって構成されてもよい。例えば、「パラメータＢは、例えばＡ１以上であり、Ａ２以上であってもよく、Ａ３以上であってもよい。パラメータＢは、例えばＡ４以下であり、Ａ５以下であってもよく、Ａ６以下であってもよい。」と記載されている場合を考える。この場合、パラメータＢの数値範囲は、Ａ１以上Ａ４以下であってもよく、Ａ１以上Ａ５以下であってもよく、Ａ１以上Ａ６以下であってもよく、Ａ２以上Ａ４以下であってもよく、Ａ２以上Ａ５以下であってもよく、Ａ２以上Ａ６以下であってもよく、Ａ３以上Ａ４以下であってもよく、Ａ３以上Ａ５以下であってもよく、Ａ３以上Ａ６以下であってもよい。
　実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
　（実装基板）
　図１は、実装基板６０の一例を示す断面図である。実装基板６０は、貫通電極基板１０及び素子６１を備える。素子６１は、ロジックＩＣやメモリＩＣなどのＬＳＩチップであってもよい。素子６１は、ＭＥＭＳ(Micro Electro Mechanical Systems)チップであってもよい。ＭＥＭＳチップとは、機械要素部品、センサ、アクチュエータ、電子回路などが１つの基板上に集積化された電子デバイスである。素子６１は、貫通電極基板１０に電気的に接続された端子６２を備える。
　素子６１は、量子チップを備えていてもよい。量子チップは、量子コンピュータとして機能する。量子コンピュータとは、量子力学的な現象を利用して情報を処理するコンピュータである。量子チップは、量子ビットを含む。量子ビットは、量子情報の最小単位である。量子ビットの具体的な構造は特には限られない。例えば、量子ビットは、超伝導材料を含む回路によって構成されていてもよい。
　素子６１は、超伝導チップを備えていてもよい。超伝導チップとは、超伝導現象を利用して駆動されるチップである。超伝導現象は、例えば永久電流である。
　図示はしないが、実装基板６０は、冷却装置を備えてもよい。冷却装置は、貫通電極基板１０及び素子６１を冷却する。貫通電極基板１０又は素子６１が超伝導材料を含む場合、冷却装置は、貫通電極基板１０及び素子６１を超伝導転移温度以下に冷却してもよい。超伝導転移温度は、超伝導材料が超伝導状態を示す温度である。超伝導転移温度は、７７Ｋ以下であってもよい。
　（貫通電極基板）
　図１に示す貫通電極基板１０は、基板１２、貫通電極２２、第１配線２５及びポストパッド４１を備える。
　（基板）
　基板１２は、第１面１３及び第２面１４を含む。第２面１４は、第１面１３の反対側に位置する。図１に示すように、素子６１は、第１面１３上に位置していてもよい。図示はしないが、素子６１は、第２面１４上に位置していてもよい。
　基板１２には、基板１２を貫通する複数の貫通孔２０が設けられている。貫通孔２０は、壁面２１を含む。壁面２１は、第１面１３から第２面１４に至るよう広がっている。以下の説明において、第１面１３から第２面１４に向かう方向のことを、厚み方向Ｄ１とも称する。厚み方向Ｄ１は、第１面１３の法線方向に平行であってもよい。第１面１３が広がる方向のことを、面方向Ｄ２とも称する。
　基板１２は、絶縁性を有する無機材料から構成されている。例えば、基板１２は、ガラス基板、石英基板、サファイア基板、樹脂基板、シリコン基板、炭化シリコン基板、アルミナ(Al2O3)基板、窒化アルミ(AlN)基板、酸化ジルコニウム(ZrO2)基板などを含む。
　基板１２がシリコン基板である場合、基板１２の第１面１３、第２面１４、壁面２１などの表面は、絶縁膜によって構成されていてもよい。絶縁膜は、例えば、貫通孔２０が形成された基板１２を高温で酸化処理することによって形成される。
　基板１２の厚みＴ０は、例えば１００μｍ以上であり、１５０μｍ以上であってもよく、２００μｍ以上であってもよい。厚みＴ０が１００μｍ以上であることにより、基板１２のたわみが大きくなることを抑制できる。このため、製造工程における基板１２のハンドリングが困難になったり、基板１２上に形成される層の内部応力に起因して基板１２が反ってしまったりすることを抑制できる。基板１２の厚みＴ０は、例えば６００μｍ以下であり、５００μｍ以下であってもよく、４００μｍ以下であってもよい。厚みＴ０が６００μｍ以下であることにより、基板１２に貫通孔２０を形成する工程に要する時間が長くなることを抑制できる。
　貫通孔２０の壁面２１は、厚み方向Ｄ１に沿って広がっていてもよい。若しくは、図示はしないが、壁面２１が、厚み方向Ｄ１からずれた方向に沿って広がっていてもよい。例えば、壁面２１は、第１面１３から第２面１４に向かうにつれて貫通孔２０の寸法が減少するよう、厚み方向Ｄ１に対して傾斜した方向に広がる部分を含んでいてもよい。反対に、壁面２１は、第２面１４から第１面１３に向かうにつれて貫通孔２０の寸法が減少するよう、厚み方向Ｄ１に対して傾斜した方向に広がる部分を含んでいてもよい。壁面２１は、第１面１３から厚み方向Ｄ１における貫通孔２０の中央に向かうにつれて貫通孔２０の寸法が減少するよう、厚み方向Ｄ１に対して傾斜した方向に広がる部分と、第２面１４から厚み方向Ｄ１における貫通孔２０の中央に向かうにつれて貫通孔２０の寸法が減少するよう、厚み方向Ｄ１に対して傾斜した方向に広がる部分と、を含んでいてもよい。壁面２１の一部が湾曲していてもよい。
　図２は、貫通電極基板を拡大して示す断面図である。貫通孔２０は、第１面１３において寸法Ｒ１を有する。貫通孔２０は、第２面１４において寸法Ｒ２を有する。寸法Ｒ１は、寸法Ｒ２と同一であってもよい。寸法Ｒ１は、寸法Ｒ２と異なっていてもよい。例えば、寸法Ｒ１は、寸法Ｒ２よりも大きくてもよく、寸法Ｒ２よりも小さくてもよい。
　寸法Ｒ１は、例えば５μｍ以上であり、１０μｍ以上であってもよく、２０μｍ以上であってもよい。寸法Ｒ１は、例えば１００μｍ以下であり、８０μｍ以下であってもよく、６０μｍ以下であってもよい。寸法Ｒ２の数値範囲は、寸法Ｒ１の数値範囲と同一であってもよい。
　寸法Ｒ１に対する厚みＴ０の比率であるＴ０／Ｒ１は、例えば３．０以上であり、４．０以上であってもよく、５．０以上であってもよい。Ｔ０／Ｒ１は、例えば２５．０以下であり、２０．０以下であってもよく、１５．０以下であってもよい。例えば、Ｔ０／Ｒ１は、３．０以上２５．０以下であってもよい。Ｔ０／Ｒ１が３．０以上であることにより、第１面１３において貫通孔２０が貫通電極２２によって塞がれないという状況が生じることを抑制できる。Ｔ０／Ｒ１が２５．０以下であることにより、めっき処理によって貫通電極２２を形成することに要する時間を低減できる。
　平面視における貫通孔２０の形状は、特には限られない。例えば、平面視における貫通孔２０の形状は、円形であってもよく、円形でなくてもよい。平面視における貫通孔２０の形状が円形である場合、上述の寸法Ｒ１及び寸法Ｒ２は、第１面１３における貫通孔２０の直径及び第２面１４における貫通孔２０の直径である。平面視における貫通孔２０の形状が円形でない場合、上述の寸法Ｒ１及び寸法Ｒ２は、平面視における貫通孔２０の寸法が最大になる方向において規定される。例えば、平面視における貫通孔２０の形状が楕円形である場合、上述の寸法Ｒ１及び寸法Ｒ２は、楕円形の長軸の方向において規定される。
　（貫通電極）
　貫通電極２２は、貫通孔２０の内部に位置し、導電性を有する部材である。貫通電極２２は、貫通孔２０に充填されている。貫通電極２２は、いわゆるフィルドビアである。
　図１に示すように、貫通電極２２は、第１面１３に位置する第１端面２２１及び第２面１４に位置する第２端面２２２を含んでいてもよい。第１端面２２１は、第１面１３と同一面上に広がっていてもよい。第２端面２２２は、第２面１４と同一面上に広がっていてもよい。
　図２に示すように、貫通電極２２は、シード層３１、第１部分２３及び第２部分２４を含む。後述するように、第１部分２３は、第１めっき処理によって形成される。第２部分２４は、第１めっき処理の後に実施される第２めっき処理によって形成される。貫通電極２２は、第１部分２３と第２部分２４とが接する界面２２３を含む。界面２２３は、貫通孔２０を横断している。界面２２３は、第１部分２３を構成する材料の結晶粒界によって構成されていてもよい。
　シード層３１は、貫通孔２０の周方向において壁面２１に沿って広がっている。また、シード層３１は、第１面１３から第２面１４に向かって壁面２１に沿って広がっている。シード層３１は、第２面１４には至らないように広がっている。すなわち、厚み方向Ｄ１における、貫通孔２０に位置するシード層３１の寸法Ｔ１１は、基板１２の厚みＴ０よりも小さい。厚みＴ０に対する寸法Ｔ１１の比率であるＴ１１／Ｔ０は、例えば０．０２５以上であり、０．０５以上であってもよく、０．１０以上であってもよい。Ｔ１１／Ｔ０は、例えば０．２７５以下であり、０．２５以下であってもよく、０．２０以下であってもよい。
　シード層３１の厚みＴ１２は、例えば５ｎｍ以上であり、１０ｎｍ以上であってもよく、１５ｎｍ以上であってもよく、２０ｎｍ以上であってもよい。シード層３１の厚みＴ１２は、例えば５０ｎｍ以下であり、４０ｎｍ以下であってもよく、３０ｎｍ以下であってもよい。例えば、シード層３１の厚みＴ１２は、５ｎｍ以上５０ｎｍ以下であってもよい。シード層３１の厚みＴ１２が５ｎｍ以上であることにより、ピンホールなどの欠陥がシード層３１に生じることを抑制できる。また、シード層３１の厚みＴ１２が５ｎｍ以上であることにより、シード層３１によって覆われていない部分が壁面２１に生じることを抑制できる。シード層３１の厚みＴ１２が５０ｎｍ以下であることにより、第１部分２３の厚みが不均一になることを抑制できる。例えば、第１部分２３の厚みが、壁面２１から、平面視における貫通孔２０の中心に向かうにつれて減少することを抑制できる。第１部分２３の厚みが、壁面２１から、平面視における貫通孔２０の中心に向かうにつれて減少すると、後述する窪み２２３ａが生じやすくなる。シード層３１の厚みＴ１２は、厚み方向Ｄ１における第１部分２３の中央において規定される。
　シード層３１の材料は、シード層３１上に第１部分２３を析出させることができるよう選択される。シード層３１の材料は、第１部分２３の材料と同一であってもよく、第１部分２３の材料とは異なっていてもよい。シード層３１は、例えば、Ｃｕ、Ｔｉ又はＣｒなどの金属材料を含んでいてもよい。シード層３１は、これらの金属材料の化合物を含んでいてもよい。例えば、シード層３１は、ＴｉＮを含んでいてもよい。シード層３１は、複数の層を含んでいてもよい。例えば、シード層３１は、ＴｉＮの層及びＣｕの層を含んでいてもよい。
　シード層３１は、後述する一般金属材料を含んでいてもよい。シード層３１は、後述する超伝導材料を含んでいてもよい。
　図示はしないが、壁面２１とシード層３１との間に、バリア層、密着層などのその他の層が設けられていてもよい。
　バリア層は、例えば、シード層３１、第１部分２３、第２部分２４等に含まれる金属元素が基板１２の内部に拡散することを抑制するために設けられる。バリア層は、例えば、チタン、チタン窒化物、モリブデン、モリブデン窒化物、タンタル、タンタル窒化物等、又はこれらを積層したものによって構成される。
　密着層は、壁面２１に対する貫通電極２２の密着性を高めるために設けられる。密着層は、例えば、チタン、モリブデン、タングステン、タンタル、ニッケル、クロム、アルミニウム、これらの化合物、これらの合金など、又はこれらを積層したものによって構成される。
　第１部分２３は、シード層３１から供給される電荷を用いる析出反応によって形成される。貫通孔２０において、第１部分２３は、シード層３１を覆っている。例えば、第１部分２３は、第１面１３から、シード層３１に対して第２面１４側の位置にまで、厚み方向Ｄ１において延びている。
　第１部分２３は、Ｃｕ、Ａｕ、Ａｇ、Ｐｔ、Ｒｈ、Ｎｉ、Ｃｒ、Ｐｄなどの金属材料を含んでいてもよい。第１部分２３は、これらの金属材料の化合物を含んでいてもよい。以下の説明において、Ｃｕ、Ａｕ、Ａｇ、Ｐｔ、Ｒｈ、Ｎｉ、Ｃｒ、Ｐｄなどの金属材料及びこれらの金属材料の化合物のことを、一般金属材料とも称する。
　第１部分２３は、超伝導材料を含んでいてもよい。超伝導材料は、例えば、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む。超伝導材料における、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素の比率は、例えば１０質量％以上であり、２０質量％以上であってもよく、３０質量％以上であってもよい。超伝導材料は、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ、Ａｌなどの金属材料を含んでいてもよい。超伝導材料は、これらの金属材料の化合物を含んでいてもよい。
　第２部分２４は、界面２２３において第１部分２３に接している。第２部分２４は、界面２２３から第２面１４に至るよう厚み方向Ｄ１において延びている。貫通孔２０を横断する界面２２３は、平坦でなくてもよい。例えば、界面２２３は、第１面１３に向かって凹んだ窪み２２３ａを含んでいてもよい。窪み２２３ａの深さＫは、例えば１．５μｍ以上であり、３．０μｍ以上であってもよく、５．０μｍ以上であってもよい。窪み２２３ａの深さＫは、例えば１５μｍ未満であり、１２μｍ未満であってもよく、１０μｍ未満であってもよい。例えば、窪み２２３ａの深さＫは、１．５μｍ以上１５μｍ未満であってもよい。
　後述する図６Ａ～図７に示すように、第２部分２４の第２めっき部分３４の成長は、貫通孔２０の壁面２１の近傍よりも、平面視における貫通孔２０の中央において進行しやすいことがある。界面２２３が窪み２２３ａを含むことにより、平面視における貫通孔２０の中央において第２部分２４が第２面１４から過剰に突出することを抑制できる。窪み２２３ａの深さＫが１５μｍ未満であることにより、第２めっき部分３４の成長の間にボイドなどの欠陥が生じることを抑制できる。
　厚み方向Ｄ１において、第１部分２３の寸法Ｔ２１は、第２部分２４の寸法Ｔ２２よりも小さくてもよい。寸法Ｔ２１及び寸法Ｔ２２は、面方向Ｄ２における第１部分２３及び第２部分２４の外縁で定められてもよい。例えば、寸法Ｔ２１及び寸法Ｔ２２は、壁面２１に接する第１部分２３及び第２部分２４の位置で定められてもよい。
　寸法Ｔ２２に対する寸法Ｔ２１の比率であるＴ２１／Ｔ２２は、例えば０．９０以下であり、０．８０以下であってもよく、０．７０以下であってもよい。Ｔ２１／Ｔ２２は、例えば０．０５以上であってもよく、０．１０以上であってもよく、０．２０以上であってもよい。例えば、Ｔ２１／Ｔ２２は、０．０５以上０．９０以下であってもよい。Ｔ２１／Ｔ２２が０．０５以上であることにより、第２めっき部分３４の成長に要する時間又は難易度が過大になることを抑制できる。Ｔ２１／Ｔ２２が０．９０以下であることにより、第１部分２３の厚みが不均一になることを抑制できる。ｓ
　第２部分２４は、第１部分２３と同様に、一般金属材料を含んでいてもよい。第２部分２４は、第１部分２３と同様に、超伝導材料を含んでいてもよい。
　第２部分２４の材料は、第１部分２３の材料と同一であってもよく、異なっていてもよい。例えば、第１部分２３及び第２部分２４がいずれも、一般金属材料を含んでいてもよく、又は、超伝導材料を含んでいてもよい。若しくは、第１部分２３が超伝導材料を含み、第２部分２４が一般金属材料を含んでいてもよい。若しくは、第１部分２３が一般金属材料を含み、第２部分２４が超伝導材料を含んでいてもよい。
　（第１配線）
　第１配線２５は、貫通電極２２に接続されている。第１配線２５は、平面視において貫通孔２０を覆わないよう構成されている。第１配線２５は、面方向Ｄ２に延びている。第１配線２５が貫通孔２０を覆わないので、貫通孔２０で生じるガスが第１面１３において貫通孔２０から排出されることができる。これにより、貫通孔２０の内部の圧力が増加することを抑制できる。このため、貫通孔２０の内部の圧力に起因して第１配線２５が変形するという現象が生じることを抑制できる。
　第１配線２５の厚みＴ３は、例えば１．０μｍ以上であり、１．５μｍ以上であってもよく、２．０μｍ以上であってもよい。厚みＴ３は、例えば５．０μｍ以下であり、４．５μｍ以下であってもよく、４．０μｍ以下であってもよい。
　第１配線２５は、第１部分２３と同様に、一般金属材料を含んでいてもよい。第１配線２５は、第１部分２３と同様に、超伝導材料を含んでいてもよい。第１配線２５の材料は、第１部分２３の材料と同一であってもよく、異なっていてもよい。
　（ポストパッド）
　ポストパッド４１は、例えば、厚み方向Ｄ１において第１配線２５と素子６１との間に位置している。ポストパッド４１は、素子６１の端子６２に接続されていてもよい。
　ポストパッド４１の厚みＴ４は、例えば１．０μｍ以上であり、１．５μｍ以上であってもよく、２．０μｍ以上であってもよい。厚みＴ４は、例えば５．０μｍ以下であり、４．５μｍ以下であってもよく、４．０μｍ以下であってもよい。
　ポストパッド４１は、第１部分２３と同様に、一般金属材料を含んでいてもよい。ポストパッド４１は、第１部分２３と同様に、超伝導材料を含んでいてもよい。ポストパッド４１の材料は、第１部分２３の材料と同一であってもよく、異なっていてもよい。
　シード層３１、第１部分２３、第２部分２４、第１配線２５、ポストパッド４１それぞれの材料の組み合わせは任意である。各材料の組み合わせのいくつかの例を表１に示す。表１において、「超伝導」は超伝導材料を意味し、「一般」は一般金属材料を意味する。
Figure JPOXMLDOC01-appb-T000001
　厚みＴ０、寸法Ｔ１１、厚みＴ１２、寸法Ｔ２１、寸法Ｔ２２、厚みＴ３、厚みＴ４、寸法Ｒ１、寸法Ｒ２などは、走査電子顕微鏡によって取得された貫通電極基板１０の断面の画像に基づいて算出される。
　（貫通電極基板の製造方法）
　以下、貫通電極基板１０の製造方法の一例について、図３乃至図９を参照して説明する。
　（貫通孔形成工程）
　まず、基板１２を準備する。次に、第１面１３又は第２面１４の少なくともいずれかにレジスト層を設ける。その後、レジスト層のうち貫通孔２０に対応する位置に開口を設ける。次に、レジスト層の開口において基板１２を加工する。これにより、図３に示すように、基板１２に貫通孔２０を形成できる。基板１２を加工する方法としては、ドライエッチング法、ウェットエッチング法などを用いることができる。ドライエッチング法は、反応性イオンエッチング法、深掘り反応性イオンエッチング法などである。
　基板１２にレーザを照射することによって基板１２に貫通孔２０を形成してもよい。この場合、レジスト層は設けられていなくてもよい。レーザとしては、エキシマレーザ、Ｎｄ：ＹＡＧレーザ、フェムト秒レーザ等を用いることができる。Ｎｄ：ＹＡＧレーザを採用する場合、波長が１０６４ｎｍの基本波、波長が５３２ｎｍの第２高調波、波長が３５５ｎｍの第３高調波等を用いることができる。
　また、レーザ照射とウェットエッチングを適宜組み合わせることもできる。具体的には、まず、レーザ照射によって基板１２のうち貫通孔２０が形成されるべき領域に変質層を形成する。続いて、基板１２をフッ化水素などに浸漬して、変質層をエッチングする。これによって、基板１２に貫通孔２０を形成できる。
　その他にも、基板１２に研磨材を吹き付けるブラスト処理によって基板１２に貫通孔２０を形成してもよい。
　（シード層形成工程）
　次に、図４に示すように、貫通孔２０の壁面２１にシード層３１を形成する。シード層３１は、蒸着法、スパッタリング法、イオンプレーティング法などの物理成膜法によって形成される。
　シード層３１の寸法Ｔ１１を調整する方法の例を説明する。
　蒸着法を用いてシード層３１を形成する場合について説明する。蒸着法においては、シード層３１を構成する材料が第１面１３に向かって飛来する。これにより、図４に示すように、第１面１３から第２面１４に向かって壁面２１に沿って広がるシード層３１を形成できる。シード層３１は、第１面１３上にも形成される。蒸着法を実施する時間、飛来角度などを調整することにより、第１面１３から貫通孔２０に侵入するシード層３１の深さ、すなわちシード層３１の寸法Ｔ１１を制御できる。
　スパッタリング法又はイオンプレーティング法を用いてシード層３１を形成する場合について説明する。まず、スパッタリング法又はイオンプレーティング法によって第１面１３側にシード層３１を形成する。これにより、貫通孔２０の内部にも、第１面１３から第２面１４に向かって壁面２１に沿って広がるシード層３１が形成される。厚み方向Ｄ１におけるシード層３１の寸法は、所望の寸法Ｔ１１よりも大きい。続いて、貫通孔２０の内部に位置し、所望の寸法Ｔ１１を有するシード層３１の部分の上にレジスト層を形成する。続いて、第２面１４側から貫通孔２０の内部にエッチング液を供給する。これにより、レジスト層によって覆われていないシード層３１の部分が除去される。このようにして、所望の寸法Ｔ１１を有するシード層３１を貫通孔２０の内部に形成できる。
　（第１めっき処理工程）
　続いて、第１面１３に第１めっき液を供給する第１めっき処理を実施する。図５に示すように、電解めっきによって、シード層３１を覆う第１めっき部分３３が形成される。シード層３１は、カソードとして機能する。図５において点線で示すように、第１面１３上のシード層３１と対向するようにアノード５０が配置される。第１めっき部分３３は、貫通孔２０の内部だけでなく第１面１３上にも形成される。
　第１めっき部分３３は、第３面３３１及び第４面３３２を含む。第４面３３２は、貫通孔２０に位置する。第４面３３２は、第１面１３に向かって凹んだ窪み３３２ａを含んでいてもよい。第３面３３１は、厚み方向Ｄ１において第４面３３２とは反対側に位置する。第３面３３１は、貫通孔２０の外部に位置してもよい。
　第１めっき処理は、第１面１３において貫通孔２０が第１めっき部分３３によって塞がれるよう実施される。この場合、第４面３３２は、貫通孔２０を横断するよう広がっている。第４面３３２及び窪み３３２ａは、上述の界面２２３及び窪み２２３ａを構成する。
　第１めっき液は、Ｃｕ、Ａｕ、Ａｇ、Ｐｔ、Ｒｈ、Ｎｉ、Ｃｒなどの一般金属材料を含んでいてもよい。第１めっき液は、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ、Ａｌなどの超伝導材料を含んでいてもよい。一般金属材料、超伝導材料などの、第１めっき部分３３に含まれる導電性材料を構成する要素の、第１めっき液における濃度を、第１濃度とも称する。また、第１めっき処理においてシード層３１に供給される電流を、第１電流とも称する。
　第１めっき液は、析出反応を促進する促進剤を含んでいてもよい。第１めっき液は、析出反応を抑制する抑制剤を含んでいてもよい。
　（第２めっき処理工程）
　続いて、第２面１４に第２めっき液を供給する第２めっき処理を実施する。図６Ａに示すように、電解めっきによって第２めっき部分３４が形成される。図６Ｂは、第２めっき部分３４がさらに成長した状態を示す図である。図６Ａ及び図６Ｂにおいて点線で示すように、第１めっき部分３３の第４面３３２と対向するようにアノード５０が配置される。このような配置は、めっき装置において基板１２を反転させることによって実現されてもよい。
　図６Ａ及び図６Ｂに示すように、シード層３１と第２面１４との間において、壁面２１にはシード層が設けられていない。この場合、第２めっき部分３４は、図６Ａ及び図６Ｂに示すように、第１めっき部分３３から第２面１４に向かって厚み方向Ｄ１に成長する。このため、壁面２１から面方向における貫通孔２０の中心に向かって第２めっき部分３４が成長する場合に比べて、第２めっき部分３４にボイドなどの欠陥が生じることを抑制できる。図７は、第２めっき部分３４の成長が第２面１４上にまで進んだ状態を示す断面図である。
　第２めっき部分３４は、第５面３４１及び第６面３４２を含む。第５面３４１は、第１めっき部分３３の第４面３３２に接している。第４面３３２及び第５面３４１が、上述の界面２２３を構成する。第６面３４２は、厚み方向Ｄ１において第５面３４１とは反対側に位置する。第６面３４２は、貫通孔２０の外部に位置してもよい。
　第２めっき液は、第１めっき液と同様に、一般金属材料を含んでいてもよい。第２めっき液は、第１めっき液と同様に、超伝導材料を含んでいてもよい。一般金属材料、超伝導材料などの、第２めっき部分３４に含まれる導電性材料を構成する要素の、第２めっき液における濃度を、第２濃度とも称する。また、第２めっき処理においてシード層３１に供給される電流を、第２電流とも称する。
　第２濃度は、第１濃度よりも低くてもよい。これにより、第２めっき部分３４にボイドなどの欠陥が生じることを抑制できる。
　第２電流は、第１電流よりも低くてもよい。これにより、第２めっき部分３４にボイドなどの欠陥が生じることを抑制できる。
　第２めっき液は、析出反応を促進する促進剤を含んでいてもよい。第２めっき液に含まれる促進剤の濃度は、第１めっき液に含まれる促進剤の濃度よりも低くてもよい。
　第２めっき液は、析出反応を抑制する抑制剤を含んでいてもよい。第２めっき液に含まれる抑制剤の濃度は、第１めっき液に含まれる抑制剤の濃度よりも高くてもよい。
　（除去工程）
　続いて、不要なめっき部分を除去する除去工程を実施してもよい。
　例えば、図８に示すように、第１面１３上に位置する第１めっき部分３３を除去する第１除去工程を実施してもよい。第１除去工程は、化学機械研磨法によって第１面１３上の第１めっき部分３３を除去してもよい。第１除去工程は、第１面１３上のシード層３１を除去してもよい。第１除去工程によって、第１面１３と同一面上に広がる第１端面２２１が得られてもよい。
　例えば、図８に示すように、第２面１４上に位置する第２めっき部分３４を除去する第２除去工程を実施してもよい。第２除去工程は、化学機械研磨法によって第２面１４上の第２めっき部分３４を除去してもよい。第２除去工程によって、第２面１４と同一面上に広がる第２端面２２２が得られてもよい。
　（配線形成工程）
　続いて、図９に示すように、第１面１３上に第１配線２５を形成する第１配線形成工程を実施してもよい。第１配線２５の形成方法は任意である。例えば、まず、スパッタリング法によって第１面１３上に導電層を形成する。続いて、第１配線２５に対応する導電層の部分の上にレジスト層を形成する。続いて、レジスト層によって覆われていない導電層の部分を、エッチングなどによって除去する。このようにして、導電層を含む第１配線２５が第１面１３上に形成される。
　（ポストパッド形成工程）
　続いて、ポストパッド４１を形成するポストパッド形成工程を実施してもよい。ポストパッド４１の形成方法は任意である。例えば、第１配線２５と同様に、スパッタリング、レジスト層の形成、及びエッチングを実施することにより、ポストパッド４１が形成されてもよい。このようにして、図１に示す貫通電極基板１０が得られる。
　本実施の形態によれば、ボイドなどの欠陥が第２部分２４に生じることを抑制できる。このため、ボイドなどの欠陥が抑制された貫通電極２２を備える貫通電極基板１０を提供できる。
　上述の実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述の実施の形態と同様に構成され得る部分について、第１の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述の実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。
　（第１変形例）
　図１０乃至図１３を参照して、第１変形例に係る貫通電極基板１０の製造方法を説明する。
　まず、上述の実施の形態の場合と同様に、貫通孔２０が設けられた基板１２にシード層３１を形成する。続いて、図１０に示すように、第１面１３上のシード層３１上に部分的に第１レジスト層３５を形成する。第１レジスト層３５は、平面視において貫通孔２０を囲う側面３５１を含んでいてもよい。また、第２面１４上に部分的に第２レジスト層３６を形成してもよい。第２レジスト層３６は、平面視において貫通孔２０を囲う側面３６１を含んでいてもよい。
　続いて、図１１に示すように、第１めっき部分３３を形成する第１めっき処理を実施する。第１めっき部分３３の第３面３３１は、平面視において、第１レジスト層３５によって囲われた外縁を含む。
　続いて、図１１に示すように、第２めっき部分３４を形成する第２めっき処理を実施する。第２めっき部分３４の第６面３４２は、平面視において、第２レジスト層３６によって囲われた外縁を含む。
　続いて、図１２に示すように、第１レジスト層３５及び第２レジスト層３６を除去する。続いて、図１２に示すように、第１レジスト層３５によって覆われていたシード層３１の部分を除去する。これによって、第１パッド２７及び第２パッド２８を備える貫通電極基板１０が得られる。第１パッド２７は、第１めっき部分３３及びシード層３１を含む。第２パッド２８は、第２めっき部分３４を含む。
　第１パッド２７は、平面視において貫通孔２０を覆うよう第１面１３に位置する。第１パッド２７は、貫通電極２２の第１部分２３に接続されている。第１パッド２７の第１めっき部分３３は、貫通電極２２の第１部分２３の第１めっき部分３３と一体である。すなわち、第１パッド２７は、第１部分２３と一体的に構成されている。従って、第１パッド２７の材料の大部分は、第１部分２３の材料と同一である。第１部分２３が超伝導材料を含む場合、第１パッド２７も超伝導材料を含む。第１部分２３が一般金属材料を含む場合、第１パッド２７も一般金属材料を含む。
　第１パッド２７の厚みＴ５は、例えば１．０μｍ以上であり、１．５μｍ以上であってもよく、２．０μｍ以上であってもよい。厚みＴ５は、例えば５．０μｍ以下であり、４．５μｍ以下であってもよく、４．０μｍ以下であってもよい。
　平面視における第１パッド２７の寸法Ｒ５は、例えば１０μｍ以上であり、１５μｍ以上であってもよく、２０μｍ以上であってもよい。寸法Ｒ５は、例えば１００μｍ以下であり、８０μｍ以下であってもよく、６０μｍ以下であってもよい。平面視における第２パッド２８の寸法Ｒ６の数値範囲は、寸法Ｒ５の数値範囲と同一であってもよい。
　第２パッド２８は、平面視において貫通孔２０を覆うよう第２面１４に位置する。第２パッド２８は、貫通電極２２の第２部分２４に接続されている。第２パッド２８は、貫通電極２２の第２部分２４の第２めっき部分３４と一体である。すなわち、第２パッド２８は、第２部分２４と一体的に構成されている。従って、第２パッド２８の材料の大部分は、第２部分２４の材料と同一である。第２部分２４が超伝導材料を含む場合、第２パッド２８も超伝導材料を含む。第２部分２４が一般金属材料を含む場合、第２パッド２８も一般金属材料を含む。
　第２パッド２８の厚みＴ６は、例えば１．０μｍ以上であり、１．５μｍ以上であってもよく、２．０μｍ以上であってもよい。厚みＴ６は、例えば５．０μｍ以下であり、４．５μｍ以下であってもよく、４．０μｍ以下であってもよい。
　続いて、図１３に示すように、第１無機層３７を形成してもよい。第１無機層３７は、第１面１３に位置する。第１無機層３７は、面方向Ｄ２において第１パッド２７に隣接していてもよい。
　第１無機層３７は、無機絶縁材料を含む。無機絶縁材料は、例えば、ＳｉＮ、ＳｉＯ２などである。第１無機層３７は、ＳｉＮの層及びＳｉＯ２の層を含んでいてもよい。
　無機絶縁材料は、有機絶縁材料に比べて、低温において力学的な安定性を有する。例えば、無機絶縁材料からなる層においては、有機絶縁材料からなる層に比べて、低温と常温の間で温度変化が生じたときに、クラックなどの欠陥が生じにくい。低温は、例えば、超伝導現象が生じる温度である。超伝導現象が生じる温度は、絶対零度付近であり、例えば液体ヘリウムの温度である。
　（第２変形例）
　図１４乃至図１６を参照して、第２変形例に係る貫通電極基板１０の製造方法を説明する。
　まず、上述の実施の形態の場合と同様に、貫通孔２０が設けられた基板１２にシード層３１を形成する。続いて、図１４に示すように、第１面１３上のシード層３１上に部分的に第１レジスト層３５を形成する。第１レジスト層３５は、第１配線２５が形成される位置にあるシード層３１の部分が第１レジスト層３５から露出されるよう形成される。
　続いて、図１５に示すように、第１めっき部分３３を形成する第１めっき処理を実施する。第１めっき部分３３の第３面３３１の外縁は、第１レジスト層３５の側面３５１によって画成される。
　続いて、図１５に示すように、第２めっき部分３４を形成する第２めっき処理を実施する。
　続いて、図１６に示すように、第１レジスト層３５を除去する。続いて、図１６に示すように、第１レジスト層３５によって覆われていたシード層３１の部分を除去する。これによって、第１配線２５を備える貫通電極基板１０が得られる。第１配線２５は、第１めっき部分３３及びシード層３１を含む。上述の実施の形態の場合と同様に、第２面１４上に位置する第２めっき部分３４を除去する第２除去工程を実施してもよい。
　第１配線２５は、平面視において貫通孔２０を覆わないよう第１面１３に位置していてもよい。第１配線２５は、貫通電極２２の第１部分２３に接続されている。第１配線２５の第１めっき部分３３は、貫通電極２２の第１部分２３の第１めっき部分３３と一体である。すなわち、第１配線２５は、第１部分２３と一体的に構成されている。従って、第１配線２５の材料の大部分は、第１部分２３の材料と同一である。第１部分２３が超伝導材料を含む場合、第１配線２５も超伝導材料を含む。第１部分２３が一般金属材料を含む場合、第１配線２５も一般金属材料を含む。
　（貫通電極基板が搭載される製品の例）
　図１７は、本開示の実施形態に係る貫通電極基板１０が搭載されることができる製品の例を示す図である。本開示の実施形態に係る貫通電極基板１０は、様々な製品において利用され得る。例えば、ノート型パーソナルコンピュータ１１０、タブレット端末１２０、携帯電話１３０、スマートフォン１４０、デジタルビデオカメラ１５０、デジタルカメラ１６０、デジタル時計１７０、サーバ１８０等に搭載される。
　次に、本開示の形態を実施例により更に具体的に説明するが、本開示の形態はその要旨を超えない限り、以下の実施例の記載に限定されるものではない。
　（例１）
　図３乃至図８に示す製造工程によって、図２に示す貫通電極基板１０を作製した。
　具体的には、まず、８インチの直径及び４００μｍの厚みＴ０を有し、シリコンからなる基板１２を準備した。続いて、基板１２に多数の貫通電極２２を形成した。具体的には、基板１２上に１００個のチップエリアを形成した。１つのチップエリアは、平面視において一辺が約１２ｍｍの正方形のエリアである。１つのチップエリアは、１０００個の貫通電極２２を含む。
　貫通電極２２の形成方法について説明する。まず、図３に示すように、深掘り反応性イオンエッチング法によって、基板１２に貫通孔２０を形成した。貫通孔２０は、平面視において円形の輪郭を有する。貫通孔２０の寸法Ｒ１及び寸法Ｒ２は、５０μｍである。続いて、貫通孔２０が形成された基板１２に対して、１０５０℃で酸化処理を施した。これにより、基板１２の第１面１３、第２面１４及び壁面２１に絶縁膜を形成した。
　続いて、壁面２１上にＣｒからなる密着層を形成した。続いて、図４に示すように、蒸着法によってＣｕからなるシード層３１を形成した。厚み方向Ｄ１におけるシード層３１の寸法Ｔ１１は５０μｍであった。シード層３１の厚みＴ１２は３ｎｍであった。
　続いて、図５に示すように、電解めっきによって、Ｃｕからなる第１めっき部分３３を形成した。続いて、第１めっき部分３３の形状を観察する第１観察工程を実施した。具体的には、Ｘ線透過装置を用いて、第１めっき部分３３の形状を観察した。観察結果に基づいて、例えば、第１めっき部分３３の第４面３３２の平坦性を評価した。
　続いて、図６Ａ～図７に示すように、電解めっきによって、Ｃｕからなる第２めっき部分３４を形成した。貫通孔２０から外部に膨れ出ている第２めっき部分３４の厚みが５０μｍになるまで、めっき処理を継続した。
　その後、窒素雰囲気において基板１２を加熱するアニール工程を実施した。アニール温度は２５０℃であり、アニール時間は１時間である。
　続いて、図８に示すように、第１面１３上に位置する第１めっき部分３３を除去する第１除去工程、及び第２面１４上に位置する第２めっき部分３４を除去する第２除去工程を実施した。このようにして、貫通電極２２を備える貫通電極基板１０を作製した。続いて、貫通電極基板１０の形状を観察する第２観察工程を実施した。具体的には、Ｘ線透過装置を用いて、貫通電極２２の形状を観察した。また、観察結果に基づいて、貫通電極２２の内部にボイドが生じているかどうかを確認した。貫通電極２２の内部にボイドが生じている場合、貫通電極２２の一部が白く見える。白く見える部位を含む貫通電極２２を、欠陥貫通電極としてカウントした。１つの基板１２に形成されている貫通電極２２の数は１０万個である。第２観察工程においては、全ての貫通電極２２に関して、ボイドが生じているかどうかを確認した。
　（例２～例１８）
　例１から変更した製造条件によって貫通電極基板１０を作製した。また、例１の場合と同様に、第１めっき部分３３の表面の平坦性の評価、及び、貫通電極２２のボイドの確認を実施した。結果を図１８に示す。
　図１８の「シード層の形成方法」の欄において、「ＤＥＰＯ」は、蒸着法によってシード層３１を形成したことを意味し、「ＳＰ」は、スパッタリング法によってシード層３１を形成したことを意味し、「ＩＰ」は、イオンプレーティング法によってシード層３１を形成したことを意味する。スパッタリング法又はイオンプレーティング法を用いてシード層３１を形成した場合、シード層３１の余分な部分をエッチングによって除去した。
　図１８の「表面の平坦性」の欄において、「good」は、第１めっき部分３３の第４面３３２の表面の凹凸の最大高さが１５μｍ未満であったことを意味し、「great」は、第４面３３２の表面の凹凸の最大高さが１０μｍ未満であったことを意味し、「not good」は、第４面３３２の表面の凹凸の最大高さが１５μｍ以上であったことを意味する。
　図１８の「ボイドの生成」の欄において、「good」は、観察した貫通電極２２の数に対する、欠陥貫通電極の数の比率（以下、ボイド比率とも称する）が５％未満であったことを意味し、「great」は、ボイド比率が０％であったことを意味し、「not good」は、ボイド比率が５％以上であったことを意味する。
　図１８に示すように、厚み方向Ｄ１におけるシード層３１の寸法Ｔ１１が１０μｍ以上１１０μｍ以下であり、シード層３１の厚みＴ１２が５ｎｍ以上５０ｎｍ以下である場合に、良好な結果が得られた。基板１２の厚みＴ０は４００μｍである。従って、良好な結果が得られた例における、Ｔ１１／Ｔ０の範囲は、０．０２５以上０．２７５以下である。
　（例１９）
　貫通孔２０の寸法Ｒ１及び寸法Ｒ２を２０μｍとしたこと以外は、例１の場合と同一の製造条件によって貫通電極基板１０を作製した。また、例１の場合と同様に、第１めっき部分３３の表面の平坦性の評価、及び、貫通電極２２のボイドの確認を実施した。
　（例２０～例３６）
　例１９から変更した製造条件によって、２０μｍの寸法Ｒ１及び寸法Ｒ２を有する貫通孔２０を含む貫通電極基板１０を作製した。例２０～例３６の製造条件はそれぞれ、例２～例１８の製造条件に対応している。また、例１の場合と同様に、第１めっき部分３３の表面の平坦性の評価、及び、貫通電極２２のボイドの確認を実施した。結果を図１９に示す。
　例１～例１８の場合と同様に、厚み方向Ｄ１におけるシード層３１の寸法Ｔ１１が１０μｍ以上１１０μｍ以下であり、シード層３１の厚みＴ１２が５ｎｍ以上５０ｎｍ以下である場合に、良好な結果が得られた。
　（例３７～例４４）
　８インチの直径及び２５０μｍの厚みＴ０を有し、シリコンからなる基板１２を準備した。続いて、例１の場合と同様に、基板１２に多数の貫通電極２２を形成した。貫通孔２０は、平面視において円形の輪郭を有する。貫通孔２０の寸法Ｒ１及び寸法Ｒ２は、３０μｍである。続いて、例１の場合と同様に、絶縁膜、Ｃｒからなる密着層、Ｃｕからなるシード層３１、Ｃｕからなる第１めっき部分３３及びＣｕからなる第２めっき部分３４を形成する工程を実施することにより、貫通電極２２を作製した。例３７～例４４においては、Ｃｕからなるシード層３１の、厚み方向Ｄ１における寸法Ｔ１１が、図２０に示す値になるように蒸着法の条件を調整した。また、例１の場合と同様に、第１めっき部分３３の表面の平坦性の評価、及び、貫通電極２２のボイドの確認を実施した。結果を図２０に示す。
　図２０に示すように、Ｔ１１／Ｔ０の範囲が０．０２５以上０．２７５以下である場合に、良好な結果が得られた。
　（例４５～例５３）
　８インチの直径及び６００μｍの厚みＴ０を有し、シリコンからなる基板１２を準備した。続いて、例１の場合と同様に、基板１２に多数の貫通電極２２を形成した。貫通孔２０は、平面視において円形の輪郭を有する。貫通孔２０の寸法Ｒ１及び寸法Ｒ２は、９０μｍである。続いて、例１の場合と同様に、絶縁膜、Ｃｒからなる密着層、Ｃｕからなるシード層３１、Ｃｕからなる第１めっき部分３３及びＣｕからなる第２めっき部分３４を形成する工程を実施することにより、貫通電極２２を作製した。例４５～例５３においては、Ｃｕからなるシード層３１の、厚み方向Ｄ１における寸法Ｔ１１が、図２０に示す値になるように蒸着法の条件を調整した。また、例１の場合と同様に、第１めっき部分３３の表面の平坦性の評価、及び、貫通電極２２のボイドの確認を実施した。結果を図２０に示す。
　図２０に示すように、Ｔ１１／Ｔ０の範囲が０．０２５以上０．２７５以下である場合に、良好な結果が得られた。
　（例５４～例６２）
　８インチの直径及び４００μｍの厚みＴ０を有し、シリコンからなる基板１２を準備した。続いて、例１の場合と同様に、基板１２に多数の貫通電極２２を形成した。貫通孔２０は、平面視において円形の輪郭を有する。貫通孔２０は、第１面１３から第２面１４に向かうにつれて増加する直径を有する。第１面１３における貫通孔２０の寸法Ｒ１は、５０μｍである。第２面１４における貫通孔２０の寸法Ｒ２は、９０μｍである。続いて、例１の場合と同様に、絶縁膜、Ｃｒからなる密着層、Ｃｕからなるシード層３１、Ｃｕからなる第１めっき部分３３及びＣｕからなる第２めっき部分３４を形成する工程を実施することにより、貫通電極２２を作製した。例５４～例６２においては、シード層３１の厚みＴ１２が図２１に示す値になるように蒸着法の条件を調整した。厚みＴ１２は、基板１２の厚み方向におけるシード層３１の中央の位置で規定される。また、例１の場合と同様に、第１めっき部分３３の表面の平坦性の評価、及び、貫通電極２２のボイドの確認を実施した。結果を図２１に示す。
　図２１に示すように、シード層３１の厚みＴ１２の範囲が５ｎｍ以上５０ｎｍ以下である場合に、良好な結果が得られた。
　（例６３～例７０）
　８インチの直径及び６００μｍの厚みＴ０を有し、シリコンからなる基板１２を準備した。続いて、例１の場合と同様に、基板１２に多数の貫通電極２２を形成した。貫通孔２０は、平面視において円形の輪郭を有する。貫通孔２０は、第１面１３から第２面１４に向かうにつれて増加する直径を有する。貫通孔２０の寸法Ｒ１及び寸法Ｒ２は、１００μｍである。続いて、例１の場合と同様に、絶縁膜、Ｃｒからなる密着層、Ｃｕからなるシード層３１、Ｃｕからなる第１めっき部分３３及びＣｕからなる第２めっき部分３４を形成する工程を実施することにより、貫通電極２２を作製した。例６３～例７０においては、シード層３１の厚みＴ１２が図２１に示す値になるように蒸着法の条件を調整した。厚みＴ１２は、基板１２の厚み方向におけるシード層３１の中央の位置で規定される。また、例１の場合と同様に、第１めっき部分３３の表面の平坦性の評価、及び、貫通電極２２のボイドの確認を実施した。結果を図２１に示す。
　図２１に示すように、シード層３１の厚みＴ１２の範囲が５ｎｍ以上５０ｎｍ以下である場合に、良好な結果が得られた。
１０　貫通電極基板
１２　基板
１３　第１面
１４　第２面
２０　貫通孔
２１　壁面
２２　貫通電極
２３　第１部分
２４　第２部分
２５　第１配線
２７　第１パッド
２８　第２パッド
３１　シード層
３３　第１めっき部分
３３１　第３面
３３２　第４面
３３２ａ　窪み
３４　第２めっき部分
３５　第１レジスト層
３６　第２レジスト層
３７　第１無機層
３８　第２無機層
４１　ポストパッド
６０　実装基板
６１　素子
６２　端子

Claims (21)

  1. 　貫通電極基板であって、
    　第１面及び前記第１面とは反対側に位置する第２面を含み、前記第１面から前記第２面に至る壁面を含む貫通孔が設けられている基板と、
    　前記貫通孔に位置し、前記第１面から前記第２面に至る貫通電極と、を備え、
    　前記貫通電極は、前記壁面上に位置するシード層であって、前記第１面から前記第２面に向かって前記壁面に沿って広がるシード層と、前記シード層を覆う第１部分と、前記貫通孔を横断する界面において前記第１部分に接する第２部分と、を備える、貫通電極基板。
  2. 　前記基板の厚み方向において、前記第１部分の寸法が、前記第２部分の寸法よりも小さい、請求項１に記載の貫通電極基板。
  3. 　前記基板の厚みＴ０に対する、前記基板の厚み方向における前記シード層の寸法Ｔ１１の比率であるＴ１１／Ｔ０が、０．０２５以上０．２７５以下である、請求項１に記載の貫通電極基板。
  4. 　前記界面は、前記第１面に向かう窪みを含む、請求項１に記載の貫通電極基板。
  5. 　前記第１面における前記貫通孔の寸法Ｒ１に対する、前記基板の厚みＴ０の比率であるＴ０／Ｒ１が、３．０以上２５．０以下である、請求項１～４のいずれか一項に記載の貫通電極基板。
  6. 　前記シード層の厚みが、５ｎｍ以上５０ｎｍ以下である、請求項１～４のいずれか一項に記載の貫通電極基板。
  7. 　前記第１部分が、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備える、請求項１～４のいずれか一項に記載の貫通電極基板。
  8. 　前記第２部分が、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備える、請求項１～４のいずれか一項に記載の貫通電極基板。
  9. 　平面視において前記貫通孔を覆うよう前記第１面に位置し、前記第１部分に接続されている第１パッドを備える、請求項１～４のいずれか一項に記載の貫通電極基板。
  10. 　前記第１パッドが、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備える、請求項９に記載の貫通電極基板。
  11. 　前記第１パッドが、前記第１部分と一体的に構成されている、請求項９に記載の貫通電極基板。
  12. 　前記第１パッドが、平面視において前記貫通孔を覆っている、請求項９に記載の貫通電極基板。
  13. 　前記第１面に位置し、面方向において前記第１パッドに隣接し、無機絶縁材料を含む第１無機層を備える、請求項９に記載の貫通電極基板。
  14. 　前記第１面に位置し、前記第１部分に接続されている第１配線を備える、請求項１～４のいずれか一項に記載の貫通電極基板。
  15. 　前記第１配線が、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備える、請求項１４に記載の貫通電極基板。
  16. 　前記第１配線が、前記第１部分と一体的に構成されている、請求項１４に記載の貫通電極基板。
  17. 　請求項１～４のいずれか一項に記載の貫通電極基板と、
    　前記貫通電極基板の前記貫通電極に電気的に接続された素子と、を備える、実装基板。
  18. 　前記素子が、量子ビットを含む量子チップを備える、請求項１７に記載の実装基板。
  19. 　貫通電極基板の製造方法であって、
    　第１面及び前記第１面とは反対側に位置する第２面を含み、前記第１面から前記第２面に至る壁面を含む貫通孔が設けられている基板を準備する工程と、
    　前記貫通孔に貫通電極を形成する貫通電極形成工程と、を備え、
    　前記貫通電極形成工程は、
    　前記壁面上に位置し、前記第１面から前記第２面に向かって前記壁面に沿って広がるシード層を形成する工程と、
    　前記シード層を覆う第１めっき部分を、第１めっき液を用いる第１めっき処理によって形成する工程と、
    　前記第１めっき部分に接する第２めっき部分を、第２めっき液を用いる第２めっき処理によって形成する工程と、を備え、
    　前記第２めっき部分は、前記貫通孔を横断する界面において前記第１めっき部分に接している、製造方法。
  20. 　前記第１めっき液は、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備える、請求項１９に記載の製造方法。
  21. 　前記第２めっき液は、Ｎｂ、Ｐｂ、Ｔａ、Ｓｎ、Ｉｎ及びＡｌからなる群から選択される少なくとも１つの元素を含む超伝導材料を備える、請求項１９又は２０に記載の製造方法。
PCT/JP2022/041942 2021-11-10 2022-11-10 貫通電極基板、実装基板及び貫通電極基板の製造方法 WO2023085366A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202280074788.3A CN118216220A (zh) 2021-11-10 2022-11-10 贯通电极基板、安装基板以及贯通电极基板的制造方法
KR1020247018728A KR20240104148A (ko) 2021-11-10 2022-11-10 관통 전극 기판, 실장 기판 및 관통 전극 기판의 제조 방법
JP2023559900A JPWO2023085366A1 (ja) 2021-11-10 2022-11-10
EP22892864.4A EP4432790A1 (en) 2021-11-10 2022-11-10 Through-via substrate, mounting substrate, and method for manufacturing through-via substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021183653 2021-11-10
JP2021-183653 2021-11-10

Publications (1)

Publication Number Publication Date
WO2023085366A1 true WO2023085366A1 (ja) 2023-05-19

Family

ID=86335865

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/041942 WO2023085366A1 (ja) 2021-11-10 2022-11-10 貫通電極基板、実装基板及び貫通電極基板の製造方法

Country Status (6)

Country Link
EP (1) EP4432790A1 (ja)
JP (1) JPWO2023085366A1 (ja)
KR (1) KR20240104148A (ja)
CN (1) CN118216220A (ja)
TW (1) TW202331945A (ja)
WO (1) WO2023085366A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103698A (ja) * 2005-10-05 2007-04-19 Fujikura Ltd 配線基板
JP2009238957A (ja) * 2008-03-26 2009-10-15 Panasonic Electric Works Co Ltd 基板へのビアの形成方法
JP2015133457A (ja) * 2014-01-16 2015-07-23 パナソニックＩｐマネジメント株式会社 配線基板およびその製造方法
JP2016072449A (ja) * 2014-09-30 2016-05-09 大日本印刷株式会社 導電材充填貫通電極基板及びその製造方法
JP2017098402A (ja) * 2015-11-24 2017-06-01 大日本印刷株式会社 貫通電極基板及びその製造方法
WO2018092480A1 (ja) * 2016-11-17 2018-05-24 大日本印刷株式会社 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法
JP2020061554A (ja) 2019-10-31 2020-04-16 国立研究開発法人科学技術振興機構 超伝導複合量子計算回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103698A (ja) * 2005-10-05 2007-04-19 Fujikura Ltd 配線基板
JP2009238957A (ja) * 2008-03-26 2009-10-15 Panasonic Electric Works Co Ltd 基板へのビアの形成方法
JP2015133457A (ja) * 2014-01-16 2015-07-23 パナソニックＩｐマネジメント株式会社 配線基板およびその製造方法
JP2016072449A (ja) * 2014-09-30 2016-05-09 大日本印刷株式会社 導電材充填貫通電極基板及びその製造方法
JP2017098402A (ja) * 2015-11-24 2017-06-01 大日本印刷株式会社 貫通電極基板及びその製造方法
WO2018092480A1 (ja) * 2016-11-17 2018-05-24 大日本印刷株式会社 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法
JP2020061554A (ja) 2019-10-31 2020-04-16 国立研究開発法人科学技術振興機構 超伝導複合量子計算回路

Also Published As

Publication number Publication date
JPWO2023085366A1 (ja) 2023-05-19
TW202331945A (zh) 2023-08-01
EP4432790A1 (en) 2024-09-18
CN118216220A (zh) 2024-06-18
KR20240104148A (ko) 2024-07-04

Similar Documents

Publication Publication Date Title
JP5644242B2 (ja) 貫通電極基板及びその製造方法
JP7091801B2 (ja) 貫通電極基板及びその製造方法、並びに実装基板
JP6596906B2 (ja) 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
JP7207461B2 (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
JP2010171377A (ja) 貫通電極基板及びその製造方法
JP7400873B2 (ja) 貫通電極基板、貫通電極基板の製造方法及び実装基板
CN106664795B (zh) 结构体及其制造方法
JP7276403B2 (ja) 貫通電極基板及び実装基板
JP2018160607A (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
JP2018107423A (ja) 有孔基板、有孔基板を備える実装基板及び有孔基板の製造方法
WO2023085366A1 (ja) 貫通電極基板、実装基板及び貫通電極基板の製造方法
JP2011082531A (ja) 貫通電極基板及びその製造方法
JP2018170440A (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
JP7163069B2 (ja) 貫通電極基板及びその製造方法
JP2004140198A (ja) 半導体装置およびその製造方法
JP7236059B2 (ja) 貫通電極基板及び貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
JP2019016733A (ja) 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置
JP2018148086A (ja) 貫通電極基板の製造方法及び貫通電極基板
JP4760447B2 (ja) 薄膜電子部品の製造方法
JP2018107337A (ja) 電子部品およびその製造方法
JP2023009615A (ja) 貫通電極基板
TW202310101A (zh) 半導體裝置結構的形成方法
KR20230146557A (ko) 관통 전극 기판
JP2019091767A (ja) 配線基板及び配線基板を備える実装基板並びに配線基板の製造方法
JP2019054053A (ja) 貫通配線を有する配線基板とその作製方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22892864

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2023559900

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 18707950

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 202280074788.3

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1020247018728

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2022892864

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2022892864

Country of ref document: EP

Effective date: 20240610