JP5644242B2 - 貫通電極基板及びその製造方法 - Google Patents
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Description
以下、図面を参照して、本発明の第1の実施の形態を詳細に説明する。
第1の実施の形態に係る貫通電極基板100の構成について、図1及び図2を参照して説明する。図1は、貫通電極基板100を上面から見た平面図である。図2は、図1のA−A線から見た断面図である。図1及び図2において、図22に示した貫通電極基板10と同一の構成部分には同一符号を付している。図1及び図2に示す貫通電極基板100には、絶縁膜13と貫通電極14が形成されたシリコン基板11(基材)の上下面の面上に樹脂層101とランド15が形成されている。樹脂層101は、シリコン酸化膜やシリコン窒化膜等の無機絶縁膜を用いても良い。また、樹脂層101は、ポリイミド等の樹脂材料を用いてガス放出機能を有する絶縁膜とすることが好ましい。この場合、樹脂層101は、上述した貫通電極14内から放出されるガスを外部に放出させるために設けられる。すなわち、第1の実施の形態では、樹脂層101を気体放出部として設けても良い。さらに、樹脂層101は、アニール工程において貫通電極14として充填した銅(Cu)等の金属材料の伸縮に伴ってランド15にパッドの剥がれ(浮き)等を引き起こすことに対して、ダンパー効果を発揮して金属材料の伸縮を緩和する緩衝層としても設けている。なお、シリコン基板11の厚みは、特に限定するものではなく、用途に応じて適宜設定すればよい。
次に、貫通電極基板100を製造する工程について、図3及び図4を参照して説明する。図3(A)〜(E)は、シリコン基板11に貫通電極を形成する工程を順に示す図である。なお、図3(A)〜(E)では、説明を簡略化するため、シリコン基板11に形成される一つの貫通電極14のみを示している。実際のシリコン基板11には、仕様等に応じて所望の孔径(例えば、10μm〜100μm)の複数の貫通電極が所望の間隔で複数形成される。
まず、図3(A)において、シリコン基板11の一方の面に、RIE、DeepRIE、光エッチング、ウェットエッチング等の方法を用いて貫通しない孔(図示せず)を形成する。次いで、シリコン基板11の他方の面、すなわち、孔を形成した面とは反対の面から研削等の方法でシリコン基板11を後退(薄化)させて孔を貫通させて貫通孔12を形成する。
次に、図3(B)において、シリコン基板11の上面と下面、及び貫通孔12の内壁に絶縁膜13(第1の絶縁層、第2の絶縁層、第3の絶縁層)を形成する。絶縁膜13は、例えば、二酸化シリコン(SiO2)、窒化シリコン(SiN)、炭化シリコン(SiC)等の絶縁層からなる。この絶縁膜13は、LPCVD法、プラズマCVD法、スパッタ法等を用いて形成される。絶縁膜13は、二酸化シリコン(SiO2)により形成する場合、熱酸化法や陽極酸化法により形成することも可能である。絶縁膜13は、単層として形成してもよく、2層以上の積層構造としてもよい。
次に、図3(C)において、絶縁膜13を形成したシリコン基板11に対して、スパッタ法等を用いて下面側にシード層121を形成する。なお、シード層121は、材料としてチタン(Ti)等を用いて一層に形成してもよいし、チタン(Ti)と銅(Cu)を用いて2層に形成してもよい。シード層121を2層に形成する場合は、銅(Cu)の層を後述する貫通電極14と接触する層として形成することが好ましい。
次に、図3(D)において、電解メッキによってシリコン基板11のシード層121を給電層として貫通孔12内部に導電材(銅(Cu)又は銅合金等)を充填して、導通部122を形成する。この場合、図3(D)に示すように、導通部122は、シード層121を形成した面にも形成される。銅(Cu)又は銅合金の充填には、スパッタ法、無電解メッキ法、溶融金属吸引法、印刷法、CVD法等も使用することができる。
次に、図3(E)において、シリコン基板11のシード層121及び導通部122が形成された面をCMP法等を用いてエッチングして、導通部122とシード層121を除去して、貫通電極14の形成は完了する。
次に、図4(A)において、貫通電極14を形成したシリコン基板11の上下面に対して、感光性ポリイミド等の絶縁性樹脂を、フォトリソグラフィーを用いて図1及び図2に示したように貫通電極14の周囲にパターンニングし、アニール(200〜400℃)を行って、樹脂層101を形成する。この場合、樹脂層101は、絶縁膜13の形成部分と貫通電極14の形成部分の境界部分の一部を覆うように形成することが重要である。すなわち、上述したアニール工程において貫通電極14内から放出されるガスは、後述するめっきレジスト124を有機溶剤を用いたケミカル処理により除去した後に、絶縁膜13と貫通電極14の境界部分に形成される僅かな隙間から放出されることが判明したためである。この点については、更に後述する。なお、樹脂層101は、無機材料(SiO2,SiN等)又は有機材料を用いても良く、有機材料を用いることがより好ましい。有機材料としては、例えば、エポキシ樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリアミド、フェノール樹脂、シリコン樹脂、フッ素樹脂、液晶ポリマー、ポリアミドイミド、ポリベンゾオキサゾール、シアネート樹脂、アラミド、ポリオレフィン、ポリエステル、BTレジン、ポリアセタール、ポリブチレンテレフタレート、シンジオタクチック・ポリスチレン、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、ポリエーテルニトリル、ポリカーボネート、ポリフェニレンエーテルポリサルホン、ポリエーテルスルホン、ポリアリレート、ポリエーテルイミド等の中から選ばれた1種または2種以上を含むもの用いることができる。また、樹脂層101には、ガラス、タルク、マイカ、シリカ、アルミナ等の無機フィラーを併用してもよい。樹脂層101は、要はガス放出機能と緩衝層としての機能を有するものであればよい。
次に、図4(B)において、樹脂層101が形成された面に対して、スパッタ法を用いてシード層123を形成する。シード層123上にフォトリソグラフィーを用いてめっきレジスト124を形成する。なお、シード層123は、シード材料としてチタンTi等を用いて一層に形成してもよいし、チタン(Ti)と銅(Cu)を用いて2層に形成してもよい。
次に、図4(C)において、電解メッキによってシード層123を給電層として配線や電極パッドになるランド15を形成する。ランド15は、材料として銅(Cu)、金(Au)、多層めっき(Cu/Ni/Au)又は銅合金等を用いて形成してもよい。次いで、シリコン基板11のランド15が形成された面は、めっきレジスト124はケミカル処理で除去し、シード層123はケミカルエッチングで除去して、貫通電極基板100の形成は完了する。
上述の製造方法により形成された貫通電極基板100では、貫通孔12をドライエッチングを用いて形成した場合、図5に示すように、シリコン基板11の中央部から外周部に向かうにしたがってシリコン基板11の上面に対して貫通孔12が徐々に傾いて形成されるチルトが発生することを確認した。図5において、シリコン基板11の中央部に示す領域Aと、シリコン基板11の外周部に示す領域Bの各SEM写真を図6(A)、(B)に示す。図6(A)に示す領域Aではチルトが発生していないため、貫通孔12とランド15の位置関係は正常であり、ランド15にパッドの剥がれ(浮き)等は発生していない。また、図6(B)に示す領域Bでは貫通孔12にチルトが発生しているため、貫通孔12とランド15の相対位置関係にずれが発生し、ランド15にパッド剥がれが発生している。なお、図5において、絶縁層13の図示は省略している。
上記貫通孔12のチルトに伴って、樹脂層101の開口101aの形成位置がずれることに対応するため、貫通孔12のチルトを考慮して樹脂層101の開口101aを形成する位置を補正する処理について、図10及び図11を参照して説明する。
本第1の実施の形態に係る貫通電極基板100は、シリコン基板11の面上に露出する絶縁膜13と貫通電極14の一部との境界部分を覆うように樹脂層101を形成した。また、樹脂層101は、貫通電極14の内部から放出されるガス(水分(H2O)や水素(H2)等)の分子より分子構造が大きいため、そのガスを外部に放出させることが可能である。すなわち、図14に示すように、アニール工程において、貫通電極14の内部から放出されるガス(水分(H2O)や水素(H2)等)は、樹脂層101を通って外部に放出される。なお、樹脂層101がシリコン基板11の面上に露出する貫通電極14と接触する面積は、貫通電極14の露出面積全体に対して、例えば、20〜80%程度であれば良い。また、樹脂層101の厚みは、1〜20μm程度であれば良く、好ましくは、3〜8μm程度であれば良い。これら樹脂層101の接触面積と厚みの各値は、特に限定するものではなく、上述のガス放出効果を発揮する程度の値であれば良い。
以下、図面を参照して、本発明の第2の実施の形態を詳細に説明する。
第2の実施の形態に係る貫通電極基板200の構成について、図16及び図17を参照して説明する。図16は、貫通電極基板200を上面から見た平面図である。図17は、図10のB−B線から見た断面図である。図16及び図17において、図1及び図2に示した貫通電極基板100と同一の構成部分には同一符号を付している。図16及び図17に示す貫通電極基板200には、シリコン基板11の上面と下面、及び貫通孔12の内壁に樹脂層201が形成されている。樹脂層201は、シリコン酸化膜やシリコン窒化膜等の無機絶縁膜を用いても良い。また、樹脂層201は、ポリイミド等の樹脂材料を用いてガス放出機能を有する絶縁膜とすることが好ましい。この場合、樹脂層201は、上述した貫通電極14内から放出されるガスを外部に放出させるために設けられる。すなわち、第2の実施の形態では、樹脂層201を絶縁膜及び気体放出部として設けても良い。さらに、樹脂層201は、アニール工程において貫通電極14として充填した銅(Cu)等の金属材料の伸縮に伴ってランド15にパッドの剥がれ(浮き)等を引き起こすことに対して、緩衝効果を発揮して金属材料の伸縮を緩和する緩衝層としても設けている。
次に、貫通電極基板200を製造する工程について、図18及び図19を参照して説明する。図18(A)〜(E)は、シリコン基板11に貫通電極を形成する工程を順に示す図である。なお、図18(A)〜(E)では、説明を簡略化するため、シリコン基板11に形成される一つの貫通電極14のみを示している。実際のシリコン基板11には、仕様等に応じて所望の孔径(例えば、10μm〜100μm)の複数の貫通電極が所望の間隔で複数形成される。
まず、図18(A)において、シリコン基板11をエッチングして、シリコン基板11の一方の面に、RIE、DeepRIE、光エッチング、ウェットエッチング等の方法を用いて貫通しない孔(図示せず)を形成する。次いで、シリコン基板11の他方の面、すなわち、孔を形成した面とは反対の面から研削等の方法でシリコン基板11を後退(薄化)させて孔を貫通させて貫通孔12を形成する。
次に、図18(B)において、シリコン基板11の上面と下面、及び貫通孔12の内壁に絶縁層(第1の絶縁層、第2の絶縁層、第3の絶縁層)として樹脂層201を形成する。この樹脂層201は、スプレーコート法等を用いて形成される。樹脂層201は、上記第1の実施の形態で示した材料を用いることができる。
次に、図18(C)において、樹脂層201を形成したシリコン基板11に対して、スパッタ法等を用いて下面側にシード層121を形成する。なお、シード層121は、材料としてチタン(Ti)等を用いて一層に形成してもよいし、チタン(Ti)と銅(Cu)を用いて2層に形成してもよい。シード層121を2層に形成する場合は、銅(Cu)の層を後述する貫通電極14と接触する層として形成することが好ましい。
次に、図18(D)において、電解メッキによってシリコン基板11のシード層121を給電層として貫通孔12内部に導電材(銅(Cu)又は銅合金等)を充填して、導通部122を形成する。この場合、図27(D)に示すように、導通部122は、シード層121を形成した面にも形成される。銅(Cu)又は銅合金の充填には、スパッタ法、無電解メッキ法、溶融金属吸引法、印刷法、CVD法等も使用することができる。
次に、図18(E)において、シリコン基板11のシード層121及び導通部122が形成された面をCMP法等を用いてエッチングして、導通部122とシード層121を除去して、貫通電極14の形成は完了する。
次に、図19(A)において、樹脂層201が形成された面に対して、スパッタ法を用いてシード層202を形成する。次に、図19(B)において、シード層202上にフォトリソグラフィーを用いてめっきレジスト203を形成する。なお、シード層202は、シード材料としてチタンTi等を用いて一層に形成してもよいし、チタン(Ti)と銅(Cu)を用いて2層に形成してもよい。
次に、図19(C)において、電解メッキによってシード層202を給電層として配線や電極パッドになるランド15を形成する。ランド15は、材料として銅(Cu)、金(Au)、多層めっき(Cu/Ni/Au)又は銅合金等を用いて形成してもよい。次いで、シリコン基板11のランド15が形成された面は、めっきレジスト203をケミカル処理で除去し、シード層202はケミカルエッチングで除去して、貫通電極基板200の形成は完了する。
本第2の実施の形態に係る貫通電極基板200は、シリコン基板11の上面と下面、及び貫通孔12の内壁に樹脂層201を形成した。また、樹脂層201は、貫通電極14の内部から放出されるガス(水分(H2O)や水素(H2)等)の分子より分子構造が大きいため、そのガスを外部に放出させることが可能である。すなわち、図20に示すたように、アニール工程において、貫通電極14の内部から放出されるガス(水分(H2O)や水素(H2)等)は、樹脂層201を通って外部に放出される。その結果、上述のような電極パッドの剥がれ現象等の発生を防止することが可能になった。
本第2の実施の形態に係る貫通電極基板200では、第1の実施の形態において述べたような貫通電極14のチルトは同様に発生する。このため、第1の実施の形態において述べたように、貫通電極基板200においても同様に下面側ランド位置を上記補正関数aに基づいて補正する。あるいは、「踏み外し」や「断線」が起きないレベルまでのサイズにランドサイズを広げる。また、例えば、貫通電極200の上面と下面に絶縁層を形成し、各絶縁層上に電極パッドを形成して多層構造としてもよい。この場合、チルトに関わる電極パッド群は、他の回路基板や電子部品と直接接続されず、接続不良を引き起こす直接的な原因にならない。このため、貫通電極14と導通する電極パッドの「踏み外し」や「断線」が発生することを防止することが可能になる。その結果、ウエハに複数のチップ状の貫通電極基板200を形成する際に、電極パッドの「踏み外し」や「断線」による不良チップの発生を低減でき、歩留まりの向上が可能になる。
本第3の実施の形態では、上記第1〜第2の実施の形態に示した貫通電極基板100,200をインターポーザとして用いた電子回路基板の例を説明する。
本第4の実施の形態では、上記貫通孔12のチルトに伴って樹脂層101に形成する開口101aの位置を補正する処理について、図23、図24、図25及び図26を参照して説明する。上記第1の実施の形態では、貫通電極基板の中心部から距離が離れるに従って貫通孔12のチルトが大きくなる場合に、補正関数(一次関数、又は二次関数)を用いて開口の形成位置を補正する場合を示した。本第4の実施の形態では、貫通電極基板内の位置に関わらず貫通孔12のチルトがランダムに発生する場合に開口の形成位置を補正する場合ついて説明する。
上記図23及び図24に示したような貫通孔12のランダムなチルトに伴って、樹脂層101の開口101aの形成位置がずれることに対応するため、各貫通孔12のチルト量を測定して樹脂層101の開口101aを形成する位置を補正する処理について、図25及び図26を参照して説明する。
本第5の実施の形態では、上記開口の形成位置を補正する補正関数について説明する。上記第1の実施の形態では、一次関数と二次関数の例について説明したが、本第5の実施の形態では、各種補正関数の例を図27及び図28を参照して説明する。
本第6の実施の形態では、上記第1、第2及び第4の実施の形態に示した貫通電極基板100、200、600をインターポーザとして用いたセンサデバイスを搭載する電子回路基板の例を説明する。
Claims (16)
- 複数の貫通孔を有する基材と、
前記複数の貫通孔内に各々充填された複数の貫通電極と、
前記基材の一方の面上に配置され、絶縁性樹脂である第1の絶縁層と、を備え、
前記第1の絶縁層は、前記複数の貫通電極を各々露出する複数の第1の開口部を有し、
前記複数の貫通孔の一部は、前記基材の一方の面から他方の面にかけて傾斜しており、傾斜した前記貫通孔の前記第1の絶縁層側における開口の位置に合わせて、前記貫通電極の一部を露出させる前記複数の第1の開口部が各々配置され、前記第1の絶縁層が当該開口の端部を覆っていることを特徴とする貫通電極基板。 - 前記複数の第1の開口部において、少なくとも一部の前記第1の開口部の中心位置は、傾斜した前記貫通孔の中心位置から離れていることを特徴とする請求項1記載の貫通電極基板。
- 前記基材の他方の面上に配置され、絶縁性樹脂である第2の絶縁層を備え、
前記第2の絶縁層は、前記複数の貫通電極を各々露出する複数の第2の開口部を有し、
傾斜した前記貫通孔の前記第2の絶縁層側における開口の位置に合わせて、前記貫通電極の一部を露出させる前記第2の開口部が配置され、前記第2の絶縁層が当該開口の端部を覆っていることを特徴とする請求項1又は2記載の貫通電極基板。 - 少なくとも一つの前記第1の開口部の中心位置と、当該第1の開口部が露出する前記貫通電極を前記基材の前記他方の面の側で露出する前記第2の開口部の中心位置とは離れていることを特徴とする請求項3に記載の貫通電極基板。
- 前記複数の貫通孔の各内壁に配置された第3の絶縁層を備えることを特徴とする請求項1乃至4の何れか一項に記載の貫通電極基板。
- 前記第3の絶縁層は絶縁性樹脂からなることを特徴とする請求項5に記載の貫通電極基板。
- 基材に複数の貫通孔を形成し、前記複数の貫通孔内に導電材料を充填して複数の貫通電極を形成する貫通電極基板の製造方法であって、
前記基材の一方の面上に第1の絶縁層を形成し、
前記第1の絶縁層に、前記複数の貫通電極の各々に対応し、前記貫通電極を露出する複数の第1の開口部を形成し、
前記複数の貫通孔のうちの傾斜した貫通孔の開口位置のずれ量と前記基材の中心位置との関係を用いて前記複数の第1の開口部の位置を補正することを特徴とする貫通電極基板の製造方法。 - 前記基材の他方の面上に第2の絶縁層を形成し、
前記第2の絶縁層に、前記複数の貫通電極を露出する複数の第2の開口部を形成し、
前記複数の貫通孔のうちの傾斜した貫通孔の開口位置のずれ量と前記基材の中心位置からの各距離との関係を用いて前記複数の第2の開口部の形成位置を補正することを特徴とする請求項7記載の貫通電極基板の製造方法。 - 前記複数の貫通孔の各内壁に第3の絶縁層を形成し、前記第3の絶縁層上に導電材料を形成することを特徴とする請求項7又は8記載の貫通電極基板の製造方法。
- 前記第1の絶縁層、前記第2の絶縁層、及び前記第3の絶縁層のいずれかは、絶縁性樹脂を用いて形成することを特徴とする請求項7乃至9の何れか一項に記載の貫通電極基板の製造方法。
- 前記傾斜した貫通孔の開口位置のずれ量と前記基材の中心位置との関係を表す補正関数を用いて前記複数の第1の開口部の位置を補正することを特徴とする請求項7記載の貫通電極基板の製造方法。
- 前記傾斜した貫通孔の開口位置のずれ量と前記基材の中心位置との関係を表す補正関数を用いて前記複数の第2の開口部の位置を補正することを特徴とする請求項8記載の貫通電極基板の製造方法。
- 前記基材の前記一方の面又は前記他方の面を前記中心位置から外周に向かって複数の領域に分割し、該複数の領域毎に前記複数の第1の開口部の位置又は前記複数の第2の開口部の位置を補正する前記補正関数を異ならせることを特徴とする請求項11又は12に記載の貫通電極の製造方法。
- 前記補正関数は、一定値補正、リニア補正、二次曲線補正、又はランダム補正を用いることを特徴とする請求項11乃至13の何れか一項に記載の貫通電極の製造方法。
- 請求項1乃至6の何れか一項に記載の貫通電極基板と、
前記貫通電極基板の一方の面上に配置され、前記貫通電極と電気的に接続された第1の基板と、
前記貫通電極基板の他方の面上に配置され、前記貫通電極と電気的に接続された第2の基板と、
前記第1の基板の面上に配置され、当該第1の基板と電気的に接続されたプリント回路基板と、
前記第2の基板の面上に配置され、当該第2の基板と電気的に接続されたICチップと、を備え、
前記プリント回路基板と前記ICチップは、前記第1の基板、前記貫通電極基板、及び前記第2の基板を介して電気的に接続されたことを特徴とする電子回路基板。 - 請求項15記載の電子回路基板を備えることを特徴とする電子機器。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010175286A JP5644242B2 (ja) | 2009-09-09 | 2010-08-04 | 貫通電極基板及びその製造方法 |
US12/875,644 US8544169B2 (en) | 2009-09-09 | 2010-09-03 | Method of manufacturing a through-hole electrode substrate |
US13/966,633 US9443788B2 (en) | 2009-09-09 | 2013-08-14 | Through-hole electrode substrate |
US15/214,532 US10014244B2 (en) | 2009-09-09 | 2016-07-20 | Through-hole electrode substrate |
US15/994,006 US10600728B2 (en) | 2009-09-09 | 2018-05-31 | Through-hole electrode substrate |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009208374 | 2009-09-09 | ||
JP2009208374 | 2009-09-09 | ||
JP2010175286A JP5644242B2 (ja) | 2009-09-09 | 2010-08-04 | 貫通電極基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011082496A JP2011082496A (ja) | 2011-04-21 |
JP5644242B2 true JP5644242B2 (ja) | 2014-12-24 |
Family
ID=43646812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010175286A Active JP5644242B2 (ja) | 2009-09-09 | 2010-08-04 | 貫通電極基板及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (4) | US8544169B2 (ja) |
JP (1) | JP5644242B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7863187B2 (en) | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
JP5471268B2 (ja) * | 2008-12-26 | 2014-04-16 | 大日本印刷株式会社 | 貫通電極基板及びその製造方法 |
JP5644242B2 (ja) * | 2009-09-09 | 2014-12-24 | 大日本印刷株式会社 | 貫通電極基板及びその製造方法 |
TWI370532B (en) * | 2009-11-12 | 2012-08-11 | Ind Tech Res Inst | Chip package structure and method for fabricating the same |
EP2539933B1 (de) * | 2010-02-22 | 2016-02-17 | Interposers GmbH | Verfahren zum herstellen eines halbleitermoduls |
US8742477B1 (en) * | 2010-12-06 | 2014-06-03 | Xilinx, Inc. | Elliptical through silicon vias for active interposers |
TWI441305B (zh) * | 2010-12-21 | 2014-06-11 | Ind Tech Res Inst | 半導體裝置 |
US8487425B2 (en) * | 2011-06-23 | 2013-07-16 | International Business Machines Corporation | Optimized annular copper TSV |
US8946072B2 (en) * | 2012-02-02 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | No-flow underfill for package with interposer frame |
US9386701B2 (en) * | 2012-11-30 | 2016-07-05 | Samsung Electro-Mechanics Co., Ltd. | Electronic component embedded printed circuit board |
TWI633640B (zh) | 2013-12-16 | 2018-08-21 | 新力股份有限公司 | Semiconductor element, method of manufacturing semiconductor element, and electronic device |
US9287123B2 (en) | 2014-04-28 | 2016-03-15 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films |
US10115701B2 (en) * | 2014-06-26 | 2018-10-30 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming conductive vias by backside via reveal with CMP |
WO2016051781A1 (ja) | 2014-10-03 | 2016-04-07 | 日本板硝子株式会社 | 貫通電極付ガラス基板の製造方法及びガラス基板 |
TWI557819B (zh) * | 2014-12-04 | 2016-11-11 | 欣興電子股份有限公司 | 中介板及其製造方法 |
US9691634B2 (en) | 2015-04-02 | 2017-06-27 | Abexl Inc. | Method for creating through-connected vias and conductors on a substrate |
US10593562B2 (en) | 2015-04-02 | 2020-03-17 | Samtec, Inc. | Method for creating through-connected vias and conductors on a substrate |
KR102327738B1 (ko) * | 2015-06-18 | 2021-11-17 | 삼성전기주식회사 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
US20190259696A1 (en) * | 2016-08-04 | 2019-08-22 | Dai Nippon Printing Co., Ltd. | Through electrode substrate and mounting substrate |
KR101953962B1 (ko) * | 2017-01-09 | 2019-03-04 | 서울대학교산학협력단 | 비아를 포함하는 신축성 기판 형성 방법 및 비아를 가지는 신축성 기판 |
US10178755B2 (en) * | 2017-05-09 | 2019-01-08 | Unimicron Technology Corp. | Circuit board stacked structure and method for forming the same |
US10515912B2 (en) * | 2017-09-24 | 2019-12-24 | Intel Corporation | Integrated circuit packages |
FR3076659B1 (fr) * | 2018-01-05 | 2020-07-17 | Stmicroelectronics (Grenoble 2) Sas | Entretoise isolante de reprise de contacts |
TWI706452B (zh) * | 2019-04-11 | 2020-10-01 | 台灣茂矽電子股份有限公司 | 閘結構之製造方法及閘結構 |
CN110033470B (zh) * | 2019-04-17 | 2021-08-24 | 英特尔产品(成都)有限公司 | 一种晶圆边缘管芯判定方法及系统 |
CN112967941B (zh) * | 2019-12-12 | 2022-04-26 | 长鑫存储技术有限公司 | 电容孔倾斜检测与反馈的方法、系统及存储介质 |
JP7327535B2 (ja) * | 2020-02-25 | 2023-08-16 | 大日本印刷株式会社 | 貫通電極基板 |
CN111415587B (zh) * | 2020-03-31 | 2022-04-19 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法和显示面板 |
US20230140738A1 (en) * | 2021-10-30 | 2023-05-04 | Raymond Won Bae | Microelectronic test and package interface substrates, devices, and methods of manufacture thereof alignment improvement of interconnect on buildup redistribution layers |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5036431A (en) * | 1988-03-03 | 1991-07-30 | Ibiden Co., Ltd. | Package for surface mounted components |
JPH06260441A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
JPH08203998A (ja) * | 1995-01-20 | 1996-08-09 | Sony Corp | 多層配線の形成方法 |
JPH08330469A (ja) * | 1995-05-30 | 1996-12-13 | Hitachi Ltd | 半導体装置用配線基板およびその製造方法 |
JP2000252599A (ja) | 1999-02-25 | 2000-09-14 | Alps Electric Co Ltd | プリント基板 |
US6459039B1 (en) * | 2000-06-19 | 2002-10-01 | International Business Machines Corporation | Method and apparatus to manufacture an electronic package with direct wiring pattern |
JP2002026520A (ja) | 2000-07-06 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 多層配線基板及びその製造方法 |
JP3789803B2 (ja) * | 2001-01-30 | 2006-06-28 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
JP3896038B2 (ja) * | 2002-05-27 | 2007-03-22 | 株式会社東芝 | 積層型半導体モジュール |
US7034854B2 (en) * | 2002-11-12 | 2006-04-25 | Nanoink, Inc. | Methods and apparatus for ink delivery to nanolithographic probe systems |
JP2005243831A (ja) * | 2004-02-25 | 2005-09-08 | Ngk Spark Plug Co Ltd | セラミック配線基板及びその製造方法、並びにそれを用いた部品実装済み配線基板 |
JP4373866B2 (ja) * | 2004-07-16 | 2009-11-25 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP2006216712A (ja) * | 2005-02-02 | 2006-08-17 | Ibiden Co Ltd | 多層プリント配線板 |
JP4984316B2 (ja) * | 2005-08-18 | 2012-07-25 | セイコーエプソン株式会社 | 半導体装置、電気光学装置及び電子機器 |
JP4716819B2 (ja) * | 2005-08-22 | 2011-07-06 | 新光電気工業株式会社 | インターポーザの製造方法 |
JP2007096246A (ja) * | 2005-08-30 | 2007-04-12 | Kyocera Corp | 配線基板およびそれを用いた電子装置 |
JP4564434B2 (ja) * | 2005-09-30 | 2010-10-20 | Okiセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
TW200746940A (en) * | 2005-10-14 | 2007-12-16 | Ibiden Co Ltd | Printed wiring board |
US20070299218A1 (en) * | 2006-06-22 | 2007-12-27 | Syh-Tau Yeh | Solder-resistant flexible thermosetting epoxy resin system |
TWI370833B (en) * | 2006-12-29 | 2012-08-21 | Ind Tech Res Inst | Composition with high transparency, high thermal-resistant, and low coefficient of thermal expansion, and flexible transparent film and optoelectronic device employing the same |
US7863189B2 (en) * | 2007-01-05 | 2011-01-04 | International Business Machines Corporation | Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density |
JP5237607B2 (ja) * | 2007-10-25 | 2013-07-17 | 新光電気工業株式会社 | 基板の製造方法 |
JP5079456B2 (ja) * | 2007-11-06 | 2012-11-21 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP5125470B2 (ja) * | 2007-12-13 | 2013-01-23 | 富士通株式会社 | 配線基板及びその製造方法 |
US8030752B2 (en) * | 2007-12-18 | 2011-10-04 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing semiconductor package and semiconductor plastic package using the same |
JP4450071B2 (ja) * | 2007-12-28 | 2010-04-14 | Tdk株式会社 | 電子部品 |
WO2009113198A1 (ja) * | 2008-03-14 | 2009-09-17 | イビデン株式会社 | インターポーザー及びインターポーザーの製造方法 |
KR101002680B1 (ko) * | 2008-10-21 | 2010-12-21 | 삼성전기주식회사 | 반도체 패키지 및 그 제조 방법 |
JP5471268B2 (ja) * | 2008-12-26 | 2014-04-16 | 大日本印刷株式会社 | 貫通電極基板及びその製造方法 |
JP5280945B2 (ja) * | 2009-06-19 | 2013-09-04 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP5644242B2 (ja) * | 2009-09-09 | 2014-12-24 | 大日本印刷株式会社 | 貫通電極基板及びその製造方法 |
-
2010
- 2010-08-04 JP JP2010175286A patent/JP5644242B2/ja active Active
- 2010-09-03 US US12/875,644 patent/US8544169B2/en active Active
-
2013
- 2013-08-14 US US13/966,633 patent/US9443788B2/en active Active
-
2016
- 2016-07-20 US US15/214,532 patent/US10014244B2/en active Active
-
2018
- 2018-05-31 US US15/994,006 patent/US10600728B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011082496A (ja) | 2011-04-21 |
US20110056740A1 (en) | 2011-03-10 |
US20180277471A1 (en) | 2018-09-27 |
US8544169B2 (en) | 2013-10-01 |
US20160329273A1 (en) | 2016-11-10 |
US10014244B2 (en) | 2018-07-03 |
US9443788B2 (en) | 2016-09-13 |
US10600728B2 (en) | 2020-03-24 |
US20130328214A1 (en) | 2013-12-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140624 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140821 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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