JP2010245509A - 半導体装置 - Google Patents

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Japan
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semiconductor device
electrode
layer
wiring
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English (en)
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Daiki Komatsu
大基 小松
Kazuhiro Yoshikawa
吉川　　和弘
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Ibiden Co Ltd
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Ibiden Co Ltd
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Abstract

【課題】 第２配線基板と第１配線基板とを接続する半田バンプを極小化することが可能な半導体装置を提供する。
【解決手段】 半導体装置は、第２配線基板１０の第１配線基板側の面から突出する第２貫通電極４０を備えるため、第１配線基板１１０の第１接続パッド１６４上に形成される半田バンプ１７４の高さを低くしても、第２配線基板１０と第１配線基板１１０との接続が取れる。
【選択図】 図１

Description

本発明は、複数の半導体素子を三次元に積層させて構成される半導体装置に関し、特に、少なくとも２枚の基板で構成されるＰＯＰ（Package On Package)において、パッケージ基板とパッケージ基板とを電気接続させてなる半導体装置に関するものである。
近年の電子機器の発達に伴い、電子機器に使用される半導体装置には、小型化、薄型化、多機能化、高機能化、高密度化が益々要求されている。このような要求に対処すべく、半導体装置パッケージの構造は、複数の半導体装置部あるいは複数の半導体素子を積層した三次元構造に移行しつつある。特許文献１には、第１配線基板と第２配線基板との間に半導体素子を挟み込み、第１配線基板と第２配線基板との間を半田バンプで接続を取る積層型半導体装置が開示されている。
特開２００４−２７３９３８号公報
しかしながら、特許文献１では、半田バンプを第１配線基板と第２配線基板との間にインターポーザ基板を介在させている。このインターポーザ基板は、第１配線基板と第２配線基板との間隔を保つためのスペーサーとしても機能することとなる。このため、インターポーザ基板の厚み分、半導体装置の高さが必然的に高くなってしまう。さらに、このインターポーザ基板と第２配線基板とを接続する半田バンプの径を、第２配線基板上に実装される半導体素子の厚みよりも小さくすることはできない。その結果、半導体装置全体の高さの低減には限界がある。加えて、半田バンプのピッチの短縮化にも限界があり、これに伴って、基板の平面積も増大してしまう可能性があった。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、半導体素子を収容するスペースを確保しつつ、第１基板と第２基板とを接続する導電性部材の極小化を図ることができる半導体装置を提供することにある。
上記目的を達成するため、請求項１の発明は、半導体素子が実装される側の第１面と、その反対側に位置する第２面とを有する第１基板と、
前記第１基板の第１面側に形成され、半導体素子を実装する第１実装パッドと、
前記第１基板の第１面側に形成され、前記第１実装パッドの外周に配置されている第１接続パッドと、
前記第１基板の内部に設けられ、第１面側と第２面側とを接続する第１貫通電極と、
前記第１基板の上部に設けられ、半導体素子が実装される側の第１面と、その反対側に位置する第２面とを有する第２基板と、
前記第２基板の第１面側に形成され、半導体素子を実装する第２実装パッドと、
前記第２基板の内部に設けられて第１面側と第２面側とを接続し、第２面から端部が突き出る第２貫通電極と、
前記第１接続パッド上に設けられ、前記第２貫通電極の端部と前記第１接続パッドとを電気的に接続する導電性部材と、
を備えることを技術的特徴とする。
請求項１の半導体装置では、上部側に位置する第２基板を貫通する貫通電極が、表面（第２面）から突き出ている。そして、この貫通電極の端部が、第１基板との接続に寄与する。詳しくは、第１基板の接続パッドと、第２基板の貫通電極の端部とが導電性部材により接続される。このように、第２基板内に設けられた貫通電極を表面から突き出すことで、第１基板の接続パッドとの間隔を狭めることが可能となり、両者間を接続する導電性部材の量を低減することができる。その結果、第１基板上に実装される半導体素子のスペースを確保しつつ、導電性部材の極小化を図ることが可能となる。導電性部材の極小化を図ることで、そのピッチを短縮することが可能となる。さらに、導電性部材として半田材料を用いる場合には、その半田量を少なくすることで、第１基板と第２基板との間の接続抵抗を小さくすることが可能となる。加えて、半田量を少なくすることで、第１基板上に第２基板を実装する際には、リフローによって基板がうける熱量が少なくなる。
本発明の実施例に係る半導体装置の構成を示す断面図である。 図１に示す鎖線Ｃの楕円内の拡大図である。 実施例の第２基板の製造工程を示す工程図である。 実施例の第２基板の製造工程を示す工程図である。 実施例の第２基板の製造工程を示す工程図である。 実施例の第２基板の製造工程を示す工程図である。 実施例の第２基板の製造工程を示す工程図である。 実施例の第１基板の平面図である。 第３改変例に係る半導体装置の構成を示す断面図である。
本発明の半導体装置について、図１〜図８を参照して説明する。
図１は実施例の半導体装置の断面図である。半導体装置は、ＣＰＵ等のロジックＩＣチップ１８０を実装する第１配線基板１１０上に、複数のメモリー等のＩＣチップ８０を実装する第２配線基板１０を重ねた所謂パッケージオンパッケージ型の半導体装置である。第１配線基板１１０は、第１コア基材１５０と、第１コア基材の内部に形成されていて表裏を導通する第１貫通電極１４０と、第１コア基材１５０の第１面上に形成されている第１配線層１５７とを有している。第１配線層１５７は、ＩＣチップ１８０を実装するための第１実装パッド６５群と、その第１実装パッド６５群の周囲に形成されている第１接続パッド１６４群とを有している（図１、図８参照）。第１配線基板１１０の第１接続パッド１６４上には半田バンプ１７４が形成されており、この半田バンプ１７４を介して第１基板１１０上に第２基板１０が実装されている。より詳しくは、第２基板１０の下面から突出する第２貫通電極４０の先端部と第１基板１１０の第１接続パッド１６４とが半田バンプ１７４により接続されている。
この第１配線基板１１０において、平面視略中央部には、ＩＣチップ接続用の半田バンプ１７０が配置されている。図８は、第１配線基板１１０の平面図である。ＩＣチップ接続用の半田バンプ１７０の外周に、上述した第２貫通電極接続用の半田バンプ１７４が配置されている。電極接続用の半田バンプ１７４は、第１接続パッド１６４上に形成されている。また、第１配線基板１１０も、第１コア基材１５０の下面から突出する第１貫通電極１４０を有している。第１貫通電極１４０の先端部には、他のプリント配線板等への実装用の半田バンプ１７６が設けられている。さらに、第１配線基板１１０の最表面とＩＣチップ１８０との間にはアンダーフィル１８４が充填されている。
第２配線基板１０は、第２コア基材５０と、コア基材の内部に形成されていて表裏を導通する第２貫通電極と、第２コア基材５０の第１面上に形成されている第２配線層５７とを有している。なお、本実施例においては第１配線基板と第２配線基板とは同様の構成を有するものとする。以下、第２配線基板１０について詳細に説明する。
図２は図１に示す鎖線Ｃの楕円内の拡大図である。第２配線基板１０は、第２コア基材としてシリコン基板（シリコンウエハ）５０を有している。シリコン基板５０の表面側には表面絶縁層２２が形成されている。第２貫通電極４０は、シリコン基板５０に形成された孔部５０ａ内に設けられている。孔部５０ａを形成するシリコン基板５０の壁面上には、表面絶縁層２２、シード層２４が順次形成されている。そして、シード層２４の内側に電解めっき層２６が形成されている。この電解めっき層２６により第２貫通電極４０が構成されている。第２貫通電極４０の端部は、第２コア基材の下面（第２面）から第１配線基板側に向けて突き出ている。
第２配線基板１０の第２配線層５７は、複数の無機絶縁層５６、５４、５２を有している。さらに、第２配線層５７は、最外層の無機絶縁層５６を貫通するランド部６４と、最外層の無機絶縁層５６の内部に形成されている配線６６と、最外層の無機絶縁層の内部に形成されていてＩＣチップ８０を実装するための第２実装パッド６５と、無機絶縁層５４、５２に形成されたビア導体４６とを有している。なお、第１配線基板においては、第１実装パッド群の周囲に、同じく最外層の無機絶縁層の内部に形成された第１接続パッド群を有している。
また、絶縁層５７上にはさらにソルダーレジスト層６８が形成されている。ソルダーレジスト層６内には、第２実装パッド６５の一部を露出させる開口６８ａが形成されている。この開口６８ａ内に半田バンプ７０が形成され、該半田バンプ７０を介してＩＣチップ８０のパッド８２に接続されている。第２配線基板１０の最表面とＩＣチップ８０との間にはアンダーフィル８４が充填されている。
本実施例の半導体装置では、第２配線基板１０の第２貫通電極４０は、第２コア基材の下面から第１配線基板側に向けて突き出ているため、第１配線基板の接続パッドとの間隔ｔ１が狭められる。このため、第１配線基板１１０の第１接続パッド１６４上に形成される半田バンプ１７４の高さを低くしても（半田バンプ１７４の小径化）、第２配線基板１０と第１配線基板１１０とを接続することができる。そして、半田バンプ１７４を小径化することにより、半田バンプのピッチを狭くファインピッチ化することができる。
また、半田量を少なくすることで、第１配線基板と第２配線基板との間の接続抵抗を小さくすることが可能となる。さらに、半田量を少なくすることで、第１配線基板上に第２配線基板を実装する際には、リフローによって基板がうける熱量が少なくなる。
加えて、第２貫通電極４０に半田バンプ１７４を接続させるため、第２貫通電極４０の底面のみならず側面にも半田バンプが接合することで接合面積を広くすることができ、第２貫通電極４０と半田バンプ１７４との密着性を向上させることができる。更に、図２中に示すシリコンウエハ５０からの第２貫通電極４０の突き出し量ｔ３を調整することで、第２貫通電極４０がポスト状に第２基板１０と第１基板１１０との間に介在し、両者の応力差を緩和することができる。
本実施例の半導体装置では、第２貫通電極４０が銅めっき２６から成るため、第２貫通電極４０の靱性が高くヒートサイクルでの信頼性低下が起きにくい。銅から成る第２貫通電極４０の熱伝導性が半田から成る半田バンプ１７４よりも高いため、半田バンプに流れる電流による局所的発熱に起因する第２基板１０、第１基板１１０の反りを防ぐことができる。
引き続き、図２を参照して上述した第２基板の製造工程について、図３〜図７を参照して説明する。
（１）図３（Ａ）に示すように、シリコンウエハ５０に、所定パターンのレジストマスク２０を形成した後、図３（Ｂ）に示すように、ドライエッチング（反応性イオンエッチング）や、アルカリ溶液を用いたウェットエッチングにより開口部５０ａを形成する。ここでは、ドライエッチングを用いるが、例えばＵＶレーザーを用いて開口部を形成することもできる。
（２）図３（Ｃ）に示すように、ＣＶＤ（化学気相成長）によりシリコンウエハ５０表面及び開口部５０ａ内に、ＳｉＯ2よりなる絶縁膜２２を形成する。
（３）図３（Ｄ）に示すように、Ｔｉ／Ｃｕのスパッタによりシード層２４を形成する。ここでは、スパッタによりシード層を形成したが、無電解めっきによりシード層を形成することもできる。
（４）図３（Ｅ）に示すように、シード層２４を介して通電し、シード層上に電解銅めっき膜２６を形成し、開口部５０ａ内を充填する。
（５）図４（Ａ）に示すように、シリコンウエハ５０上の絶縁膜２２が露出するまで研磨する。研磨手法としては、ＣＭＰ（化学機械研磨）、バフ研磨等が挙げられる。
（６）図４（Ｂ）に示すように、シリコンウエハ５０の上に第１ＳｉＯ２層５２及びＳｉ３Ｎ４層５４を形成する。そして、図４（Ｃ）に示すように、貫通電極４０の直上にランド部としてのビア導体４６を形成する。なお、このビア導体４６の形成においては、第１ＳｉＯ２層５２及びＳｉ３Ｎ４層５４への開口５７ａの形成、シード層４２の形成、電解めっき層４４の形成及び研磨工程の図示は省略する。
図４（Ｄ）に示すように、Ｓｉ３Ｎ４層５４上にＣＶＤ（化学気相成長）法によって第２ＳｉＯ２層５６を形成する。
図５（Ａ）に示すように、第２ＳｉＯ２層５６上にレジストマスク（図示せず）を形成し、ランド部、配線、実装パッドが形成される所定の箇所に第２ＳｉＯ２層５６を貫通する開口をＲＩＥにより形成する。なお、ＲＩＥの際には、Ｓｉ３Ｎ４層５４がエッチングストッパーの役割を果たす。
図５（Ｂ）に示すように、第２ＳｉＯ２層５６の開口を含む表面にシード層６０を、例えばスパッタリングにより形成する。本実施例では、シード層６０は、下から順にＴａＮ、Ｔａ、Ｃｕのスパッタリング膜により構成されるが、これに限定されるものではない。
図５（Ｃ）に示すように、シード層６０を給電層として電解銅めっきを行い電解銅めっき層６２を形成する（図５（Ｃ））。電解銅めっきは、従来公知の方法により行えばよい。
（１１）ＣＭＰ（化学機械研磨）を行って、電解銅めっき層６２、及び、第２ＳｉＯ２層５６表面のシード層６０を除去する（図５（Ｄ））。なお、ＣＭＰは従来のダマシン法において知られている方法及び装置を用いて行えばよい。そして、ＣＭＰを行った後に残った電解銅めっき層が、ランド６４、配線６６、パッド６５となる。以上の工程によって、第２配線層５７を形成することができる。
（１２）第２配線層５７の上に絶縁膜６８を形成する（図６（Ａ））。図６（Ｂ）に示すように、シリコンウエハ５０を研磨して第２貫通電極４０を露出させる。そして、図６（Ｃ）に示すように、パッド６５を露出させる開口６８ａを絶縁膜６８の内部に形成する。絶縁膜６８を形成する方法としては、例えば未硬化の感光性ポリイミド樹脂をロールコーター等を用いて塗布する方法等を用いることができる。開口を形成する方法としては、露光現像処理を用いることができる。なお、絶縁膜６８の材料としては、ＳｉＯ２等の無機材料でもよい。
（１３）絶縁膜６８の開口６８ａ内に半田ペーストを印刷し、リフローすることで半田バンプ７０を形成する（図６（Ｄ））。
（１４）図７（Ａ）に示すように、シリコンウエハ５０の底部側をＫＯＨ溶液でウエットエッチングして溶解し、第２貫通電極４０をシリコンウエハ５０から突出させる。
図７（Ｂ）に示すように、半田バンプ７０を介してＩＣチップ８０の電極８２を接続し、ＩＣチップを実装する。
続いて、図７（Ｃ）に示すように、第２配線基板１０とＩＣチップ８０との間にアンダーフィル８４を充填する。
その後、第１配線基板１１０の接続パッド上に形成された半田バンプ１７４を介して第２配線基板１０を第１配線基板１１０上に実装する（図１参照）。
（第１改変例）
実施例では、配線層をダマシン法で形成したが、これをセミアディティブ法で形成してもよい。この場合、絶縁層を樹脂より形成される。
（第２改変例）
実施例では、コア基材をシリコンより形成したが、これをＡｌＮ、ＳｉＣ等のセラミックスや、ガラス、樹脂等より形成してもよい。なおこの場合の樹脂としては、熱膨張係数が２．５〜１０ｐｐｍであるものが好ましい。
（第３改変例）
実施例では、貫通電極を電解銅めっきにより形成したが、これを図９に示すように半田めっきにより形成してもよい。この場合、第１配線基板と第２配線基板との間の応力緩和を効果的に実施することが可能となる。
１０ 第２基板
２６ 銅めっき層
２８ 半田
４０ 貫通電極
５０ シリコンウエハ
６５ 第２実装パッド
６６ 配線
１１０ 第１基板
１４０ 貫通電極
１６４ 第１実装パッド
１７０ 半田バンプ
１７４ 半田バンプ

Claims (8)

  1. 半導体素子が実装される側の第１面と、その反対側に位置する第２面とを有する第１基板と、
    前記第１基板の第１面側に形成され、半導体素子を実装する第１実装パッドと、
    前記第１基板の第１面側に形成され、前記第１実装パッドの外周に配置されている第１接続パッドと、
    前記第１基板の内部に設けられ、第１面側と第２面側とを接続する第１貫通電極と、
    前記第１基板の上部に設けられ、半導体素子が実装される側の第１面と、その反対側に位置する第２面とを有する第２基板と、
    前記第２基板の第１面側に形成され、半導体素子を実装する第２実装パッドと、
    前記第２基板の内部に設けられて第１面側と第２面側とを接続し、第２面から端部が突き出る第２貫通電極と、
    前記第１接続パッド上に設けられ、前記第２貫通電極の端部と前記第１接続パッドとを電気的に接続する導電性部材と、
    を備える半導体装置。
  2. 前記第１基板及び前記第２基板は、熱膨張係数が２．５〜１０ｐｐｍである材料からなる請求項１の半導体装置。
  3. 前記第１基板及び前記第２基板はシリコンからなる請求項１の半導体装置。
  4. 前記導電性部材は半田バンプである請求項１の半導体装置。
  5. 前記第１電極の一端部は、前記第１基板の第２面から突き出る請求項１の半導体装置。
  6. 前記第１貫通電極及び前記第２貫通電極はめっきからなる請求項１の半導体装置。
  7. 前記第２貫通電極の端面は略同一平面上に位置する請求項１の半導体装置。
  8. 前記半導体素子は封止樹脂により封止されている請求項１の半導体装置。
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