JP5577760B2 - パッケージ基板および半導体装置の製造方法 - Google Patents

Description

本発明は、パッケージ基板および半導体装置の製造技術に適用して有効な技術に関するものである。

特開２００１−１０２４７９号公報（特許文献１）には、配線基板上にインターポーザを介して半導体チップが実装された半導体装置に関する技術が開示されている。

また、特開２００８−１６６３２７号公報（特許文献２）には、半導体チップの実装に対応できるインターポーザが内蔵された配線基板を有する半導体装置に関する技術が開示されている。

また、特開２００２−２４６７５７号公報（特許文献３）には、基板に半導体素子（半導体チップ）を埋め込んで、その上層にビルドアップ層を形成する多層プリント配線板に関する技術が開示されている。

特開２００１−１０２４７９号公報 特開２００８−１６６３２７号公報 特開２００２−２４６７５７号公報

半導体チップ（例えば、シリコンチップ）の微細化・高集積化・高機能化に伴って、チップ内に形成される配線（チップ内配線）も微細化されてきている。このようなシリコンチップを、ビルドアップ法によって配線が形成されたパッケージ基板にフリップチップ実装した半導体装置では、有機樹脂を基材とするパッケージ基板（例えば、プリント基板）とシリコンチップとの熱膨張係数のミスマッチ（ＣＴＥミスマッチ）により不具合が生じてしまう。不具合として、例えば、パッケージ基板からのシリコンチップのはがれや、シリコンチップとパッケージ基板との接続部分のひびの発生、チップ内配線の破壊などが考えられる。

従来、半導体チップの母材であるシリコンと熱膨張係数の近い絶縁樹脂を用いて熱膨張係数のミスマッチを最小限に抑えて半導体装置の反りを抑える技術が要求されてきた。また、シリコンと熱膨張係数の近い絶縁樹脂を半導体素子搭載面に用いることで半導体素子と配線基板との接続信頼性を向上させることが可能であると考えられてきた。しかしながら、シリコンと熱膨張係数の近い絶縁樹脂は、無機材料からなるフィラーを多く含むため熱膨張係数のミスマッチを解消出来ても、微細配線やそれと接続されるビアを形成することが困難であった。このため、シリコンと熱膨張係数の近い絶縁樹脂を半導体素子搭載面に用いることが出来なかった。

また、半導体チップの微細化・高集積化・高機能化に伴って、半導体チップの接続端子（パッド）数の増大化と共に、ファインピッチ化が進んでいる。例えば、パッケージ基板上に微細化などに対応した複数の半導体チップを実装しようとする場合、パッケージ基板は複数の半導体チップ間を電気的に接続する配線（チップ間配線）や接続端子がファインピッチ化に対応するものでなければならない。しかしながら、有機樹脂を含むパッケージ基板では、その表面は例えばシリコンの表面より平坦性を有するものではなく、また、接続端子を含む配線パターンを例えばプリント方式によって形成するため、ファインピッチ化に対応させることには限界がある。

本発明の目的は、微細化に対応した半導体チップが実装されるパッケージ基板に関する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本発明の一実施形態におけるパッケージ基板は、第１面と前記第１面とは反対側の第２面とを有し、前記第１面で半導体チップが実装されるパッケージ基板であって、前記第１面側に設けられた絶縁接着層と、前記絶縁接着層の前記第２面側の面内で接着されたインターポーザと、前記インターポーザの前記第２面側の面および前記絶縁接着層の前記第２面側の面上に、前記インターポーザを埋め込むように形成された絶縁樹脂層と、前記絶縁樹脂層の前記第２面側の面上に、層間絶縁樹脂層および配線層が複数積層して形成されたビルドアップ層と、前記ビルドアップ層の前記第２面側の面上に形成されたソルダレジストと、を備え、前記インターポーザの前記第１面側の面上には保護膜が形成され、前記インターポーザの前記第２面側の面上には配線パターンが形成され、前記保護膜上で接着している前記絶縁接着層が、前記インターポーザよりも大きく延在し、前記絶縁樹脂層には、前記インターポーザの配線パターンおよび前記ビルドアップ層と電気的に接続された配線層が形成され、前記絶縁樹脂層はその熱膨張係数が、前記層間絶縁樹脂層の熱膨張係数より前記半導体チップの熱膨張係数に近いことを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、微細化に対応した半導体チップが実装されるパッケージ基板に関する技術を提供することができる。

本発明の一実施形態における製造工程中のインターポーザを模式的に示す断面図である。 図１に続く製造工程中のインターポーザを模式的に示す断面図である。 図２に続く製造工程中のインターポーザを模式的に示す断面図である。 図３に続く製造工程中のインターポーザを模式的に示す平面図である。 本発明の一実施形態における製造工程中の半導体装置を模式的に示す断面図である。 図５に続く製造工程中の半導体装置を模式的に示す断面図である。 図６に続く製造工程中の半導体装置を模式的に示す断面図である。 図７に続く製造工程中の半導体装置を模式的に示す断面図である。 図８に続く製造工程中の半導体装置を模式的に示す断面図である。 図９に続く製造工程中の半導体装置を模式的に示す断面図である。 図１０に続く製造工程中の半導体装置を模式的に示す断面図である。 図１１に続く製造工程中の半導体装置を模式的に示す断面図である。 本発明の他の実施形態における製造工程中のインターポーザを模式的に示す断面図である。 図１３に続く製造工程中のインターポーザを模式的に示す断面図である。 図１４に続く製造工程中のインターポーザを模式的に示す断面図である。 図１５に続く製造工程中のインターポーザを模式的に示す平面図である。 図１６に続く製造工程中のインターポーザを模式的に示す平面図である。 本発明の他の実施形態における製造工程中のインターポーザを模式的に示す断面図である。 図１８に続く製造工程中のインターポーザを模式的に示す断面図である。 図１９に続く製造工程中のインターポーザを模式的に示す断面図である。 図２０に続く製造工程中のインターポーザを模式的に示す平面図である。 図２１に続く製造工程中のインターポーザを模式的に示す平面図である。 図２２に続く製造工程中のインターポーザを模式的に示す平面図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。

（実施形態１）
本実施形態における半導体装置では、有機樹脂を基材とするパッケージ基板に半導体チップを実装するにあたり、例えばシリコン（Ｓｉ）を母材とする半導体チップ（以下、単にチップという）の微細化に対応して、例えばシリコンを母材とするインターポーザ（シリコンインターポーザ）を介在させて用いている。これにより、チップにてファインピッチで形成されたパッドを、再配線が形成されたインターポーザによってラフにピッチ変換することができる。

本実施形態におけるインターポーザの製造方法について説明する。図１に示すように、ウエハ状のシリコン基板（以下、ウエハ１Ｗと記す）の表面１ａ上にパッド電極と一体の配線パターン２を形成した後、ウエハ１Ｗの表面１ａおよび配線パターン２を保護するパッシベーション膜３を形成する。ウエハ１Ｗからは個片化によって複数のインターポーザが取り出されるが、そのうちの１つのインターポーザについて説明する。

配線パターン２は、例えばスパッタリング法によって形成された銅（Ｃｕ）を含む導電膜（シード膜となる）からなり、フォトリソグラフィ技術およびエッチング技術を用いてパターニングされてなるものである。また、パッシベーション膜３は、例えばコーティングによって形成されたポリイミド樹脂からなる。なお、配線パターン２を形成する前に、ウエハ１Ｗの表面１ａを絶縁処理するために、例えば熱酸化によって形成された酸化シリコンなどの絶縁層（図示しない）が、ウエハ１Ｗの表面１ａ上に形成される。

続いて、図２に示すように、ウエハ１Ｗの表面１ａとは反対側の裏面１ｂ側から所定の厚さとなるまで薄化した後、ウエハ１Ｗの裏面１ｂから表面１ａに形成されている配線パターン２に向かって貫通孔４を形成する。このウエハ１Ｗの薄化は、例えば１００μｍ程度とし、これより薄くても良い。なお、ウエハ１Ｗの薄化は、貫通孔４を形成し、その内部を導電膜によって埋め込んでなるビアの形成後であっても良い。

ウエハ１Ｗの薄化は、インターポーザ自体の厚さを薄くするため、また、貫通孔４の形成を容易にするために行われる。貫通孔４は、フォトリソグラフィ技術およびエッチング技術（例えばレーザによる異方性ドライエッチング）を用いて形成される。なお、貫通孔４の形成後に、貫通孔４の内壁およびウエハ１Ｗの裏面１ｂを絶縁処理するために、例えば熱酸化によって形成された酸化シリコンなどの絶縁層（図示しない）が、貫通孔４の内壁およびウエハ１Ｗの裏面１ｂ上に形成される。

続いて、図３に示すように、貫通孔４の内部を導電膜によって埋め込むことでビア（ＶＩＡ）５を形成する。また、ウエハ１Ｗの裏面上にパッド電極と一体の配線パターン６を形成する。ビア５や配線パターン６は、例えばスパッタリング法によって形成された銅（Ｃｕ）を含む導電膜からなる。配線パターン６は、フォトリソグラフィ技術およびエッチング技術を用いて、この導電膜がパターニングされてなる。

次いで、ウエハ１Ｗをダイシングすることによって、個片化されたインターポーザ１０を形成する。このようにして、配線パターン２が形成された表面１ａと、配線パターン６が形成された裏面１ｂとを有するインターポーザ１０を準備する。配線パターン２、ビア５、および配線パターン６によって、いわゆる再配線が構成され、配線パターン２から配線パターン６へとラフにピッチ変換される。このインターポーザ１０の厚さは、例えば１００μｍ程度であり、これより薄くても良い。

後述するが、本実施形態の半導体装置の製造工程では、インターポーザ１０には、複数のチップ（図４では、２つのチップ１１ａ、１１ｂを示す）が実装されることとなる。例えば、図４では、インターポーザ１０の大きさは１５〜２５ｍｍ角とし、それに実装するチップ１１ａ、１１ｂの大きさは１０ｍｍ角の場合として示している。なお、図４では、説明を容易にするために、インターポーザ１０の表面に形成されている配線パターン２を模式的に示している。

配線パターン２のうち、チップ１１ａとチップ１１ｂとを電気的に接続し、信号線となる配線２ａを、チップ間でない他の配線２ｂよりファインピッチで形成している。インターポーザ１０に形成される配線パターン２は、一般的なプリント基板より平坦性に優れたウエハ１Ｗに、チップ１１ａ、１１ｂで用いられるような半導体プロセスと同世代のフォトリソグラフィ技術およびエッチング技術（ドライエッチング）を用いることができる。このため、インターポーザ１０のチップ１１ａ、１１ｂ間の配線２ａは、チップ１１ａ、１１ｂの微細化に対応して、ファインピッチで形成することができる。なお、本実施形態では、この配線２ａのライン・アンド・スペースは、１〜５μｍ程度である。

次に、このインターポーザ１０を介して、有機樹脂を基材とするパッケージ基板にチップ１１ａ、１１ｂを実装する半導体装置の製造方法について説明する。まず、図５に示すように、平坦面１２ａを有する支持体１２を準備した後、インターポーザ１０の表面１ａを平坦面１２ａに合わせて、支持体１２上に絶縁接着層１３を介してインターポーザ１０を載置する。支持体１２は、インターポーザ１０を載置し、その後のパッケージングを安定して行うために剛性を有しているものであり、例えば銅（Ｃｕ）板からなる。絶縁接着層１３は、例えばエポキシ樹脂からなる。

続いて、図６に示すように、支持体１２上に載置されたインターポーザ１０を絶縁樹脂層１４で覆う。ここでは、実装されるチップやインターポーザ１０の母材であるシリコンの熱膨張係数（２．５ｐｐｍ／℃）に近い絶縁樹脂層１４を形成することが好ましい。例えば、径が１μｍ程度のシリカフィラーが８５〜９０％含有されたエポキシ樹脂であれば、７〜２０ｐｐｍ／℃程度の熱膨張係数を得ることができるので、これを絶縁樹脂層１４に用いても良い。

次いで、図７に示すように、インターポーザ１０の配線パターン６と一体となっている電極パッドを露出する貫通孔１５を形成する。貫通孔１５は、例えばレーザによるドライエッチングによって形成される。なお、配線パターン６は、貫通孔１５を形成する際のエッチングストッパとして機能する。

続いて、図８に示すように、絶縁樹脂層１４上に、貫通孔１５を介して配線パターン６と電気的に接続される配線層（配線パターン１６）を形成する。配線パターン１６は例えばセミアディティブ法、サブストラクティブ法、あるいはダマシン法により形成される。

セミアディティブ法の場合、例えば、まず、貫通孔１５および絶縁樹脂層１４上に無電解めっきなどによりシード層（図示せず）を形成した後、配線パターン１６が形成される領域に開口部を有するフォトレジスト（図示せず）を形成する。その後、前記シード層をめっき給電経路として電解めっきにより、貫通孔１５の内部および前記フォトレジストの開口部に導電膜（例えば、銅膜）を埋め込む。さらに、前記フォトレジストを除去した後、前記導電膜をマスクにして前記シード層をエッチングすることにより、配線パターン１６が形成される。このようにして、配線パターン６に電気的に接続される配線パターン１６を絶縁樹脂層上に形成する。

続いて、図９に示すように、配線パターン１６を覆うように絶縁樹脂層１４上に絶縁樹脂層１７を形成した後、配線パターン１６を露出する貫通孔１８を形成し、配線パターン１６の形成と同様にして、例えばセミアディティブ法を用いて配線パターン１９を形成する。貫通孔１８は、例えばレーザによるドライエッチングによって形成される。このようにして、パッケージ基板３０では、２層のビルドアップ層（配線パターン１６、１９とその層間の絶縁樹脂層１４、１７）が形成される。なお、ビルドアップ層の総数はこれに限らず、１以上の層で形成される。

配線層間の層間絶縁樹脂のうち、インターポーザ１０を直接覆う絶縁樹脂層１４は、絶縁樹脂層１７より実装されるチップやインターポーザ１０のシリコンに近い熱膨張係数となるように形成されている。例えば、径が１μｍ程度のシリカフィラーが８５〜９０％含有されたエポキシ樹脂からなる絶縁樹脂層１４に対して、絶縁樹脂層１７のシリカフィラーの含有量を少量として、ビルドアップ層の剛性の確保や、製造コストの低減をすることができる。

続いて、図１０に示すように、ビルドアップ層の最上層を覆う絶縁性、耐熱性を有する保護膜としてソルダレジスト２０を例えば印刷により形成した後、配線パターン１９の一部を露出する開口部２１を形成する。開口部２１によって露出された配線パターン１９が電極パッドとなる。この開口部２１は、例えばレーザによる異方性ドライエッチングやフォトリソグラフィ技術によって形成される。

続いて、図１１に示すように、インターポーザ１０と支持体１２とを分離する。本実施形態では、銅板からなる支持体１２を用いているので、化学的エッチングにより銅板を容易に除去することができる。これにより、絶縁樹脂を含むパッケージ基板３０が形成される。

このパッケージ基板３０の大きさは例えば３０〜５０ｍｍ角程度であり、また、厚さは例えば１ｍｍ程度である。パッケージ基板３０の厚さは、１ｍｍ以下でも良いが、チップ１１ａ、１１ｂを実装できる剛性を確保できるものとしている。また、パッケージ基板３０の剛性を確保する場合には、ガラスクロスに熱硬化性樹脂を含ませたプリプレグを積層させても良い。

本実施形態では、インターポーザ１０の表面１ａを平坦面１２ａに合わせて、絶縁接着層１３を介して支持体１２上にインターポーザ１０を載置した後、ビルドアップ層を形成してパッケージ基板３０を構成している。このため、支持体１２を分離した後の表面、すなわちパッケージ基板３０の表面３０ａの平坦性を確保することができる。一般的に有機樹脂を基材とする基板の表面は粗いが、平坦面１２ａを有する支持体１２を用いることで、パッケージ基板３０の表面３０ａの平坦性を確保することができる。また、剛性を有する支持体１２を用いることによって、パッケージ基板３０を形成する過程に反りの発生を防止することができる。

例えば、支持体１２を用いずに、絶縁接着層１３上にインターポーザ１０を載置することも考えられる。しかしながら、製造工程中に伸縮した場合に、平坦性を確保しながら、インターポーザ１０を維持し、ビルドアップ層を形成することが困難となる。パッケージ基板３０は、平坦性を確保しながら、ビルドアップ層を形成することができるので、寸法精度の良い配線層を形成することができる。

なお、本実施形態では、パッケージ基板３０は、図１１に示すように、ＬＧＡ（Land Grid Array）型としているが、外部接続端子をバンプとしたＢＧＡ（Ball Grid Array）型や、リードピンとしたＰＧＡ（Pin Grid Array）型としても良い。

続いて、図１２に示すように、インターポーザ１０の配線パターン２を露出する開口部２２を例えばレーザによるドライエッチングによって形成した後、パッケージ基板３０上に複数のチップ（２つのチップ１１ａ、１１ｂ）をフリップチップ実装する。チップ１１ａ、１１ｂの裏面には外部電極としてバンプ電極２３が例えばマトリクス状に３０×３０個形成されている。パッケージ基板３０を構成するインターポーザ１０の表面上に、配線パターン２と一体のパッド電極と電気的に接続してチップ１１ａ、１１ｂをフリップ実装している。その後、チップ１１ａ、１１ｂと、インターポーザ１０との間はアンダーフィルによって充填される。

このように、本実施形態における半導体装置は、インターポーザ１０を介してパッケージ基板３０上に実装されたチップ１１ａ、１１ｂを備えている。表面３０ａとそれとは反対側の裏面３０ｂとを有するパッケージ基板３０は、表面３０ａ側から裏面３０ｂ側へ順に、インターポーザ１０と、インターポーザ１０を覆う絶縁樹脂層１４と、絶縁樹脂層１４上に形成された配線層（配線パターン１６）とを有して構成されている。このパッケージ基板３０では、インターポーザ１０の配線パターン６から信号線となる配線層が展開している。また、インターポーザ１０が、その側面および底面（下面）を絶縁樹脂層１４で覆われている。

図１２に示すように、パッケージ基板３０は、内部にインターポーザ１０が埋設されたような構造となっている。これは有機樹脂を基材とする基板を予め形成しておき、その基板にインターポーザ１０を埋設した場合とは異なる。この場合は、インターポーザ１０と前記基板との位置ずれも考えられる。しかしながら、パッケージ基板３０では、インターポーザ１０の配線パターン６から信号線となる配線層が展開しているので、接続性を確実なものとすることができる。したがって、インターポーザ１０からパッケージ基板３０が形成されるので、チップ１１ａ、１１ｂはパッケージ基板３０上に直接実装されているともいえる。

例えば、有機樹脂を基材とするパッケージ基板上にシリコンを母材とするインターポーザを実装（１回目）した後、そのインターポーザ上にシリコンを母材とするチップを実装（２回目）することもできると考えられる。この場合、２回実装する必要がある。これに対して、本実施形態では、パッケージ基板３０のインターポーザ１０上に、チップ１１ａ、１１ｂを実装しており、実装を１回省略することができるので、位置の合わせずれによる製造歩留まりの低下を抑制することができる。パッケージ基板３０は、インターポーザ１０を実装して構成するのではなく、インターポーザ１０上にビルドアップ層を形成しているからである。

また、パッケージ基板上、すなわち外部にインターポーザを実装した構造では、インターポーザの静電気対策も考慮する必要があり、例えば、製造ラインでパッケージ基板にインターポーザを実装する工程は困難であった。これに対して、本実施形態のように、インターポーザ１０からパッケージ基板３０を形成することは静電気対策に有効である。

本実施形態では、パッケージ基板３０における実装部であるインターポーザ１０がシリコンを母材としている。よって、シリコンを母材としたチップ１１ａ、１１ｂをパッケージ基板３０に実装しても、熱膨張係数のミスマッチによるチップ１１ａ、１１ｂの不具合、例えばクラックやはがれなどを排除することができる。特に、微細化されたチップ１１ａ、１１ｂでは、その内部に形成されている配線のライン・アンド・スペースも小さいので、熱膨張係数のミスマッチを排除することは、実装時に加わるチップ１１ａ、１１ｂへの応力を低くし、チップ内配線の破壊を防止することができる。したがって、半導体装置の信頼性を向上することができる。

また、本実施形態では、パッケージ基板３０の実装部は、シリコンを母材とするウエハ１Ｗから個片化されてなるインターポーザ１０である。このため、インターポーザ１０の表面上に設けられる複数のチップ間配線２ａは、一般的なプリント基板より平坦性に優れたウエハ１Ｗ上にチップ１１ａ、１１ｂと同世代の半導体プロセスを用いて形成することができる。すなわち、チップの接続端子の増加、ファインピッチ化に対応して、パッケージ基板３０の実装部（インターポーザ１０）に設けられる複数のチップ間配線２ａをファインピッチ化とすることができる。このため、本実施形態における半導体装置は、微細化・高集積化・高機能化された複数のチップ（例えば、ＬＳＩチップやメモリチップ）など異なる機能のチップを実装するマルチチップパッケージ、ＳＩＰ（System In a Package）に適用することができる。

このように、本実施形態によれば、有機樹脂（絶縁樹脂）を基材とするパッケージ基板に半導体チップを実装した半導体装置において、半導体チップの微細化に対応することができる。

また、パッケージ基板３０は、インターポーザ１０以外はビルドアップ法（プリント基板プロセス）によって基材を有機樹脂として形成することができるので、例えば母材をシリコンとした場合より、製造コストを低減することができる。

絶縁樹脂を基材とする配線基板（パッケージ基板）にシリコンを母材とする半導体素子（半導体チップ）を実装するにあたり、シリコンと熱膨張係数の近い絶縁樹脂を用いて熱膨張係数のミスマッチを最小限に抑えて、半導体装置の反りを抑えることが考えられた。また、シリコンと熱膨張係数の近い絶縁樹脂を半導体素子搭載面に用いることで半導体素子と配線基板との接続信頼性を向上させることが可能であると考えられた。しかしながら、シリコンと熱膨張係数の近い絶縁樹脂は無機材料からなるフィラーを多く含むため、前記絶縁樹脂を単に半導体素子搭載面に用いた場合では熱膨張係数のミスマッチを解消出来ても微細配線やそれと接続されるビアを形成することが困難であることが考えられる。

そこで、本実施の形態では、シリコンを母材とするインターポーザ１０に必要とされる微細配線を形成している。このインターポーザ１０では再配線によりラフなピッチへと変換しているため、チップ１１ａ、１１ｂやインターポーザ１０の母材であるシリコンと熱膨張係数の近い絶縁樹脂層１４を半導体素子搭載面に用いることができる。また、このインターポーザ１０は、その側面および底面（下面）を、インターポーザ１０の母材であるシリコンと熱膨張係数の近い絶縁樹脂層１４で覆われているため、インターポーザ１０と絶縁樹脂層１４とでは熱膨張係数のミスマッチを低減することができる。これにより、パッケージ基板３０上にチップ１１ａ、１１ｂ（半導体素子）を実装した半導体装置であっても反りを抑えることができる。

（実施形態２）
前記実施形態１ではインターポーザの母材としてシリコン（シリコンインターポーザ）を用いた場合について説明したが、本実施形態ではインターポーザの母材としてセラミック（セラミックインターポーザ）を用いた場合について説明する。このセラミックインターポーザにおいても、チップにてファインピッチで形成されたパッドをピッチ変換することができる。なお、本実施形態では、前記実施形態１のシリコンインターポーザを、セラミックインターポーザに置き換えた点が相違するので、その相違する点を中心に説明する。

本実施形態におけるインターポーザ（セラミックインターポーザ）の製造方法について説明する。なお、平坦性を有する大判のセラミック基板からは個片化によって複数のインターポーザが取り出されるが、そのうちの１つのインターポーザについて説明する。

まず、図１３に示すように、ビア４１および両面上に配線パターン４２を有するセラミック基板４３を形成する。具体的には、セラミックシートに貫通孔を形成し、その貫通孔内に導体を充填し、焼成することによって、ビア４１を有するセラミック基板４３を形成する。セラミック基板４３を構成するセラミックは、例えばアルミナ、窒化アルミニウム、ガラスセラミックである。また、ビア４１を構成する導体は、例えばタングステン、銀などの高融点金属である。

次いで、例えばスパッタリング法、蒸着法、めっき法などによってセラミック基板４３上に例えば銅などからなる導電膜を形成する。次いで、その導電膜をフォトリソグラフィ技術およびエッチング技術によってパターニングして配線パターン４２を形成する。このような工程を経て、ビア４１および配線パターン４２を有するセラミック基板４３が形成される。

続いて、図１４に示すように、セラミック基板４３の両面上に絶縁層４４を形成した後、貫通孔４５を形成する。具体的には、セラミック基板４３上に例えばポリイミドフィルム、エポキシ樹脂フィルムなどの絶縁性の樹脂フィルムを貼り付け、熱圧着することによって、絶縁層４４を形成する。次いで、例えばレーザ加工などによって、配線パターン４２の一部を露出する貫通孔４５を絶縁層４４に形成する。

続いて、図１５に示すように、セラミック基板４３の両面の絶縁層４４に配線パターン４２と電気的に接続されるビア４６を形成する。また、セラミック基板４３の両面の絶縁層４４上にビア４６と電気的に接続される配線パターン４７を形成する。

具体的には、絶縁層４４の表面および貫通孔４５の内面にシード層（図示せず）を形成し、そのシード層を給電層としてめっきを行い、絶縁層４４の表面および貫通孔４５の内面に例えば銅などからなる導電層を形成する。次いで、この導電層をフォトリソグラフィ技術およびエッチング技術（ドライエッチング）を用いてパターニングすることによって、配線パターン４７を形成する。

続いて、図１６に示すように、絶縁層４４上に絶縁層４８を形成した後、絶縁層４８に配線パターン４７と電気的に接続されるビア５１ａ、５１ｂを形成する。また、絶縁層４８上にビア５１ａ、５１ｂと電気的に接続される配線パターン５２ａ、５２ｂを形成する。

具体的には、絶縁層４４上に例えばポリイミドフィルム、エポキシ樹脂フィルムなどの絶縁性の樹脂フィルムを貼り付け、熱圧着することによって、絶縁層４８を形成する。次いで、例えばレーザ加工などによって、配線パターン４７の一部を露出する貫通孔５３ａ、５３ｂを絶縁層４８に形成する。次いで、絶縁層４８の表面および貫通孔５３ａ、５３ｂの内面にシード層（図示せず）を形成し、そのシード層を給電層としてめっきを行い、絶縁層４８の表面および貫通孔５３ａ、５３ｂの内面に例えば銅からなる導電層を形成する。

次いで、この導電層を例えばフォトリソグラフィ技術およびエッチング技術（ドライエッチング）でパターニングすることによって、配線パターン５２ａ、５２ｂを形成する。セラミック基板４３は、一般的なプリント基板より平坦性に優れているため、フォトリソグラフィ技術およびエッチング技術（ドライエッチング）によって、寸法精度の良好な配線パターン５２ａ、５２ｂ、特に、チップが実装される側において微細化に対応できる配線パターン５２ａを形成することができる。なお、本実施形態では、この配線パターン５２ａのライン・アンド・スペースは、１〜５μｍ程度である。

このような工程を経て、絶縁層４８にビア５１ａ、５１ｂが形成される。また、絶縁層４８上に配線パターン５２ａ、５２ｂが形成される。

続いて、図１７に示すように、絶縁層４８のチップが実装される側の片面上に保護層５４を形成する。具体的には、配線パターン５２ａを覆うように例えばソルダレジストからなる保護層５４を形成する。

以上のような工程を経て、配線パターン５２ａが形成された表面４０ａと、配線パターン５２ｂが形成された裏面４０ｂとを有するインターポーザ４０（セラミック材を含む基板を有するセラミック製のインターポーザ）を準備することができる。配線パターン５２ａ、５２ｂなどによって、いわゆる再配線が構成され、配線パターン５２ａから配線パターン５２ｂへとラフにピッチ変換される。なお、セラミック製のインターポーザ４０は任意の配線層数で形成することができる。

その後、前述で図５〜図１２を参照して説明した工程において、インターポーザ１０をインターポーザ４０に置き換えて、パッケージ基板３０を形成し、チップ１１ａ、１１ｂを実装した半導体装置を形成することができる。

本実施形態では、インターポーザ４０の表面上に設けられる複数のチップ間配線（配線パターン５２ａ）は、一般的なプリント基板より平坦性に優れたセラミック基板上にドライエッチング技術を用いて形成することができる。

すなわち、チップの接続端子の増加、ファインピッチ化に対応して、パッケージ基板３０の実装部（インターポーザ４０）に設けられる複数のチップ間配線（配線パターン５２ａ）をファインピッチ化とすることができる。このため、本実施形態における半導体装置は、微細化・高集積化・高機能化された複数のチップなど異なる機能のチップを実装するマルチチップパッケージ、ＳＩＰに適用することができる。

また、セラミックを母材とするインターポーザ４０に、本実施形態で必要とされる微細配線パターン（配線パターン５２ａ）を形成している。このインターポーザ４０では再配線によりラフなピッチへと変換しているため、チップ１１ａ、１１ｂの母材であるシリコンと熱膨張係数の近い絶縁樹脂層１４を半導体素子搭載面に用いることができる。このため、チップ１１ａ、１１ｂと絶縁樹脂層１４とでは熱膨張係数のミスマッチを低減することができる。したがって、インターポーザ４０を有するパッケージ基板３０上にチップ１１ａ、１１ｂを実装した半導体装置であっても反りを抑えることができる。

すなわち、微細化に対応したチップ１１ａ、１１ｂのファインピッチに対しては、微細配線パターンが形成されるインターポーザ４０を用いて対処することができる。また、インターポーザ４０によって、ファインピッチに対処することができるので、チップ１１ａ、１１ｂの母材のシリコンと、パッケージ基板３０の母材の有機樹脂との熱膨張係数のミスマッチに、シリコンと熱膨張係数の近い絶縁樹脂層１４を用いて対処することができる。

また、本実施形態では、インターポーザ４０の母材として、セラミックを用いている。このセラミックの熱膨張係数が７〜８ｐｐｍ／℃程度である。このため、前述したように、絶縁樹脂層１４において、シリコン（２．５ｐｐｍ／℃程度）と熱膨張係数の近いもの（例えば、７〜８ｐｐｍ／℃程度）を用いても良いが、例えば、１８〜２０ｐｐｍ／℃程度のものを用いた場合でも良い。この場合であっても、チップ１１ａ、１１ｂの母材のシリコンと、パッケージ基板３０の母材の有機樹脂との熱膨張係数のミスマッチに、シリコンと熱膨張係数のセラミック基板４３を用いて対処することができる。

また、熱膨張係数が７〜８ｐｐｍ／℃程度の絶縁樹脂層に対して、熱膨張係数が１７〜２０ｐｐｍ／℃程度の絶縁樹脂層を用いた場合では、絶縁樹脂層１４のシリカフィラーの含有量を少量とすることができるので、ビルドアップ層の剛性の確保や、製造コストの低減をすることができる。

（実施形態３）
前記実施形態１ではインターポーザの母材としてシリコン（シリコンインターポーザ）を用いた場合について説明したが、本実施形態ではインターポーザの母材として樹脂（樹脂インターポーザ）を用いた場合について説明する。この樹脂インターポーザにおいても、チップにてファインピッチで形成されたパッドをピッチ変換することができる。なお、本実施形態では、前記実施形態１のシリコンインターポーザを、樹脂インターポーザに置き換えた点が相違するので、その相違する点を中心に説明する。

本実施形態におけるインターポーザ（樹脂インターポーザ）の製造方法について説明する。なお、平坦性を有する大判の樹脂基板からは個片化によって複数のインターポーザが取り出されるが、そのうちの１つのインターポーザについて説明する。

まず、図１８に示すように、平坦面６１ａを有するベース材６１を準備した後、その平端面６１ａ上に接着層６２を介して絶縁樹脂層６３を形成する。具体的には、ベース材６１は、フォトリソグラフィ技術およびエッチング技術を用いて微細なパターニングを形成する後の工程のために平坦性を有し、また搬送工程を安定して行うために剛性を有しているものであり、例えば銅（Ｃｕ）、シリコン（Ｓｉ）、セラミックなどからなる。

このベース材６１上に、例えばエポキシ樹脂からなる離型フィルムを貼り付けて接着層６２を形成した後、接着層６２上に例えばポリイミドフィルムなどの絶縁性の樹脂フィルムを貼り付けることによって絶縁樹脂層６３を形成する。

続いて、図１９に示すように、貫通孔６４を絶縁層６３に形成した後、貫通孔６４内に導体を充填して端子部及び／又は配線パターン６５を形成する。具体的には、貫通孔６４は例えばレーザ加工などによって形成される。この端子部は、フリップチップ実装用の接続端子となる。また、配線パターンはセミアディティブ法等によって形成される。

続いて、図２０に示すように、絶縁樹脂層６３上に端子部及び／又は配線パターン６５と電気的に接続される配線パターン６６を形成する。具体的には、配線パターン６６は、例えばスパッタリング法やめっき法によって端子部及び／又は配線パターン６５を覆うように絶縁樹脂層６３上に例えば銅などからなる導電層を形成する。次いで、この導電層をフォトリソグラフィ技術およびエッチング技術（ドライエッチング）を用いてパターニングすることによって、配線パターン６６を形成する。

ベース材６１は、一般的なプリント基板より平坦性に優れているため、フォトリソグラフィ技術およびエッチング技術（ドライエッチング）によって、寸法精度の良好な配線パターン６６を形成することができる。すなわち、チップが実装される側において微細化に対応できる配線パターン６６を形成することができる。なお、本実施形態では、この配線パターン６６のライン・アンド・スペースは、１〜５μｍ程度である。

続いて、図２１に示すように、絶縁樹脂層６３上に絶縁樹脂層６７を形成した後、絶縁樹脂層６７に配線パターン６６と電気的に接続されるビア６８を形成する。また、絶縁樹脂層６７上にビア６８と電気的に接続される配線パターン７０を形成する。

具体的には、絶縁樹脂層６３上に例えばポリイミドフィルムなどの絶縁性の樹脂フィルムを貼り付け、熱圧着することによって、絶縁樹脂層６７を形成する。次いで、例えばレーザ加工などによって、配線パターン６６の一部を露出する貫通孔７１を絶縁樹脂層６７に形成する。次いで、絶縁樹脂層６７の表面および貫通孔７１の内面にシード層（図示せず）を形成し、そのシード層を給電層としてめっきを行い、絶縁樹脂層６７の表面および貫通孔７１の内面に例えば銅からなる導電層を形成する。

次いで、この導電層を例えばフォトリソグラフィ技術およびエッチング技術（ドライエッチング）でパターニングすることによって、配線パターン７０を形成する。このような工程を経て、絶縁樹脂層６７にビア６８が形成される。また、絶縁樹脂層６７上に配線パターン７０が形成される。

続いて、図２２に示すように、絶縁樹脂層６７上に絶縁樹脂層７２を形成した後、絶縁樹脂層７２に配線パターン６６と電気的に接続されるビア７３を形成する。また、絶縁樹脂層７２上にビア７３と電気的に接続される配線パターン７４を形成する。これらの工程は、図２１を参照して説明した工程と同様である。

続いて、ベース材６１を剥離することによって、図２３に示すように、配線パターン６６が形成された表面６０ａと、配線パターン７４が形成された裏面６０ｂとを有するインターポーザ６０（樹脂を含む基板を有する樹脂製のインターポーザ）を準備することができる。配線パターン６６、７４などによって、いわゆる再配線が構成され、配線パターン６６から配線パターン７４へとラフにピッチ変換される。なお、樹脂製のインターポーザ６０は任意の配線層数で形成することができる。

このようにして形成された樹脂製のインターポーザ６０においては、ベース材６１に近い側の面（表面６０ａ）は他面（裏面６０ｂ）側に比べて平坦性が良く、チップ搭載面として好適に用いることができる。

その後、前述で図５〜図１２を参照して説明した工程において、インターポーザ１０をインターポーザ６０に置き換えて、パッケージ基板３０を形成し、チップ１１ａ、１１ｂを実装した半導体装置を形成することができる。

本実施形態では、パッケージ基板３０の実装部は、有機樹脂を母材とする樹脂基板から個片化されてなるインターポーザ６０である。インターポーザ６０の表面上に設けられる複数のチップ間配線（配線パターン６６）は、一般的なプリント基板より平坦性に優れたベース材６１上にドライエッチング技術を用いて形成されている。

すなわち、チップの接続端子の増加、ファインピッチ化に対応して、パッケージ基板３０の実装部（インターポーザ６０）に設けられる複数のチップ間配線（配線パターン６６）をファインピッチ化とすることができる。このため、本実施形態における半導体装置は、微細化・高集積化・高機能化された複数のチップなど異なる機能のチップを実装するマルチチップパッケージ、ＳＩＰに適用することができる。

また、有機樹脂を母材とするインターポーザ６０に、本実施形態で必要とされる微細配線パターン（配線パターン６６）を形成している。このインターポーザ６０では再配線によりラフなピッチへと変換しているため、チップ１１ａ、１１ｂの母材であるシリコンと熱膨張係数の近い絶縁樹脂層１４を半導体素子搭載面に用いることができる。このため、チップ１１ａ、１１ｂと絶縁樹脂層１４とでは熱膨張係数のミスマッチを低減することができる。したがって、インターポーザ６０を有するパッケージ基板３０上にチップ１１ａ、１１ｂを実装した半導体装置であっても反りを抑えることができる。

すなわち、微細化に対応したチップ１１ａ、１１ｂのファインピッチに対しては、微細配線パターンが形成されるインターポーザ６０を用いて対処することができる。また、インターポーザ６０によって、ファインピッチに対処することができるので、チップ１１ａ、１１ｂの母材のシリコンと、パッケージ基板３０の母材の有機樹脂との熱膨張係数のミスマッチに、シリコンと熱膨張係数の近い絶縁樹脂層１４を用いて対処することができる。

本発明は、半導体装置、特に、インターポーザを用いて構成される半導体装置の製造業に幅広く利用されるものである。

１Ｗ ウエハ
１ａ 表面（第１面）
１ｂ 裏面（第２面）
２ 配線パターン（第１配線パターン）
２ａ、２ｂ 配線
３ パッシベーション膜
４ 貫通孔
５ ビア
６ 配線パターン（第２配線パターン）
１０ インターポーザ
１１ａ、１１ｂ チップ
１２ 支持体
１２ａ 平坦面
１３ 絶縁接着層
１４ 絶縁樹脂層
１５ 貫通孔
１６ 配線パターン（配線層）
１７ 絶縁樹脂層（層間絶縁樹脂）
１８ 貫通孔
１９ 配線パターン（配線層）
２０ ソルダレジスト
２１、２２ 開口部
２３ バンプ電極
３０ パッケージ基板
３０ａ 表面
３０ｂ 裏面
４０ インターポーザ
４０ａ 表面
４０ｂ 裏面
４１ ビア
４２ 配線パターン
４３ セラミック基板
４４ 絶縁層
４５ 貫通孔
４６ ビア
４７ 配線パターン
４８ 絶縁層
５１ａ、５１ｂ ビア
５２ａ、５２ｂ 配線パターン
５３ａ、５３ｂ 貫通孔
５４ 保護層
６０ インターポーザ
６０ａ 表面
６０ｂ 裏面
６１ ベース材
６１ａ 平坦面
６２ 接着層
６３ 絶縁樹脂層
６４ 貫通孔
６５ 端子部及び／又は配線パターン
６６ 配線パターン
６７ 絶縁樹脂層
６８ ビア
７０ 配線パターン
７１ 貫通孔
７２ 絶縁樹脂層
７３ ビア
７４ 配線パターン

Claims (10)

1. 第１面と前記第１面とは反対側の第２面とを有し、前記第１面で半導体チップが実装されるパッケージ基板であって、
   前記第１面側に設けられた絶縁接着層と、
   前記絶縁接着層の前記第２面側の面内で接着されたインターポーザと、
   前記インターポーザの前記第２面側の面および前記絶縁接着層の前記第２面側の面上に、前記インターポーザを埋め込むように形成された絶縁樹脂層と、
   前記絶縁樹脂層の前記第２面側の面上に、層間絶縁樹脂層および配線層が複数積層して形成されたビルドアップ層と、
   前記ビルドアップ層の前記第２面側の面上に形成されたソルダレジストと、
   を備え、
   前記インターポーザの前記第１面側の面上には保護膜が形成され、
   前記インターポーザの前記第２面側の面上には配線パターンが形成され、
   前記保護膜上で接着している前記絶縁接着層が、前記インターポーザよりも大きく延在し、
   前記絶縁樹脂層には、前記インターポーザの配線パターンおよび前記ビルドアップ層と電気的に接続された配線層が形成され、
   前記絶縁樹脂層はその熱膨張係数が、前記層間絶縁樹脂層の熱膨張係数より前記半導体チップの熱膨張係数に近いことを特徴とするパッケージ基板。
2. 請求項１記載のパッケージ基板において、
   前記絶縁樹脂層には、フィラーが含有されていることを特徴とする。
3. 請求項１または２記載のパッケージ基板において、
   前記インターポーザは、シリコン基板から構成されることを特徴とする。
4. 以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）第１面と前記第１面とは反対側の第２面とを有し、前記第１面上に第１配線パターンおよび前記第１配線パターンを覆う保護膜が形成され、前記第２面上に第２配線パターンが形成されたインターポーザを準備する工程；
   （ｂ）平坦面を有し、前記インターポーザよりも大きく延在する絶縁接着層が前記平坦面上に貼り付けられた支持体を準備する工程；
   （ｃ）前記インターポーザの第１面を前記支持体の平坦面に合わせて、前記絶縁接着層と前記保護膜とを接着させて前記支持体上に前記インターポーザを載置する工程；
   （ｄ）前記インターポーザを埋め込むように前記支持体の平坦面上に絶縁樹脂層を形成し、前記第２配線パターンと電気的に接続される配線層を前記絶縁樹脂層に形成する工程；
   （ｅ）前記絶縁樹脂層に形成された配線層と電気的に接続され、前記絶縁樹脂層上に層間絶縁樹脂層および配線層を複数積層してビルドアップ層を形成する工程；
   （ｆ）前記ビルドアップ層上にソルダレジストを形成する工程；
   （ｇ）前記（ｆ）工程の後、前記支持体を除去する工程；
   （ｈ）前記（ｇ）工程の後、前記第１配線パターンを露出する開口部を前記絶縁接着層および前記保護膜に形成する工程；
   （ｉ）前記（ｈ）工程の後、前記第１面上に、露出した前記第１配線パターンと電気的に接続して半導体チップを実装する工程、
   ここで、前記（ｄ）工程では、前記層間絶縁樹脂層より前記半導体チップに近い熱膨張係数の前記絶縁樹脂層を形成する。
5. 請求項４記載の半導体装置の製造方法において、
   前記（ｄ）工程では、フィラーを含有させた前記絶縁樹脂層を形成することを特徴とする。
6. 請求項４または５記載の半導体装置の製造方法において、
   前記（ｉ）工程では、前記第１面上に複数の半導体チップを実装し、
   前記（ａ）工程では、前記第１配線パターンのうち、前記複数の半導体チップ間の配線を他の配線よりもファインピッチで形成することを特徴とする。
7. 請求項４、５または６記載の半導体装置の製造方法において、
   前記（ａ）工程では、シリコンウエハの第１面およびそれとは反対側の第２面のそれぞれに前記第１配線パターンおよび前記第２配線パターンを形成した前記インターポーザを準備することを特徴とする。
8. 請求項４、５または６記載の半導体装置の製造方法において、
   前記（ａ）工程では、セラミック材を含む基板の第１面およびそれとは反対側の第２面のそれぞれに前記第１配線パターンおよび前記第２配線パターンを形成した前記インターポーザを準備することを特徴とする。
9. 請求項４、５または６記載の半導体装置の製造方法において、
   前記（ａ）工程では、樹脂からなる基板の第１面およびそれとは反対側の第２面のそれぞれに前記第１配線パターンおよび前記第２配線パターンを形成した前記インターポーザを準備することを特徴とする。
10. 請求項４〜９のいずれか一項に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、銅板からなる前記支持体を準備し、
    前記（ｇ）工程では、エッチングにより前記銅板を除去することを特徴とする。

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