JP5649490B2 - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法 Download PDF

Info

Publication number
JP5649490B2
JP5649490B2 JP2011058265A JP2011058265A JP5649490B2 JP 5649490 B2 JP5649490 B2 JP 5649490B2 JP 2011058265 A JP2011058265 A JP 2011058265A JP 2011058265 A JP2011058265 A JP 2011058265A JP 5649490 B2 JP5649490 B2 JP 5649490B2
Authority
JP
Japan
Prior art keywords
insulating layer
interposer
wiring
wiring board
surface side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011058265A
Other languages
English (en)
Other versions
JP2012195447A (ja
Inventor
潤 古市
古市　　潤
立岩　昭彦
昭彦 立岩
小泉　直幸
直幸 小泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2011058265A priority Critical patent/JP5649490B2/ja
Priority to US13/417,665 priority patent/US9078384B2/en
Publication of JP2012195447A publication Critical patent/JP2012195447A/ja
Application granted granted Critical
Publication of JP5649490B2 publication Critical patent/JP5649490B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)

Description

本発明は、配線基板及びその製造方法に関し、特に、半導体素子を実装するためのインターポーザを内蔵した配線基板及びその製造方法に関する。
かかる配線基板は、半導体素子を実装するという点で、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
多層構造の配線基板を製造する技術として、従来よりビルドアップ法が広く用いられているが、最近では配線基板の更なる薄型化を図るべく、コア基板を除去した構造の配線基板（「コアレス基板」とも呼ばれている。）が採用されている。
しかし、かかるコアレス基板等の薄型基板では、コアの部分が無いために基板全体の剛性が小さく、反りが発生し易いという問題がある。特に、半導体素子（代表的にはシリコンチップ）の実装時においてチップと基板間の端子接続のためのはんだリフローを行う際や、アンダーフィル樹脂を充填する際、さらには２次実装時（チップ実装後の基板のマザーボード等への実装時）においてはんだリフローを行う際にも相当の熱が基板に加わるため、その反りが顕著に表れる。
その一方で、半導体素子の高集積化・高機能化に伴い、これを実装する配線基板も配線の微細化・高密度化が要求されている。かかる配線基板の基材には、主として有機樹脂が用いられている。しかし、有機樹脂を用いた基板は、その表面が平坦性を有するものではなく、微細化に対応させることには限界がある。
そこで、微細化が可能なシリコンインターポーザを介在させて半導体素子を配線基板に実装した構造も提案されている。
かかる従来技術に関連する技術としては、例えば、下記の特許文献１に記載されるように、コアレス基板にインターポーザをビア接続した基板構造がある。また、他の技術としては、下記の特許文献２に記載されるように、コアレス基板にインターポーザを内蔵させたものもある。
特開２００９−１３０１０４号公報 特開２０１０−２３９１２６号公報
上述したように従来のコアレス基板等の薄型基板では、基板全体の剛性が小さいため、半導体素子の実装時等において反りが発生し易いという問題があった。このため、従来より様々な方策が採られている。
しかしながら、有機樹脂を母材とする配線基板全体としての弾性率及び熱膨張係数（ＣＴＥ）は、実装される半導体素子（その母材はシリコン）の弾性率及びＣＴＥと乖離しているため、十分な反り対策を施すことができていないのが現状である。
以上に鑑み、半導体素子の実装時等において発生し得る基板の反りを低減することができる配線基板及びその製造方法を提供することを目的とする。
上記の課題を解決するため、一観点によれば、複数の配線層が絶縁層を介在させて積層され、半導体素子が搭載される第１面側と、該第１面側と反対側に位置する第２面側とを有する配線基板であって、前記第１面側に位置する最外層の絶縁層に埋設され、搭載される半導体素子と電気的に接続されるインターポーザと、前記第２面側に位置する最外層の絶縁層に埋設されたシート状部材とを有し、前記インターポーザと前記シート状部材は、互いに対称となる位置に配設されており、前記シート状部材は、その厚さ方向に貫通する開口部を有し、前記開口部を通して基板内部の配線層と前記配線基板の第２面側に位置する最外層の絶縁層上に形成された第２外部接続用パッドとが電気的に接続されていることを特徴とする配線基板が提供される。
上記の課題を解決するため、他の観点によれば、支持基材上にインターポーザを搭載する工程と、前記支持基材上に、前記インターポーザを被覆するように絶縁層を形成する工程と、前記絶縁層にビアホールを形成し、該絶縁層上に、該ビアホールを介して前記インターポーザと電気的に接続される配線層を形成する工程と、絶縁層と配線層を交互に積層する工程と、前記積層した絶縁層上に、開口部を有するシート状部材を積層する工程と、前記開口部を有するシート状部材を被覆するように絶縁層を形成して、該シート状部材を埋設する工程と、前記埋設した絶縁層上に、前記シート状部材の開口部の位置に対応させてビアホールを形成し、該ビアホールを介して下層の配線層と電気的に接続される最外層の配線層を形成する工程と、前記支持基材を除去する工程と、を含むことを特徴とする配線基板の製造方法が提供される。
一観点に係る配線基板によれば、インターポーザとシート状部材は、配線基板の上下方向（基板面と直交する方向）において互いに対称となる位置に配設されている。つまり、インターポーザと対称構造をなすように配設されたシート状部材の存在により、基板全体が補強された構造となり、その剛性が高められている。
これにより、インターポーザ上への半導体素子の実装時及びそれ以降の２次実装時などにおいて配線基板に熱が加わった時でも、シート状部材はインターポーザと協働して、上下方向での弾性率及び熱膨張係数（ＣＴＥ）の分布がほぼ対称系となるように機能する。その結果、基板に発生し得る反りを低減することができる。
第１の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 図１の配線基板に半導体素子等を実装した場合の一構成例（半導体装置）を示す断面図である。 図１の配線基板の製造工程の一例（その１）を示す断面図である。 図３の工程に続く製造工程（その２）を示す断面図である。 図４の工程に続く製造工程（その３）を示す断面図である。 図５の工程に続く製造工程（その４）を示す断面図である。 図６の工程に続く製造工程（その５）を示す断面図である。 図７の工程に続く製造工程（その６）を示す断面図である。 図５（ａ）の工程で行う処理を補足説明するための処理工程を示す断面図である。 図６（ｃ）の工程で行う処理を補足説明するための処理工程の一例を示す断面図である。 図６（ｃ）の工程で行う処理を補足説明するための処理工程の他の例を示す断面図である。 図１の配線基板の製造工程の他の例（図３（ａ）〜（ｅ）の工程で行う処理に相当する部分のみ）を示す断面図である。 第２の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 図１３の配線基板を用いてＰＯＰ構造を実現した場合の一構成例（半導体装置）を示す断面図である。 図１３の配線基板の製造工程の一例（その１）を示す断面図である。 図１５の工程に続く製造工程（その２）を示す断面図である。 図１６の工程に続く製造工程（その３）を示す断面図である。 図１の実施形態の一変形例に係る配線基板の構成を示す断面図である。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
（第１の実施形態…図１〜図１２、図１８参照）
図１は第１の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。
本実施形態の配線基板（パッケージ）１０は、複数の配線層１３，１５，１７，２１が絶縁層（具体的には樹脂層）１２，１４，１６，１８，２０を介在させて積層され、各絶縁層にそれぞれ形成されたビアホールに充填された導体（ビア１３ａ，１５ａ，１７ａ，２１ａ）を介して層間接続された構造を有している。つまり、この配線基板１０は、一般的なビルドアップ多層配線板（コア基材の両面にビルドアップ層を順次積層していくもの）とは違い、コア基材を含まない「コアレス基板」の形態を有している。
各絶縁層１２，１４，１６，１８，２０の材料としては、ビルドアップ樹脂として広く使用されているエポキシ系樹脂やポリイミド系樹脂、フェノール樹脂等の有機樹脂が用いられる。また、各配線層１３，１５，１７，２１の材料としては、代表的に銅（Ｃｕ）が用いられる。
配線基板（パッケージ）１０の第１面側（図１の例では上側：インターポーザ３０が搭載される側）の最外層の絶縁層１２（具体的には樹脂層）には、その中央の部分に凹部ＣＰが設けられ、この凹部ＣＰ内にインターポーザ３０が搭載（埋設）されている。凹部ＣＰを平面視したときの形状は、その内部に搭載されるインターポーザ３０の外形に合わせて、例えば、矩形状に形成されている。このインターポーザ３０上には、後述するように半導体素子（チップ）が実装される。
本実施形態では、配線の微細化を図るために、インターポーザ３０の母材として無機材料（具体的にはシリコン）を使用している。そして、同じくシリコンを母材とする半導体素子（チップ）を、有機樹脂を基材とする配線基板１０にインターポーザ３０を介在させて実装することにより、チップにてファインピッチで形成されたパッドを、再配線が形成されたインターポーザ３０によって容易にピッチ変換できるようにしている。インターポーザ３０の母材の材料としては、シリコン以外にも、セラミック材や石英ガラス等の無機材料が使用され得る。このインターポーザ３０の具体的な構造及びその製造方法については後で説明する。
インターポーザ３０には、その両面に電極パッド３２，３５が設けられている。インターポーザ３０の第１面側（図１の例では上側：半導体素子が搭載される側）のパッド３２は、インターポーザ３０の表面に露出している（具体的には、図９に例示するようにパッシベーション膜３３の表面と同一面に露出している）。一方、インターポーザ３０の第２面側（図１の例では下側：インターポーザ３０の第１面側とは反対側の面）のパッド３５は、インターポーザ３０の第２面側の表面から突出するように設けられている。このパッド３５は、配線基板１０の最外層の絶縁層１２に形成されたビア１３ａに直接接続されている。
また、最外層の絶縁層１２には、凹部ＣＰ（第１凹部：インターポーザ３０が搭載される凹部）の周囲の領域に複数のパッドＰ１（第１外部接続用パッド）が配置されている。各パッドＰ１は、配線基板１０を平面視するとペリフェラル状に配列されており、図１に示すように配線基板１０の表面と同一面に露出するように設けられている。このパッドＰ１は、例えば、下層側から順に銅（Ｃｕ）層Ｍ３、ニッケル（Ｎｉ）層Ｍ２、金（Ａｕ）層Ｍ１が積層された３層構造となっている。
インターポーザ３０の第１面側に設けられたパッド３２には、半導体素子の電極パッドがはんだバンプ等を介して接続されるようになっている。一方、インターポーザ３０の周囲に配置されたパッドＰ１には、チップキャパシタ等の受動素子の電極端子がはんだ等を介して接続されるようになっている。このため、その接続を容易にするために、あらかじめ各パッド３２，Ｐ１に適量のはんだ２３，２４を被着させている。このようなプリコート（はんだの被着）は、濡れ性を長期間維持でき、特にインターポーザ３０上のパッド３２に対しては銅（Ｃｕ）の酸化を防ぐという点で有効である。
ただし、このようなプリコートは必ずしも施しておく必要はなく、後で必要なときに半導体素子や受動素子等の電極端子を接続できるようにパッド３２，Ｐ１を露出させた状態のままにしておいてもよい。この場合、インターポーザ３０のパッド３２については、その表面に適当な表面処理（Ｎｉ／Ａｕめっき等）を施しておくのが望ましい。
一方、配線基板１０の第２面側（図１の例では下側：配線基板１０の第１面側とは反対側の面）には、保護膜としてのソルダレジスト層２２が設けられている。このソルダレジスト層２２は、最外層の配線層（図１の例では配線層２１）の所要の箇所に画定されたパッドＰ２（第２外部接続用パッド）の部分を露出させて、その一部を覆うように形成されている。このソルダレジスト層２２から露出する各パッドＰ２は、ビア２１ａ、配線層１７（ビア１７ａ）、配線層１５（ビア１５ａ）及び配線層１３（ビア１３ａ）を介して、それぞれインターポーザ３０のパッド３５及び受動素子搭載用のパッドＰ１に接続されている。
ソルダレジスト層２２から露出するパッドＰ２には、本配線基板１０をマザーボード等に実装する際に使用されるはんだボールなどの外部接続端子が接合されるようになっている。そのため、接合の際のコンタクト性を良くするために適当な表面処理（Ｎｉ／Ａｕめっき等）を施しておくのが望ましい。
さらに、配線基板１０の第２面側の最外層の絶縁層２０には、シート状部材４０が埋設されている。このシート状部材４０は、本配線基板１０に埋設されたインターポーザ３０に半導体素子を実装した後の上下方向（基板面と直交する方向）において弾性率及び熱膨張係数（ＣＴＥ）の分布がほぼ対称系となるように設けられている。つまり、シート状部材４０は、チップを実装した状態（例えば、図２の半導体装置５０）の上下方向において弾性率及びＣＴＥの分布を調整して装置全体の反りを緩和する（反り量を小さくする）役割を果たしている。
このため、シート状部材４０には、本配線基板１０に実装される半導体素子（具体的には、シリコンチップ）の弾性率（約１９３ＧＰａ）及びＣＴＥ（約３ｐｐｍ／Ｋ）と同程度の比較的高い弾性率及び比較的低いＣＴＥを有する材料を使用するのが望ましい。これにより、半導体素子と配線基板１０との間のＣＴＥの差が小さくなり、半導体装置の反りを抑制できるからである。
ただし、反りの抑制の度合いは、配線基板１０の大きさや積層数、インターポーザ３０を構成する材料及びその大きさ、シート状部材４０の配設位置やその大きさ等に依存して多少の変動幅がある。本実施形態では、例えば、室温（２５℃）からリフロー温度域（２３０〜２６０℃前後）のいずれの状況下でも許容される反りの大きさ（反り量）を１００μｍ以内に抑制することを前提として、弾性率が１３０ＧＰａよりも大きく５００ＧＰａ以下の範囲内で、ＣＴＥが１０ｐｐｍ（１０×１０-6）／Ｋ以下の範囲内にある材料を選択している。
従って、シート状部材４０の材料としては、弾性率及びＣＴＥが上記の範囲内であれば金属材料、非金属材料を問わず、いずれも使用可能である。例えば、金属材料であれば、４２合金（４２重量％ニッケル（Ｎｉ）−鉄（Ｆｅ）合金）、３６合金、コバール（Ｆｅ５３％、Ｎｉ２８％、コバルト（Ｃｏ）１８％の合金）等が用いられる。非金属材料であれば、カーボンファイバクロス、セラミック材、石英ガラス等が用いられる。あるいは、インターポーザ３０と同様にシリコンを使用してもよい。
なお、シート状部材４０に金属材料を使用した場合、図１に示すように配線基板１０の側面にシート状部材４０の側壁部４０Ｓを露出させると、その側壁部４０Ｓが酸化されたりする等の悪影響が及ぼされる可能性がある。よって、かかる不都合を確実に回避するためには、シート状部材４０の側壁部４０Ｓを露出させないように、最外層の絶縁層２０で側壁部４０Ｓを覆うような配線基板１０ｂ（図１８参照）を形成してもよい。
本パッケージ（配線基板１０）を構成する各部材の具体的な材料や大きさ、厚さ等については、後で詳述するプロセスの各工程中で適宜説明する。
図２は、本実施形態の配線基板１０に半導体素子等を実装した場合の一構成例（半導体装置）を断面図の形態で示したものである。
図２に示す半導体装置５０において、配線基板１０の第１面側には、能動素子としての半導体素子５１（例えば、ＣＰＵ等のシリコンチップ）と共に、受動素子としてのチップキャパシタ５５が実装されている。また、配線基板１０の第２面側には、外部接続端子としてのはんだボール５８が接合されている。
配線基板１０の第１面側に実装される半導体素子５１は、その電極パッド（端子）がはんだバンプ５２等の導電性材料を用いてインターポーザ３０の対応するパッド３２（図１参照）に電気的に接続されている（例えば、フリップチップ実装）。さらに、その実装されたチップ５１とインターポーザ３０（配線基板１０）との間隙にアンダーフィル樹脂５３（熱硬化性のエポキシ系樹脂等）が充填され、硬化されて、チップ５１が基板１０に固定されている。
チップキャパシタ５５は、その１対の電極端子がはんだ５６等の導電性材料を用いてパッドＰ１に接続されている。本実施形態では、このパッドＰ１をチップキャパシタ搭載用として利用しているが、チップキャパシタに代えて他の受動素子（抵抗素子やチップインダクタ等）を搭載するのに利用してもよい。また、必要に応じて、本配線基板１０に他の配線基板を上下方向に積層してＰＯＰ（パッケージ・オン・パッケージ）構造とする際の接続用パッドＰ１として利用することも可能である（図１４参照）。
一方、配線基板１０の第２面側においてソルダレジスト層２２から露出するパッドＰ２には、本配線基板１０をマザーボード等の実装用基板に実装する際に使用されるはんだボール５８が接合されている。図２の例では、はんだボール５８を接合したＢＧＡ（ボール・グリッド・アレイ）の形態としているが、これに代えて、当該パッドＰ２に金属ピンを接合したＰＧＡ（ピン・グリッド・アレイ）の形態としてもよい。あるいは、外部接続端子（はんだボールや金属ピン等）を設けずに、当該パッドＰ２自体を外部接続端子として利用してもよい。
次に、本実施形態の配線基板１０を製造する方法について、その製造工程の一例を示す図３〜図８を参照しながら説明する。
先ず最初の工程では（図３（ａ）参照）、ベースとなる仮基板（支持基材）ＢＳを用意する。この支持基材ＢＳの材料としては、後述するように最終的にはエッチングされることを考慮して、エッチング液で溶解可能な金属（例えば、銅（Ｃｕ））が用いられる。また、支持基材ＢＳの形態としては、基本的には金属板もしくは金属箔で十分であるが、具体的な例としては、本願出願人が以前に提案した「配線基板の製造方法及び電子部品実装構造体の製造方法」（特開２００７−１５８１７４号公報）において開示されているような形態のものを使用することができる。すなわち、プリプレグ（補強材のガラス布にエポキシ系樹脂、ポリイミド系樹脂等の熱硬化性樹脂を含浸させ、半硬化のＢステージ状態にした接着シート）上に下地層及び銅箔を配置して加熱・加圧することにより得られた構造体を、支持基材ＢＳとして好適に使用することができる。
次の工程では（図３（ｂ）参照）、支持基材ＢＳ上にパターニング材料を使用してめっきレジスト（レジスト層）ＰＲ１を形成する。パターニング材料としては、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のもの）、液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）等を用いることができる。例えば、ドライフィルムを使用する場合、支持基材ＢＳの表面を洗浄後、ドライフィルムを熱圧着によりラミネートする。
次の工程では（図３（ｃ）参照）、そのレジスト層ＰＲ１を所要の形状にパターニングする。すなわち、凹部ＣＰ（図１）内に搭載されるインターポーザ３０を平面視したときの外形（例えば、矩形状）に応じた開口部ＯＰ１を有するようにパターニングを行う。
例えば、レジスト層ＰＲ１としてドライフィルムをラミネートした場合には、このドライフィルムを、所要の形状にパターニングされたマスクを用いて紫外線（ＵＶ）照射による露光を施して硬化させる。さらに、所定の現像液を用いて当該部分をエッチング除去し（開口部ＯＰ１の形成）、レジスト層ＰＲ１を形成する。液状のフォトレジストを用いた場合にも、同様の工程を経て、レジスト層ＰＲ１を形成することができる。
次の工程では（図３（ｄ）参照）、そのレジスト層ＰＲ１の開口部ＯＰ１から露出している支持基材（Ｃｕ）ＢＳ上に、この支持基材ＢＳを給電層として利用した電解Ｃｕめっきにより、レジスト層ＰＲ１の厚さに応じためっき膜（Ｃｕ）ＭＰを形成する。
次の工程では（図３（ｅ）参照）、めっきレジストとして用いたレジスト層ＰＲ１を除去する。例えば、めっきレジストとしてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去することができ、ノボラック系樹脂、エポキシ系樹脂等の液状レジストを使用した場合には、アセトンやアルコール等を用いて除去することができる。これにより、支持基材（Ｃｕ）ＢＳ上にめっき膜（Ｃｕ）ＭＰが一体化された構造体（凸状の支持基材ＢＳ１）が出来上がる。
次の工程では（図４（ａ）参照）、支持基材ＢＳ１の凸状部分（めっき膜ＭＰ）が形成されている側の面に、図３（ｂ）の工程で行った処理と同様にして、パターニング材料を使用してめっきレジスト（レジスト層）ＰＲ２を形成する。例えば、ドライフィルムをラミネートする。レジスト層ＰＲ２の厚さは、少なくとも支持基材ＢＳ１の凸状部分（めっき膜ＭＰ）を被覆し、かつ、形成すべきパッドＰ１の厚さに選定されている。
次の工程では（図４（ｂ）参照）、図３（ｃ）の工程で行った処理と同様にして、めっきレジストＰＲ２を所要の形状にパターニングする。この場合、形成すべきパッドＰ１の形状（例えば、円形状や矩形状等）に応じた開口部ＯＰ２を有するようにパターニングを行う。
次の工程では（図４（ｃ）参照）、そのレジスト層ＰＲ２の開口部ＯＰ２から露出している支持基材（Ｃｕ）ＢＳ１上に、この支持基材ＢＳ１を給電層として利用した電解めっきにより、受動素子（チップキャパシタ等）搭載用又はＰＯＰ接続用のパッドＰ１（第１外部接続用パッド）を形成する。例えば、支持基材（Ｃｕ）ＢＳ１上にＡｕフラッシュめっきを施し（Ａｕ層Ｍ１）、更にＡｕ層Ｍ１上にＮｉめっきを施し（Ｎｉ層Ｍ２）、更にＮｉ層Ｍ２上にＣｕめっきを施して（Ｃｕ層Ｍ３）、３層構造（Ａｕ／Ｎｉ／Ｃｕ）のパッドＰ１を形成する。この層構成では、Ｎｉ層Ｍ２が、その上層のＣｕ層Ｍ３に含まれるＣｕが下層のＡｕ層Ｍ１に拡散するのを防止するバリヤ層として機能する。
図４（ｃ）の例では、３層構造（Ａｕ／Ｎｉ／Ｃｕ）のパッドＰ１を形成しているが、パッドＰ１を構成する金属層の組成がこの例に限定されないことはもちろんである。他の層構成として、例えば、Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ、Ａｕ／Ｃｕなどを積層してもよい。要は、パッドＰ１を構成する金属層のうち支持基材ＢＳ１に接している側の金属層が、最終的に支持基材（Ｃｕ）ＢＳ１をエッチングしたときにそのエッチング液で溶解されない金属から構成されていれば十分である。Ａｕ以外にも、例えば、銀（Ａｇ）、鉄（Ｆｅ）、チタン（Ｔｉ）等を使用することが可能である。
次の工程では（図４（ｄ）参照）、図３（ｅ）の工程で行った処理と同様にして、めっきレジストとして用いたレジスト層ＰＲ２を除去する。これにより、支持基材ＢＳ１上にパッドＰ１が形成された構造体が出来上がる。
次の工程では（図５（ａ）参照）、支持基材ＢＳ１の凸状部分（めっき膜ＭＰ）上に、あらかじめ作製しておいたインターポーザ３０を搭載する。
このインターポーザ３０の構造及びその搭載方法について、さらに図９を参照しながら説明する。図９において、（ａ）はインターポーザ３０の断面構造を示している。このインターポーザ３０は、例えば、以下のようにして作製することができる。
先ず、シリコン基板（ウエハ）３１の表面に熱酸化等によって酸化シリコン等の絶縁層を形成した後、シリコン基板３１の第１の面（図９（ａ）の例では下側：図１において、半導体素子が搭載される面）にパッド電極と一体の配線パターン３２を形成する。この配線パターン（パッド）３２は、銅（Ｃｕ）のスパッタリングやめっき等により形成され、フォトリソグラフィ技術を用いてパターニングされる。更に配線パターン（パッド）３２が形成されている側の面に、その表面を保護するパッシベーション膜３３を形成する。このパッシベーション膜３３は、窒化シリコンやリンガラス、ポリイミド樹脂等からなり、パッド３２の部分を露出させて形成される。図９（ａ）の例では、パッシベーション膜３３とパッド３２の表面を同一面としているが、この形態に限定されないことはもちろんであり、必要に応じて適宜変更することは可能である。
次に、シリコン基板３１の第２の面（図９（ａ）の例では上側：シリコン基板３１の第１の面と反対側の面）から所定の厚さ（例えば１００μｍ程度）に研削して薄化した後、その第２の面から配線パターン（パッド）３２に向かって貫通孔を形成する。この貫通孔は、例えば、レーザによる異方性ドライエッチングにより形成される。この貫通孔の形成後、貫通孔の内壁及びシリコン基板３１の第２の面に、熱酸化等によって酸化シリコン等の絶縁層を形成する。
さらに、その貫通孔の内部に導電材料を充填してビア３４を形成後、シリコン基板（ウエハ）３１の他方の面に、パッド電極と一体の配線パターン３５を形成する。ビア３４及び配線パターン（パッド）３５は、銅（Ｃｕ）のスパッタリングやめっき等により形成され、フォトリソグラフィ技術を用いてパターニングされる。さらに、配線パターン（パッド）３５の表面をエッチング等により粗化して、凹凸状態にしておく。このようにパッド３５の表面を凹凸状態にしておくことで、このパッド３５上に形成される樹脂層との密着性を高めることができる。
この後、シリコン基板（ウエハ）３１をダイシングすることによって、個片化されたインターポーザ３０を得ることができる。このとき、インターポーザ３０の側面は、ダイサーのブレードによる切断に起因して、凹凸状態となっている。従って、上記のパッド３５の表面の凹凸状態と併せて、インターポーザ３０の周囲に接する樹脂層との密着性を更に高めることができる。
このようにして作製されたインターポーザ３０を、図９（ｂ）に示すように、そのパッシベーション膜３３が形成されている側の面（インターポーザ３０の第１面側）に絶縁接着層３７（例えば、エポキシ系樹脂等のシート材）を介在させて、支持基材ＢＳ１の凸状部分（めっき膜ＭＰ）上に搭載する。絶縁接着層３７は、パッシベーション膜３３と共に、最終的に支持基材（Ｃｕ）ＢＳ１をエッチングしたときにそのエッチング液で溶解されないようにインターポーザ３０を保護する役割を果たす。
再び図５を参照すると、次の工程では（図５（ｂ）参照）、インターポーザ３０が搭載された支持基材ＢＳ１上に、このインターポーザ３０と共にその周囲のパッドＰ１を被覆するように絶縁層１２を厚さ３０μｍ程度に形成する。この絶縁層１２の材料としては、熱硬化性のエポキシ系樹脂やポリイミド系樹脂等の有機樹脂が用いられる。形成方法としては、例えば、エポキシ系樹脂フィルムを支持基材ＢＳ１上にラミネートし、この樹脂フィルムをプレスしながら１３０〜１５０℃の温度で熱処理して硬化させることにより、絶縁層１２を形成することができる。
次の工程では（図５（ｃ）参照）、この絶縁層１２の所要の箇所（インターポーザ３０上のパッド３５及び支持基材ＢＳ１上のパッドＰ１の各位置に対応する部分）に、炭酸ガスレーザ、エキシマレーザ等による穴明け加工により、当該パッド３５，Ｐ１に達するビアホールＶＨ１，ＶＨ２を形成する。この例ではレーザによりビアホールＶＨ１，ＶＨ２を形成しているが、絶縁層１２が感光性樹脂を用いて形成されている場合には、フォトリソグラフィ技術を用いて所要のビアホールを形成することも可能である。
次の工程では（図５（ｄ）参照）、ビアホールＶＨ１，ＶＨ２が形成された絶縁層１２上に、セミアディティブ法やアディティブ法等により、各ビアホールＶＨ１，ＶＨ２を充填して（ビア１３ａ）それぞれ下層のパッド３５，Ｐ１に接続される配線層１３を所要のパターン形状に形成する。
具体的には、先ず、無電解めっきやスパッタリング等により、ビアホールＶＨ１，ＶＨ２の内部を含めて絶縁層１２上に銅（Ｃｕ）のシード層（図示せず）を形成後、形成すべき配線層１３の形状に応じた開口部を有するレジスト膜（図示せず）を形成する。次に、このレジスト膜の開口部から露出しているシード層（Ｃｕ）上に、このシード層を給電層として利用した電解Ｃｕめっきにより、配線層１３（ビア１３ａを含む）を厚さ５μｍ〜１０μｍ程度に形成する。この後、図３（ｅ）の工程で行った処理と同様にしてレジスト膜を除去し、さらに、露出しているシード層をウエットエッチングにより除去する。
なお、シード層のＣｕ層を除去したときに同時に配線層（Ｃｕ）１３の上層部分も除去されるが、配線層１３の厚さはシード層と比べてかなり厚いため、配線層１３が断線するといった問題は生じない。
次の工程では（図６（ａ）参照）、図５（ｂ）〜図５（ｄ）の工程で行った処理と同様にして、所要の層数となるまで絶縁層と配線層を交互に積層する。本実施形態では、２層の絶縁層１４，１６と２層の配線層１５，１７が積層されている。先ず、絶縁層１２及び配線層１３上に絶縁層１４を形成し、この絶縁層１４に、配線層１３の所要の箇所に画定されたパッドの部分に達するビアホールを形成した後、このビアホールを充填して（ビア１５ａの形成）当該パッドに接続される配線層１５を所要のパターン形状に形成する。さらに、絶縁層１４及び配線層１５上に絶縁層１６を形成し、この絶縁層１６に、配線層１５の所要の箇所に画定されたパッドの部分に達するビアホールを形成した後、このビアホールを充填して（ビア１７ａの形成）当該パッドに接続される配線層１７を所要のパターン形状に形成する。
次の工程では（図６（ｂ）参照）、図５（ｂ）の工程で行った処理と同様にして、露出している絶縁層１６及び配線層１７上に、配線層１７を被覆するように絶縁層１８を厚さ１５μｍ程度に形成する。
次の工程では（図６（ｃ）参照）、その絶縁層１８上に、上記の所定の範囲内にある弾性率（１３０ＧＰａよりも大きく５００ＧＰａ以下）及びＣＴＥ（１０ｐｐｍ／Ｋ以下）を有した材料からなるシート状部材４０を積層する。シート状部材４０としては、４２合金、コバール、３６合金等の金属材料、セラミック材、石英ガラス、シリコン、カーボンファイバクロス等の非金属材料などが好適に用いられる。
このシート状部材４０は、基本的には、熱圧着（加熱及び加圧）により絶縁層１８（エポキシ系樹脂フィルム等）に接着させる形で積層される。例えば、絶縁層１８を加熱・加圧して硬化させる際に、同時にシート状部材４０を熱圧着し、絶縁層１８上に接着して積層する。このため、下層の絶縁層１８との密着性を上げるために、加熱・加圧に先立ち、そのシート状部材４０の表面を粗化した状態（凹凸状態）にしておいてもよい。その粗化処理工程の例を、シート状部材４０として４２合金の金属板を使用した例を挙げて図１０及び図１１にて説明する。
図１０に示す方法では、（ａ）所要の厚さの４２合金の金属板（シート状部材４０）に対し、（ｂ）その表面をエッチング等により粗化して凹凸部Ｒ１を形成し、（ｃ）この凹凸部Ｒ１が形成された金属板（シート状部材４０ａ）を絶縁層１８上に重ね合わせて、熱圧着により両者を接着している。一方、図１１に示す方法では、（ａ）所要の厚さの４２合金の金属板（シート状部材４０）に対し、その表面にＣｕめっきを施してめっき膜４１を形成し、（ｂ）このめっき膜４１の表面をエッチング等により粗化して凹凸部Ｒ２を形成し、（ｃ）この凹凸部Ｒ２が形成された金属板（シート状部材４０ｂ）を絶縁層１８上に重ね合わせて、熱圧着により両者を接着している。
次の工程では（図７（ａ）参照）、シート状部材４０（例えば、４２合金の金属板）の所要の箇所に開口部ＯＰ３を形成する。この開口部ＯＰ３の大きさは、後の工程で形成されるビアホールＶＨ３の開口径（最大値）よりも大きくなるように選定されている。
この開口部ＯＰ３は、サブトラクティブ法を用いて形成することができる。先ず、シート状部材４０上に、形成すべき開口部ＯＰ３の形状にパターニングされたレジスト層（エッチングレジストＥＲ）を形成し、次に、このエッチングレジストＥＲをマスクにしてシート状部材４０の露出している部分をウエットエッチングにより除去する（開口部ＯＰ３の形成）。そして、エッチングレジストＥＲを除去する。
次の工程では（図７（ｂ）参照）、図６（ｂ）の工程で行った処理と同様にして、露出している絶縁層１８及びシート状部材４０上に、シート状部材４０の開口部ＯＰ３（図７（ａ））を埋め込むように絶縁層２０を形成する。この絶縁層２０は、シート状部材４０上の部分の厚さが１５μｍ程度となるように選択されている。
次の工程では（図７（ｃ）参照）、図５（ｃ）の工程で行った処理と同様にして、絶縁層２０の所要の箇所（シート状部材４０の開口部ＯＰ３（図７（ａ））が形成されている箇所に対応する部分）に、炭酸ガスレーザ、エキシマレーザ等による穴明け加工により、下層の配線層１７（パッドの部分）に達するビアホールＶＨ３を形成する。このとき、シート状部材４０の開口部ＯＰ３はビアホールＶＨ３の開口径（最大値）よりも大きくなるように選定されているので、ビアホールＶＨ３の内周面に絶縁層１８，２０が露出し、シート状部材４０の側面が露出することはない。
次の工程では（図８（ａ）参照）、図５（ｄ）の工程で行った処理と同様にして、ビアホールＶＨ３（図７（ｃ））が形成された絶縁層１８，２０上に、セミアディティブ法等により、ビアホールＶＨ３を充填して（ビア２１ａ）下層の配線層１７（パッドの部分）に接続される配線層２１を所要のパターン形状に形成する。この配線層２１は、本パッケージ（配線基板１０）の最外層の配線層を構成し、その所要の箇所にパッドＰ２の部分が画定されている。
ここに、シート状部材４０は、配線基板１０において配線形成密度が小さい層（図示の例では絶縁層２０）に埋設されている。このため、シート状部材４０を絶縁層２０のほぼ全面に亘って（隣接する配線（ビア２１ａ）の間も含め）埋設しても、シート状部材４０とビア２１ａとの絶縁性を保って配線を形成することができる。すなわち、図８（ａ）に示すように、最外層の配線層２１（ビア２１ａ）を、２層の絶縁層１８，２０を貫通して下層の配線層１７に電気的に接続することができる。
次の工程では（図８（ｂ）参照）、配線層２１（パッドＰ２）が形成されている側の面に、当該パッドＰ２の部分を露出させてその表面（絶縁層２０及び配線層２１上）を覆うようにソルダレジスト層２２を厚さ３０μｍ〜４０μｍ程度に形成する。このソルダレジスト層２２は、例えば、感光性のエポキシアクリル系の樹脂からなり、この樹脂レジストを塗布（もしくはフィルム状に成形したものをラミネート）し、当該レジストを所要の形状にパターニングすることにより形成することができる。このパターニングにより、ソルダレジスト層２２には開口部（直径２５０μｍ程度）が形成され、この開口部から配線層２１のパッドＰ２が露出する。さらに、この露出しているパッドＰ２上に、適当な表面処理（Ｎｉ／Ａｕめっき等）を施す。
最後の工程では（図８（ｃ）参照）、仮基板として用いた支持基材ＢＳ１を除去する。例えば、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等のアルカリ性溶液を用いたウエットエッチングにより、露出しているパッドＰ１，Ｐ２（それぞれ表層部にＡｕめっき層が形成されている）、絶縁層１２、インターポーザ３０上の絶縁接着層３７（図９）及びソルダレジスト層２２に対して、支持基材（Ｃｕ）ＢＳ１を選択的にエッチングして除去することができる。
さらに、インターポーザ３０上の絶縁接着層３７（図９）を剥離除去した後、その露出しているインターポーザ３０上のパッド３２（図９）及び絶縁層１２上のパッドＰ１に、それぞれ適量のはんだ２３，２４（図１）を被着させる。そして、ダイサー等により、その構造体を個々のパッケージ単位に切断分割することで、本実施形態の配線基板１０が得られる。
上述した製造方法では、図３（ａ）〜（ｅ）の工程において凸状の支持基材ＢＳ１をめっき法（電解Ｃｕめっき）により形成したが、必ずしもこの方法に限定されないことはもちろんである。他の方法としては、例えば、ハーフエッチングにより所要の凸状の支持基材を形成することも可能である。その場合の製造工程の一例を図１２に示す。
先ず最初の工程では（図１２（ａ）参照）、図３（ａ）の工程で行った処理と同様にして銅（Ｃｕ）の支持基材ＢＳ２を用意し、この支持基材ＢＳ２上にパターニング材料を使用してエッチングレジスト（レジスト層）ＥＲ１を形成する。ここで用意する支持基材ＢＳ２は、図３（ａ）の工程で使用した支持基材ＢＳと比べてその厚さが若干厚いものを使用する。また、パターニング材料としては、感光性のドライフィルム、液状のフォトレジスト等を用いることができる。
次の工程では（図１２（ｂ）参照）、図３（ｃ）の工程で行った処理と同様にして、エッチングレジスト（レジスト層）ＥＲ１を所要の形状にパターニングする。この場合、そのエッチングレジストＥＲ１のうち、凹部ＣＰ（図１）内に搭載されるインターポーザ３０を平面視したときの外形（例えば、矩形状）に対応する部分ＥＲ２のみが残存するようにパターニングを行う。
次の工程では（図１２（ｃ）参照）、そのエッチングレジストＥＲ２をマスクにして、支持基材ＢＳ２の露出している部分にハーフエッチングを施す。例えば、塩化第二鉄水溶液、塩化第二銅水溶液等のアルカリ性溶液を用いたウエットエッチングにより、その露出している支持基材（Ｃｕ）ＢＳ２の部分を所要の深さに除去する。除去すべき所要の深さは、図３（ｄ）の工程で形成しためっき膜（Ｃｕ）ＭＰの厚さに相当する。
次の工程では（図１２（ｄ）参照）、図３（ｅ）の工程で行った処理と同様にして、エッチングレジストとして用いたレジスト層ＥＲ２を除去する。これにより、所要の凸状の支持基材ＢＳ３が出来上がる。この支持基材ＢＳ３は、図３（ｅ）の工程で形成した凸状の支持基材ＢＳ１と形状的に同じである。この後の処理は、図４（ａ）の工程以降の処理と同じである。
また、図６（ｃ）の工程において絶縁層１８上に積層されるシート状部材４０の材料としては、上述したように所定の範囲内にある弾性率（１３０ＧＰａよりも大きく５００ＧＰａ以下）及びＣＴＥ（１０ｐｐｍ／Ｋ以下）を有した材料のうちから適宜選択して使用することが可能である。例えば、シート状部材４０として金属材料（４２合金等）を使用した場合には、上述したようにシート状部材４０の側壁部４０Ｓを配線基板１０ｂ（図１８参照）の側面から露出させないようにしてもよい。この場合、例えば、個々の配線基板に切断する際の切断部分にシート状部材（金属部分）が形成されないように周知の技術を用いてパターニングを行えばよい。
また、シート状部材４０として非金属材料（例えば、カーボンファイバクロス）を使用した場合には、プリプレグの場合と同様に、予めカーボンファイバクロスにＢステージ状態の樹脂材を含浸させておいたもの（シート状の部材）を、絶縁層１８上に積層する。この場合、図７（ａ）の工程で行った方法の代わりに、その非金属材料からなるシート状部材４０に対し、炭酸ガスレーザ等により所要の開口部ＯＰ３を形成する。
以上説明したように、本実施形態に係る配線基板１０及びその製造方法によれば、配線基板１０の第１面側の最外層の絶縁層１２の中央の部分に、実装される半導体素子の母材（シリコン）と熱膨張係数が近い材料を母材とするインターポーザ３０（例えば、シリコンインターポーザ）が埋設されている。一方、配線基板１０の第２面側の最外層の絶縁層２０には、上記の所定の範囲内にある比較的高い弾性率及び比較的低いＣＴＥを有する材料からなるシート状部材４０が埋設されている。つまり、インターポーザ３０とシート状部材４０が上下方向（基板面と直交する方向）において互いに対称となる位置に配設されている配線基板１０を得ることができる。
このように本実施形態の配線基板１０は、薄型化に適応されたコアレス基板の形態を有している一方で、配線基板１０内の特定の箇所に埋め込まれたシート状部材４０の存在により、配線基板１０（半導体装置５０）全体が補強された構造となっている。つまり、基板（装置全体）の剛性が高められている。
これにより、室温（２５℃前後）の状況下のみならず、本配線基板１０への半導体素子５１の実装時（図２）や、半導体素子実装後の配線基板（図２の半導体装置５０）のマザーボード等への実装時（２次実装時）において端子接続の際のリフローによる熱（２３０〜２６０℃前後）が加わった時でも、シート状部材４０は、インターポーザ３０と協働して、上下方向での弾性率及び熱膨張係数（ＣＴＥ）の分布がほぼ対称系となるように機能する。その結果、基板全体の反りの発生に対して十分に対応することができる。特に、シート状部材４０が絶縁層２０内のほぼ全面に亘って埋め込まれているので、反りが発生したとしてもその大きさを十分に緩和する（反り量を小さくする）ことができる。
また、配線基板１０の第１面側の最外層の絶縁層１２においてインターポーザ３０の周囲の部分にパッドＰ１（第１外部接続用パッド）が設けられているので、このパッドＰ１を受動素子（チップキャパシタ５５等）搭載用として、あるいは必要に応じて他の配線基板等（例えば、図１４に例示する配線基板６２）を搭載するためのＰＯＰ接続用として有効に利用することができる。これは、半導体装置の更なる高機能化（高性能化）につながり、半導体装置として応用範囲の更なる拡張に寄与する。
ちなみに、前記の特許文献１（特開２００９−１３０１０４号公報）に開示された基板構造（図３等）では、基板上の中央部に配置されたインターポーザの周囲の部分にモールド樹脂で補強材（スティフナ）を設けることで、基板の反りを抑制している。この構造では、インターポーザの周囲の部分に外部接続用の端子（パッド）を設けることができないといった不利がある。これに対し、本実施形態の配線基板１０の構成では、インターポーザ３０の周囲の部分に外部接続用のパッドＰ１を設けることができる。
また、本実施形態の配線基板１０には、配線基板１０の第１面側において最外層の絶縁層１２にインターポーザ３０が埋設され、このインターポーザ３０を介在させて半導体素子５１を実装するようにしている。このため、従来のようにその母材として有機樹脂のみを用いた配線基板単体でのパッケージと比較すると、配線の微細化を図ることができる。また、シリコンインターポーザ単体でのパッケージと比較すると、低コスト化を図ることができる。また、最外層の絶縁層１２にインターポーザ３０を埋設しているため、従来の配線基板上にインターポーザを積層した配線基板と比べて、配線基板の厚さを薄くすることができ、半導体装置の小型化を図ることができる。
また、本実施形態の配線基板１０（インターポーザ３０上）に実装された半導体素子５１が損傷を受けるのを防止することができる。すなわち、従来の配線基板構造では、配線基板上の半導体素子実装エリア内の領域と比べてその外側の領域の方が反り量（変位）が大きいため、その影響によるストレスによって半導体素子にクラック等が生じたりする。特に、処理速度（配線層間の信号の伝搬速度）の高速化を図るために層間絶縁層にＬｏｗ−ｋ材料（低誘電率材料）を使用している半導体素子の場合、Ｌｏｗ−ｋ材料は概して弾性率が低い（強度的に脆い）ため、かかる不都合は一層顕著に表れる。これに対し、本実施形態では、シート状部材４０の存在により基板（装置全体）の剛性が高められているので、半導体素子５１の損傷等の不都合を回避することができる。
（第２の実施形態…図１３〜図１７参照）
図１３は第２の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。
この第２の実施形態に係る配線基板１０ａは、上述した第１の実施形態に係る配線基板１０（図１）と比べて、配線基板１０ａの第１面側において最外層の絶縁層１２ａに配置されるパッドＰ１（第１外部接続用パッド）の露出している側の面（Ａｕ層Ｍ１側）が、絶縁層１２ａの表面から基板内部に後退した位置にある点で相違している。具体的には、最外層の絶縁層１２ａにおいてインターポーザ３０が埋設された凹部ＣＰ１（第１凹部）の周囲の領域に、この凹部ＣＰ１と同じ深さで凹部ＣＰ２（第２凹部）が設けられ、この凹部ＣＰ２内にパッドＰ１が配置されている。他の構成については、第１の実施形態に係る配線基板１０の構成と基本的に同じであるのでその説明は省略する。
この第２の実施形態に係る配線基板１０ａは、特に、ＰＯＰ（パッケージ・オン・パッケージ）構造を実現することを意図している。
ＰＯＰ構造の具体的な一つの形態は、下側パッケージに半導体素子を実装すると共に、その半導体素子の周辺領域に形成されたパッドに、上側パッケージの実装面側の対応する領域に形成されたパッドを、はんだバンプを介して接合したものである。このようなＰＯＰ構造では、上下のパッケージ間を接続するはんだバンプの大きさ（２００〜３００μｍ程度）は、下側パッケージに実装された半導体素子の高さ（１００μｍ前後）よりも高くなるのが一般的である。
従って、下側パッケージの周辺領域に配置されるパッドの表面が当該パッケージの表面と同一面にあると、上下各パッケージのパッド同士を接続したときに、半導体素子の表面の位置と上側パッケージの実装面との間に相当の隙間ができてしまう。かかる構造は、半導体装置の動作上は問題ないが、昨今の小型・薄型化及び高機能化の流れに鑑み、改善の余地がある。
そこで、この第２の実施形態の配線基板１０ａでは、ＰＯＰ接続用の端子として用いられるパッドＰ１（第１外部接続用パッド）の表面を配線基板１０ａの第１面側の表面（最外層の絶縁層１２ａの表面）から基板内部に後退させることで、実装される半導体素子と他の配線基板との隙間を可能な限り狭めて、小型化、薄型化を実現している。
図１４は、本実施形態の配線基板１０ａを用いてＰＯＰ構造を実現した場合の一構成例（半導体装置）を断面図の形態で示したものである。
図１４に示す半導体装置６０において、配線基板１０ａの第１面側には、能動素子としての半導体素子５１（例えば、ＣＰＵ等のシリコンチップ）が実装されるとともに、他のパッケージ（配線基板６２）がＰＯＰ接合されている。また、配線基板１０ａの第２面側（配線基板１０ａの第１面側とは反対側の面）には、外部接続端子としてのはんだボール５８が接合されている。
配線基板１０ａに実装される半導体素子（チップ）５１は、図２に示した実装態様と同様にフリップチップ実装されている。さらに、その実装されたチップ５１とインターポーザ３０（配線基板１０ａ）との間隙にアンダーフィル樹脂５３が充填され、硬化されて、チップ５１が基板１０ａに固定されている。
他の配線基板６２は、その実装面側に形成された電極パッド（図示せず）がはんだバンプ６４等を介して本配線基板１０ａ上の対応するパッドＰ１に接続されている。その接続の際、パッドＰ１の表面を配線基板１０ａの表面から基板内部に後退させているので、上下各配線基板６２，１０ａの端子（パッド）同士を接続したときに、下側の配線基板１０ａのインターポーザ３０上に実装された半導体素子５１の表面（高さ）の位置と上側の配線基板６２の実装面との間隙を相対的に狭めることができる。これは、半導体装置６０としての小型・薄型化及び高機能化の要求に応えるものである。
一方、配線基板１０ａの第２面側において、ソルダレジスト層２２から露出するパッドＰ２（第２外部接続用パッド）には、図２に示した構造と同様に、外部接続端子としてのはんだボール５８が接合されている。この場合も同様に、ＢＧＡの形態の代わりにＰＧＡの形態としてもよいし、あるいは、当該パッドＰ２自体を外部接続端子として用いてもよい。
この第２の実施形態に係る配線基板１０ａは、基本的には、第１の実施形態に係る製造方法の各工程（図３〜図８）で行った処理と同様にして製造することができる。ただし、上記の構成上の違いに関連する部分を形成する処理において相違する。以下、本実施形態の配線基板１０ａを製造する方法について、図１５〜図１７を参照しながら説明する。
先ず最初の工程では（図１５（ａ）参照）、図３（ａ）及び（ｂ）の工程で行った処理と同様にして、銅（Ｃｕ）の支持基材ＢＳを用意し、この支持基材ＢＳ上にパターニング材料を使用してめっきレジスト（レジスト層）ＰＲ３を形成する。
次の工程では（図１５（ｂ）参照）、図３（ｃ）の工程で行った処理と同様にして、そのレジスト層ＰＲ３を所要の形状にパターニングする。この場合には、そのレジスト層ＰＲ３に対し、凹部ＣＰ１（図１３）内に搭載されるインターポーザ３０を平面視したときの外形（例えば、矩形状）に応じた開口部ＯＰ１と、インターポーザ３０（凹部ＣＰ１）の周囲に形成すべきパッドＰ１（凹部ＣＰ２）の形状（例えば、円形状）に応じた開口部ＯＰ４とを有するようにパターニングを行う。
次の工程では（図１５（ｃ）参照）、図３（ｄ）の工程で行った処理と同様にして、そのレジスト層ＰＲ３の開口部ＯＰ１及びＯＰ４から露出している支持基材（Ｃｕ）ＢＳ上に、この支持基材ＢＳを給電層として利用した電解Ｃｕめっきにより、レジスト層ＰＲ３の厚さに応じためっき膜（Ｃｕ）ＭＰ１及びＭＰ２を形成する。
次の工程では（図１５（ｄ）参照）、図３（ｅ）の工程で行った処理と同様にして、めっきレジストとして用いたレジスト層ＰＲ３を除去する。これにより、支持基材（Ｃｕ）ＢＳ上にめっき膜（Ｃｕ）ＭＰ１及びＭＰ２が一体化された構造体（凸状の支持基材ＢＳ４）が出来上がる。
次の工程では（図１６（ａ）参照）、図４（ａ）の工程で行った処理と同様にして、支持基材ＢＳ４の凸状部分（めっき膜ＭＰ１及びＭＰ２）が形成されている側の面に、パターニング材料（ドライフィルム等）を使用してめっきレジスト（レジスト層）ＰＲ４を形成する。レジスト層ＰＲ４の厚さは、少なくとも支持基材ＢＳ４の凸状部分（めっき膜ＭＰ１及びＭＰ２）を被覆し、かつ、形成すべきパッドＰ１の厚さに選定されている。
次の工程では（図１６（ｂ）参照）、図４（ｂ）の工程で行った処理と同様にして、めっきレジスト（レジスト層）ＰＲ４に対し、形成すべきパッドＰ１の形状（例えば、円形状）に応じた開口部ＯＰ２を有するようにパターニングを行う。
次の工程では（図１６（ｃ）参照）、図４（ｃ）の工程で行った処理と同様にして、そのレジスト層ＰＲ４の開口部ＯＰ２から露出している支持基材（Ｃｕ）ＢＳ４上に、この支持基材ＢＳ４を給電層として利用した電解めっきにより、ＰＯＰ接続用のパッドＰ１を形成する。形成されるパッドＰ１は、図示の例では３層構造（Ａｕ／Ｎｉ／Ｃｕ）となっているが、上記の場合と同様にこの層構成に限定されないことはもちろんである。
次の工程では（図１６（ｄ）参照）、図４（ｄ）の工程で行った処理と同様にして、めっきレジストとして用いたレジスト層ＰＲ４を除去する。これにより、支持基材ＢＳ４の周囲の凸状部分（めっき膜ＭＰ２）上にパッドＰ１が形成された構造体が出来上がる。
次の工程では（図１７（ａ）参照）、図５（ａ）の工程で行った処理と同様にして、支持基材ＢＳ４の中央の凸状部分（めっき膜ＭＰ１）上に、あらかじめ作製しておいたインターポーザ３０を搭載する。この後は、図５（ｂ）〜図８（ａ）の工程で行った処理と同様の処理を行う。
次の工程では（図１７（ｂ）参照）、図８（ｂ）の工程で行った方法と同様にして、配線層２１（パッドＰ２）が形成されている側の面に、当該パッドＰ２の部分を露出させてその表面（絶縁層２０及び配線層２１）を覆うようにソルダレジスト層２２を形成する。その後、露出しているパッドＰ２上に適当な表面処理（Ｎｉ／Ａｕめっき等）を施す。
最後の工程では（図１７（ｃ）参照）、図８（ｃ）の工程で行った方法と同様にして、仮基板として用いた支持基材ＢＳ４を選択エッチングにより除去する。さらに、インターポーザ３０上の絶縁接着層３７（図９）を剥離除去した後、その露出しているインターポーザ３０上のパッド３２（図９）及び絶縁層１２ａ上のパッドＰ１に、それぞれ適量のはんだ２３，２４（図１３）を被着させる。そして、ダイサー等により、その構造体を個々のパッケージ単位に切断分割することで、本実施形態の配線基板１０ａが得られる。
以上説明したように、この第２の実施形態に係る配線基板１０ａにおいても、ＰＯＰ接続用のパッドＰ１が基板内に後退して設けられている点を除けば、第１の実施形態に係る配線基板１０（図１）の構成と基本的に同じである。従って、基板１０ａの上下方向（基板面と直交する方向）において互いに対称となる位置に配設されたインターポーザ３０と高弾性及び低ＣＴＥのシート状部材４０の存在により、第１の実施形態の場合と同様の作用効果を奏することができる。
以上、本発明の好適な実施の形態について詳述したが、本発明は上記の特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において種々の変形・変更が可能なものである。
例えば、図８（ｃ）に示した配線基板１０の構造では、絶縁層１２の凹部ＣＰ内でインターポーザ３０の第１面側の表面が、絶縁層１２の表面（これと同一面にパッドＰ１が露出している）から基板内部に後退した位置にあるが、インターポーザ３０の配置形態が必ずしも図示の例に限定されないことはもちろんである。例えば、上述した製造方法において、図３（ｂ）〜（ｅ）の工程で行った処理を省略すれば、インターポーザ３０の第１面側の表面とパッドＰ１の露出面（絶縁層１２の表面）とを同一面（平坦）にすることができる。
また、上述した各実施形態では、配線基板１０（１０ａ）の第１面側において最外層の絶縁層１２（１２ａ）に配置されるパッドＰ１（第１外部接続用パッド）の露出面が、絶縁層１２の表面と同一面にある（または絶縁層１２ａの表面から基板内部に後退した位置にある）場合を例にとって説明したが、パッドＰ１の配置形態がこれに限定されないことはもちろんである。例えば、パッドＰ１の露出面が最外層の絶縁層１２（１２ａ）の表面から凸状に突出した形状となるようにパッドＰ１を形成してもよい。また、ソルダレジスト層２２の形成位置や有無についても、必要に応じて適宜変更してもよい。
１０，１０ａ，１０ｂ，６２…配線基板、
１３，１５，１７，２１…配線層、
１２，１２ａ，１４，１６，１８，２０…絶縁層、
１３ａ，１５ａ，１７ａ，２１ａ…ビア、
２２…ソルダレジスト層（保護膜）、
３０…インターポーザ、
３２，３５…インターポーザの電極パッド、
４０…（高い弾性率及び低いＣＴＥを有する）シート状部材、
５０，６０…半導体装置、
５１…半導体素子、
５２，６４…はんだバンプ（導電性材料）、
５５…チップキャパシタ（受動素子）、
５８…はんだボール（外部接続端子）、
Ｐ１，Ｐ２…（第１、第２）外部接続用パッド。

Claims (8)

  1. 複数の配線層が絶縁層を介在させて積層され、半導体素子が搭載される第１面側と、該第１面側と反対側に位置する第２面側とを有する配線基板であって、
    前記第１面側に位置する最外層の絶縁層に埋設され、搭載される半導体素子と電気的に接続されるインターポーザと、
    前記第２面側に位置する最外層の絶縁層に埋設されたシート状部材とを有し、
    前記インターポーザと前記シート状部材は、互いに対称となる位置に配設されており、
    前記シート状部材は、その厚さ方向に貫通する開口部を有し、
    前記開口部を通して基板内部の配線層と前記配線基板の第２面側に位置する最外層の絶縁層上に形成された第２外部接続用パッドとが電気的に接続されていることを特徴とする配線基板。
  2. 前記インターポーザは、前記配線基板の第１面側に位置する最外層の絶縁層の中央部分に埋設されており、
    前記インターポーザが埋設されている部分の周囲の領域には、前記配線基板の第１面側に位置する最外層の絶縁層から露出する第１外部接続用パッドが設けられていることを特徴とする請求項１に記載の配線基板。
  3. 前記第１外部接続用パッドは、前記配線基板の第１面側に位置する最外層の絶縁層の表面が凹部状に基板内部に後退した位置に設けられていることを特徴とする請求項１又は２に記載の配線基板。
  4. 前記インターポーザの第１面側には、前記配線基板の第１面側に露出して、搭載される半導体素子と電気的に接続されるパッドが設けられ、
    前記インターポーザの第１面側と反対側に位置する第２面側には、前記配線基板の第１面側に位置する最外層の絶縁層に形成された導体ビアと直接接続されるパッドが設けられていることを特徴とする請求項１から３のいずれか一項に記載の配線基板。
  5. 前記シート状部材の側壁部は、前記配線基板の第２面側に位置する最外層の絶縁層によって覆われていることを特徴とする請求項１から４のいずれか一項に記載の配線基板。
  6. 支持基材上にインターポーザを搭載する工程と、
    前記支持基材上に、前記インターポーザを被覆するように絶縁層を形成する工程と、
    前記絶縁層にビアホールを形成し、該絶縁層上に、該ビアホールを介して前記インターポーザと電気的に接続される配線層を形成する工程と、
    絶縁層と配線層を交互に積層する工程と、
    前記積層した絶縁層上に、開口部を有するシート状部材を積層する工程と、
    前記開口部を有するシート状部材を被覆するように絶縁層を形成して、該シート状部材を埋設する工程と、
    前記埋設した絶縁層上に、前記シート状部材の開口部の位置に対応させてビアホールを形成し、該ビアホールを介して下層の配線層と電気的に接続される最外層の配線層を形成する工程と、
    前記支持基材を除去する工程と、を含むことを特徴とする配線基板の製造方法。
  7. 前記支持基材上にインターポーザを搭載する工程の前に、前記支持基材上の前記インターポーザが搭載される部分の周囲の領域に第１外部接続用パッドを形成する工程を含み、
    前記支持基材上に前記絶縁層を形成する工程において、前記支持基材上に、前記インターポーザと共に前記第１外部接続用パッドを被覆するように当該絶縁層を形成し、
    前記絶縁層上に前記配線層を形成する工程において、前記絶縁層に複数のビアホールを形成し、該絶縁層上に、該複数のビアホールを介してそれぞれ前記インターポーザと前記第１外部接続用パッドとに電気的に接続される当該配線層を形成する、ことを特徴とする請求項６に記載の配線基板の製造方法。
  8. 前記シート状部材を絶縁層で被覆して埋設する工程において、前記シート状部材の側壁部も被覆するように当該絶縁層を形成することを特徴とする請求項６又は７に記載の配線基板の製造方法。
JP2011058265A 2011-03-16 2011-03-16 配線基板及びその製造方法 Active JP5649490B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011058265A JP5649490B2 (ja) 2011-03-16 2011-03-16 配線基板及びその製造方法
US13/417,665 US9078384B2 (en) 2011-03-16 2012-03-12 Wiring substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011058265A JP5649490B2 (ja) 2011-03-16 2011-03-16 配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012195447A JP2012195447A (ja) 2012-10-11
JP5649490B2 true JP5649490B2 (ja) 2015-01-07

Family

ID=46827561

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011058265A Active JP5649490B2 (ja) 2011-03-16 2011-03-16 配線基板及びその製造方法

Country Status (2)

Country Link
US (1) US9078384B2 (ja)
JP (1) JP5649490B2 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5779970B2 (ja) * 2011-05-13 2015-09-16 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US8952540B2 (en) * 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
JP5594324B2 (ja) * 2012-06-22 2014-09-24 株式会社村田製作所 電子部品モジュールの製造方法
TWI543307B (zh) * 2012-09-27 2016-07-21 欣興電子股份有限公司 封裝載板與晶片封裝結構
CN103779284A (zh) * 2012-10-22 2014-05-07 欣兴电子股份有限公司 封装载板与芯片封装结构
US10115661B2 (en) 2013-02-08 2018-10-30 Qualcomm Incorporated Substrate-less discrete coupled inductor structure
TWI487436B (zh) * 2013-05-10 2015-06-01 Unimicron Technology Corp 承載基板及其製作方法
CN104241231B (zh) * 2013-06-11 2017-12-08 南安市鑫灿品牌运营有限公司 芯片封装基板的制作方法
US10475732B2 (en) * 2013-07-12 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC package integration for high-frequency RF system
US9059054B1 (en) * 2014-01-09 2015-06-16 Nvidia Corporation Integrated circuit package having improved coplanarity
JP6133227B2 (ja) * 2014-03-27 2017-05-24 新光電気工業株式会社 配線基板及びその製造方法
JP6332680B2 (ja) * 2014-06-13 2018-05-30 新光電気工業株式会社 配線基板及びその製造方法
KR102262178B1 (ko) * 2014-09-19 2021-06-07 인텔 코포레이션 내장형 브릿지 상호접속부를 가진 반도체 패키지
JP2016063130A (ja) * 2014-09-19 2016-04-25 イビデン株式会社 プリント配線板および半導体パッケージ
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
US10306777B2 (en) * 2014-12-15 2019-05-28 Bridge Semiconductor Corporation Wiring board with dual stiffeners and dual routing circuitries integrated together and method of making the same
US20160174365A1 (en) * 2014-12-15 2016-06-16 Bridge Semiconductor Corporation Wiring board with dual wiring structures integrated together and method of making the same
US20160204056A1 (en) * 2015-01-14 2016-07-14 Bridge Semiconductor Corporation Wiring board with interposer and dual wiring structures integrated together and method of making the same
TW201626531A (zh) * 2015-01-14 2016-07-16 鈺橋半導體股份有限公司 中介層嵌置於加強層中之線路板及其製作方法
JP2018041750A (ja) * 2015-01-21 2018-03-15 ソニー株式会社 インターポーザ、モジュールおよびインターポーザの製造方法
US9847244B2 (en) * 2015-07-15 2017-12-19 Chip Solutions, LLC Semiconductor device and method
JP2017084997A (ja) * 2015-10-29 2017-05-18 イビデン株式会社 プリント配線板及びその製造方法
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
JP6661232B2 (ja) * 2016-03-01 2020-03-11 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
US10249561B2 (en) * 2016-04-28 2019-04-02 Ibiden Co., Ltd. Printed wiring board having embedded pads and method for manufacturing the same
JP2018032657A (ja) * 2016-08-22 2018-03-01 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
JP2018032661A (ja) * 2016-08-22 2018-03-01 イビデン株式会社 プリント配線板およびその製造方法
KR102008342B1 (ko) * 2017-07-18 2019-08-07 삼성전자주식회사 팬-아웃 반도체 패키지 및 패키지 기판
US11769719B2 (en) * 2018-06-25 2023-09-26 Intel Corporation Dual trace thickness for single layer routing
KR102173615B1 (ko) * 2018-07-19 2020-11-03 스템코 주식회사 다층 회로 기판 및 그 제조 방법
US20210272905A1 (en) * 2020-02-28 2021-09-02 Intel Corporation Microelectronic package with substrate cavity for bridge-attach
CN114501854B (zh) * 2020-10-27 2024-03-29 鹏鼎控股(深圳)股份有限公司 内埋元件的电路板的制作方法及内埋元件的电路板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281446B1 (en) * 1998-02-16 2001-08-28 Matsushita Electric Industrial Co., Ltd. Multi-layered circuit board and method of manufacturing the same
US7042077B2 (en) * 2004-04-15 2006-05-09 Intel Corporation Integrated circuit package with low modulus layer and capacitor/interposer
JP4955259B2 (ja) * 2005-11-24 2012-06-20 新光電気工業株式会社 配線基板、半導体装置、及び配線基板の製造方法
JP5306634B2 (ja) 2007-11-22 2013-10-02 新光電気工業株式会社 配線基板及び半導体装置及び配線基板の製造方法
JP5079475B2 (ja) * 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
JP2010034403A (ja) * 2008-07-30 2010-02-12 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
JP5026400B2 (ja) 2008-12-12 2012-09-12 新光電気工業株式会社 配線基板及びその製造方法
JP5577760B2 (ja) * 2009-03-09 2014-08-27 新光電気工業株式会社 パッケージ基板および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2012195447A (ja) 2012-10-11
US20120234589A1 (en) 2012-09-20
US9078384B2 (en) 2015-07-07

Similar Documents

Publication Publication Date Title
JP5649490B2 (ja) 配線基板及びその製造方法
JP5570855B2 (ja) 配線基板及びその製造方法並びに半導体装置及びその製造方法
JP5339928B2 (ja) 配線基板及びその製造方法
JP5026400B2 (ja) 配線基板及びその製造方法
US8941230B2 (en) Semiconductor package and manufacturing method
JP5460388B2 (ja) 半導体装置及びその製造方法
JP5221315B2 (ja) 配線基板及びその製造方法
JP6133227B2 (ja) 配線基板及びその製造方法
US8749073B2 (en) Wiring board, method of manufacturing the same, and semiconductor device
EP2066160B1 (en) Wiring board and electronic component device
US9627308B2 (en) Wiring substrate
JP5249173B2 (ja) 半導体素子実装配線基板及びその製造方法
JP6375159B2 (ja) 配線基板、半導体パッケージ
US11152293B2 (en) Wiring board having two insulating films and hole penetrating therethrough
WO2010052942A1 (ja) 電子部品内蔵配線板及びその製造方法
JP5406572B2 (ja) 電子部品内蔵配線基板及びその製造方法
JP7202785B2 (ja) 配線基板及び配線基板の製造方法
JP6341714B2 (ja) 配線基板及びその製造方法
JP6856444B2 (ja) 配線基板、配線基板の製造方法
JP5880036B2 (ja) 電子部品内蔵基板及びその製造方法と積層型電子部品内蔵基板
JP2012248891A (ja) 配線基板及びその製造方法
JP2019016683A (ja) 配線基板及びその製造方法、半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140916

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141010

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141111

R150 Certificate of patent or registration of utility model

Ref document number: 5649490

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150