JP5306634B2 - 配線基板及び半導体装置及び配線基板の製造方法 - Google Patents

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Description

本発明は配線基板及び半導体装置及び配線基板の製造方法に係り、特に第１の基板と第２の基板が積層された構造を有する配線基板及び半導体装置及び配線基板の製造方法に関する。
近年、半導体素子の高密度化に伴い、それを実装する配線基板も微細化・高密度化している。図１１は、高密度化された半導体素子に対応した従来の配線基板を示している。
同図に示す配線基板はビルトアップ基板１００であり、プレプレグ等よりなるコア層１０１の両側にビルドアップ層１０２，１０３が積層された構造とされている。各ビルドアップ層１０２，１０３は、配線層と絶縁層が交互に積層された構成とされており、各配線層はビアにより層間接続された構成とされている。また、ビルドアップ層１０２とビルドアップ層１０３は、コア層１０１に形成されたスルーホールにより電気的に接続された構成とされている。
図１１に示すビルトアップ基板１００では、ビルドアップ層１０２に半導体素子が搭載され、ビルドアップ層１０３側がマザーボード等の実装基板に実装される。この際、ビルドアップ層１０２，１０３は微細加工が可能であるため、配線層を高精度に形成することができる。このため、半導体素子と接続されるパッドのピッチを狭ピッチ化することができ、高密度化した半導体素子に対応することが可能となる。
ところで、一般にビルトアップ基板１００（配線基板）の製造は、広い面積を有した多数個取り用の基板に複数の配線基板を形成し、その後に個片化することにより個々の配線基板とする方法が採られている。このため、配線基板は基板の形状を小さくすることで、一個当たりの製造コストを低減することができる。
しかしながら、ビルトアップ基板１００は上面（ビルドアップ層１０２の上面）に半導体素子が搭載されると共に、下面（ビルドアップ層１０３の下面）はマザーボード等の実装基板に接続される。ビルトアップ基板１００に半導体素子のみを搭載する場合には、ビルトアップ基板１００の全ての微細化を図ることにより、ビルトアップ基板１００の小型化を図ることは可能である。
しかしながら、マザーボード等の実装基板は、一般に多層プリント配線基板等であり、この実装基板に形成されるパッドのピッチは半導体素子の電極ピッチに比べて格段に大きいため、実装基板への接続を考慮すると単純にビルトアップ基板１００の形状を小さくすることはできない。
そこで、これらを解決する手段として、微細配線を有する第１基板（インターポーザ）と、マザーボードへの実装が可能な接続ピッチを有する第２基板を、電気的および機械的に接合することにより積層した複合配線基板が提案されている（例えば、特許文献１参照）。
この種の複合配線基板の一例を図１２に示す。図１２（Ａ）は、シリコンインターポーザ１０７（第１基板）をビルトアップ基板１００（第２基板）上に電気的および機械的に接合することにより積層した配線基板１１０を示している。また図１２（Ｂ）は、この配線基板１１０に半導体素子１１１を実装した半導体装置１２０を示している。
シリコンインターポーザ１０７は高精度に形成することが可能であり、よって半導体素子１１１の電極ピッチに対応することができる。また、シリコンインターポーザ１０７はマザーボード等の実装基板の精度に影響されないため、その外形寸法を小さくすることができる。このため、シリコンインターポーザ１０７は、その製造工程において、いわゆる多数個取りが可能となり、製造コストの低減を図ることができる。
更に、ビルトアップ基板１００のビルドアップ層１０２はシリコンインターポーザ１０７と接続可能な精度を有しており、かつ下部に位置するビルドアップ層１０３においてはマザーボード等の実装基板と接続可能な広いピッチのパッド形成を行うことができる。
よって、ビルトアップ基板１００とシリコンインターポーザ１０７とを積層する構造とすることにより、比較的低コストで、かつ半導体素子１１１及び実装基板（マザーボード）の双方に対して接続性を維持しうる配線基板１１０を実現することができる。
特開２００５−０１１８８３号公報
しかしながら、図１２に示す従来の配線基板１１０では、ビルトアップ基板１００とシリコンインターポーザ１０７との接続は、バンプ１０８を用いてはんだ接合し、またビルトアップ基板１００とシリコンインターポーザ１０７との間にアンダーフィル樹脂１０９を配設する構成としていた。
このように、従来の配線基板１１０では、シリコンインターポーザ１０７とビルトアップ基板１００との接合にバンプ１０８やアンダーフィル樹脂１０９が必要となり、部品点数が増大してしまう。
また、配線基板１１０の製造においては、インターポーザ実装工程とアンダーフィル樹脂１０９の充填工程が必要となり、製造工程が複雑化してしまう。更に、シリコンインターポーザ１０７をビルトアップ基板１００に実装する設備やアンダーフィル樹脂１０９を充填する設備が必要となり、設備コストが増大してしまう。
本発明は上記の点に鑑みてなされたものであり、部品点数の増大や製造工程の増大を伴うことなく、低コストで、かつ半導体素子及び実装基板の双方に対して接続性を維持しうる配線基板及び半導体装置及び配線基板の製造方法を提供することを目的とする。
上記の課題は、本発明の第１の観点からは、
一面側にチップ接続用パッドが形成され、前記一面側とは反対側にビア接続用パッドが形成された、シリコンよりなる第１の基板と、基板間接続用ビアを備えた第２の基板とが積層され、
前記第１の基板と前記第２の基板との接続位置において、前記基板間接続用ビアは前記ビア接続用パッド上にめっきにより形成されて前記ビア接続用パッドと直接接続し、
平面視で前記第１の基板を前記第２の基板よりも小さい形状とし、
前記第１の基板と前記第２の基板を積層した際、平面視で前記第２の基板の外部に露出する部位に補強部材を設けてなる配線基板により解決することができる。

更に上記の課題は、本発明の第２の観点からは、
パッドを有するシリコンより成る第１の基板に、平面視で該第１の基板よりも広い面積を有する絶縁部材を設ける工程と、
該絶縁部材に前記パッドと直接接続するビアを形成する工程と、
該ビアが形成された絶縁部材上に前記配線層と絶縁層とを積層形成して配線部材を形成する工程とを有し、
前記絶縁部材を設ける工程と共に前記第１の基板の周辺に補強部材が設けられる配線基板の製造方法により解決することができる。
本発明によれば、第１の基板のパッドに第２の基板のビアが直接接続することにより第１の基板と第２の基板が接続されるため、各基板の接続に要する部品点数の削減及び、各基板の接続信頼性の向上を図ることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図１は本発明の一実施形態である配線基板１Ａを示しており、図２は配線基板１Ａを用いた半導体装置５０を示している。配線基板１Ａは、大略すると第１基板２と第２基板３とにより構成されている。また、第１基板２と第２基板３は、積層された構成とされている。
第１基板２はいわゆるシリコンインターポーザであり、平面視で例えば20mm×20mmの大きさを有した矩形状を有した基板である。本実施形態では、第１基板２としてシリコンインターポーザを用いた例について説明するが、精密な加工精度が得られるのであれば、シリコンインターポーザに代えて有機基板、セラミック基板を用いることも可能である。
この第１基板２は、シリコン基板本体４、貫通電極６、上面配線７、チップ接続用パッド８、及びビア接続用パッド１０等を有した構成とされている。
貫通電極６は、シリコン基板本体４を貫通して形成されている。この貫通電極６は、例えば銅により形成されている。また、シリコン基板本体４の上面には上面配線７、チップ接続用パッド８、及び絶縁膜９が形成されている。チップ接続用パッド８は、半導体素子１１の電極位置に対応した位置に形成されている。
また、上面配線７はチップ接続用パッド８と貫通電極６とを接続する、再配線として機能している。また、絶縁膜９は例えばSiO2膜であり、チップ接続用パッド８の形成位置を除き形成されている。
尚、チップ接続用パッド８の表面には、半導体素子１１がフリップチップされる際、バンプ１２との接合性を高めるためにAu膜，Pd膜，Ni膜等を形成した構成としてもよい。また、第１基板２に形成される絶縁膜９は、図では第１基板２の表面（チップ接続用パッド８の形成側）にのみ形成した例を示しているが、貫通電極６が設けられる貫通孔の内面、配線部材３０（絶縁部材２０）と接合される面、及び側面にも形成する構成としてもよい。
また、シリコン基板本体４の下面にはビア接続用パッド１０が形成されている。このビア接続用パッド１０は、貫通電極６と接続している。よって、ビア接続用パッド１０は、貫通電極６及び上面配線７を介してチップ接続用パッド８と電気的に接続された構成となっている。また、ビア接続用パッド１０の形成位置は、後述する第２基板３に設けられた基板間接続用ビア１８Ｘの形成位置と対応するよう構成されている。
上記構成とされた第１基板２は、ウェハに対して複数個が同時に形成され、これをダイシングにより個片化することにより製造される。このように、第１基板２は１枚のウェハから多数個取りが可能であるため、第２基板３の製造コストを低減することができる。
また、第１基板２に形成される各配線（上面配線７，チップ接続用パッド８，ビア接続用パッド１０）は、フォトリソグラフィ技術等の微細加工を用いて形成される。即ち、第１基板２に形成される各配線７，８，１０は、半導体素子１１の製造技術を用いて形成される。このため、チップ接続用パッド８のパッドピッチを半導体素子１１に設けられた電極（図示せず）の電極ピッチと等しくなるよう形成することができる。
次に、第２基板３について説明する。第２基板３はいわゆるコアレス基板であり、平面視で例えば40mm×40mmの大きさを有した矩形状を有した基板である。よって、前記した第１基板２は、第２基板３よりも小さい形状とされている。
この第２基板３は、絶縁部材２０及び絶縁層２０ａ，２０ｂと配線層１８ａ〜１８ｃが積層（ビルドアップ）された配線部材３０を有した構成とされている。配線部材３０の表面側には絶縁部材２０が設けられている。この絶縁部材２０は、例えばエポキシ等の樹脂よりなるフィルム状部材であり、その厚さは例えば30μｍとされている。
前記した第１基板２は、この絶縁部材２０に接着により固定されている。この際に用いる接着剤としては、熱硬化性を有するものを用いることができ、また第１基板２が上記有機基板である場合には、適用する接着剤として、有機基板の材料であるビルトアップ材と同一材料を用いることができる。
また、絶縁部材２０の所定位置には、第１配線層１８ａの一部をなす基板間接続用ビア１８Ｘが貫通形成されている。後に詳述するように、この基板間接続用ビア１８Ｘの先端部（図中、上端部）は、第１基板２に形成されたビア接続用パッド１０上に直接めっきにより形成された構成とされている。
この第１配線層１８ａ（基板間接続用ビア１８Ｘ）は、例えばＣｕにより形成されている。同様に、第２配線層１８ｂ及び第３配線層１８ｃもＣｕにより形成されている。また、絶縁層２０ａ，２０ｂは、エポキシ系樹脂、ポリイミド系樹脂などの絶縁性を有した樹脂材により形成されている。
この第２及び第３配線層１８ｂ，１８ｃは、絶縁層２０ａ，２０ｂを貫通するビア１８Ｙ，１８Ｚを一体的に形成した構成とされている。よって、第１乃至第３配線層１８ａ〜１８ｃは、基板間接続用ビア１８Ｘ及びビア１８Ｙ，１８Ｚにより層間接続される。
また、配線部材３０の裏面にはソルダーレジスト２２が形成されており、このソルダーレジスト２２には開口部２２Ｘが設けられている。この開口部２２Ｘからは、外部接続端子となる第３配線層１８ｃが露出した構成とされている。
上記構成とされた第２基板３の上部には第１基板２が積層されるが、ここで第２基板３上に第１基板２が積層された状態におけるビア接続用パッド１０と基板間接続用ビア１８Ｘとの接続構造に注目する。
本実施形態では、第１基板２と第２基板３とが電気的に接続される位置において、基板間接続用ビア１８Ｘとビア接続用パッド１０を直接接続した構成としたことを特徴としている。具体的には、ビア接続用パッド１０上にめっき法を用いて基板間接続用ビア１８Ｘを成長させることにより、基板間接続用ビア１８Ｘとビア接続用パッド１０を直接接続した構成としている。
図９（Ｄ）は、本実施形態における基板間接続用ビア１８Ｘとビア接続用パッド１０との接続位置を拡大して示している。ビア接続用パッド１０上にめっき法を用いて基板間接続用ビア１８Ｘを形成することにより、同図に示すように、基板間接続用ビア１８Ｘはビア接続用パッド１０上に一体的にかつ連続的に形成された構成となっている。
このように、基板間接続用ビア１８Ｘとビア接続用パッド１０を直接接続することにより、従来の配線基板１１０（図１２参照）で必要とされたバンプ１０８及びアンダーフィル樹脂１０９を不要とすることができる。これにより、本実施形態に係る配線基板１Ａによれば、部品点数の削減を図ることができ、製品コストの低減を図ることができる。
尚、前記したように、第１基板２の下面２ｂと第２基板３の上面３ａとが接合する面において、前記の基板間接続用ビア１８Ｘとビア接続用パッド１０とが接続される位置を除く領域は、接着剤により接着されている。このため、第１基板２と第２基板３との機械的な接続も確実なものとなっている。
図２は、上記した配線基板１Ａを用いた半導体装置５０を示している。同図では、半導体装置５０をマザーボード５１にはんだボール５２を用いて実装した例を示している。
半導体素子１１は、第１基板２の上面２ａに形成されたチップ接続用パッド８にフリップチップ接合されている。この際、前記のように第１基板２は微細加工を用いて形成されるため、チップ接続用パッド８のピッチを半導体素子１１の電極のピッチと対応させることができる。よって、高密度化された半導体素子１１であっても、これを第１基板２に確実に搭載することができる。
また半導体装置５０は、マザーボード５１に実装される。この際、マザーボード５１に形成されているパッドのピッチは、半導体素子１１に形成されている電極のピッチに比べて広いが、本実施形態では半導体素子１１を搭載する第１基板２に対し、平面視で大きな形状を有する第２基板３がマザーボード５１と接続される構成となっている。また、前記のように第２基板３は絶縁層２０ａ，２０ｂ及び配線層１８ａ〜１８ｃが積層（ビルドアップ）された構成であるため、第３配線層１８ｃ（外部接続端子となる）をマザーボード５１のパッドピッチに対応するよう形成することができる。これにより高密度な半導体素子１１を搭載した半導体装置５０であっても、これをマザーボード５１に確実に実装することが可能となり、よって半導体装置５０とマザーボード５１の接続信頼性の向上を図ることができる。
次に、上記した配線基板１Ａの各種変形例について説明する。
図３乃至図６は、本発明の一実施形態である配線基板の第１乃至第４変形例を示す断面図である。尚、図３乃至図６において、図１及び図２に示した構成と対応する構成については、同一符号を付してその説明を省略する。
前記したように、本実施形態に係る配線基板１Ａは、平面視したときの第１基板２の形状は第２基板３の形状よりも小さく、また一般に第１基板２は第２基板３の中央位置に形成されるため、第１基板２の外周部分には第２基板３の上面３ａが露出した部分が発生する。図３乃至図５に示す配線基板１Ｂ〜１Ｄは、この第２基板３の上面３ａが露出した部分に封止樹脂４０等を配設したことを特徴とするものである。
図３は、第１変形例である配線基板１Ｂを示している。同図に示す配線基板１Ｂは、第２基板３の上面３ａが露出した部分に封止樹脂４０を形成したことを特徴とするものである。このように、配線部材３０上に封止樹脂４０を設けることにより、封止樹脂４０は補強剤（スティフナー）として機能する。このため、本変形例に係る配線基板１Ｂによれば、第２基板３の機械的な強度を高めることができ、配線基板１Ｂに反りや変形が発生することを防止することができる。
図４は、第２変形例に係る配線基板１Ｃを示している。本変形例に係る配線基板１Ｃは、第２基板３の上面３ａが露出した部分に電子部品を配設することにより、配線基板１Ｃの多機能化を図ったことを特徴とするものである。
本変形例では、第２基板３上にチップコンデンサ４２を配設した例を示している。しかしながら、第１基板２上に配設する電子部品はチップコンデンサ４２に限定されるものではなく、他の電子部品（例えば，能動素子や受動素子）を配設することも可能である。また、本変形例ではチップコンデンサ４２を封止樹脂４０で封止することにより高い信頼性を実現する構成を示したが、封止樹脂４０を用いない構成とすることも可能である。
図５は、第３変形例に係る配線基板１Ｄを示している。本変形例に係る配線基板１Ｄは、第２基板３を機械的に補強するため、第２基板３の上面３ａが露出した部分に枠形状の金属製のスティフナー４４（補強材）を配設したことを特徴とするものである。本変形例のように、金属製のスティフナー４４を設けることにより、より確実に第２基板３を補強することができ、配線基板１Ｄの信頼性を高めることができる。
図６は、第４変形例に係る配線基板１Ｅを示している。先に図２を用いて説明した例では、配線基板１Ａをマザーボード５１に実装するのにはんだボール５２を用いたが、本変形例に係る配線基板１Ｅは、第３配線層１８ｃにピン４６を配設し、このピン４６により配線基板１Ｅをマザーボード５１に実装するように構成したものである。このように、第３配線層１８ｃに配設する外部接続端子を適宜選定することにより、第２基板３をマザーボード５１に実装する形態を種々選択することができる。
次に、図７乃至図１０を用いて本発明の一実施形態である配線基板の製造方法について説明する。
尚、以下の説明では、図１に示した配線基板１Ａの製造方法を例に挙げて説明するものとする。また、図７乃至図１０において、図１及び図２に示した構成と対応する構成については同一符号を付し、その説明を省略するものとする。更に、図７乃至図１０では、図示の便宜上、図１に示した配線基板１Ａの図に対して一部を省略して図示している。
先ず、配線基板１Ａを製造するには、図７（Ａ）に示すように、第１基板２を用意する。この第１基板２は、前記ようにシリコン基板本体４に複数の貫通電極６が貫通形成されると共に、その上面にチップ接続用パッド８が、また下面にビア接続用パッド１０が形成された構成とされている。このシリコン基板本体４は、１枚のウェハから多数個取りされたものである。即ち、１枚のウェハ上にフォトリソグラフィ技術等の微細加工を用いて複数の第１基板２を形成し、その後にダイシングにより個片化することにより第１基板２を製造する。このようにして製造された第１基板２は、低コストであると共に高い精度を有している。
この第１基板２に対しては、図７（Ｂ）に示すように絶縁部材２０が配設される。この絶縁部材２０は、前記のようにエポキシ等の樹脂よりなるフィルム状部材であり、例えば紫外線硬化性の接着剤を用いて第１基板２に貼着される。
図９は、ビア接続用パッド１０の近傍を拡大して示す図である。図９（Ａ）は、絶縁部材２０に第１基板２が接着される前の状態を示しており、図９（Ｂ）は絶縁部材２０に第１基板２が接着された状態を示している。絶縁部材２０に第１基板２が接着されることにより、ビア接続用パッド１０は絶縁部材２０に完全に覆われた状態となる。
上記の絶縁部材２０は、平面視で第１基板２よりも広い面積を有している。この絶縁部材２０の面積は、製造される配線基板１Ａのマザーボード５１へ接続される端子数やマザーボード５１のパッドピッチ等により設定される。
尚、絶縁部材２０は可撓変形することが考えられる。このため、第１基板２を絶縁部材２０に接着する前、或いは接着した後に絶縁部材２０の機械的な強度を高めることを目的として補強部材２４（図中、破線で示す）を配設する構成としてもよい。
上記のように第１基板２を絶縁部材２０に接着すると、続いて絶縁部材２０に対して第１ビアホール２０Ｘを形成する穴あけ処理が行われる。この第１ビアホール２０Ｘの形成位置は、第１基板２に形成されたビア接続用パッド１０と対応する位置に設定されている。また、第１ビアホール２０Ｘの形成方法としては、例えばレーザ加工を用いることができるが、高精度の孔加工ができれば他の加工方法を用いてもよい。尚、レーザ加工を用いた場合には、必要に応じてスミア除去のための洗浄処理（デスミア処理）を行う。この際、第１基板２にマスキング等の処理を行うことにより、第１基板２を保護した状態でデスミア処理を行うこととしてもよい。
図７（Ｃ）及び図９（Ｃ）は、第１ビアホール２０Ｘが形成された状態を示している。第１ビアホール２０Ｘが形成されることにより、この第１ビアホール２０Ｘの形成位置では第１ビアホール２０Ｘがビア接続用パッド１０と連通し、よってビア接続用パッド１０が露出した状態となっている。
上記のように第１ビアホール２０Ｘが形成されると、図７（Ｄ）に示すように、絶縁部材２０の背面側（第１基板２が接着された面とは反対側の面）にシード層２５を形成する。このシード層２５は例えば銅であり、無電解めっきやスパッタリングを用いることにより0.5μｍ（無電解めっきによる）の厚さで形成される。尚、スパッタによりシード層２５としてＣｕを形成する場合には、前処理としてＣｕを成長させる前にＴｉを先に形成しておくこととしてもよい。
続いて、シード層２５が形成された絶縁部材２０に対してレジスト膜１６が形成される。このレジスト膜１６としては、例えばドライフィルムを利用することができる。そして、このレジスト膜１６に対してパターニング処理を行い、図７（Ｅ）に示すように、所要部（後述する第１配線層１８ａの形成位置に対応する位置）に開口部１６Ｘを形成する。尚、ドライフィルム状のレジスト膜１６に対して予め開口部１６Ｘを形成しておき、この開口部１６Ｘが形成されたレジスト膜１６を支持体１０に配設することとしてもよい。
次に、シード層２５をめっき給電層に利用する電解Ｃｕめっきを実施する。これにより、図８（Ａ）及び図９（Ｄ）に示すように、ビア接続用パッド１０上及び第１ビアホール２０Ｘ内には基板間接続用ビア１８Ｘが形成され、また絶縁部材２０の表面には第１配線層１８ａが形成される。
この際、基板間接続用ビア１８Ｘはビア接続用パッド１０上にめっきにより直接形成されるため、基板間接続用ビア１８Ｘはビア接続用パッド１０に直接形成される。ここで、基板間接続用ビア１８Ｘがビア接続用パッド１０に直接形成されるとは、基板間接続用ビア１８Ｘがビア接続用パッド１０上に一体的かつ連続的に形成された状態をいう。
このように基板間接続用ビア１８Ｘ及び第１配線層１８ａが形成されると、その後に図８（Ｂ）に示すように、レジスト膜１６が除去される。
続いて、基板間接続用ビア１８Ｘ及び第１配線層１８ａが形成され絶縁部材２０を被覆する第１絶縁層２０ａを形成する。第１絶縁層２０ａの材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材が使用される。第１絶縁層２０ａの形成方法の一例としては、絶縁部材２０に樹脂フィルムをラミネートした後に、当該樹脂フィルムをプレス（押圧）しながら１３０〜１５０℃の温度で熱処理して硬化させることにより第１絶縁層２０ａを得ることができる。
次いで、絶縁部材２０に形成された第１絶縁層２０ａに、第１配線層１８ａが露出するようにレーザ加工法等を用いて第１ビアホール２０Ｙを形成する。尚、第１絶縁層２０ａは、感光性樹脂膜をフォトリソグラフィによりパターニングして形成してもよい。
続いて、絶縁部材２０上に形成された第１配線層１８ａに、第１ビアホール２０Ｙを介して接続される第２配線層１８ｂを形成する。この第２配線層１８ｂは銅（Ｃｕ）からなり、第１絶縁層２０ａ上に形成される。この第２配線層１８ｂは、例えばセミアディティブ法により形成される。
詳しく説明すると、先ず、無電解めっき又はスパッタ法により、第１ビアホール２０Ｙ内及び第１絶縁層２０ａの上にＣｕシード層（不図示）を形成した後に、第２配線層１８ｂに対応する開口部を備えたレジスト膜（不図示）を形成する。次いで、Ｃｕシード層をめっき給電層に利用した電解めっきにより、レジスト膜の開口部にＣｕ層パターン（不図示）を形成する。
続いて、レジスト膜を除去した後に、Ｃｕ層パターンをマスクにしてＣｕシード層をエッチングすることにより、第２配線層１８ｂを得る。図８（Ｃ）は、１８ｂが形成された状態を示している。尚、第２配線層１８ｂの形成方法としては、上記したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を採用できる。
次いで、図８（Ｄ）に示すように、上記と同様な工程を繰り返すことにより、絶縁部材２０に第２配線層１８ｂを被覆する第２絶縁層２０ｂを形成した後に、第２配線層１８ｂ上の第２絶縁層２０ｂの部分に第３ビアホール２０Ｚを形成する。さらに、第３ビアホール２０Ｚを介して第２配線層１８ｂに接続される第３配線層１８ｃを形成する。
続いて、第２絶縁層２０ｂ及び第３配線層１８ｃ上の所定位置には、開口部２２Ｘが設けられたソルダーレジスト膜２２が形成される（図８には図示せず。図１参照）。これにより、絶縁部材２０及び絶縁層２０ａ，２０ｂと配線層１８ａ〜１８ｃが積層（ビルドアップ）された配線部材３０が製造され、これと共に第２基板３が完成する。
このようにして、第２基板３の上部に第１基板２が積層された構造を有した配線基板１Ａが製造される。上記した例では、絶縁部材２０上に３層のビルドアップ配線層（第１及び第３配線層１８ａ〜１８ｃ）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
上記のように本実施形態に係る配線基板１Ａの製造方法によれば、第１基板２と第２基板３との接続処理は、第１基板２に接着された絶縁部材２０上にセミアディティブ法及びビルドアップ法を用いて直接配線部材３０を形成する工程において自動的に行われる。即ち、第１基板２と第２基板３との境界部分に位置するビア接続用パッド１０と基板間接続用ビア１８Ｘは、ビア接続用パッド１０上に基板間接続用ビア１８Ｘをめっきにより形成することにより直接（一体的かつ連続的）に形成される。
よって、従来必要とされたバンプやアンダーフィル樹脂を用いることなく第１基板２と第２基板３とを接続することができる。また、ビア接続用パッド１０と基板間接続用ビア１８Ｘとの接続を行う設備としては、配線部材３０をビルドアップ形成する際に使用する設備をそのまま使用することができる。よって、第１基板２と第２基板３との接続専用の設備を不要とすることができ、設備コストの低減を図ることができる。
尚、上記した実施形態に係る配線基板１Ａの製造方法では、絶縁部材２０として樹脂製のフィルム状部材を用い、これを第１基板２に接着する方法を用いた。しかしながら、絶縁部材２０はこれに限定されるものではなく、樹脂をモールドすることにより形成することも可能である。以下、図１０を用いて絶縁部材２０を金型を用い作製する変形例について説明する。
図１０（Ａ）は、本変形例で用いる金型１９を示している。金型１９は、上型１９ａと下型１９ｂとにより構成されている。上型１９ａは平板形状を有し、蓋体として機能するものである。また、下型１９ｂは、第１基板２を装着する第１のキャビティ部１９ｃと、絶縁部材２０を形成するのに用いる第２のキャビティ部１９ｄとが形成された構成とされている。
絶縁部材２０をモールド成型するには、図８（Ｂ）に示すように、第１基板２を下型１９ｂの第１のキャビティ部１９ｃに装着すると共に、上型１９ａを下型１９ｂの上部に装着する。これにより、上型１９ａと下型１９ｂとの間には、絶縁部材２０に対応した第２のキャビティ部１９ｄが形成される。
そして、図１０（Ｃ）に示すように、この第２のキャビティ部１９ｄ内に樹脂を注入することにより、絶縁部材２０がモールド成型される。このモールド時において、絶縁部材２０は第１基板２に接合した状態となる。よって離型する際、絶縁部材２０が第１基板２に接合された状態で金型１９から取り出すことができる。このように、絶縁部材２０を金型１９を用いてモールド成型することにより、高精度の絶縁部材２０を形成することができる。
尚、上記した実施形態では、下型１９ｂに形成されるキャビティ１９ｃは、第１基板２の形状に対応した部分とモールド成型する絶縁部材２０の形状に対応した部分とを有する形状とされていた。しかしながら、外形がモールド成型しようとする絶縁部材２０と同一形状を有し、かつその中央部分に第１基板２が装着されるよう構成された支持板を用いて絶縁部材２０をモールドする構成としてもよい。
この構成によれば、第１基板２は支持板に囲まれた状態で金型１９に装着されるため、金型１９のキャビティを絶縁部材２０の外形に対応したものとすればよい。よって、下型１９ｂに形成するキャビティ部１９ｄの形状を簡単化することができ、金型コストの低減を図ることができると共に、絶縁部材２０の金型１９からの離型性も高めることができる。
以上、本発明の好ましい実施例について詳述したが、本発明は上記した特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能なものである。
図１は、本発明の一実施形態である配線基板の断面図である。 図２は、本発明の一実施形態である半導体装置の断面図である。 図３は、本発明の一実施形態である配線基板の第１変形例を示す断面図である。 図４は、本発明の一実施形態である配線基板の第２変形例を示す断面図である。 図５は、本発明の一実施形態である配線基板の第３変形例を示す断面図である。 図６は、本発明の一実施形態である配線基板の第４変形例を示す断面図である。 図７は、本発明の一実施形態である配線基板の製造方法を説明するための図である（その１）。 図８は、本発明の一実施形態である配線基板の製造方法を説明するための図である（その２）。 図９は、ビア接続用パッドと基板間接続ビアが接合される手順を拡大して示す断面図である。 図１０は、第１基板に絶縁部材を配設する変形例を説明するための図である。 図１１は、従来の一例である配線基板を示す断面図である（その１）。 図１２は、従来の一例である配線基板を示す断面図である（その２）。
符号の説明
１Ａ〜１Ｅ 配線基板
２ 第１基板
３ 第２基板
６ 貫通電極
７ 上面配線
８ チップ接続用パッド
９ 絶縁膜
１０ ビア接続用パッド
１１ 半導体素子
１２ バンプ
１６ レジスト膜
１６Ｘ 開口部
１８Ｘ 基板間接続用ビア
１８ａ 第１配線層
１８ｂ 第２配線層
１８ｃ 第３配線層
１９ 金型
２０ 絶縁部材
２０ａ 絶縁層
２０ｂ 絶縁層
２０Ｘ 第１ビアホール
２０Ｙ 第１ビアホール
２０Ｚ 第１ビアホール
２２ ソルダーレジスト
２２Ｘ 開口部
２４ 補強部材
２５ シード層
３０ 配線部材
４０ 封止樹脂
４２ チップコンデンサ
４４ スティフナー
４６ ピン
５０ 半導体装置
５１ マザーボード
５２ はんだボール

Claims (7)

  1. 一面側にチップ接続用パッドが形成され、前記一面側とは反対側にビア接続用パッドが形成された、シリコンよりなる第１の基板と、基板間接続用ビアを備えた第２の基板とが積層され、
    前記第１の基板と前記第２の基板との接続位置において、前記基板間接続用ビアは前記ビア接続用パッド上にめっきにより形成されて前記ビア接続用パッドと直接接続し、
    平面視で前記第１の基板を前記第２の基板よりも小さい形状とし、
    前記第１の基板と前記第２の基板を積層した際、平面視で前記第２の基板の外部に露出する部位に補強部材を設けてなる配線基板。
  2. 前記第１の基板と前記第２の基板との接合位置において、前記基板間接続用ビアと前記ビア接続用パッドとの接続位置を除く部位は、接着剤により接着されてなる請求項１記載の配線基板。
  3. 請求項１又は２に記載された配線基板と、
    該配線基板を構成する前記第１の基板に実装される半導体素子とを有し、
    前記半導体素子は、前記チップ接続用パッドに実装されている半導体装置。
  4. パッドを有するシリコンより成る第１の基板に、平面視で該第１の基板よりも広い面積を有する絶縁部材を設ける工程と、
    該絶縁部材に前記パッドと直接接続するビアを形成する工程と、
    該ビアが形成された絶縁部材上に前記配線層と絶縁層とを積層形成して配線部材を形成する工程とを有し、
    前記絶縁部材を設ける工程と共に前記第１の基板の周辺に補強部材が設けられる配線基板の製造方法。
  5. 前記絶縁部材を設ける工程では、
    前記絶縁部材として樹脂フィルムを用い、該樹脂フィルムを前記第１の基板に接着剤を用いて接着する請求項４記載の配線基板の製造方法。
  6. 前記補強部材として金型を用い、
    前記絶縁部材を設ける工程では、
    前記第１の基板を前記金型に装着し、樹脂モールドにより前記絶縁部材を形成し、
    前記絶縁部材の形成後、前記金型を離型する請求項４記載の配線基板の製造方法。
  7. 前記ビアを形成する工程では、
    前記絶縁部材の前記パッドの形成位置に穴を形成し、該穴から露出した前記パッド上にめっきを行うことにより前記ビアを形成する請求項４乃至６のいずれか一項に記載の配線基板の製造方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704919B1 (ko) * 2005-10-14 2007-04-09 삼성전기주식회사 코어층이 없는 기판 및 그 제조 방법
US9299661B2 (en) * 2009-03-24 2016-03-29 General Electric Company Integrated circuit package and method of making same
US20110156261A1 (en) * 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
EP2339627A1 (en) * 2009-12-24 2011-06-29 Imec Window interposed die packaging
DE102011003196A1 (de) * 2011-01-26 2012-07-26 Robert Bosch Gmbh Solarzellenmodul und Verfahren zu dessen Herstellung
JP5649490B2 (ja) 2011-03-16 2015-01-07 新光電気工業株式会社 配線基板及びその製造方法
DE102011077479A1 (de) * 2011-06-14 2012-12-20 Robert Bosch Gmbh Solarzellenmodul und Verfahren zu dessen Herstellung
TWI492680B (zh) 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
US8780576B2 (en) 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US20130215586A1 (en) * 2012-02-16 2013-08-22 Ibiden Co., Ltd. Wiring substrate
JP5261756B1 (ja) * 2012-03-30 2013-08-14 株式会社フジクラ 多層配線基板
TWI517319B (zh) * 2012-08-14 2016-01-11 鈺橋半導體股份有限公司 於中介層及無芯基板之間具有雙重連接通道之半導體組體
US8866304B2 (en) * 2012-12-21 2014-10-21 Altera Corporation Integrated circuit device with stitched interposer
US9967975B2 (en) * 2016-04-29 2018-05-08 Kinsus Interconnect Technology Corp. Multi-layer circuit board
US11277922B2 (en) 2016-10-06 2022-03-15 Advanced Micro Devices, Inc. Circuit board with bridge chiplets
US11335664B2 (en) * 2016-11-30 2022-05-17 SHENZHEN XlUYUAN ELECTRONIC TECHNOLOGY CO., LTD Integrated circuit packaging method and integrated packaging circuit
US10309865B2 (en) * 2017-05-26 2019-06-04 Jason Todd Roth Integrated building monitoring system
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10593620B2 (en) 2018-04-27 2020-03-17 Advanced Micro Devices, Inc. Fan-out package with multi-layer redistribution layer structure
KR102173615B1 (ko) * 2018-07-19 2020-11-03 스템코 주식회사 다층 회로 기판 및 그 제조 방법
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US20200098725A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Semiconductor package or semiconductor package structure with dual-sided interposer and memory
KR102058441B1 (ko) 2019-06-18 2020-02-07 박성근 조류퇴치기능을 가지는 경관조명등
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
US11367628B2 (en) 2019-07-16 2022-06-21 Advanced Micro Devices, Inc. Molded chip package with anchor structures
US11742301B2 (en) 2019-08-19 2023-08-29 Advanced Micro Devices, Inc. Fan-out package with reinforcing rivets

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866501A (en) * 1985-12-16 1989-09-12 American Telephone And Telegraph Company At&T Bell Laboratories Wafer scale integration
US5300812A (en) * 1992-12-09 1994-04-05 General Electric Company Plasticized polyetherimide adhesive composition and usage
US5401913A (en) * 1993-06-08 1995-03-28 Minnesota Mining And Manufacturing Company Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
JP2002124593A (ja) * 2000-10-16 2002-04-26 Matsushita Electric Ind Co Ltd 半導体装置
US20060180344A1 (en) * 2003-01-20 2006-08-17 Shoji Ito Multilayer printed wiring board and process for producing the same
JP2004228393A (ja) * 2003-01-24 2004-08-12 Seiko Epson Corp インターポーザ基板、半導体装置、半導体モジュール、電子機器および半導体モジュールの製造方法
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
CN100367491C (zh) * 2004-05-28 2008-02-06 日本特殊陶业株式会社 中间基板
JP2006339277A (ja) * 2005-05-31 2006-12-14 Shinko Electric Ind Co Ltd 接続用基板及びその製造方法
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
US7465884B2 (en) * 2006-04-20 2008-12-16 Nitto Denko Corporation Wired circuit board
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
JP2009088177A (ja) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd Ｓｉから成る実装基板およびそれを用いた半導体モジュール

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