JP5249173B2 - 半導体素子実装配線基板及びその製造方法 - Google Patents

半導体素子実装配線基板及びその製造方法 Download PDF

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Description

本発明は、半導体素子実装配線基板及びその製造方法に関し、特に、薄型化及び高性能（高機能）化に対応すべく半導体素子（チップ）を埋め込み実装した半導体素子実装配線基板及びその製造方法に関する。
かかる配線基板は、半導体素子（チップ）を実装しているという点で、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
近年、半導体素子（チップ）を組み込んだ半導体装置（パッケージ）を用いた電子機器の高性能（高機能）化が進められており、かかる半導体装置において配線基板に半導体チップを実装する場合の高密度化や、チップを搭載した基板の小型化（特に薄型化）、省スペース化などが要求されている。このため、半導体素子を埋め込み実装した配線基板が提案されており、様々な構造や方法が提案されている。
その一つの形態として、バンプレス実装基板と呼ばれているものがある。これは、個片化した半導体素子を樹脂（フィラー入りのエポキシ系樹脂、フェノール樹脂等）で埋め込み封止（固定）したものを基板として、半導体素子の電極パッド（端子）を表面に露出させ、封止した樹脂上かつ半導体素子上で再配線層を積層したものである。
このような構造（プロセス）では、半導体素子と配線層の接続は銅めっき等の基板積層工程の一部で可能となるため、一般的な半導体素子実装基板（配線基板上に半導体素子を表面実装したもの）を形成する際に行われているフリップチップ接続において必要とされる、半導体素子と配線基板の間のはんだ接続（バンプ）が不要となる。このため、フリップチップ接続を要する現状の薄コア基板やさらにはコアレス基板よりも薄型化を図ることができる。また、この薄型化により、半導体素子実装基板のインダクタンスは低減されるため、電源特性の面において非常に有効な基板である。
また、このようなバンプレス実装基板（パッケージ）を使用すれば、これを高さ方向に積層してパッケージ・オン・パッケージ（ＰＯＰ）構造を形成したときに、現状技術のＰＯＰ構造（フリップチップ接続を要する半導体素子実装基板を積み重ねた構造）よりも更に薄型のパッケージを作製できることが期待される。
かかる従来技術に関連する技術の一例は、下記の特許文献１に記載されている。この文献には、アクティブ面及び側面を有した小型電子部品（ダイ）を封止した小型電子パッケージが開示されている。このパッケージにおいて、ダイの側面に隣接して封止材が配置され、この封止材は、ダイのアクティブ面と実質的に平行な面を有している。この封止材の面とダイのアクティブ面の少なくとも一部分上に誘電体材料層が配置され、さらにこの誘電体材料層上に、ダイのアクティブ面と電気的に接触する導電パターン層が配置されている。この導電パターンは、ダイのアクティブ面と封止材の面に隣接して延在している。
また、下記の特許文献２には、同様に小型電子部品（ダイ）を封止した小型電子基板が開示されている。この基板において、ダイは基板コアの開口部に配置され、ダイによって占有されていない開口部の部分に封止材が充填されている。あるいは、複数のダイが、基板コアを有さずに、封止材で覆われている。さらに、ダイ、封止材及び基板コア（もし有れば）上に、誘電体材料と導電パターンの各層が交互に積層され、小型電子基板が形成されている。
国際公開第ＷＯ０２／１５２６６号パンフレット 国際公開第ＷＯ０２／３３７５１号パンフレット
上述したように従来の半導体素子実装基板の構造（プロセス）では、樹脂封止した半導体素子をベース基板として、その上（封止した樹脂上かつ半導体素子上）に再配線層を順次形成していくため、再配線層の形成時に不良が発生すれば、その時点で当該樹脂封止した半導体素子が無駄となる。このため、大量生産を行うにあたり歩留りの低下をきたすといった課題があった。
本発明は、かかる従来技術における課題に鑑み創作されたもので、半導体素子を埋め込み実装した配線基板を製造するにあたり、半導体素子の無駄を無くし、歩留りの向上を図ることができる半導体素子実装配線基板及びその製造方法を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明の一形態によれば、金属板に、その表面から裏面にかけて開口する所要の大きさの開口部を設ける工程と、前記金属板の裏面を、片面が粘着面とされた支持基材の該粘着面に貼り付ける工程と、前記支持基材上の、前記金属板の開口部に対応する部分に、その電極端子形成面を上にして半導体素子をフェイスアップの態様で搭載する工程と、前記支持基材上の前記金属板の表面及び前記半導体素子の電極端子形成面を被覆するように絶縁層を形成して、半導体素子封止基板を作製する工程と、仮基板の少なくとも一方の面上に、再配線層を絶縁層を介在させて所要の層数となるまで積層し、最外層の再配線層上に所要個数の導電性バンプを形成して、再配線基板を作製する工程と、前記半導体素子封止基板と前記再配線基板とを、前記半導体素子の電極端子と前記再配線層上の対応する導電性バンプとが対向するよう位置合わせして積層し、前記半導体素子封止基板の絶縁層と前記再配線基板の絶縁層とを接着すると共に、前記電極端子と前記導電性バンプとを接続する工程と、以上の工程により作製された構造体から、前記支持基材及び前記仮基板を除去する工程と、を含むことを特徴とする半導体素子実装配線基板の製造方法が提供される。
本発明の一形態に係る半導体素子実装配線基板の製造方法によれば、半導体素子封止基板と再配線基板とをそれぞれ別工程で作製しているので、再配線層の形成時に基板不良が発生したとしても、その不良が発生した再配線基板は使用せずに、不良が発生しなかった良品基板（再配線基板）のみを半導体素子（良品の半導体素子封止基板）との接続に使用することができる。
これにより、従来技術に見られたような半導体素子の無駄を無くすことができ、歩留りの向上に寄与することができる。
本発明の第１の実施形態に係る半導体素子実装配線基板（パッケージ）の構成を示す断面図である。 図１の実施形態の一変形例に係る半導体素子実装配線基板（パッケージ）の構成を示す断面図である。 図１の半導体素子実装配線基板（パッケージ）の製造工程の一例（その１）を示す断面図である。 図３の製造工程に続く製造工程（その２）を示す断面図である。 図４の製造工程に続く製造工程（その３）を示す断面図である。 図５の製造工程に続く製造工程（その４）を示す断面図である。 本発明の第２の実施形態に係る半導体素子実装配線基板（パッケージ）の製造工程（一部）を示す断面図である。 本発明の第３の実施形態に係る半導体素子実装配線基板（パッケージ）の製造工程（一部）を示す断面図である。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
（第１の実施形態…図１〜図６参照）
図１は本発明の第１の実施形態に係る半導体素子実装配線基板（パッケージ）の構成を断面図の形態で示したものである。
本実施形態に係る半導体素子実装配線基板（パッケージ）１０は、基本的には、半導体素子（チップ）２１を封止した基板２０（以下、「チップ封止基板」という。）と、絶縁層を介在させて所要層数の配線層（再配線層）が積層された再配線基板３０とが接続された構造を有している。チップ封止基板２０に内蔵されるチップ２１は、後述するプロセスを用いてシリコンウエハに作り込まれた複数のデバイスを各デバイス単位にダイシング（個片化）して得られたシリコンチップ（「ダイ」ともいう。）である。
チップ封止基板２０において、チップ２１は、その電極パッド（端子）２２が形成されている側の面（フェイス面）と反対側の裏面が露出するように基板２０内に封止されている。そして、このチップ２１のフェイス面及び側面周囲を封止するように絶縁層２３が形成されている。この絶縁層２３は、図示のようにチップ周囲の部分において厚さが薄くなるように（つまり、チップ２１の裏面から後退するように）形成されている。
絶縁層２３の材料としては、種々の形態のものを使用することができる。例えば、モールド樹脂として使用されている熱硬化性のエポキシ系樹脂やフェノール樹脂等、アンダーフィル樹脂として使用されている液状エポキシ樹脂等、あるいは熱可塑性樹脂等が用いられる。また、樹脂の形態としては、液状もしくはペースト状に限らず、フィルム状の樹脂を用いてもよい。
一方、再配線基板３０は、いわゆる「コアレス基板」と呼ばれる形態を有している。これは、一般的なビルドアップ多層配線板のようにコア基板の両面に配線層と絶縁層が交互に積層されたものではなく、後述するように仮基板上に配線層と絶縁層を交互に積み重ねて積層し、最終的に仮基板を除去して配線層と絶縁層のみを残した基板（コア基板を有さない基板）である。
この再配線基板３０は、本実施形態では２層の配線層３１，３３と２層の絶縁層３２，３４が積層された構造を有している。このうち、最下層の配線層３１（図示の例では上側に位置している）は、外部接続端子（はんだボール等）を接続するためのパッド３１Ｐとして機能する。そして、この配線層３１（パッド３１Ｐ）を覆うように絶縁層３２が形成され、この絶縁層３２上に、所要の形状にパターニングされた配線層３３が形成されている。この配線層３３は、絶縁層３２の所要の箇所に形成されたビアホールＶＨを充填してパッド３１Ｐに接続されるよう形成されている。この配線層３３は、本実施形態では再配線基板３０の最外層の配線層を構成する。
さらに、この配線層３３を覆うように絶縁層３４が形成されている。この絶縁層３４には、配線層３３の所要の箇所に画定されたパッド３３Ｐの部分に対応する箇所に開口部が設けられ、この開口部から露出するパッド３３Ｐに導電性バンプ３５が形成されている。この導電性バンプ３５は、図示のように再配線基板３０の表面から突出し、チップ封止基板２０の絶縁層２３内に入り込み、チップ２１の電極端子２２に接続されている。
つまり、配線層３３（パッド３３Ｐ）は、チップ２１の電極端子２２の位置と外部接続用のパッド３１Ｐの位置とを異ならせるために設けられており、いわゆる「再配線」とも呼ばれている。
再配線基板３０を構成する各配線層（パッド３１Ｐ，再配線層３３）及び導電性バンプ３５の材料としては、代表的に銅（Ｃｕ）が用いられる。ただし、パッド３１Ｐについては、後述するように本パッケージ１０をマザーボード等に実装する際、あるいは別のパッケージとの間でＰＯＰ構造を形成する際に使用される外部接続端子（はんだボール等）が接合されるので、そのコンタクト性を良くするために適当な表面処理を施している。本実施形態では、パッド３１Ｐにニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施している。絶縁層３２，３４の材料としては、ビルドアップ樹脂として広く使用されている熱硬化性のエポキシ系樹脂やポリイミド系樹脂等が用いられる。
さらに、再配線基板３０において配線層３１（パッド３１Ｐ）が形成されている側の面には、当該パッド３１Ｐの部分を露出させて表面を覆うように保護膜としてのソルダレジスト層３６が形成されている。そして、このソルダレジスト層３６から露出するパッド３１Ｐ上に、外部接続端子としてのはんだボール３７が接合されている。
なお、図１の例ではパッド３１Ｐ上にはんだボール３７（外部接続端子）を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子（はんだボールや金属ピン等）を接合できるように当該パッド３１Ｐが露出していれば十分である。
図２は、図１の実施形態の一変形例に係る半導体素子実装配線基板（パッケージ）の構成を断面図の形態で示したものである。
この変形例に係る半導体素子実装配線基板（パッケージ）１０ａは、上述した実施形態に係る半導体素子実装配線基板１０（図１）の構成と比べて、チップ封止基板２０ａに金属板（実施形態では銅板４１）を付加した点で相違している。具体的には、チップ封止基板２０ａにおいて、チップ２１のフェイス面及び側面周囲を封止するように形成された絶縁層２３の、チップ周囲の部分において厚さが薄くなっている部分に、チップ２１の裏面と同一面となるように銅板４１が接合されている。他の構成については、上述した実施形態の場合と同じであるのでその説明は省略する。
この変形例に係るパッケージ１０ａの構成では、チップ周囲の絶縁層２３の部分を囲むように配置された銅板４１は、補強部材として機能することができる。すなわち、上述した実施形態のパッケージ１０と比べて、パッケージ１０ａ全体としての強度を高めることができ、反り等の発生に対しても有効に対応することができる。
上述した各パッケージ１０，１０ａにおいて、各構成部分の大きさの一例を示すと以下の通りである。先ず、再配線基板３０とソルダレジスト層３６を合わせた厚さは１００〜４００μｍ程度に選定されており、この厚さは配線層の積層数（２〜６層）により変化する。また、チップ２１の厚さは１００μｍ程度（５０〜２００μｍ）に、電極端子２２の高さは５０μｍ程度（３０〜１００μｍ）に、絶縁層２３のチップ２１周囲の薄い部分の厚さは５０〜１００μｍ程度に、絶縁層２３のチップ２１側面を被覆する部分の幅は２００μｍ程度（１００〜３００μｍ）に、導電性バンプ３５の突出高さ（絶縁層３４表面からの高さ）は５０μｍ程度（３０〜１００μｍ）に、それぞれ選定されている。
以下、第１の実施形態に係る半導体素子実装配線基板（パッケージ）１０を製造する方法について、その製造工程の一例を示す図３〜図６を参照しながら説明する。各工程図のうち、図３（ａ）〜（ｄ）はチップ封止基板２０Ａ（これを最終的に個々のデバイス単位に分割したものがチップ封止基板２０に相当する）を作製する工程、図４（ａ）〜（ｅ）は再配線基板３０Ａ（これを最終的に個々のデバイス単位に分割したものが再配線基板３０に相当する）を作製する工程をそれぞれ示している。
先ず最初の工程では（図３（ａ）参照）、樹脂封止すべきチップ２１のサイズに応じてそのサイズよりも十分に大きな開口部ＯＰを備えた金属板４１を用意する。この金属板４１は、後述するように最終的に除去される場合（図１のパッケージ１０を製造する場合）と、除去されないで最終的に製品の一部として残される場合（図２のパッケージ１０ａを製造する場合）とがある。前者の場合には、金属板４１の材料は特に限定されないが、後者の場合には、金属板４１の材料として、十分な機械的強度を有し、さらに熱膨張係数の小さい材料が望ましい。
本実施形態では、入手のし易さ、加工のし易さ等の点も考慮して、銅板４１を使用している。使用する銅板４１の厚さは、チップ２１の厚さとほぼ同じ程度に選定されており、例えば、７０μｍ程度（５０〜１００μｍ）に選定されている。この銅板４１の最終的に個々のパッケージとして分割される部分に対応する箇所に、プレス加工もしくはエッチング加工により、所要の大きさの開口部ＯＰを形成する。その際、開口部ＯＰの断面形状が台形状、すなわち、図示のように上側の開口部分が下側の開口部分よりも大きくなるような台形状となるように開口部ＯＰを形成する。
次の工程では（図３（ｂ）参照）、銅板４１を、片面に接着剤が塗布されたフィルム状の支持基材（例えば、ポリイミド樹脂、ポリエステル樹脂等からなるテープ４２）の粘着剤が塗布されている側の面に貼り付ける。このテープ４２は、後の工程で樹脂封止されるチップ２１を規定の位置に保持（仮固定）しておくための一時的な部材としての役割を果たす。また、テープ４２は、後の工程で行うチップ２１の樹脂封止の際に樹脂が銅板４１の裏面側に漏れ出すのを防止するための部材としても利用される。
次の工程では（図３（ｃ）参照）、銅板４１のテープ４２が貼り付けられている側の面を下にして保持用の治具（図示せず）で保持し、あらかじめ別工程で作製しておいたシリコンチップ２１を、その電極端子２２が形成されている側の面を上にしたフェイスアップの態様で、銅板４１の開口部ＯＰに対応する部分のテープ４２上に搭載する（ダイ・アタッチ）。
例えば、１２インチの大きさのシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成し、各デバイス上に所要のパターンで形成されたアルミニウムの配線層の一部分に画定される電極パッドに対応する部分のパッシベーション膜をレーザ等により除去した後、スパッタリングやめっき等により、電極パッド上にポスト（突起状の端子２２）を形成する。さらに、ウエハを所定の厚さ（銅板４１の厚さとほぼ同じ厚さ）に薄く研削した後、ダイサー等により各デバイス単位に個片化することで、一方の面に電極端子２２が形成されたチップ（ダイ）２１を得ることができる。
各デバイス単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルムを介在させて、ウエハのデバイスが作り込まれている側と反対側の面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断した後、切断分割された各チップ２１をピックアップする。その際、個々のチップ２１にはダイ・アタッチ・フィルムが付いており（図示せず）、このダイ・アタッチ・フィルムの粘着性を利用してチップ２１をテープ４２上に仮固定することができる。
なお、チップ２１をテープ４２上の規定の位置に搭載する際には、例えば、あらかじめ銅板４１の所定の位置に位置合わせ用の孔（もしくはマーク）を設けておき、これを顕微鏡等で読み取り、その検出位置に従って当該チップ２１を搭載する。
また、図示の例では、チップ２１の能動面（フェイス面）は銅板４１の表面より後退した位置にあるが、チップ２１の能動面（フェイス面）は銅板４１の表面より突出した位置としてもよく、あるいは、銅板４１の表面と同一面としてもよい。
次の工程では（図３（ｄ）参照）、テープ４２上の銅板４１及びチップ２１が搭載されている側の面に、銅板４１及びチップ２１（電極端子２２の部分を含む）を被覆するように絶縁層２３を形成する。例えば、ビルドアップ樹脂として広く使用されている熱硬化性のエポキシ系樹脂やポリイミド系樹脂、フェノール樹脂等からなる樹脂フィルムをラミネートして樹脂層（絶縁層２３）を形成し、チップ２１のフェイス面及び側面周囲を封止する。ただし、熱硬化性の樹脂を使用した場合、この段階では、その樹脂層（絶縁層２３）を硬化させずに半硬化状態にしておく。
本工程で形成する絶縁層２３の材料としては、熱硬化性樹脂に限定されず、他の種々の形態のものを使用することができる。例えば、熱可塑性樹脂や感光性樹脂等を使用してもよいし、液状もしくはペースト状の樹脂を使用してもよい。具体的には、異方性導電フィルム（ＡＣＦ）、非導電性フィルム（ＮＣＦ）等のフィルム状接着剤をラミネートし、あるいは異方性導電ペースト（ＡＣＰ）、非導電性ペースト（ＮＣＰ）等の接着剤を印刷法により塗布して、絶縁層２３を形成してもよい。
以上の工程により、チップ封止基板２０Ａが作製されたことになる。
次の工程では（図４（ａ）参照）、再配線基板３０Ａを作製するためのベース基材となる仮基板５０を用意する。この仮基板５０の材料としては、後述するように最終的にはエッチングされることを考慮して、エッチング液で溶解可能な金属（例えば、銅（Ｃｕ））が用いられる。また、仮基板５０の形態としては、基本的には金属板もしくは金属箔で十分である。
具体的には、本願出願人が前に提案した「配線基板の製造方法及び電子部品実装構造体の製造方法」（特開２００７−１５８１７４号公報）において開示されているような形態のものを使用することができる。すなわち、プリプレグ５１（補強材のガラス布にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、半硬化のＢステージ状態にした接着シート）の両面に銅箔５２を配置して加熱・加圧することにより得られた構造体を、仮基板５０として好適に使用することができる。この場合、プリプレグ５１は、平面視したときに矩形のリング状に設けられている。従って、そのリングの内側の部分では、図示のように２枚の銅箔５２が直接貼り合わされた形となる。
次の工程では（図４（ｂ）参照）、仮基板５０の両面（銅箔５２上）に、それぞれ所要の形状にパターニングされた配線層３１を形成する。具体的な一例を説明すると、以下の通りである。
まず、両面の各銅箔５２上に、パターニング材料を使用してめっきレジストを形成し、それぞれ所要の形状にパターニングしてレジスト層を形成する。各レジスト層は、形成すべき配線層３１（パッド３１Ｐ）の形状に応じた開口部を有するようにパターニング形成される。
パターニング材料としては、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のもの）、又は液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を用いることができる。例えば、ドライフィルムを使用する場合には、仮基板５０の両面（銅箔５２上）を洗浄後、ドライフィルムを熱圧着によりラミネートし、そのドライフィルムを、所要の形状にパターニングされたマスクを用いて紫外線（ＵＶ）照射による露光を施して硬化させ、さらに所定の現像液を用いて当該部分をエッチング除去することで、所要のレジスト層を形成する。液状のフォトレジストを用いた場合にも、同様の工程を経て、めっきレジスト（レジスト層）を形成することができる。
次に、そのめっきレジストの開口部から露出している銅箔５２上に、この銅箔５２を給電層として利用した電解めっきにより、各開口部に対応させてそれぞれ配線層３１（パッド３１Ｐ）を形成する。
配線層３１（パッド３１Ｐ）を構成する材料としては、これに接触する銅箔５２が最終的にエッチングされることを考慮して、そのエッチング液で溶解されない金属種を選択する。本実施形態では、銅箔５２の材料とは異なる金属として、良好な導電性を確保できるという点を考慮し、金（Ａｕ）めっきを施している。さらに、このＡｕめっき層上にニッケル（Ｎｉ）めっきを施し、さらに、このＮｉめっき層上に銅（Ｃｕ）めっきを施している。このようなめっき層構成とするのは、最終的にパッド３１Ｐにはんだボール等を接続したときの密着性を高めるためと、ＣｕがＡｕめっき層中へ拡散するのを防止するためである。つまり、Ａｕ／Ｎｉ／Ｃｕの３層構造からなるパッド３１Ｐを形成している。
本工程ではＡｕ／Ｎｉ／Ｃｕの３層構造としているが、Ａｕめっきを施した後、Ｎｉめっきを施す前に、パラジウム（Ｐｄ）めっきを施して、Ａｕ／Ｐｄ／Ｎｉ／Ｃｕの４層構造のパッド３１Ｐとしてもよい。
さらに、めっきレジストとして用いたレジスト層を除去する。例えば、めっきレジストとしてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去することができ、液状レジストを使用した場合には、アセトンやアルコール等を用いて除去することができる。これにより、図示のように仮基板の両面（銅箔５２上）にパッド３１Ｐが形成された構造体が出来上がる。
次の工程では（図４（ｃ）参照）、仮基板の両面（銅箔５２上）に、それぞれ配線層３１を被覆する絶縁層３２を形成し、各絶縁層３２の所定の箇所（パッド３１Ｐの部分に対応する箇所）に開口部ＶＨを形成する。
絶縁層３２の材料としては、エポキシ系樹脂やポリイミド系樹脂等を使用することができる。形成方法としては、例えば、エポキシ系樹脂フィルムを両面の各銅箔５２上にラミネートし、各樹脂フィルムをプレスしながら１３０〜１５０℃の温度で熱処理して硬化させることにより、それぞれ樹脂層（絶縁層３２）を形成することができる。さらに、各絶縁層３２の所要の箇所に、炭酸ガスレーザ、エキシマレーザ等による穴明け加工により、それぞれ当該パッド３１Ｐに達するビアホール（開口部）ＶＨを形成する。
本工程ではレーザ等によりビアホール（開口部）ＶＨを形成しているが、絶縁層３２が感光性樹脂を用いて形成されている場合には、フォトリソグラフィにより所要の開口部を形成することも可能である。この場合には、先ず、仮基板の両面（銅箔５２上）に感光性のエポキシ樹脂を塗布し、このエポキシ樹脂のプリベーク処理を行った後、マスクを用いて露光及び現像（樹脂層のパターニング）を行い、さらにポストベーク処理を行い、図示のように所定の箇所に開口部ＶＨを有する樹脂層（絶縁層３２）を形成する。その際、樹脂層のパターニングは、銅箔５２上に形成されたパッド３１Ｐの形状（配列）に従うように行う。従って、露光及び現像を行うと、パッド３１Ｐに対応する部分の樹脂層が除去されて、当該パッド３１Ｐに達するビアホール（開口部）ＶＨが形成される。
次の工程では（図４（ｄ）参照）、両面の各絶縁層３２上に、セミアディティブ法などにより、それぞれビアホールＶＨを充填して各パッド３１Ｐに接続される所要形状の配線層（再配線層）３３を形成する。具体的な一例を説明すると、以下の通りである。
先ず、絶縁層３２上に、スパッタリングや無電解めっき等によりシード層を形成する。例えば、クロム（Ｃｒ）又はチタン（Ｔｉ）をスパッタリングにより堆積させ（密着金属層：Ｃｒ層又はＴｉ層）、さらに銅（Ｃｕ）をスパッタリングにより堆積させることで、２層構造のシード層を形成することができる。次に、このシード層上に、パターニング材料を使用してめっきレジストを形成し、所要の形状にパターニングしてレジスト層を形成する。このレジスト層は、形成すべき配線層３３のパターン形状に従うようにパターニングされる。このパターニングは、図４（ｂ）の工程で行った処理と同様にして行うことができる。
次に、このパターニングされたレジスト層をマスクにして、シード層を給電層として利用した電解Ｃｕめっきにより、所要の形状にＣｕの配線層（再配線層）３３を形成する。この後、図４（ｂ）の工程で行った処理と同様にしてレジスト層を除去する。
さらに、ウエットエッチングにより、露出しているシード層を除去する。この場合、先ずＣｕを溶かすエッチング液でシード層の上層部分のＣｕ層を除去し、次にＣｒ又はＴｉを溶かすエッチング液で下層部分の密着金属層（Ｃｒ層又はＴｉ層）を除去する。これによって、図示のように絶縁層３２が露出する。この後、所定の表面洗浄等を行う。
なお、本工程で形成された配線層３３は、本実施形態では再配線基板３０の最外層の配線層を構成する。しかし、必要に応じて、図４（ｃ）及び（ｄ）の工程で行った処理と同様の処理を繰り返し、所要の層数となるまで絶縁層と配線層を交互に積み重ねて積層してもよい。
次の工程では（図４（ｅ）参照）、両面の絶縁層３２及び配線層３３上に、図４（ｃ）の工程で行った処理と同様にして、それぞれ絶縁層３４を形成し、その所定の箇所（配線層３３のパッド３３Ｐの部分に対応する箇所）に開口部を形成する。さらに、この開口部から露出するパッド３３Ｐに接続される導電性バンプ３５を形成する。例えば、電解Ｃｕめっき等により所要のバンプ３５を形成することができる。
これにより、図示のように仮基板（銅箔５２）の両面に所要層数の再配線層（図示の例では１層の再配線層３３）が形成され、最外層の配線層３３上に所要個数のバンプ３５が形成された構造体（再配線基板３０Ａ）が出来上がる。
次の工程では（図５（ａ）参照）、図４（ａ）〜（ｅ）の工程で作製した構造体（再配線基板３０Ａ）の両面に、図３（ａ）〜（ｄ）の工程で作製した構造体（チップ封止基板２０Ａ）を、チップ封止基板２０Ａのチップ２１の電極端子２２の位置と再配線基板３０Ａ上の対応するバンプ３５の位置とが整合するよう位置合わせを行い、絶縁層２３（チップ２１を封止している樹脂：熱硬化性の樹脂を使用した場合には半硬化状態にある）と再配線基板３０Ａの絶縁層３４を介して、２００℃程度の真空熱圧着により対向する面同士を重ね合わせ、加熱・加圧し、絶縁層２３を完全に硬化させ、絶縁層２３と再配線基板３０Ａの絶縁層３４とを接着する（各基板２０Ａ，３０Ａを接続する）。その際、導電性バンプ３５の先端を電極端子２２の端面に押し付けて積層を行い、バンプ３５と電極端子２２を接続する。
これにより、各基板２０Ａ，３０Ａは、硬化された樹脂層（絶縁層２３）を介して一体化される（機械的に接合される）とともに、チップ２１の電極端子２２とこれに対応するバンプ３５とを介して相互に電気的に接続される。
次の工程では（図５（ｂ）参照）、仮基板５０（図４（ａ））の一部を構成しているリング状のプリプレグ５１を、その内側周囲に沿って切断する。これにより、図５（ｂ）に示すように仮基板の一部を構成していた２枚の銅箔５２が分離し、２つの構造体に分割される。上下に分割された各構造体は、それぞれ一方の面に銅箔５２が残り、他方の面にテープ４２が残っている。
次の工程では（図６（ａ）参照）、図５（ｂ）の工程で作製された構造体から、チップ２１を保持する一時的な支持基材として利用したテープ４２を剥離するとともに、再配線基板３０Ａを作製するためのベース基材として利用した銅箔５２をエッチングにより除去する。
これにより、図示のようにパッド３１Ｐの面が絶縁層３２の表面と同じ面上に露出し、かつ、チップ２１の裏面（電極端子２２が形成されている側と反対側の面）及び銅板４１の露出面が絶縁層２３の表面と同一面とされた構造体が出来上がる。
次の工程では（図６（ｂ）参照）、配線層３１（パッド３１Ｐ）が形成されている側の面に、当該パッド３１Ｐの部分を露出させてその表面（配線層３１及び絶縁層３２）を覆うようにソルダレジスト層（絶縁層）３６を形成する。このソルダレジスト層３６は、例えば、ソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布し、当該レジストを所要の形状にパターニングすることで形成することができる。
このソルダレジスト層３６から露出するパッド３１Ｐは、下層側から順にＣｕ／Ｎｉ／Ａｕの３層構造を有し、Ａｕ層が表面に露出している（図４（ｂ）の工程参照）。
次の工程では（図６（ｃ）参照）、銅板４１（図６（ｂ））を、チップ２１、絶縁層２３、パッド３１Ｐ及びソルダレジスト層３６に対して選択的に除去する。例えば、塩化第二鉄水溶液、塩化第二銅水溶液等を用いたウエットエッチングにより、チップ２１（シリコン）、絶縁層２３（エポキシ系樹脂等）、パッド３１Ｐ（その表層部にＡｕ層が形成されている）及びソルダレジスト層３６に対して、銅（Ｃｕ）板４１を選択的に除去することができる。
最後の工程では（図６（ｄ）参照）、ソルダレジスト層３６から露出しているパッド３１Ｐ（図６（ｃ））上に、適宜フラックスを塗布した後、外部接続端子として用いるはんだボール３７を搭載し、２４０〜２６０℃程度の温度でリフローして固定する。さらに、表面を洗浄してフラックスを除去する。次いで、ダイサー等により、個々のデバイス（チップ２１及びその電極端子２２に電気的に接続されたバンプ３５、各配線層３３，３１を含む部分）単位に分割する。
本工程では、はんだボール３７を接合した後にダイシングを行っているが、これとは逆の順序で、ダイシングを行ってから個々のデバイスにはんだボール３７を接合するようにしてもよい。また、図示の例でははんだボール３７（外部接続端子）を設けているが、これは必ずしも設ける必要はなく、上述したように必要なときに外部接続端子を接合できるように当該パッド３１Ｐを露出させた状態のままにしておいてもよい。
以上の工程により、本実施形態の半導体素子実装配線基板１０（図１）が製造されたことになる。
なお、図２に示した変形例に係る半導体素子実装配線基板１０ａについては、上述した工程のうち図６（ｃ）の工程を省略することにより、製造することができる。
以上説明したように、本実施形態に係る半導体素子実装配線基板１０（１０ａ）及びその製造方法（図３〜図６）によれば、チップ封止基板２０（２０ａ）と再配線基板３０をそれぞれ別工程で作製しているので、再配線層を形成しているときに基板不良が発生したとしても、その不良が発生した再配線基板３０は使用せずに、不良が発生しなかった良品基板（再配線基板３０）のみをチップ２１（良品のチップ封止基板２０，２０ａ）との接続に使用することができる。
これにより、従来技術に見られたような、樹脂封止した半導体素子（チップ）の無駄を無くすことができ、歩留りの向上を図ることができる。このように本実施形態の半導体素子実装配線基板１０（１０ａ）の製造方法は、量産的に非常に有効な方法である。
（第２の実施形態…図７参照）
図７は、本発明の第２の実施形態に係る半導体素子実装配線基板（パッケージ）の製造工程（一部）を断面図の形態で示したものである。
この第２の実施形態に係る半導体素子実装配線基板１０ｂ（図７（ｃ））は、上述した第１の実施形態に係る半導体素子実装配線基板１０（図１）の構成と比べて、チップ封止基板２０ｂにおいてチップ２１の電極端子２２に接続される導体ビア２５が形成されている点、この導体ビア２５を介してチップ２１の電極端子２２が再配線基板３０ｂの最外層の配線層３３のパッド３３Ｐの部分に接続されている点で相違している。他の構成については、第１の実施形態の場合と同じであるのでその説明は省略する。
この第２の実施形態のパッケージ（半導体素子実装配線基板）１０ｂは、基本的には、第１の実施形態に係る製造工程（図３〜図６）で行った処理と同様にして製造することができる。ただし、上記の構成上の違いに関連する部分を形成する処理において相違する。以下、相違する部分の処理について重点的に説明する。
先ず、図３（ａ）〜（ｃ）の工程で行った処理と同様の処理を経た後、図３（ｄ）の工程で行った処理と同様にして、テープ４２上の銅板４１及びチップ２１が搭載されている側の面に、銅板４１及びチップ２１（電極端子２２の部分を含む）を被覆するように樹脂層（絶縁層２４）を形成する（図７（ａ）参照）。ただし、この段階でその樹脂層（絶縁層２４）は硬化させておく。この絶縁層２４は、この段階で硬化させた後、再配線基板３０Ｂとの真空熱圧着に利用されるため、使用する樹脂の形態としては熱可塑性樹脂の使用が好ましい。例えば、熱可塑性のエポキシ樹脂やポリイミド樹脂等が用いられる。
さらに、この絶縁層２４（熱可塑性のエポキシ樹脂等）の所定の箇所（チップ２１の電極端子２２の部分に対応する箇所）に、当該電極端子２２に達するビアホールを形成し、このビアホールに、スクリーン印刷やディスペンサ等により、導電性ペースト（例えば、銀（Ａｇ）や銅（Ｃｕ）のフィラーを含有させた導電性ペースト）を充填して導体ビア２５Ａを形成する。この導体ビア２５Ａは、後の工程で積層時に、その端部が再配線層（パッド３３Ｐ）に接着され、それにより、導体ビア２５と再配線層（パッド３３Ｐ）が接続される。なお、導電性ペーストの他の形態としてはんだペーストを使用することも可能である。この場合、積層時にはんだペースト（導体ビア２５Ａ）が一旦溶融し、導体ビア２５と再配線層（パッド３３Ｐ）が接続される。
また、この工程において、熱硬化性のエポキシ樹脂等にＡｇやＣｕのフィラーを含有させた導電性ペーストにより導体ビア２５Ａを形成する場合、導体ビア２５Ａを半硬化状態としておき、後の工程で積層時に、導体ビア２５Ａの端部を再配線層（パッド３３Ｐ）に接触させて完全に硬化させることで、導体ビア２５と再配線層（パッド３３Ｐ）を接続させるようにしてもよい。
次いで、図４（ａ）〜（ｄ）の工程で行った処理と同様の処理を行い、仮基板（銅箔５２）の両面に所要層数の再配線層（図示の例では１層の再配線層３３）が形成され、最外層の配線層３３が露出した構造体（再配線基板３０Ｂ）を形成する。
さらに、図５（ａ）の工程で行った処理と同様にして、再配線基板３０Ｂの両面に、図７（ａ）の工程で作製したチップ封止基板２０Ｂを、チップ２１の電極端子２２上に設けた導体ビア２５の位置と再配線基板３０Ｂ上の対応するパッド３３Ｐの位置とが整合するよう位置合わせを行い、絶縁層２４（チップ２１を封止している樹脂）と再配線基板３０Ｂの絶縁層３２を介して、２００℃程度の真空熱圧着により対向する面同士を重ね合わせ、加熱・加圧し、絶縁層２４と再配線基板３０Ｂの絶縁層３２とを接着する（各基板２０Ｂ，３０Ｂを接続する）。
この後の処理については、図５（ｂ）〜図６（ｄ）の工程で行った処理と同様である。以上の工程により、本実施形態に係る半導体素子実装配線基板１０ｂ（図７（ｃ））が製造されたことになる。
この第２の実施形態によれば、上述した第１の実施形態で得られた効果に加えて、さらに以下の利点が得られる。すなわち、チップ封止基板２０ｂにおいてチップ２１の電極端子２２上に設けた導体ビア２５と再配線基板３０ｂの最外層の配線層３３のパッド３３Ｐとが直接接続されているので、第１の実施形態におけるバンプ３５（図１（ａ）参照）の周囲を覆う絶縁層３４に相当するビルドアップ層を設ける必要がなく、パッケージ１０ｂ全体としての薄型化を図ることができる。
（第３の実施形態…図８参照）
図８は、本発明の第３の実施形態に係る半導体素子実装配線基板（パッケージ）の製造工程（一部）を断面図の形態で示したものである。
この第３の実施形態に係る半導体素子実装配線基板１０ｃ（図８（ｄ））は、上述した第１の実施形態に係る半導体素子実装配線基板１０（図１）の構成と比べて、チップ封止基板２０ｃにおいてチップ２１を封止するように形成された絶縁層２３の、チップ周囲の部分において厚さが薄くなっている部分に、外部接続用のパッド２６を設けている点（本実施形態では、絶縁層２３の露出面から順にＡｕめっき及びＮｉめっきを施し、パッド２６（Ａｕ／Ｎｉめっき層）を形成している）、再配線基板３０ｃの最外層の配線層３３において所定の箇所（チップ封止基板２０ｃにおけるパッド２６の位置に対応するパッド３３Ｐの部分）に導電性バンプ３８を形成している点で相違している。パッド２６の層構造としては、Ａｕ／Ｎｉ以外にも、Ａｕ／Ｎｉ／ＣｕやＡｕ／Ｐｄ／Ｎｉ／Ｃｕ等の層構造としてもよい。他の構成については、第１の実施形態の場合と同じであるのでその説明は省略する。
この第３の実施形態のパッケージ（半導体素子実装配線基板）１０ｃは、基本的には、第１の実施形態に係る製造工程（図３〜図６）で行った処理と同様にして製造することができる。ただし、上記の構成上の違いに関連する部分を形成する処理において相違する。以下、相違する部分の処理について重点的に説明する。
先ず、最初の工程では（図８（ａ）参照）、図３（ａ）の工程で行った処理と同様にして、所要の箇所に開口部ＯＰを備えた銅板４１を用意した後、この銅板４１上の所定の箇所にＡｕめっき及びＮｉめっきをこの順に施してパッド２６を形成する。
そして、図３（ｂ）及び（ｃ）の工程で行った処理と同様の処理を経た後、図３（ｄ）の工程で行った処理と同様にして、テープ４２上の銅板４１及びチップ２１が搭載されている側の面に、銅板４１及びチップ２１（電極端子２２の部分を含む）を被覆するように樹脂層（絶縁層２３）を形成する（図８（ｂ）参照）。つまり、チップ封止基板２０Ｃを作製する。
次いで、図４（ａ）〜（ｄ）の工程で行った処理と同様の処理を経た後、図４（ｅ）の工程で行った処理と同様にして、仮基板（銅箔５２）の両面に所要層数の再配線層（図示の例では１層の再配線層３３）が形成され、最外層の配線層３３の所定の箇所に所要個数のバンプ３５及び３８が形成された再配線基板３０Ｃ（図８（ｃ）参照）を形成する。
この後の処理については、図５（ａ）〜図６（ｄ）の工程で行った処理と同様である。以上の工程により、本実施形態に係る半導体素子実装配線基板１０ｃ（図８（ｄ））が製造されたことになる。
この第３の実施形態によれば、上述した第１の実施形態で得られた効果に加えて、さらに以下の利点が得られる。すなわち、チップ２１の周囲の絶縁層２３の部分にはんだ被着用の表面処理としてパッド２６（Ａｕ／Ｎｉめっき層）が形成されているので、ＰＯＰ構造（三次元実装構造）を容易に実現することができる。例えば、このパッド２６上に適量のはんだを被着させておき、このはんだに別のパッケージ（図１、図２、図７（ｃ）に示したような半導体素子実装配線基板１０，１０ａ，１０ｂ）の外部接続端子（はんだボール）を当接させ、はんだをリフローにより溶融させて硬化させることで、２段構造のＰＯＰ接合を実現することができる。
さらに、ＰＯＰ接合すべき別のパッケージとして本実施形態の半導体素子実装配線基板１０ｃを使用すれば、３段以上のＰＯＰ構造を容易に実現することができる。これは、半導体装置としての更なる高性能（高機能）化に寄与する。
また、このようなＰＯＰ（パッケージ・オン・パッケージ）構造に限らず、本実施形態の半導体素子実装配線基板１０ｃには、各種の電子部品（チップキャパシタや抵抗等の受動部品など）を搭載することも可能である。
上述した各実施形態では、当該パッケージに１個の半導体素子（チップ）が実装されている場合を例にとって説明したが、本発明の要旨（半導体素子封止基板と再配線基板を別工程で作製し、最終的にそれぞれの良品同士を接続して一体化すること）からも明らかなように、パッケージに実装される半導体素子の個数が１個に限定されないことはもちろんである。半導体装置として要求される機能等に応じて、適宜、２個以上の半導体素子（チップ）を内蔵したパッケージ構造としてもよい。
１０，１０ａ，１０ｂ，１０ｃ…半導体素子実装配線基板（パッケージ）、
２０，２０ａ，２０ｂ，２０ｃ…半導体素子（チップ）封止基板、
２１…半導体素子（チップ）、
２２…電極パッド（端子）、
２３，２４…樹脂層（絶縁層）、
２５…導体ビア、
２６…パッド、
３０，３０ｂ，３０ｃ…再配線基板、
３１（３１Ｐ）…配線層（パッド）、
３２，３４…樹脂層（絶縁層）、
３３（３３Ｐ）…再配線層（パッド）、
３５，３８…導電性バンプ、
３６…ソルダレジスト層（保護膜／絶縁層）、
３７…はんだボール（外部接続端子）、
４１…銅板（金属板）、
４２…テープ（一時的な支持基材）、
５０（５２）…仮基板（銅箔）、
ＶＨ…ビアホール。

Claims (15)

  1. 金属板に、その表面から裏面にかけて開口する所要の大きさの開口部を設ける工程と、
    前記金属板の裏面を、片面が粘着面とされた支持基材の該粘着面に貼り付ける工程と、
    前記支持基材上の、前記金属板の開口部に対応する部分に、その電極端子形成面を上にして半導体素子をフェイスアップの態様で搭載する工程と、
    前記支持基材上の前記金属板の表面及び前記半導体素子の電極端子形成面を被覆するように絶縁層を形成して、半導体素子封止基板を作製する工程と、
    仮基板の少なくとも一方の面上に、再配線層を絶縁層を介在させて所要の層数となるまで積層し、最外層の再配線層上に所要個数の導電性バンプを形成して、再配線基板を作製する工程と、
    前記半導体素子封止基板と前記再配線基板とを、前記半導体素子の電極端子と前記再配線層上の対応する導電性バンプとが対向するよう位置合わせして積層し、前記半導体素子封止基板の絶縁層と前記再配線基板の絶縁層とを接着すると共に、前記電極端子と前記導電性バンプとを接続する工程と、
    以上の工程により作製された構造体から、前記支持基材及び前記仮基板を除去する工程と、を含むことを特徴とする半導体素子実装配線基板の製造方法。
  2. 前記金属板の前記支持基材に貼り付けられる側と反対側の面上の所定の箇所に、パッドを形成する工程を含み、
    前記半導体素子封止基板を作製する工程において、前記金属板上の前記パッドも被覆するように前記絶縁層を形成するとともに、
    前記再配線基板を作製する工程において、前記最外層の再配線層上に前記導電性バンプを形成する際に、当該再配線層上の、前記半導体素子封止基板における前記パッドの位置に対応する部分に更なる導電性バンプを形成し、
    前記支持基材及び前記仮基板を除去する工程で、前記パッドが露出することを特徴とする請求項１に記載の半導体素子実装配線基板の製造方法。
  3. 前記パッドは、外部接続用として設けられ、他の電子部品の外部接続端子が接合されるよう形成されていることを特徴とする請求項２に記載の半導体素子実装配線基板の製造方法。
  4. 前記半導体素子封止基板を作製する工程において、前記支持基材上の前記金属板及び前記半導体素子を被覆するように絶縁層を形成した後、該絶縁層の所定の箇所を開口し、前記半導体素子の電極端子に接続される導体ビアを形成する工程を含み、
    前記再配線基板を作製する工程に代えて、仮基板の少なくとも一方の面上に、再配線層を絶縁層を介在させて所要の層数となるまで積層し、最外層の再配線層を露出させた再配線基板を作製する工程を含み、
    前記半導体素子封止基板と前記再配線基板とを接続する工程に代えて、前記半導体素子封止基板と前記再配線基板とを、前記半導体素子の電極端子上に設けられた前記導体ビアと前記最外層の再配線層上の対応するパッドとが対向するよう位置合わせして積層し、前記導体ビアと前記パッドとを接続する工程を含むことを特徴とする請求項１に記載の半導体素子実装配線基板の製造方法。
  5. 前記支持基材及び前記仮基板を除去する工程の後に、前記半導体素子が露出している側と反対側の面に露出する再配線層及び絶縁層上に、当該再配線層のパッドの部分を露出させて保護膜を形成する工程を含むことを特徴とする請求項１に記載の半導体素子実装配線基板の製造方法。
  6. 前記保護層を形成する工程の後に、前記金属板を選択除去する工程を含むことを特徴とする請求項５に記載の半導体素子実装配線基板の製造方法。
  7. 前記半導体素子封止基板を作製する工程において、前記絶縁層は半硬化状態の樹脂であり、
    前記半導体素子封止基板と前記再配線基板とを積層し、前記電極端子と前記導電性バンプとを接続する工程で、加熱・加圧により前記半導体素子封止基板の絶縁層を硬化させて接着を行うことを特徴とする請求項１乃至３のいずれか一項に記載の半導体素子実装配線基板の製造方法。
  8. 前記半導体素子封止基板の絶縁層を硬化させて接着を行う際に、前記半導体素子封止基板の絶縁層内に前記導電性バンプの先端が入り込み、前記導電性バンプの先端が前記電極端子の端面に押し付けられて、前記導電性バンプと前記電極端子とが接続されることを特徴とする請求項７に記載の半導体素子実装配線基板の製造方法。
  9. 前記半導体素子の周囲に配置される前記金属板が補強部材として残されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体素子実装配線基板の製造方法。
  10. 電極端子形成面と、その裏面とを有する半導体素子と、
    一方の面と他方の面とを有し、前記半導体素子の電極形成面と側面とを封止する封止部分と、前記封止部分の周囲に配置された周囲部分とを有して、前記半導体素子が埋め込まれて配置され、前記半導体素子の裏面を前記他方の面側に露出する絶縁層から形成された封止基板と、
    所要の層数の配線層と絶縁層とが積層され、最外層の前記配線層に導電性バンプが設けられた再配線基板とを有し、
    前記再配線基板の導電性バンプの形成面側の前記絶縁層の全面に、前記封止基板の一方の面が接着されており、かつ、
    前記封止基板内に前記導電性バンプの先端が入り込み、前記導電性バンプの先端が前記電極端子の端面に押し付けられて、前記導電性バンプと前記電極端子とが接続されていることを特徴とする半導体素子実装配線基板。
  11. 前記封止基板の周囲部分の前記他方の面に形成され、前記半導体素子の裏面を露出する開口部を備えた金属板を有することを特徴とする請求項１０に記載の半導体素子実装配線基板。
  12. 前記周囲部分の前記他方の面に、前記配線層と接続されたパッドが設けられていることを特徴とする請求項１０に記載の半導体素子実装配線基板。
  13. 前記再配線基板の、前記封止基板が配置された面と反対側の面の前記絶縁層内に、パッドが埋設されており、
    前記パッドの表面が、前記パッドが埋設された前記絶縁層の表面に露出し、かつ、前記パッドの側面と裏面が前記絶縁層に接しており、
    前記パッドが埋設された前記絶縁層の裏面側に、前記パッドの裏面を露出するビアホールが設けられており、
    前記パッドが埋設された前記絶縁層の裏面に、前記ビアホールを介して前記パッドの裏面に接続される配線層が設けられていることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体素子実装配線基板。
  14. 前記パッドが埋設された前記絶縁層の表面に前記パッドを露出するソルダーレジスト層が設けられていることを特徴とする請求項１３に記載の半導体素子実装配線基板。
  15. 前記封止基板の絶縁層は接着機能を有する樹脂から形成され、前記封止基板の絶縁層によって前記再配線基板に接着されていること請求項１０乃至１４のいずれか一項に記載の半導体素子実装配線基板。
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