JP5207896B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、複数の半導体素子が積層されて配線基板に搭載された構造を有する半導体装置及びその製造方法に関する。
以下の記述では、「配線基板」は、半導体素子を搭載する役割を果たすことから、便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
電子機器や電子部品装置の小型化・高機能化の要求に伴い、それに用いられる半導体装置の小型化（薄型化）、高密度化、多ピン化（多端子化）が進んでいる。このような半導体装置の一つとして、リードフレーム上に半導体素子（チップ）が搭載された構造を有したものがあり、その代表的な形態として、ＱＦＮ(Quad Flat Non-Leaded package)やＳＯＮ(Small Outline Non-Leaded package)等のリードレス・パッケージがある。
かかるＱＦＮ等のパッケージ構造を有した半導体装置を作製する場合、その基本的なプロセスとして、リードフレームのダイパッド部に半導体素子を搭載する処理（ダイ・ボンディング、又はダイ・アタッチ）、半導体素子の電極パッドとリードフレームのリード部とをボンディングワイヤにより接続する処理（ワイヤ・ボンディング）、半導体素子等を封止樹脂により封止する処理（モールディング）、リードフレームを各パッケージ単位に分割する処理（ダイシング）などを含む。モールディングの形態としては、個々のパッケージ毎に樹脂封止を行う個別モールディングと、複数個のパッケージ単位で樹脂封止を行う一括モールディングがある。
かかる従来技術に関連する技術としては、例えば、特許文献１に記載された半導体装置及びその製造方法がある。また、特許文献２に記載された半導体装置及びその製造方法、特許文献３に記載された半導体装置、特許文献４に記載された半導体装置がある。
特開２００６−２６１５０９号公報 特開２００８−９１４１８号公報 特開２００２−８３９０２号公報 特開昭６０−１８２７３１号公報
ＱＦＮ等のパッケージ構造を有した半導体装置のプロセスでは、銅（Ｃｕ）等の金属板をプレス加工等により所要の形状に成形してリードフレームを得るようにしているため、このリードフレームの一部に画定されるリード部（外部接続端子）の数は、リードフレームの加工技術（どれくらいのパターン幅でどれくらいの数のリード部を形成することが可能であるかの技術レベル）に依存する。
つまり、現状の技術では、リードフレームのリード部（半導体装置の外部接続端子）の数がリードフレームを加工可能な範囲に制限されるといった課題があった。
その一方で、近年のダウンサイジングの進化の中で集積度が高まったことにより入出力数が増加し、より多くの外部接続端子を必要とするようになっている。特に、ＭＰＵ（マイクロプロセッサユニット）等の能動的なＩＣチップを搭載するパッケージでは、電源電流の増大も著しく、それに応じてチップに電力を供給するための外部接続端子の数も多く割り当てられ、パッケージ全体の端子数の半分以上を占めている。つまり、信号の入出力用として使用できる端子は残りの半分以下に限られている。また、パッケージの小型化により、パッケージに組み込める外部接続端子の数は限られてくるため、従来のパッケージでは十分な数の外部接続端子を確保していくのは困難となっているのが現状である。
本発明は、かかる従来技術における課題に鑑み創作されたもので、高密度化等の要求に伴い外部接続端子の数を増やす必要が生じた場合でもその要求に十分応えることができる半導体装置及びその製造方法を提供することを目的とする。
上述した従来技術の課題を解決するため、本発明の一形態に係る半導体装置は、開口部を有し、該開口部の周囲にリード部が櫛歯状に延在するように成形されたリードフレームと、前記リードフレームの開口部に、フェイスダウンの態様で配置された第１の半導体素子と、前記第１の半導体素子上にフェイスアップの態様で搭載され、その電極パッドがワイヤを介して前記リードフレームのリード部に接続された第２の半導体素子と、前記第１の半導体素子及び前記リードフレームをその一面側に搭載する態様で設けられた積層配線層と、前記積層配線層上の前記リードフレームと前記第１、第２の半導体素子及び前記ワイヤを埋め込むように形成された封止樹脂層とを備え、前記積層配線層は、前記第１の半導体素子の電極パッド及び前記リードフレームのリード部からそれぞれひき出された配線パターンが、前記積層配線層の他面側に設けられるパッド部と電気的に繋がるようにそれぞれパターン形成された複数の配線層を含み、前記第１の半導体素子及び前記リードフレームは、前記積層配線層の一面側において同一平面上に搭載されており、かつ、前記第１の半導体素子は、前記積層配線層の配線層と直接接続されていることを特徴とする。
この形態に係る半導体装置の構成によれば、パッケージとしての役割を果たす積層配線層上でリードフレームの開口部にそれぞれフェイスダウン及びフェイスアップの態様で第１及び第２の半導体素子が積層配置され、第２の半導体素子の電極パッドとリードフレームのリード部とがワイヤを介して接続されると共に、積層配線層上で各半導体素子（ワイヤを含む）及びリードフレームを埋め込むように封止樹脂で封止されている。さらに、積層配線層を構成する各配線層は、第１の半導体素子の電極パッドとリードフレームのリード部からそれぞれひき出された配線パターンが、積層配線層の他面側（外部接続端子が接合される面側）に設けられるパッド部と電気的に繋がるようにそれぞれパターン形成されている。
これによって、従来形のパッケージでは実現できなかったファンアウト構造のパッケージ（積層配線層）を実現することができる。従って、高密度化等の要求に伴い外部接続端子の数を増やす必要が生じた場合でも、従来のようにリードフレームを加工可能な範囲に制限されることなく、また従来形のパッケージと同じサイズで、その要求に十分応えることができる。
また、本発明の他の形態によれば、上記の形態に係る半導体装置を製造する方法が提供される。この半導体装置の製造方法は、開口部を有し、該開口部の周囲にリード部が櫛歯状に延在するように成形されたリードフレームを、フィルム状の基材に貼り付けたものを用意する工程と、前記基材上の、前記リードフレームの開口部に対応する部分に、第１の半導体素子をフェイスダウンの態様で搭載する工程と、前記第１の半導体素子上に第２の半導体素子をフェイスアップの態様で搭載し、さらに該第２の半導体素子の電極パッドと前記リードフレームのリード部とをワイヤにより接続する工程と、前記基材上の前記リードフレームと前記第１、第２の半導体素子及び前記ワイヤを埋め込むように封止樹脂で封止する工程と、前記基材を除去する工程と、前記第１の半導体素子の電極パッド及び前記リードフレームのリード部からそれぞれ配線パターンをひき出し、以降、所要の数の配線層を積層する工程であって、前記配線パターンが、積層後の配線層の露出する面側に設けられるパッド部と電気的に繋がるように各配線層を積層する工程とを含むことを特徴とする。
本発明に係る半導体装置及びその製造方法の他の構成上の特徴及びそれに基づく有利な利点等については、以下に記述する発明の実施の形態を参照しながら説明する。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
（第１の実施形態及びその変形例…図１〜図６参照）
図１は本発明の第１の実施形態に係る半導体装置の構成を断面図の形態で示したものである。
本実施形態に係る半導体装置１０は、基本的には、開口部ＯＰを備えたリードフレーム２０と、このリードフレーム２０の開口部ＯＰに２段に積層配置されたＩＣチップ（代表的にはシリコン（Ｓｉ）チップ）３０及び３２と、各チップ３０，３２（直接的には下側のチップ３０）及びリードフレーム２０を搭載する態様で設けられた積層配線層４０と、この積層配線層４０上で各チップ３０，３２及びリードフレーム２０を埋め込むように形成された封止樹脂（層）５０とを備えて構成されている。各チップ３０，３２は、後述するようにデバイスプロセスを用いてシリコンウエハに複数のデバイスが作り込まれた当該ウエハを各デバイス単位にダイシング（個片化）して得られたシリコンチップ（「ダイ」ともいう。）である。
リードフレーム２０は、搭載される各チップ３０，３２の大きさ（ダイサイズ）よりも十分に大きな開口部ＯＰを備えており、図２（ｂ）に示すように所要の形状にパターニング形成されている。図２（ｂ）の例では、最終的に個々の半導体装置１０として分割されるべき部分に対応するリードフレーム部分のみを示しており、破線で囲んだ矩形状の部分３２Ｌは、上側に配置されるチップ３２の外形（実装エリア）を表している。リードフレーム２０は、開口部ＯＰの周囲の少なくとも一部分（図２（ｂ）の例では左右方向に対向する２辺）において所要の数のリード部２２が櫛歯状に延在するように成形されている。個々のリード部２２は、ボンディングワイヤ３４（図１）を介してチップ３２の対応する電極パッド３３に接続されるインナーリード部と、後述する外部接続端子に接続されるアウターリード部とから構成されている。また、リードフレーム２０の開口部ＯＰの周辺近傍の部分には、その対角線方向に対向する２箇所に、ダイ・アタッチの際の位置合わせ用として利用される小さな孔２４が設けられている。
このリードフレーム２０は、上側に配置されるチップ３２の電極パッド３３を外部接続端子に接続するための中継端子としての役割の他に、本装置１０（特定的には積層配線層４０）の反りを防止するための補強材としても利用される。このため、リードフレーム２０は、十分な機械的強度（剛性）を有した材料で熱膨張係数の小さいものから形成されているのが望ましい。例えば、銅（Ｃｕ）又はその合金（Ｃｕ−鉄（Ｆｅ）−燐（Ｐ）等）や、鉄（Ｆｅ）又はその合金（４２％ニッケル（Ｎｉ）−Ｆｅ合金等）などを用いることができる。
本装置１０に内蔵される各チップのうち下側に配置されるチップ３０は、その電極パッド（端子）３１が形成されている側の面を下にしたフェイスダウンの態様で実装され、上側に配置されるチップ３２は、その電極パッド（端子）３３が形成されている側の面を上にしたフェイスアップの態様で実装されている。つまり、各チップ３０，３２は、各々の裏面を背中合わせにした状態で積層されている。
以下の記述では、便宜上、フェイスダウンの態様で実装されるチップ３０を「下側チップ」、フェイスアップの態様で実装されるチップ３２を「上側チップ」ともいう。
本実施形態では、上側チップ３２は、最大でも下側チップ３０と同じ大きさ（ダイサイズ）のものを選定している。下側チップ３０は、積層配線層４０に直接搭載される形で実装されており、その電極パッド３１から直接ひき出された配線パターンが積層配線層４０の最上層の配線層を構成している。一方、上側チップ３２の電極パッド３３は、ボンディングワイヤ３４を介してリードフレーム２０のリード部２２（インナーリード部）に接続されている。
積層配線層４０は、図示のようにチップ３０，３２を搭載する役割を果たすことから、機能的には配線基板（パッケージ）と同等である。この積層配線層４０は、所要の数の配線層（図示の例では、配線層４２，４４）がそれぞれ絶縁層４１，４３を介在させて積層され、各絶縁層４１，４３に形成されたビアホールに充填された導体（配線層４２，４４を構成する材料の一部分）を介して層間接続された構造を有している。積層配線層４０の最上層の配線層（図示の例では配線層４２）は、搭載された下側チップ３０の電極パッド３１から直接ひき出されている。つまり、当該電極パッド３１に接続されるように配線層４２がパターン形成されている。配線層４２，４４の材料としては典型的に銅（Ｃｕ）が用いられ、絶縁層４１，４３の材料としてはエポキシ系樹脂が用いられる。
また、積層配線層４０の最下層の配線層（図示の例では配線層４４）には、所要の箇所にパッド部４４Ｐが画定されている。パッド部４４Ｐは、リードフレーム２０の開口部ＯＰ（チップ搭載エリア）の下方に対応する面だけでなくその外側エリアに対応する面にも配置されている。さらに、積層配線層４０のパッド部４４Ｐを露出させて表面を覆うように保護膜としてのソルダレジスト層４５が形成されている。
このソルダレジスト層４５から露出するパッド部４４Ｐには、本装置１０をマザーボード等の実装用基板に実装する際に使用されるはんだボールやピン等の外部接続端子４６が接合されるので、パッド部（Ｃｕ）４４Ｐ上にニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておく。これは、外部接続端子４６を接合したときのコンタクト性を良くするためと、パッド部４４Ｐを構成するＣｕとの密着性を高め、ＣｕがＡｕ層中へ拡散するのを防止するためである。つまり、パッド部４４ＰはＣｕ／Ｎｉ／Ａｕの３層構造となっている。
なお、図示の例ではパッド部４４Ｐ上に外部接続端子４６を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子を接合できるように当該パッド部４４Ｐが露出していれば十分である。
このように積層配線層４０は、搭載される下側チップ３０の電極パッド３１及びリードフレーム２０のリード部２２（このリード部２２にワイヤ３４を介して上側チップ３２の電極パッド３３が接続されている）と、マザーボード等に実装する際に用いられる外部接続端子４６とを整合させる（つまり、再配線を行う）役割を果たし、図示のように、外部接続端子４６のエリアがチップ搭載エリアの周囲に拡張された「ファンアウト」の形態を有している。つまり、外部接続端子４６は、本装置１０の実装面側の全面に亘り「グリッドアレイ」の態様で設けられている。
積層配線層４０上で各チップ３０，３２及びリードフレーム２０を埋め込むように形成された封止樹脂（層）５０は、各チップ３０，３２と積層配線層４０の一体的な構造を保持し、補強材として機能するリードフレーム２０と協働してこの一体的な構造を固定化するためのものである。封止樹脂５０の材料としては、例えば、モールド樹脂として一般に使用されている熱硬化性エポキシ樹脂や、アンダーフィル樹脂として一般に使用されている液状エポキシ樹脂等を用いることができる。
次に、本実施形態に係る半導体装置１０（図１）を製造する方法について、その製造工程の一例を示す図２〜図４を参照しながら説明する。
先ず最初の工程では（図２参照）、搭載すべき下側チップ３０の大きさ（ダイサイズ）に応じてそのサイズよりも十分に大きな開口部ＯＰを備えたリードフレーム２０を用意する。このリードフレーム２０を構成する材料としては、上述したように十分な機械的強度を有し、さらに熱膨張係数の小さい材料であれば十分である。例えば、銅（Ｃｕ）の薄板を用意し、この金属（Ｃｕ）板をプレス加工もしくはエッチング加工により、図２（ｂ）に示すように開口部ＯＰの周囲の対向する２辺において所要の数のリード部２２が櫛歯状に延在するように成形する。図示の例では、簡単化のために１つの開口部ＯＰ（最終的に個々の半導体装置１０として分割されるべき部分に対応するリードフレーム部分）のみを示しているが、実際には複数の開口部ＯＰがアレイ状に配列されている。
次に、このようにして用意されたリードフレーム２０を、片面に粘着剤が塗布されたフィルム状の基材（例えば、ポリイミド樹脂、ポリエステル樹脂等からなるテープ）６０の粘着剤が塗布されている側の面に貼り付ける。このテープ６０は、下側チップ３０を規定の位置に搭載（保持）するための一時的な基材としての役割を果たす。また、テープ６０は、後の段階で行うパッケージの組立て工程においてモールディングの際に封止樹脂のフレーム裏面への漏れ出し（「モールドフラッシュ」ともいう。）を防止するための部材としても利用される。
次の工程では（図３（ａ）参照）、リードフレーム２０のテープ６０が貼り付けられている側の面を下にして保持用の治具（図示せず）で保持し、あらかじめ別工程で作製しておいたシリコンチップ（下側チップ３０）を、その電極パッド３１が形成されている側の面を下にしたフェイスダウンの態様で、リードフレーム２０の開口部ＯＰに対応する部分のテープ６０上（粘着剤が塗布されている側の面）に搭載する（ダイ・アタッチ）。本実施形態では、搭載するチップ３０の厚さをリードフレーム２０の厚さと同じになるように選定している。
例えば、１２インチの大きさのシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成し、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線層の一部分に画定される電極パッド３１に対応する部分のパッシベーション膜をレーザ等により除去し、さらにウエハを所定の厚さ（リードフレーム２０の厚さと同じ厚さ）に薄く研削した後、ダイサー等により各デバイス単位に個片化することで、一方の面に電極パッド３１が露出したチップ（ダイ）３０を得ることができる。
各デバイス単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルムを介在させて、ウエハのデバイスが作り込まれている側と反対側の面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断した後、切断分割された各チップ３０をピックアップする。その際、個々のチップ３０にはダイ・アタッチ・フィルムが付いているが、図３（ａ）の例ではその図示を省略している。
下側チップ３０をテープ６０上の規定の位置に搭載する際には、あらかじめリードフレーム２０の所定の位置に設けておいた位置合わせ用の孔２４（図２（ｂ）参照）を顕微鏡等で読み取り、その検出位置に従って当該チップ３０を搭載する。
次の工程では（図３（ｂ）参照）、あらかじめ別工程で作製しておいたシリコンチップ（上側チップ３２）を、その電極パッド３３が形成されている側の面を上にしたフェイスアップの態様で、下側チップ３０上に搭載する。その際、各チップ３０，３２の裏面にはダイ・アタッチ・フィルムが付いているので、その粘着性を利用して各チップ３０，３２を背中合わせにした状態で規定の位置に保持することができる。搭載する上側チップ３２は、下側チップ３０の場合と同様のデバイスプロセスを用いて作製することができる。
さらに、上側チップ３２の電極パッド（端子）３３とリードフレーム２０の対応するリード部２２（インナーリード部）とをボンディングワイヤ３４により電気的に接続する。これによって、上側チップ３２が実装されたことになる。
次の工程では（図３（ｃ）参照）、個別モールディングにより、テープ６０上のリードフレーム２０及び搭載された各チップ３０，３２（ワイヤ３４を含む）を埋め込むように封止樹脂５０で封止する。これは、特に図示はしないが、モールディング金型（１組の上型及び下型）の下型上に対象物（図３（ｂ）の構造体）を載せ、上方から上型で挟み込むようにして、封止樹脂５０を充填しながら加熱及び加圧処理することにより行われる。
封止樹脂５０の材料としては、モールド樹脂として一般に使用されている熱硬化性エポキシ樹脂を用いることができる。また、その形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂でもよい。封止樹脂５０を充填する方法としては、トランスファモールドやインジェクションモールド等の方法を用いて実施することができる。
なお、封止処理中、テープ６０は、封止樹脂５０のフレーム裏面への漏れ出し（モールドフラッシュ）を防止する役割を果たす。所要の封止処理を終えると、封止樹脂５０で覆われた構造体（図３（ｃ））をモールディング金型から取り出す。
次の工程では（図３（ｄ）参照）、リードフレーム２０及びチップ３０，３２を搭載する一時的な基材として利用したポリイミド樹脂等のテープ６０（図３（ｃ））を剥離し、除去する。この段階では、下側チップ３０の電極パッド３１が形成されている側の面に、剥離したテープ６０に塗布されていた粘着剤の一部が残存している可能性がある。
そこで、その残存している可能性のある粘着剤を、例えば、アッシング（酸素プラズマを用いたドライエッチング）で除去する。これによって、リードフレーム２０のリード部２２（アウターリード部）と共に下側チップ３０の電極パッド３１が露出する。
次の工程では（図４（ａ）参照）、下側チップ３０の電極パッド３１とリードフレーム２０のリード部２２（アウターリード部）が露出している側の面に絶縁層４１を形成し、その所定の箇所に開口部ＶＨを形成する。例えば、フォトリソグラフィにより、チップ３０の電極パッド３１が形成されている側の面に感光性のポリイミド樹脂を塗布し、このポリイミド樹脂のソフトベーク（プリベーク）処理を行った後、マスク（図示せず）を用いて露光及び現像（ポリイミド樹脂層のパターニング）を行い、さらにハードベーク（ポストベーク）処理を行い、図示のように所定の箇所に開口部ＶＨを有する絶縁層（ポリイミド樹脂層）４１を形成する。その際、絶縁層４１のパターニングは、チップ３０の電極パッド３１及びリードフレーム２０のリード部２２の形状（配列）に従うように行う。従って、露光及び現像を行うと、図示のようにチップ３０の電極パッド３１とリードフレーム２０のリード部２２に対応する部分のポリイミド樹脂層（絶縁層）４１が除去されて、それぞれ電極パッド３１及びリード部２２に到達する開口部ＶＨが形成される。
次の工程では（図４（ｂ）参照）、セミアディティブ法などにより、それぞれの開口部ＶＨを充填してチップ３０の電極パッド３１及びリードフレーム２０のリード部２２に接続される所要形状の配線層（パターン）４２を形成する。具体的な一例を説明すると、以下の通りである。
先ず、絶縁層４１が形成されている側の全面に、スパッタリングや無電解めっき等によりシード層を形成する。例えば、全面にクロム（Ｃｒ）又はチタン（Ｔｉ）をスパッタリングにより堆積させ（密着金属層：Ｃｒ層又はＴｉ層）、さらにその上に銅（Ｃｕ）をスパッタリングにより堆積させることで、２層構造のシード層を形成することができる。次いで、シード層の表面（Ｃｕ層表面）の脱水ベークを行い、液状のフォトレジストを塗布して乾燥させた後、マスク（図示せず）を用いて露光及び現像（フォトレジストのパターニング）を行い、レジスト層を形成する。このフォトレジストのパターニングは、形成すべき配線パターンの形状に従うように行う。液状のフォトレジストの代わりに、感光性のドライフィルムをラミネートして、そのパターニングを行ってもよい。
次に、このパターニングされたレジスト層をマスクにして、シード層を給電層として利用した電解Ｃｕめっきにより、所要の形状にＣｕの配線層（再配線層）４２を形成する。この後、有機溶剤を含む剥離液を用いてフォトレジストを除去する。フォトレジストの代わりにドライフィルムを使用した場合には、水酸化ナトリウム（ＮａＯＨ）やモノエタノールアミン系などのアルカリ性の薬液を用いてドライフィルムを剥離し、除去する。
さらに、ウエットエッチングにより、露出しているシード層を除去する。この場合、先ずＣｕを溶かすエッチング液でシード層の上層部分のＣｕ層を除去し、次にＣｒ又はＴｉを溶かすエッチング液で下層部分の密着金属層（Ｃｒ層又はＴｉ層）を除去する。これによって、図示のように絶縁層４１が露出する。この後、所定の表面洗浄等を行う。
なお、Ｃｕを溶かすエッチング液を用いた際に、配線層４２を構成するＣｕも除去されてそのパターンが断線するように見えるが、実際にはかかる不都合は生じない。その理由は、上述したようにシード層の上層部分はＣｕのスパッタリング等により形成されるためその膜厚はミクロンオーダー以下であるのに対し、配線層４２は電解Ｃｕめっきにより形成されるためその膜厚は少なくとも１０μｍ程度であるので、シード層のＣｕは完全に除去されても、配線層４２（Ｃｕ）についてはその表層部分のみが除去される程度であり、配線パターンが断線することはないからである。
次の工程では（図４（ｃ）参照）、図４（ａ）及び（ｂ）の工程で行った処理と同様の処理（ビルドアップ法）を繰り返して所要の層数となるまで、絶縁層４３と配線層４４を交互に積み重ねて積層する。さらに、最外層の配線層４４の所要の箇所に画定されたパッド部４４Ｐが露出するように全面を覆ってソルダレジスト層４５を形成し、このソルダレジスト層４５から露出しているパッド部４４ＰにＮｉ／Ａｕめっきを施して、積層配線層４０を形成する。
最後の工程では（図４（ｄ）参照）、ダイサー等により、個々のデバイス（積み重ねられた各チップ３０，３２とその周囲を囲むように配置されたリードフレーム２０のリード部２２を含む部分）単位に分割し、さらに、ソルダレジスト層４５から露出しているパッド部４４Ｐ（図４（ｃ））に、表面処理剤としてのフラックスを塗布した後、外部接続端子４６として用いるはんだボールを搭載し、２４０〜２６０℃程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。
本工程では、ダイシングを行ってから個々のデバイスに外部接続端子４６を接合しているが、これとは逆の順序で、各デバイスにそれぞれ外部接続端子４６を接合してから個々のデバイスに分割（個片化）するようにしてもよい。
以上の工程により、本実施形態の半導体装置１０（図１）が製造されたことになる。
以上説明したように、第１の実施形態に係る半導体装置１０（図１）及びその製造方法（図２〜図４）によれば、パッケージとしての役割を果たす積層配線層４０上でリードフレーム２０の開口部ＯＰにそれぞれフェイスダウン、フェイスアップの態様で半導体チップ３０，３２を積層配置し、上側チップ３２の電極パッド３３とリードフレーム２０のリード部２２（インナーリード部）とをボンディングワイヤ３４で接続すると共に、積層配線層４０上で各チップ３０，３２（ワイヤ３４を含む）及びリードフレーム２０を埋め込むように封止樹脂５０で封止している。さらに、下側チップ３０の電極パッド３１とリードフレーム２０のリード部２２（アウターリード部）からそれぞれ配線パターンをひき出し、積層配線層４０による再配線により、外部接続端子４６（もしくはパッド部４４Ｐ）がチップ搭載エリアの下方に対応する面だけでなくその外側エリアに対応する面にも配置されるように構成されている。
かかる構成により、従来のパッケージでは実現できなかったファンアウト構造のパッケージ（積層配線層４０）を実現することができる。従って、高密度化・多端子化の要求に伴い外部接続端子の数を増やす必要が生じた場合でも、従来のようにリードフレームを加工可能な範囲（加工技術）に制限されることなく、また従来形のものと同じパッケージサイズで、高密度化等の要求に十分応えることができる。
また、パッケージ（積層配線層４０）上に搭載したチップ３０，３２の周囲を囲むように十分な機械的強度を有したリードフレーム２０を配置し、各チップ３０，３２と共に封止樹脂５０で埋め込んで固定化しているので、パッケージ全体として剛性が高められている。これにより、例えば、本装置１０をインターポーザ等に実装する際に、その隙間に充填されるアンダーフィル樹脂の熱硬化に伴いその界面に熱膨張係数の違いに応じた応力が発生した場合でも、リードフレーム２０の介在によりパッケージ全体が補強されているので、パッケージが「反る」といった不都合は生じない。
また、積層配線層４０を構成する各配線層４２，４４を形成するにあたり、薄膜配線ルール（ウエハレベルパッケージのプロセス）を使用できるので、配線の微細化が容易となり、層数を可及的に減らすことができる。これは、パッケージの薄型化、ひいては小型化に寄与する。
上述した実施形態に係る半導体装置１０の製造方法（図２〜図４）では、図４（ａ）の工程において絶縁層４１における開口部ＶＨの形成をフォトリソグラフィにより行う場合を例にとって説明したが、他の方法を用いて開口部ＶＨを形成することも可能である。その方法として、例えば、炭酸ガスレーザ、エキシマレーザ等を用いることができる。ただし、チップ３０の電極パッド３１はアルミニウム（Ａｌ）配線の一部からなり、その上にチタン（Ｔｉ）／クロム（Ｃｒ）の導体層がスパッタリング等で形成されているため、レーザを使用した場合、そのレーザ照射によりチップ３０の電極パッド（Ａｌ）３１がダメージを受けるおそれがある。
従って、これを回避するために、チップ３０の電極パッド３１上（Ｔｉ／Ｃｒ層上）に予め銅（Ｃｕ）等からなるバンプを形成しておく。このバンプの介在により、レーザ照射による影響が電極パッド（Ａｌ）３１に直接及ぼされるのを回避することができ、絶縁層４１の所定の箇所に開口部ＶＨを形成することが可能となる。また、既にＣｕバンプ等が形成されているため、開口部ＶＨを形成した後の工程（図４（ｂ））では、シード層として形成すべき導体層は、例えば、無電解めっきによる銅（Ｃｕ）層のみで足りる。
また、上述した実施形態に係る半導体装置１０の製造方法では、図３（ｃ）の工程においてテープ６０上のリードフレーム２０及び各チップ３０，３２（ワイヤ３４を含む）の封止処理を個別モールディングにより行う場合を例にとって説明したが、この個別モールディングに代えて、一括モールディングにより所要の樹脂封止を行うようにしてもよい。その場合の実施形態を図５に示す。
図５は、図１の半導体装置１０の一変形例に係る半導体装置１０ａの製造工程を示したものである。
先ず、上述した実施形態における図２、図３（ａ）及び（ｂ）の工程と同じ工程を経た後、最初の工程では（図５（ａ）参照）、一括モールディングにより、複数個のパッケージ単位で、テープ６０上のリードフレーム２０（リード部２２）及び搭載された各チップ３０，３２（ワイヤ３４を含む）を埋め込むように封止樹脂５０ａで封止する。この封止処理は、図３（ｃ）の工程で行った処理と同様にして行うことができる。所要の封止処理を終えると、封止樹脂５０ａで覆われた構造体（図５（ａ））をモールディング金型から取り出す。
次の工程では（図５（ｂ）参照）、図３（ｄ）の工程で行った処理と同様にして、テープ６０（図５（ａ））を剥離し、除去する。さらに、下側チップ３０の電極パッド３１が形成されている側の面に残存している可能性のある粘着剤（テープ６０に塗布されていたもの）を、アッシング等により除去する。
次の工程では（図５（ｃ）参照）、下側チップ３０の電極パッド３１とリードフレーム２０のリード部２２（アウターリード部）が露出している側の面に、図４（ａ）〜（ｃ）の工程で行った処理と同様にして、積層配線層４０（絶縁層４１、配線層４２、絶縁層４３、配線層４４（Ｎｉ／Ａｕめっきを施したパッド部４４Ｐ）、ソルダレジスト層４５）を形成する。
最後の工程では（図５（ｄ）参照）、図４（ｄ）の工程で行った処理と同様にして、ダイサー等により、個々のデバイス（積層された各チップ３０，３２とその周囲を囲むように配置されたリードフレーム２０のリード部２２を含む部分）単位に分割し、さらに、ソルダレジスト層４５から露出しているパッド部４４Ｐ（図５（ｃ））にはんだボール（外部接続端子４６）を接合する。あるいは、これとは逆の順序で、各デバイスにそれぞれ外部接続端子４６を接合してから個々のデバイスに分割するようにしてもよい。
以上の工程により、本実施形態の半導体装置１０ａ（図５（ｄ））が製造されたことになる。図示のように本実施形態の半導体装置１０ａは、基本的に図１の半導体装置１０と同じ構成を有しており、モールディングの違い（金型の違い）に起因した構造のみ相違している。すなわち、図１の実施形態では、封止樹脂（層）５０は断面的に見て台形状に形成されているのに対し、本実施形態では、封止樹脂（層）５０ａは断面的に見て矩形状に形成されている点で相違する。
本実施形態によれば、第１の実施形態（図１〜図４）で得られた効果に加え、さらに、一括モールディングにより複数個のパッケージ単位で樹脂封止を行っているので、パッケージの組立ての効率化を図ることができるというメリットがある。
また、上述した第１の実施形態に係る半導体装置１０（図１）の構成では、下側チップ３０上に１個の上側チップ３２を搭載する場合を例にとって説明したが、本発明の要旨からも明らかなように、搭載する上側チップの個数が１個に限定されないことはもちろんである。必要に応じて、積層方向のスペースが許容される範囲内で２個以上の上側チップをフェイスアップの態様で多段的に実装することも可能である。その場合の実施形態を図６に示す。
図６は、図１の半導体装置１０の他の変形例に係る半導体装置１０ｂの構成を断面図の形態で示したものである。
本実施形態に係る半導体装置１０ｂは、図１に示した半導体装置１０の構成と比べて、フェイスダウンの態様で実装された下側チップ３０上に、この下側チップ３０よりも大きいダイサイズを有した上側チップ３２ａをフェイスアップの態様で実装し、この上側チップ３２ａの電極パッド３３ａをボンディングワイヤ３４ａを介してリードフレーム２０の一部のリード部２２（インナーリード部）に接続した点、さらにこの上側チップ３２ａ上に、この上側チップ３２ａよりも小さいダイサイズを有した上側チップ３５をフェイスアップの態様で実装し、この上側チップ３５の電極パッド３６をボンディングワイヤ３７を介してリードフレーム２０の他のリード部２２（インナーリード部）に接続した点で相違している。他の構成については、図１の半導体装置１０と同じであるのでその説明は省略する。
本実施形態の半導体装置１０ｂは、上述した第１の実施形態に係る製造方法（図２〜図４）と同様にして製造することができる。ただし、本実施形態の場合、図３（ｂ）の工程において、上側チップ３２ａ及び３５を順次搭載したときに、上段の上側チップ３５の裏面に付着しているダイ・アタッチ・フィルムの粘着性を利用して下段の上側チップ３２ａ上で規定の位置を保持している。
このように上側チップ３２ａ，３５を多段的に実装することで、半導体装置１０ｂとしての機能を更に高めることができる（高機能化）。
なお、上述した第１の実施形態及びその変形例では、上側チップ３２（３２ａ、３５）の電極パッド３３（３３ａ、３６）を外部接続端子４６に接続するための中継端子として用いられるリードフレーム２０のリード部２２を、図２（ｂ）に示したように開口部ＯＰの周囲の対向する２辺にのみ設けた場合を例にとって説明したが、リード部２２の配置形態がこれに限定されないことはもちろんである。例えば、開口部ＯＰの周囲のそれぞれ対向する各２辺（＝４辺）にリード部２２を設けるようにしてもよい。
このようにリード部２２の数を増やすことで、更なる高密度化、ひいては多ピン化（多端子化）の要求に応えることが可能となる。
（第２の実施形態及びその変形例…図７〜図１２参照）
図７は本発明の第２の実施形態に係る半導体装置の構成を断面図の形態で示したものである。
本実施形態に係る半導体装置７０は、第１の実施形態に係る半導体装置１０（図１）の構成と比べて、下側チップ３０よりも大きいダイサイズを有した上側チップ３２ａを実装し、この上側チップ３２ａの電極パッド３３ａをボンディングワイヤ３４ａを介してリードフレーム２０ａのリード部２２（インナーリード部）に接続した点、このリードフレーム２０ａに、下側チップ３０が配置される開口部ＯＰ１とリード部２２が画定される開口部ＯＰ２を別々に設けた点、上側チップ３２ａの周辺部分（下側チップ３０上から突出している部分）を両開口部ＯＰ１，ＯＰ２間のリードフレーム部分（支持部２１）において支持している点で相違している。他の構成については、第１の実施形態の半導体装置１０と同じであるのでその説明は省略する。
本実施形態に係る半導体装置７０は、一例として図８〜図１０に示す製造方法により製造することができる。図８〜図１０の各工程で行う処理は、基本的には、第１の実施形態に係る製造方法の各工程（図２〜図４）で行った処理と同じである。重複的な説明を避けるため、相違する処理についてのみ以下に説明する。
先ず最初の工程では（図８参照）、搭載すべき下側チップ３０のダイサイズよりも大きな開口部ＯＰ１とその外側に画定される開口部ＯＰ２とを備えたリードフレーム２０ａを用意する。図２の工程で行った処理と同様にして、銅（Ｃｕ）の薄板を用意し、この金属（Ｃｕ）板をプレス加工もしくはエッチング加工により、図８（ｂ）に示すように矩形状の開口部ＯＰ１が形成され、かつ、この開口部ＯＰ１の外側で左右方向に対向する２箇所の領域にそれぞれ開口部ＯＰ２が形成されると共に、各開口部ＯＰ２の周囲の外側の辺において所要の数のリード部２２が櫛歯状に延在するように成形する。なお、破線で囲んだ矩形状の部分３２Ｍは、上側チップ３２ａの外形（実装エリア）を表している。
これにより、開口部ＯＰ１と各開口部ＯＰ２の間のそれぞれのリードフレーム部分は、上側チップ３２ａの周辺部分（実装エリア３２Ｍ参照）を支持するための支持部２１として規定される。このようにしてリードフレーム２０ａを成形した後、このリードフレーム２０ａをテープ６０に貼り付ける。
次の工程では（図９（ａ）参照）、図３（ａ）の工程で行った処理と同様にして、リードフレーム２０ａの開口部ＯＰ１に対応する部分のテープ６０上（粘着剤が塗布されている側の面）に、下側チップ３０を、その電極パッド３１が形成されている側の面を下にしたフェイスダウンの態様で搭載する。本実施形態でも同様に、搭載するチップ３０の厚さをリードフレーム２０ａの厚さと同じになるように選定している。
次の工程では（図９（ｂ）参照）、図３（ｂ）の工程で行った処理と同様にして、下側チップ３０上に、上側チップ３２ａを、その電極パッド３３ａが形成されている側の面を上にしたフェイスアップの態様で搭載する。その際、上側チップ３２ａの周辺部分をリードフレーム２０ａの支持部２１上に位置合わせし、各チップ３０，３２ａの裏面に付着しているダイ・アタッチ・フィルムの粘着性を利用して各チップ３０，３２を規定の位置に保持する。さらに、上側チップ３２ａの電極パッド３３ａとリードフレーム２０ａの対応するリード部２２とをボンディングワイヤ３４ａにより接続する。
この後（図９（ｃ）〜図１０（ｄ）の工程）、上述した図３（ｃ）〜図４（ｄ）の工程で行った処理と同じ処理を経て、本実施形態の半導体装置７０（図７）が製造される。
以上説明したように、第２の実施形態に係る半導体装置７０及びその製造方法（図７〜図１０）によれば、その基本的な構成及びプロセスは第１の実施形態（図１〜図４）の場合と同じであるので、同様の作用効果を奏することができる。
さらにこの第２の実施形態によれば、図９（ｂ）の工程において上側チップ３２ａの周辺部分（下側チップ３０上から突出している部分）をリードフレーム２０ａの支持部２１で支持しているので、その突出している部分（電極パッド３３ａが形成されている部分）の位置を固定化することができる。これにより、電極パッド３３ａとリード部２２とのワイヤボンディング処理を安定に行うことができる。
また、第１の実施形態の場合と同様にこの第２の実施形態においても、図９（ｃ）の工程において行うテープ６０上のリードフレーム２０ａ及び各チップ３０，３２ａ（ワイヤ３４ａを含む）の封止処理を、個別モールディングに代えて一括モールディングにより行うようにしてもよい。その場合の実施形態を図１１に示す。
図１１は、図７の半導体装置７０の一変形例に係る半導体装置７０ａの製造工程を示したものである。図１１において（ａ）〜（ｄ）の各工程で行う処理については、上述した図５（ａ）〜（ｄ）の工程で行った処理と同じであるのでその説明は省略する。
また、この第２の実施形態において、下側チップ３０上に２個以上の上側チップを多段的に実装するようにしてもよい。その場合の実施形態を図１２に示す。
図１２は、図７の半導体装置７０の他の変形例に係る半導体装置７０ｂの構成を断面図の形態で示したものである。図示の半導体装置７０ｂは、その基本的な構成が第１の実施形態の変形例に係る半導体装置１０ｂ（図６）の構成と同じであるので、その説明は省略する。
また、この第２の実施形態及びその変形例においても、上述した第１の実施形態の場合と同様の配置態様で、開口部ＯＰ１（図８参照）の外側で左右方向及び上下方向にそれぞれ対向する各２箇所（＝４箇所）の領域にそれぞれ開口部ＯＰ２を形成し、各開口部ＯＰ２の周囲の外側の辺にそれぞれリード部２２を設けるようにしてもよい。
（第３の実施形態及びその変形例…図１３〜図１８参照）
図１３は本発明の第３の実施形態に係る半導体装置の構成を断面図の形態で示したものである。
本実施形態に係る半導体装置８０は、第１の実施形態に係る半導体装置１０（図１）の構成と比べて、下側チップ３０よりも大きいダイサイズを有した上側チップ３２ａを実装し、この上側チップ３２ａの電極パッド３３ａをボンディングワイヤ３４ａを介してリードフレーム２０ｂのリード部２２（インナーリード部）に接続した点、このリードフレーム２０ｂの開口部ＯＰ３の周囲に画定されるリード部２２の少なくとも一部（内側に向かう先端部）が、平面的に見て上側チップ３２ａの周辺部分（下側チップ３０上から突出している部分）とオーバーラップするように成形されている点で相違している。他の構成については、第１の実施形態の半導体装置１０と同じであるのでその説明は省略する。
本実施形態に係る半導体装置８０は、一例として図１４〜図１６に示す製造方法により製造することができる。図１４〜図１６の各工程で行う処理は、基本的には、第１の実施形態に係る製造方法の各工程（図２〜図４）で行った処理と同じである。重複的な説明を避けるため、相違する処理についてのみ以下に説明する。
先ず最初の工程では（図１４参照）、搭載すべき下側チップ３０のダイサイズよりも大きな開口部ＯＰ３を備えたリードフレーム２０ｂを用意する。図２の工程で行った処理と同様にして、銅（Ｃｕ）の薄板を用意し、この金属（Ｃｕ）板をプレス加工もしくはエッチング加工により、図１４（ｂ）に示すように開口部ＯＰ３の周囲の対向する２辺において所要の数のリード部２２が櫛歯状に延在し、かつ、各リード部２２の先端部が上側チップ３２ａの実装エリア３２Ｎ内に延びるように成形する。このようにしてリードフレーム２０ｂを成形した後、このリードフレーム２０ｂをテープ６０に貼り付ける。
次の工程では（図１５（ａ）参照）、図３（ａ）の工程で行った処理と同様にして、リードフレーム２０ｂの開口部ＯＰ３に対応する部分のテープ６０上（粘着剤が塗布されている側の面）に、下側チップ３０を、その電極パッド３１が形成されている側の面を下にしたフェイスダウンの態様で搭載する。本実施形態でも同様に、搭載するチップ３０の厚さをリードフレーム２０ｂの厚さと同じになるように選定している。
次の工程では（図１５（ｂ）参照）、図３（ｂ）の工程で行った処理と同様にして、下側チップ３０上に、上側チップ３２ａを、その電極パッド３３ａが形成されている側の面を上にしたフェイスアップの態様で搭載する。その際、上側チップ３２ａの周辺部分をリードフレーム２０ｂのリード部２２の先端部上に位置合わせし、各チップ３０，３２ａの裏面に付着しているダイ・アタッチ・フィルムの粘着性を利用して各チップ３０，３２ａを規定の位置に保持する。さらに、上側チップ３２ａの電極パッド３３ａとリードフレーム２０ｂの対応するリード部２２とをボンディングワイヤ３４ａにより接続する。
この後（図１５（ｃ）〜図１６（ｄ）の工程）、上述した図３（ｃ）〜図４（ｄ）の工程で行った処理と同じ処理を経ることで、本実施形態の半導体装置８０（図１３）が製造される。
以上説明したように、第３の実施形態に係る半導体装置８０及びその製造方法（図１３〜図１６）によれば、その基本的な構成及びプロセスは第１の実施形態（図１〜図４）の場合と同じであるので、同様の作用効果を奏することができる。
さらにこの第３の実施形態によれば、図１５（ｂ）の工程において上側チップ３２ａの周辺部分（下側チップ３０上から突出している部分）をリードフレーム２０ｂの各リード部２２の先端部で支持しているので、その突出している部分（電極パッド３３ａが形成されている部分）の位置を固定化することができる。これにより、電極パッド３３ａとリード部２２とのワイヤボンディング処理を安定に行うことができる。また、各リード部２２の先端部は、上側チップ３２ａによって同じレベルに保持することができる。
また、上述した第１、第２の実施形態の場合と同様にこの第３の実施形態においても、図１５（ｃ）の工程において、テープ６０上のリードフレーム２０ｂ及び各チップ３０，３２ａ（ワイヤ３４ａを含む）の封止処理を、個別モールディングに代えて一括モールディングにより行うようにしてもよい。その場合の実施形態を図１７に示す。
図１７は、図１３の半導体装置８０の一変形例に係る半導体装置８０ａの製造工程を示したものである。図１７において（ａ）〜（ｄ）の各工程で行う処理については、上述した図５（ａ）〜（ｄ）の工程で行った処理と同じであるのでその説明は省略する。
また、この第３の実施形態において、下側チップ３０上に２個以上の上側チップを多段的に実装するようにしてもよい。その場合の実施形態を図１８に示す。
図１８は、図１３の半導体装置８０の他の変形例に係る半導体装置８０ｂの構成を断面図の形態で示したものである。図示の半導体装置８０ｂは、その基本的な構成が第１の実施形態の変形例に係る半導体装置１０ｂ（図６）の構成と同じであるので、その説明は省略する。
また、この第３の実施形態及びその変形例においても、上述した第１の実施形態の場合と同様の配置態様で、開口部ＯＰ３（図１４参照）の周囲のそれぞれ対向する各２辺（＝４辺）にそれぞれリード部２２を設けるようにしてもよい。
（第４の実施形態…図１９参照）
図１９は本発明の第４の実施形態に係る半導体装置の構成を断面図の形態で示したものである。
本実施形態に係る半導体装置９０は、第１の実施形態に係る半導体装置１０（図１）の構成と比べて、リードフレーム２０の開口部ＯＰに、１個の下側チップ３０（図１）に代えて複数個（図示の例では２個）の下側チップ３０ａ及び３０ｂを並列配置し、各チップ３０ａ，３０ｂの電極パッド３１ａ，３１ｂをそれぞれ積層配線層４０ａの最上層の配線層に直接接続した点、さらに下側チップ３０ａ，３０ｂ上に、該下側チップよりも大きいダイサイズを有した上側チップ３２ｂを実装し、この上側チップ３２ｂの電極パッド３３ｂをボンディングワイヤ３４ｂを介してリードフレーム２０のリード部２２（インナーリード部）に接続した点で相違している。他の構成については、図１の半導体装置１０と基本的に同じであるのでその説明は省略する。
本実施形態の半導体装置９０は、基本的には第１の実施形態に係る製造方法（図２〜図４）と同様にして製造することができる。ただし、本実施形態の場合、図３（ａ）の工程において、あらかじめ別工程で作製しておいた２個の半導体チップ（下側チップ３０ａ，３０ｂ）を、それぞれ電極パッド３１ａ，３１ｂが形成されている側の面を下にしたフェイスダウンの態様で、リードフレーム２０の開口部ＯＰに対応する部分のテープ６０上に並設（搭載）している。さらに、図３（ｃ）の工程で行う封止処理を、個別モールディングに代えて一括モールディングにより行っている。
本実施形態のように下側チップを複数個（３０ａ，３０ｂ）実装することで、図６等の実施形態に示したような、上側チップ３２ａ，３５を多段的に実装する場合と同様に、半導体装置９０としての機能を更に高めることができる（高機能化）。
なお、図１９の実施形態では、第１の実施形態で使用したリードフレーム２０（図２）を用いた場合を例にとって説明したが、使用するリードフレームの形態がこれに限定されないことはもちろんである。第２の実施形態で使用したリードフレーム２０ａ（図８）、第３の実施形態で使用したリードフレーム２０ｂ（図１４）に対しても、図１９の実施形態は同様に適用することができる。
本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程の一例（その１）を示す図である。 図２の製造工程に続く製造工程（その２）を示す断面図である。 図３の製造工程に続く製造工程（その３）を示す断面図である。 図１の半導体装置の一変形例に係る製造工程を示す断面図である。 図１の半導体装置の他の変形例に係る構成を示す断面図である。 本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。 図７の半導体装置の製造工程の一例（その１）を示す図である。 図８の製造工程に続く製造工程（その２）を示す断面図である。 図９の製造工程に続く製造工程（その３）を示す断面図である。 図７の半導体装置の一変形例に係る製造工程を示す断面図である。 図７の半導体装置の他の変形例に係る構成を示す断面図である。 本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。 図１３の半導体装置の製造工程の一例（その１）を示す図である。 図１４の製造工程に続く製造工程（その２）を示す断面図である。 図１５の製造工程に続く製造工程（その３）を示す断面図である。 図１３の半導体装置の一変形例に係る製造工程を示す断面図である。 図１３の半導体装置の他の変形例に係る構成を示す断面図である。 本発明の第４の実施形態に係る半導体装置の構成を示す断面図である。
符号の説明
１０（ａ，ｂ），７０（ａ，ｂ），８０（ａ，ｂ），９０…半導体装置、
２０，２０ａ，２０ｂ…リードフレーム、
２１…支持部、
２２…リード部、
３０（ａ，ｂ），３２（ａ，ｂ），３５…シリコンチップ（半導体素子）、
３１（ａ，ｂ），３３（ａ，ｂ），３６…電極パッド（端子）、
３２Ｌ，３２Ｍ，３２Ｎ…上側チップの外形（実装エリア）、
３４（ａ，ｂ），３７…ボンディングワイヤ、
４０，４０ａ…積層配線層（パッケージ）、
４１，４３…絶縁層、
４２，４４…配線層（再配線層）、
４４Ｐ…（外部接続端子接合用の）パッド部、
４５…ソルダレジスト層（保護膜）、
４６…外部接続端子、
５０，５０ａ…封止樹脂（層）、
６０…テープ（片面に粘着剤が塗布されたフィルム状の基材）、
ＯＰ，ＯＰ１，ＯＰ２，ＯＰ３…リードフレームの開口部。

Claims (10)

  1. 開口部を有し、該開口部の周囲にリード部が櫛歯状に延在するように成形されたリードフレームと、
    前記リードフレームの開口部に、フェイスダウンの態様で配置された第１の半導体素子と、
    前記第１の半導体素子上にフェイスアップの態様で搭載され、その電極パッドがワイヤを介して前記リードフレームのリード部に接続された第２の半導体素子と、
    前記第１の半導体素子及び前記リードフレームをその一面側に搭載する態様で設けられた積層配線層と、
    前記積層配線層上の前記リードフレームと前記第１、第２の半導体素子及び前記ワイヤを埋め込むように形成された封止樹脂層とを備え、
    前記積層配線層は、前記第１の半導体素子の電極パッド及び前記リードフレームのリード部からそれぞれひき出された配線パターンが、前記積層配線層の他面側に設けられるパッド部と電気的に繋がるようにそれぞれパターン形成された複数の配線層を含み、
    前記第１の半導体素子及び前記リードフレームは、前記積層配線層の一面側において同一平面上に搭載されており、かつ、前記第１の半導体素子は、前記積層配線層の配線層と直接接続されていることを特徴とする半導体装置。
  2. 前記リードフレームの開口部は、前記第１の半導体素子が配置される第１の開口部と、その周囲にリード部が櫛歯状に延在するように成形された第２の開口部とを有し、
    前記第２の半導体素子は、前記第１の半導体素子より大きいサイズを有し、その周辺部分が前記第１、第２の開口部間のリードフレーム部分で支持された構造を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の半導体素子は、前記第１の半導体素子より大きいサイズを有し、その周辺部分が前記リードフレームの各リード部で支持された構造を有することを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の半導体素子として複数個の半導体素子が、前記リードフレームの開口部に並設されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１の半導体素子の厚さは、前記リードフレームのリード部の厚さと同じであることを特徴とする請求項１に記載の半導体装置。
  6. 開口部を有し、該開口部の周囲にリード部が櫛歯状に延在するように成形されたリードフレームを、フィルム状の基材に貼り付けたものを用意する工程と、
    前記基材上の、前記リードフレームの開口部に対応する部分に、第１の半導体素子をフェイスダウンの態様で搭載する工程と、
    前記第１の半導体素子上に第２の半導体素子をフェイスアップの態様で搭載し、さらに該第２の半導体素子の電極パッドと前記リードフレームのリード部とをワイヤにより接続する工程と、
    前記基材上の前記リードフレームと前記第１、第２の半導体素子及び前記ワイヤを埋め込むように封止樹脂で封止する工程と、
    前記基材を除去する工程と、
    前記第１の半導体素子の電極パッド及び前記リードフレームのリード部からそれぞれ配線パターンをひき出し、以降、所要の数の配線層を積層する工程であって、前記配線パターンが、積層後の配線層の露出する面側に設けられるパッド部と電気的に繋がるように各配線層を積層する工程とを含むことを特徴とする半導体装置の製造方法。
  7. 前記リードフレームを前記基材に貼り付けたものを用意する工程において、前記リードフレームを、第１の半導体素子が配置される第１の開口部と、その周囲に前記リード部が櫛歯状に延在するように成形された第２の開口部とを有するように成形し、
    前記第１の半導体素子上に前記第２の半導体素子を搭載し、さらに該第２の半導体素子の電極パッドと前記リードフレームのリード部とをワイヤにより接続する工程において、前記第１の半導体素子より大きいサイズを有した第２の半導体素子を、その周辺部分を前記第１、第２の開口部間のリードフレーム部分上に位置合わせして搭載することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１の半導体素子上に前記第２の半導体素子を搭載し、さらに該第２の半導体素子の電極パッドと前記リードフレームのリード部とをワイヤにより接続する工程において、前記第１の半導体素子より大きいサイズを有した第２の半導体素子を、その周辺部分を前記リードフレームの各リード部上に位置合わせして搭載することを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記第１の半導体素子を搭載する工程において、前記基材上の、前記リードフレームの開口部に対応する部分に、該第１の半導体素子として複数個の半導体素子を並設することを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 前記第１の半導体素子の厚さは、前記リードフレームのリード部の厚さと同じであることを特徴とする請求項６に記載の半導体装置の製造方法。
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