JP5005603B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5005603B2
JP5005603B2 JP2008096800A JP2008096800A JP5005603B2 JP 5005603 B2 JP5005603 B2 JP 5005603B2 JP 2008096800 A JP2008096800 A JP 2008096800A JP 2008096800 A JP2008096800 A JP 2008096800A JP 5005603 B2 JP5005603 B2 JP 5005603B2
Authority
JP
Japan
Prior art keywords
semiconductor element
frame
tape
wiring layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008096800A
Other languages
English (en)
Other versions
JP2009252859A (ja
JP2009252859A5 (ja
Inventor
直 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008096800A priority Critical patent/JP5005603B2/ja
Priority to US12/402,862 priority patent/US7944039B2/en
Publication of JP2009252859A publication Critical patent/JP2009252859A/ja
Publication of JP2009252859A5 publication Critical patent/JP2009252859A5/ja
Application granted granted Critical
Publication of JP5005603B2 publication Critical patent/JP5005603B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体素子等を搭載するのに用いられる配線基板を備えた半導体装置及びその製造方法に関する。
なお、以下の記述において「配線基板」は、半導体素子等を搭載する役割を果たすことから、便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
ＢＧＡ(Ball Grid Array) やＬＧＡ(Land Grid Array) 、ＰＧＡ(Pin Grid Array)等の半導体パッケージにおいては、一般に、そのベース基材として供されるコア基板を中心としてその両面に、例えばビルドアップ法により、導体パターン（配線層）の形成、絶縁層の形成、絶縁層におけるビアホールの形成を順次繰り返して多層配線構造とし、最終的に最外層の配線層を保護膜で被覆し、保護膜の所要箇所を開口して導体パターンの一部をパッド部として露出させている。さらに、ＢＧＡやＰＧＡの場合、その露出しているパッド部に外部接続端子としてのボールやピン等を接合している。
このような半導体パッケージは、一方の面にＩＣチップ等の半導体素子がはんだ等の導電性材料を介して搭載され、他方の面に設けられた外部接続端子（ボールやピン等）を介してマザーボードやソケット部品等の被実装体に実装されるようになっている。つまり、半導体パッケージを介して半導体素子とマザーボード等とが電気的に接続されるようになっている。
その一方で、近年、電子機器や装置の小型化・高機能化の要求に伴い、それに用いられる半導体装置の小型化、高密度化、多ピン化（多端子化）が進んでいる。そのため、半導体装置の形状を個々の半導体素子（チップ）の形状に極力近づけることで小型化を図ったチップサイズパッケージ、あるいはダイサイズパッケージとも呼ばれる半導体装置が開発され、実用化されている。
かかる従来技術に関連する技術としては、例えば、特許文献１に記載されるように、半導体基板を封止するための封止樹脂と、この封止樹脂の下面に転写されたリードパターンと、このリードパターンの下面に形成された複数の外部電極とから半導体装置を構成するようにしたものがある。
特開平８−１６７６２９号公報
上述したように従来の半導体パッケージにおいては、近年のダウンサイジングの進化の中でチップサイズパッケージ（ダイサイズパッケージ）が脚光を浴びているが、かかるチップサイズパッケージの場合、チップ（ダイ）サイズと端子ピッチの制約から端子数が足りない場合が起こり得る。
すなわち、集積度が高まったことにより入出力数が増加し、より多くの外部接続端子を必要とするようになっている。特に、ＭＰＵ（マイクロプロセッサユニット）等の能動的なＩＣチップを搭載する半導体パッケージでは、電源電流の増大も著しく、それに応じてチップに電力を供給するための外部接続端子の数も多く割り当てられ、パッケージ全体の端子数の半分以上を占めている。つまり、信号の入出力用として使用できる端子は残りの半分以下に限られている。
その反面、パッケージの小型化により、パッケージに組み込める外部接続端子の数は限られてくるため、従来のチップ（ダイ）サイズパッケージでは十分な数の外部接続端子を確保していくことは困難となっているのが現状である。
また、半導体パッケージにＩＣチップ等の半導体素子を搭載する場合、パッケージのチップ搭載面に露出しているパッド部に、はんだ等の導電性材料を用いてチップの電極端子をフリップチップ接続し、さらにパッケージとチップの隙間にアンダーフィル樹脂を充填し、熱硬化させて固定する。その熱硬化の際、樹脂と基板の熱膨張係数が異なるため、アンダーフィル樹脂が収縮し、その影響を受けてパッケージが反ってしまう。
このようなチップ実装時のアンダーフィル樹脂の硬化収縮に起因する「反り」を小さくするためには、パッケージ（配線基板）を相当の厚み（多層）に構成する必要がある。また、このようなパッケージは、配線パターンの幅やビア（層間接続部）の制約から多層構造となるのが一般的であり、そのため、パッケージ全体として薄型化（小型化）が損なわれるといった不都合があった。
本発明は、かかる従来技術における課題に鑑み創作されたもので、高密度化等の要求に伴い外部接続端子の数を増やす必要が生じた場合でもその要求に十分応えることができ、小型化を図る一方でパッケージの反りを解消することができる半導体装置及びその製造方法を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明の一形態によれば、電極端子が形成された半導体素子と、前記半導体素子の電極端子が形成されている側に一体化された態様で設けられた積層配線層と、前記積層配線層上で前記半導体素子を囲むように配置され、剛性を有した材料から形成されたフレームと、前記半導体素子の側面と前記フレームの上面及び内側側面とを覆い、前記半導体素子の電極端子が形成されている側の面及びその反対側の面を露出させて形成された封止樹脂とを備え、前記積層配線層は、前記半導体素子の電極端子が形成されている側の面に直接形成された絶縁層と、該絶縁層に設けられた開口部を充填して前記半導体素子の電極端子に直接接続された配線層と、前記半導体素子が搭載されている側と反対側の面であって前記半導体素子の搭載エリアに対応する面及びその外側エリアに対応する面にそれぞれ設けられ、前記配線層を介して前記半導体素子の電極端子と電気的に接続された外部接続端子接合用パッド部とを有することを特徴とする半導体装置が提供される。
本発明の一形態に係る半導体装置の構成によれば、半導体素子と一体化された態様で設けられた積層配線層は、この半導体素子を搭載するパッケージとして機能し、このパッケージを構成する各配線層は、半導体素子の電極端子に直接接続された配線層が、半導体素子が搭載されている側と反対側の面に設けられた外部接続端子接合用パッド部に電気的に接続されるようにそれぞれパターン形成されている。かかるパッケージ（積層配線層）の構成により、高密度化等の要求に伴い外部接続端子の数を増やす必要が生じた場合でも、その要求に十分応えることができる。
また、剛性を有した材料から形成されたフレームが半導体素子を囲むように配置されており、パッケージ全体としての剛性が高められているので、従来技術に見られたような、パッケージが「反る」といった不都合は生じない。さらに、従来のようにパッケージを多層構造としなくてもパッケージの反りを解消できるので、薄型化（小型化）を図ることができる。
また、本発明の他の形態によれば、剛性を有した材料からなり、かつ所要の大きさの開口部が形成された板状のフレームをテープ状の基材に貼り付けたものを用意する工程と、前記テープ状の基材上の、前記フレーム内の開口部に対応する部分に、半導体素子をフェースダウン実装の態様で搭載する工程と、前記半導体素子の側面と前記フレームの上面及び内側側面とを覆い、かつ、前記半導体素子の電極端子が形成されている側の面及びその反対側の面を露出させるように封止樹脂で封止する工程と、前記テープ状の基材を除去する工程と、前記テープ状の基材に接触していた、前記半導体素子の電極端子が形成されている側の面をアッシングし、前記半導体素子の電極端子が形成されている側の面を露出させる工程と、前記半導体素子の電極端子が形成されている側の面に直接絶縁層を形成する工程と、前記絶縁層に開口部を形成する工程と、前記開口部を充填して前記半導体素子の電極端子に直接接続される配線層を形成する工程と、前記配線層を介して前記半導体素子の電極端子と電気的に接続されるように、前記半導体素子が搭載されている側と反対側の面であって前記半導体素子の搭載エリアに対応する面及びその外側エリアに対応する面にそれぞれ外部接続端子接合用パッド部を形成する工程と、前記外部接続端子接合用パッド部が露出するように保護膜を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
本発明に係る半導体装置及びその製造方法の他の構成上の特徴及びそれに基づく有利な利点等については、以下に記述する発明の実施の形態を参照しながら説明する。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
図１は本発明の一実施形態に係るファンアウト構造のパッケージを備えた半導体装置の構成を断面図の形態で示したものである。
本実施形態に係る半導体装置１０は、基本的には、半導体素子等のチップ（代表的にはシリコン（Ｓｉ）チップ）２０と、このチップ２０と一体化された態様で設けられた積層配線層３０と、この積層配線層３０上でチップ２０の側面周囲を囲むように配置されたフレーム４０と、このフレーム４０の表面全体及びチップ２０の側面周囲を覆うように（もしくはチップ２０全体を埋め込むように）形成された封止樹脂４１とを備えて構成されている。
本装置１０に内蔵される半導体チップ２０は、後述するようにウエハレベルパッケージのプロセスを用いてウエハに複数のデバイスが作り込まれた当該ウエハを各デバイス単位にダイシング（個片化）して得られたチップ（「ダイ」ともいう。）である。
積層配線層３０は、図示のように半導体チップ２０を搭載する役割を果たすことから、機能的には「配線基板（パッケージ）」もしくは「インターポーザ」と同等である。この積層配線層３０は、所要の数の配線層（図示の例では、配線層３２，３４，３６）がそれぞれ絶縁層３１，３３，３５を介在させて積層され、各絶縁層３１，３３，３５に形成されたビアホールに充填された導体（それぞれ配線層３２，３４，３６を構成する材料の一部分）を介して層間接続された構造を有している。積層配線層３０の最内層の配線層（図示の例では、最上層の配線層３２）は、搭載した半導体チップ２０の電極端子２１（はんだバンプや金（Ａｕ）バンプ等）から直接ひき出されている。つまり、当該電極端子２１に接続されるように配線層３２がパターン形成されている。配線層３２，３４，３６の材料としては典型的に銅（Ｃｕ）が用いられ、絶縁層３１，３３，３５の材料としてはエポキシ樹脂やポリイミド樹脂等が用いられる。
また、積層配線層３０の最外層の配線層（図示の例では、最下層の配線層３６）には、所定の箇所にパッド部３６Ｐが画定されている。パッド部３６Ｐは、図示のようにチップ搭載エリアの下方に対応する面だけでなくその外側エリアに対応する面にも配置されている。さらに、各パッド部３６Ｐを露出させて表面を覆うように保護膜としてのソルダレジスト層３７が形成されている。
このソルダレジスト層３７から露出するパッド部３６Ｐには、本装置１０をマザーボード等のプリント配線板（実装用基板）に実装する際に使用されるはんだボール等の外部接続端子３８が接合されるので、パッド部（Ｃｕ）３６Ｐ上にニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておく。これは、外部接続端子３８を接合したときのコンタクト性を良くするため（Ａｕ層）と、このＡｕ層とパッド部（Ｃｕ）３６Ｐとの密着性を高め、ＣｕがＡｕ層中へ拡散するのを防ぐため（Ｎｉ層）である。つまり、パッド部３６ＰはＣｕ／Ｎｉ／Ａｕの３層構造となっている。
なお、図示の例ではパッド部３６Ｐ上に外部接続端子３８を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子を接合できるように当該パッド部３６Ｐが露出していれば十分である。
このように積層配線層３０は、搭載される半導体チップ２０の電極端子２１とマザーボード等と接続するための外部接続端子３８とを整合させる（つまり、再配線を行う）ためのものであり、図示のように、外部接続端子３８のエリアがチップ搭載エリアの周囲に拡張された形態、いわゆる「ファンアウト構造」を有している。つまり、外部接続端子３８は、本装置１０の実装面側の全面に亘り「グリッドアレイ」の態様で設けられている。
一方、積層配線層３０上でチップ２０の周囲に配置されたフレーム４０は、後述するように本装置１０（特定的には積層配線層３０）の反りを防止するスティフナ（補強材）として機能し、このため、十分な機械的強度（剛性）を有した材料から形成されている。さらに好適には、熱膨張係数の小さい材料から構成されているのが望ましい。例えば、リードフレームの母材として一般に使用されている鉄（Ｆｅ）もしくはその合金（４２％ニッケル（Ｎｉ）−Ｆｅ合金など）や、銅（Ｃｕ）もしくはその合金（Ｃｕ−鉄（Ｆｅ）−燐（Ｐ）など）等を用いることができる。このような金属材料の代わりに、ビルドアップ配線基板のコア材を構成するガラスエポキシ樹脂等を使用してもよい。
このフレーム４０と半導体チップ２０の側面周囲を覆う（もしくはチップ２０全体を埋め込む）ように形成された封止樹脂４１は、チップ２０と積層配線層３０の一体的な構造を保持し、この一体的な構造をフレーム４０と共に固定化するためのものである。封止樹脂４１の材料としては、例えば、モールド樹脂として一般に使用されている熱硬化性エポキシ樹脂や、アンダーフィル樹脂として一般に使用されている液状エポキシ樹脂等を用いることができる。
本実施形態に係る半導体装置１０は、上述したようにパッケージとしての役割を果たす積層配線層３０に半導体チップ２０が一体化された態様で、チップ２０の電極端子２１が形成されている側と反対側の面が露出するように（もしくはチップ２０全体を埋め込むように）封止樹脂４１で埋め込み、さらに、チップ２０の電極端子２１から直接配線パターンをひき出して積層配線層３０による再配線により、外部接続端子３８（もしくはパッド部３６Ｐ）がチップ搭載エリアの下方に対応する面だけでなくその外側エリアに対応する面にも配置されるように構成したことを特徴とする。さらに、パッケージ（積層配線層３０）上でチップ２０の側面周囲を囲むようにフレーム４０（スティフナ）を配置したことを特徴とする。
次に、本実施形態に係る半導体装置１０（図１）を製造する方法について、その製造工程の一例を示す図２及び図３を参照しながら説明する。なお、図３（ａ）以降の各工程に示す断面図では、図１に示した構成の一部分（積層配線層３０の部分）を簡略化して示している。
先ず最初の工程では（図２（ａ）参照）、搭載するチップの大きさ（ダイサイズ）に応じてそのサイズより大きめの開口部ＯＰを備えたフレーム４０を用意する。このフレーム４０を構成する材料としては、上述したように十分な機械的強度（剛性）を有し、さらに熱膨張係数の小さい材料であれば十分である。例えば、リードフレームの母材として使用されている銅（Ｃｕ）の薄板を用意し、プレス加工もしくはエッチング加工により、この金属（Ｃｕ）板に所要の大きさの矩形状の開口部ＯＰを形成する。図示の例では、簡単化のために１つの開口部ＯＰ（１つのフレーム４０）のみを示しているが、実際には複数の開口部ＯＰ（複数のフレーム４０）が配列されている。
次に、このようにして用意されたフレーム４０を、片面に粘着剤が塗布されたテープ状の基材（例えば、ポリイミド樹脂等のテープ）５０の粘着剤が塗布されている側の面に貼り付ける。このテープ５０は、後述するチップ２０を規定の位置に搭載するための一時的な基材としての役割を果たす。
次の工程では（図２（ｂ）参照）、あらかじめ別工程で作製しておいたシリコンチップ２０を、その回路構成をしている面（電極端子２１が形成されている側の面）を下にしたフェースダウン実装の態様で、フレーム４０内の開口部ＯＰに対応する部分のテープ５０上に搭載する（ダイ・アタッチ）。
搭載するチップ２０は、ウエハレベルパッケージのプロセスを用いて作製することができる。例えば、所定の大きさ（８インチ又は１２インチ）のシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成し、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線層の一部分に画定されるパッド（電極端子２１）に対応する部分のパッシベーション膜をレーザ等により除去し、さらにウエハを所定の厚さに薄く研削した後、ダイサー等により各デバイス単位に個片化することで、図示のように一方の面に電極端子２１が露出したチップ（ダイ）２０を得ることができる。
各デバイス単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルムを介在させて、ウエハのデバイスが作り込まれている側と反対側の面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断した後、切断分割された各チップ（ダイ）２０をピックアップする。その際、個々のチップ（ダイ）２０にはダイ・アタッチ・フィルムが付いているが、図２（ｂ）の例ではその図示を省略している。
チップ（ダイ）２０をテープ５０上の規定の位置に搭載する際には、例えば、フレーム４０上にアライメントマークを付けておき、このマークを顕微鏡等で読み取り、その検出位置に従ってチップ２０を搭載する。
次の工程では（図２（ｃ）参照）、テープ５０に貼り付けられたフレーム４０の上面及び内側側面と、テープ５０上に搭載されたチップ２０の側面とを覆うように封止樹脂４１で封止する。この樹脂封止は、モールディング用の金型（上型と下型）を用いて熱とプレスによる圧縮成形を行うことで、実施することができる。
封止樹脂４１の材料としては、モールド樹脂として使用されている熱硬化性エポキシ樹脂や、アンダーフィル樹脂として使用されている液状エポキシ樹脂等を使用することができる。また、その形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂でもよい。封止樹脂４１を充填する方法としては、トランスファモールドやインジェクションモールド、ポッティング等の方法を用いて実施することができる。あるいは、印刷法によりペースト状の樹脂を塗布する方法でも可能である。
なお、本工程において封止樹脂４１を充填した際にその一部がチップ２０の裏面（電極端子２１が形成されている側と反対側の面）上に残存した場合には、例えば、機械研磨等によりその樹脂面を研磨することで、チップ２０の裏面を露出させることができる。
また、本工程ではチップ２０の裏面が露出するように樹脂封止を行っているが、搭載するチップの消費電力の大きさによっては、必ずしも露出させる必要はない。例えば、搭載するチップがＭＰＵ（マイクロプロセッサユニット）等の消費電力の大きいチップでない場合、当該チップから発生する熱も少量であるので、チップ保護の観点からチップ全体を樹脂で埋め込むようにしてもよい。
次の工程では（図２（ｄ）参照）、チップ２０を搭載する一時的な基材として利用したポリイミド樹脂等のテープ５０（図２（ｃ））を剥離し、除去する。この段階では、チップ２０の電極端子２１が形成されている側の面（図示の例では、下側の面）には、剥離したテープ５０に塗布されていた粘着剤の一部が残存している可能性がある。
そこで、次の工程では（図２（ｅ）参照）、その残存している可能性のある粘着剤を、例えば、アッシング（Ｏ２ プラズマを用いたドライエッチング）で除去する。これによって、フレーム４０と共にチップ２０の電極端子２１が露出する。
次の工程では（図３（ａ）参照）、チップ２０の電極端子２１とフレーム４０が露出している側の面に直接絶縁層３１を形成し、その所定の箇所に開口部ＶＨを形成する。例えば、フォトリソグラフィにより、チップ２０の電極端子２１が形成されている側の面に感光性のポリイミド樹脂を塗布し、このポリイミド樹脂のソフトベーク（プリベーク）処理を行った後、マスク（図示せず）を用いて露光及び現像（ポリイミド樹脂層のパターニング）を行い、さらにハードベーク（ポストベーク）処理を行い、図示のように所定の箇所に開口部ＶＨを有する絶縁層（ポリイミド樹脂層）３１を形成する。その際、ポリイミド樹脂層のパターニングは、チップ２０の電極端子２１の形状（配列）に従うように行う。従って、露光及び現像を行うと、図示のように電極端子２１に対応する部分のポリイミド樹脂層３１が除去されて、電極端子２１に到達する開口部ＶＨが形成される。
次の工程では（図３（ｂ）参照）、セミアディティブ法などにより、開口部ＶＨを充填して電極端子２１に直接接続される所要形状の配線層（パターン）３２を形成する。具体的な一例を説明すると、以下の通りである。
先ず、絶縁層３１が形成されている側の全面に、スパッタリングや無電解めっき等によりシード層を形成する。例えば、全面にクロム（Ｃｒ）又はチタン（Ｔｉ）をスパッタリングにより堆積させ（密着金属層：Ｃｒ層又はＴｉ層）、さらにその上に銅（Ｃｕ）をスパッタリングにより堆積させることで、２層構造のシード層を形成することができる。次いで、シード層の表面（Ｃｕ層表面）の脱水ベークを行い、液状のフォトレジストを塗布して乾燥させた後、マスク（図示せず）を用いて露光及び現像（フォトレジストのパターニング）を行い、レジスト層を形成する。このフォトレジストのパターニングは、形成すべき配線パターンの形状に従うように行う。液状のフォトレジストの代わりに、感光性のドライフィルムを貼り付けて、そのパターニングを行ってもよい。
次に、このパターニングされたレジスト層をマスクにして、シード層を給電層として利用した電解Ｃｕめっきにより、所要の形状にＣｕの配線層（再配線層）３２を形成する。この後、有機溶剤を含む剥離液を用いてフォトレジストを除去する。フォトレジストの代わりにドライフィルムを使用した場合には、水酸化ナトリウム（ＮａＯＨ）やモノエタノールアミン系などのアルカリ性の薬液を用いてドライフィルムを剥離し、除去する。
さらに、ウエットエッチングにより、露出しているシード層を除去する。この場合、先ずＣｕを溶かすエッチング液でシード層の上層部分のＣｕ層を除去し、次にＣｒ又はＴｉを溶かすエッチング液で下層部分の密着金属層（Ｃｒ層又はＴｉ層）を除去する。これによって、図示のように絶縁層３１が露出する。この後、所定の表面洗浄等を行う。なお、Ｃｕを溶かすエッチング液を用いた時、再配線層３２を構成するＣｕも除去されてそのパターンが断線するように見えるが、実際にはかかる不都合は生じない。その理由は、上述したようにシード層の上層部分はＣｕのスパッタリングにより形成されるためその膜厚はミクロンオーダー以下であるのに対し、再配線層３２は電解Ｃｕめっきにより形成されるためその膜厚は少なくとも１０μｍ程度であるので、シード層のＣｕは完全に除去されても、再配線層３２（Ｃｕ）についてはその表層部分のみが除去される程度であり、再配線パターンが断線することはないからである。
このように開口部ＶＨを充填してチップ２０の電極端子２１に接続される配線層３２を形成した後、図３（ａ）及び（ｂ）の工程で行った処理と同様の処理を繰り返して所要の層数となるまで、絶縁層３３，３５と配線層３４，３６を交互に積み重ねて積層し、積層配線層３０（図１参照）を形成する。
次の工程では（図３（ｃ）参照）、最外層の配線層３６の所定の箇所に画定されたパッド部３６Ｐが露出するように全面を覆ってソルダレジスト層３７を形成する。さらに、その露出しているパッド部３６ＰにＮｉ／Ａｕめっきを施す。
最後の工程では（図３（ｄ）参照）、ソルダレジスト層３７から露出しているパッド部３６Ｐに、表面処理剤としてのフラックスを塗布した後、外部接続端子３８として用いるはんだボールを搭載し、２４０〜２６０℃程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。
さらに、ダイサー等により、個々のデバイス（１個のチップ２０とその周囲に配置されたフレーム４０を含む部分）単位に分割して、本実施形態の半導体装置１０（図１）を得ることができる。
以上説明したように、本実施形態に係る半導体装置１０（図１）及びその製造方法（図２、図３）によれば、半導体チップ２０と一体化された態様で設けられた積層配線層３０は、このチップ２０を搭載するパッケージとして機能し、このパッケージを構成する所要の数の配線層３２，３４，３６は、チップ２０の電極端子２１から直接ひき出された配線パターン（配線層３２）が、チップ搭載エリアの下方に対応する面及びその外側エリアに対応する面にそれぞれ設けられた外部接続端子３８（もしくはパッド部３６Ｐ）に電気的に繋がるようにそれぞれパターン形成されている。かかる構成により、従来のダイサイズパッケージでは実現できなかったファンアウト構造のパッケージ（積層配線層３０）を実現することができる。従って、高密度化・多端子化の要求に伴い外部接続端子の数を増やす必要が生じた場合でも、その要求に十分応えることができる。
また、積層配線層３０を構成する各配線層３２，３４，３６を形成するにあたり、薄膜配線ルール（ウエハレベルパッケージのプロセス）を使用できるため、配線の微細化が容易となり、層数を可及的に減らすことができる。これは、パッケージの薄型化、ひいては小型化に寄与する。
また、搭載したチップ２０の側面周囲を囲むように十分な機械的強度を有したフレーム４０を配置し、チップ２０と共に封止樹脂４１で埋め込んで固定化しているので、パッケージ全体として剛性が高められている。これにより、例えば、本装置１０をインターポーザ等に実装する際に、その隙間に充填されるアンダーフィル樹脂の熱硬化に伴いその界面に熱膨張係数の違いに応じた応力が発生しても、フレーム４０の介在によりパッケージ全体が補強されているので、パッケージが「反る」といった不都合は生じない。
また、搭載したチップ２０の裏面（電極端子２１が形成されている側と反対側の面）が露出しているので、当該チップ２０から発生する熱を直接外部に放散することができ、放熱効果という点で有利である。特に、ＭＰＵ（マイクロプロセッサユニット）等の消費電力の大きいチップを搭載した場合に有効である。
上述した実施形態に係る半導体装置１０の製造方法（図２、図３）では、ダイ・アタッチの工程（図２（ｂ））においてチップ（ダイ）２０をテープ５０上の規定の位置に搭載する際に、リードフレームの母材である銅（Ｃｕ）板（フレーム４０）に付けたアライメントマークを顕微鏡等で読み取ることでチップ２０の位置合わせを行うようにしたが、アライメントマークを付す対象物である銅（Ｃｕ）板などの部材は、顕微鏡等でそのマークの位置を読み取ったときに必ずしも高い精度で読み取れるとは限らない。そこで、この点を改善した実施形態について、図４を参照しながら説明する。
図４は、本実施形態に係る半導体装置１０（図１）の製造工程の他の例（一部）を示したものであり、図２（ａ）〜（ｅ）に示した工程に対応している。
この実施形態に係る製造方法（図４）では、上述した実施形態に係る製造方法（図２）と比べて、最初の工程（図４（ａ））において開口部ＯＰを備えたフレーム４０をポリイミド樹脂等のテープ５０に貼り付ける際に、あらかじめ薄膜配線プロセスを用いて高い精度（１μｍ以下）のアライメントパターンＡＰが形成された基材５１（例えば、シリコン基板やガラス基板など）をテープ５０の下側に配置した点、次の工程（図４（ｂ））においてダイ・アタッチを行う際に、テープ５０を透かして見えるアライメントパターンＡＰを顕微鏡等で読み取り、そのパターン位置に合わせてチップ（ダイ）２０を搭載した点、図４（ｄ）の工程においてテープ５０を剥離する際に、アライメントパターンＡＰの付いた基材５１も併せて剥離した点で相違している。他の工程については、上述した実施形態に係る製造方法（図２、図３）と同じであるのでその説明は省略する。
図４に示す製造方法によれば、上述した実施形態に係る製造方法（図２、図３）により得られた効果に加え、さらに、薄膜配線プロセスを用いて高い精度で形成されたアライメントパターンＡＰを読み取ってチップ２０の位置合わせを行うようにしているので、テープ５０上に搭載される各チップ２０を高精度で整列させることができるというメリットが得られる。
図５は、上述した実施形態に係るファンアウト構造のパッケージ（積層配線層３０）を備えた半導体装置１０（図１）の適用例を示したものであり、半導体装置１０をインターポーザ６０に実装した場合の構成（断面構造）を示している。
図示のインターポーザ６０の構成では、絶縁性基材６１の両面にそれぞれ配線層６２，６３が形成され、絶縁性基材６１の所要箇所に設けたスルーホール（に充填された導体）を介して各配線層６２，６３が相互に接続されている。さらに絶縁性基材６１及び各配線層６２，６３上にそれぞれ絶縁層６４，６５が形成され、さらにその上に形成された各配線層６６，６７が、各絶縁層６４，６５に形成されたビアホールに充填された導体（それぞれ配線層６６，６７を構成する材料の一部分）を介して接続されている。つまり、４層の配線層６２，６３，６６，６７が積層された構造を有している。
また、半導体装置１０が実装される側の配線層（図示の例では、最上層の配線層６６）には、半導体装置１０の外部接続端子（はんだバンプ等）３８の位置に対応する箇所にパッド部６６Ｐが画定され、これと反対側の最下層の配線層６７には、マザーボード等に実装する際に用いられるはんだバンプ等の接続端子（図示せず）の位置に対応する箇所にパッド部６７Ｐが画定されている。また、インターポーザ６０の両面には、各配線層６６，６７のパッド部６６Ｐ，６７Ｐを露出させて全面を覆うようにして保護膜（ソルダレジスト層）６８，６９が形成されており、さらに、各保護膜６８，６９から露出している各配線層のパッド部６６Ｐ，６７ＰにＮｉ／Ａｕめっきが施されている。
この構造（図５）によれば、以下のメリットが得られる。すなわち、前述したように従来のパッケージ（配線基板もしくはインターポーザ）の構造では、チップ実装時のアンダーフィル樹脂の硬化収縮に起因する「反り」を小さくするために相当の厚み（多層）を有する必要があり、また、当該パッケージにとって必要なファンアウト構造を実現するためには、配線パターンの幅やビアの制約から多層構造となるのが一般的であった。
これに対し、本実施形態に係る半導体装置１０の構成では、上述したように半導体チップ２０の各電極端子２１から直接配線パターン（配線層３１）がひき出され、そのひき出された各配線パターンが、積層配線層３０における再配線により、チップ搭載エリアの下方に対応する面だけでなくその外側エリアに対応する面にも設けられたそれぞれの外部接続端子３８もしくはパッド部３６Ｐに接続されている（ファンアウト構造）。従って、かかるファンアウト構造を内蔵した半導体装置１０をインターポーザと接続する場合、図５に例示するような４層程度のインターポーザ６０と接続することで、所要のファンアウト構造を実現することができる。つまり、図５に示す構造によれば、従来のような多層配線構造のパッケージが不要となり、その結果、製造コストの低減化及び製造期間の短縮化に寄与することができる。
本発明の一実施形態に係るファンアウト構造のパッケージを備えた半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程の一例を示す断面図である。 図２の製造工程に続く製造工程を示す断面図である。 図１の半導体装置の製造工程の他の例（一部）を示す断面図である。 図１のファンアウト構造のパッケージを備えた半導体装置の適用例を示す断面図である。
符号の説明
１０…半導体装置、
２０…半導体チップ（半導体素子）、
２１…電極端子（バンプ）、
３０…積層配線層（パッケージ）、
３１，３３，３５…絶縁層、
３２，３４，３６…配線層（再配線層）、
３７…ソルダレジスト層（絶縁層）、
３８…外部接続端子、
４０…フレーム、
４１…封止樹脂、
５０…テープ（片面に粘着剤が塗布された基材）、
５１…アライメントパターンの付いた基材、
６０…インターポーザ、
ＡＰ…アライメントパターン。

Claims (7)

  1. 電極端子が形成された半導体素子と、
    前記半導体素子の電極端子が形成されている側に一体化された態様で設けられた積層配線層と、
    前記積層配線層上で前記半導体素子を囲むように配置され、剛性を有した材料から形成されたフレームと、
    前記半導体素子の側面と前記フレームの上面及び内側側面とを覆い、前記半導体素子の電極端子が形成されている側の面及びその反対側の面を露出させて形成された封止樹脂とを備え、
    前記積層配線層は、前記半導体素子の電極端子が形成されている側の面に直接形成された絶縁層と、該絶縁層に設けられた開口部を充填して前記半導体素子の電極端子に直接接続された配線層と、前記半導体素子が搭載されている側と反対側の面であって前記半導体素子の搭載エリアに対応する面及びその外側エリアに対応する面にそれぞれ設けられ、前記配線層を介して前記半導体素子の電極端子と電気的に接続された外部接続端子接合用パッド部とを有することを特徴とする半導体装置。
  2. 前記外部接続端子接合用パッド部が露出するように保護膜が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記フレームは、鉄或いはその合金、又は銅或いはその合金からなることを特徴とする請求項１又は２に記載の半導体装置。
  4. 剛性を有した材料からなり、かつ所要の大きさの開口部が形成された板状のフレームをテープ状の基材に貼り付けたものを用意する工程と、
    前記テープ状の基材上の、前記フレーム内の開口部に対応する部分に、半導体素子をフェースダウン実装の態様で搭載する工程と、
    前記半導体素子の側面と前記フレームの上面及び内側側面とを覆い、かつ、前記半導体素子の電極端子が形成されている側の面及びその反対側の面を露出させるように封止樹脂で封止する工程と、
    前記テープ状の基材を除去する工程と、
    前記テープ状の基材に接触していた、前記半導体素子の電極端子が形成されている側の面をアッシングし、前記半導体素子の電極端子が形成されている側の面を露出させる工程と、
    前記半導体素子の電極端子が形成されている側の面に直接絶縁層を形成する工程と、
    前記絶縁層に開口部を形成する工程と、
    前記開口部を充填して前記半導体素子の電極端子に直接接続される配線層を形成する工程と、
    前記配線層を介して前記半導体素子の電極端子と電気的に接続されるように、前記半導体素子が搭載されている側と反対側の面であって前記半導体素子の搭載エリアに対応する面及びその外側エリアに対応する面にそれぞれ外部接続端子接合用パッド部を形成する工程と、
    前記外部接続端子接合用パッド部が露出するように保護膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  5. 前記開口部が形成された板状のフレームをテープ状の基材に貼り付けたものを用意する工程において、前記開口部がフレーム毎に複数個配列されたものを前記テープ状の基材に貼り付けたものを用意し、
    前記半導体素子を搭載する工程において、前記テープ状の基材上の、前記フレーム内の複数個の開口部に対応する部分にそれぞれ半導体素子を搭載し、
    前記保護膜を形成する工程の後に、
    前記外部接続端子接合用パッド部に外部接続端子を接合する工程と、
    １個の半導体素子及びこれに対応するフレームを含むデバイスの単位に分割する工程とを含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記開口部がフレーム毎に複数個配列されたものを前記テープ状の基材に貼り付けたものを用意する工程において、前記テープ状の基材の、前記フレームが貼り付けられている側と反対側の面に、あらかじめ薄膜配線プロセスを用いてアライメントパターンが形成された基材を配置し、
    前記フレーム内の複数個の開口部に対応する部分にそれぞれ半導体素子を搭載する工程において、前記アライメントパターンを読み取りそのパターン位置に合わせて当該半導体素子を搭載し、
    前記テープ状の基材を除去する工程において、前記アライメントパターンが形成された基材も合わせて除去することを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記封止樹脂で封止する工程において、モールディング用の金型を用いて熱とプレスによる圧縮成形を行うことにより樹脂封止を行うことを特徴とする請求項４に記載の半導体素子の製造方法。
JP2008096800A 2008-04-03 2008-04-03 半導体装置及びその製造方法 Active JP5005603B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008096800A JP5005603B2 (ja) 2008-04-03 2008-04-03 半導体装置及びその製造方法
US12/402,862 US7944039B2 (en) 2008-04-03 2009-03-12 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008096800A JP5005603B2 (ja) 2008-04-03 2008-04-03 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2009252859A JP2009252859A (ja) 2009-10-29
JP2009252859A5 JP2009252859A5 (ja) 2011-05-12
JP5005603B2 true JP5005603B2 (ja) 2012-08-22

Family

ID=41132496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008096800A Active JP5005603B2 (ja) 2008-04-03 2008-04-03 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7944039B2 (ja)
JP (1) JP5005603B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160011602A (ko) * 2014-07-22 2016-02-01 아피쿠 야마다 가부시키가이샤 성형 금형, 성형 장치, 성형품의 제조 방법 및 수지 몰드 방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905914B1 (en) * 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US8373281B2 (en) * 2008-07-31 2013-02-12 Sanyo Electric Co., Ltd. Semiconductor module and portable apparatus provided with semiconductor module
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
JP5543754B2 (ja) * 2009-11-04 2014-07-09 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5589598B2 (ja) * 2010-06-22 2014-09-17 富士通株式会社 半導体装置の製造方法
US8502372B2 (en) 2010-08-26 2013-08-06 Lsi Corporation Low-cost 3D face-to-face out assembly
JPWO2012029579A1 (ja) * 2010-08-30 2013-10-28 住友ベークライト株式会社 半導体パッケージおよび半導体装置
JPWO2012029549A1 (ja) * 2010-08-30 2013-10-28 住友ベークライト株式会社 半導体パッケージおよび半導体装置
JP5736714B2 (ja) * 2010-10-14 2015-06-17 富士通株式会社 半導体装置及びその製造方法
US8674235B2 (en) * 2011-06-06 2014-03-18 Intel Corporation Microelectronic substrate for alternate package functionality
US8476111B2 (en) * 2011-06-16 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with intra substrate die and method of manufacture thereof
JP6048050B2 (ja) * 2011-10-13 2016-12-21 住友ベークライト株式会社 半導体パッケージおよび半導体装置
KR20130054769A (ko) * 2011-11-17 2013-05-27 삼성전기주식회사 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈
JP5895467B2 (ja) * 2011-11-18 2016-03-30 富士通株式会社 電子装置及びその製造方法
WO2013089754A1 (en) * 2011-12-15 2013-06-20 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (bbul) packages
US8716859B2 (en) * 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
KR101384343B1 (ko) * 2012-05-24 2014-04-14 에스티에스반도체통신 주식회사 칩 패드가 없는 반도체 패키지 제조방법
US9087847B2 (en) 2012-08-14 2015-07-21 Bridge Semiconductor Corporation Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
US8901435B2 (en) 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
US9282642B2 (en) * 2012-09-28 2016-03-08 KYOCERA Circuit Solutions, Inc. Wiring board
TWI473552B (zh) * 2012-11-21 2015-02-11 Unimicron Technology Corp 具有元件設置區之基板結構及其製程
US9520350B2 (en) * 2013-03-13 2016-12-13 Intel Corporation Bumpless build-up layer (BBUL) semiconductor package with ultra-thin dielectric layer
JP2014236187A (ja) * 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
WO2015026344A1 (en) * 2013-08-21 2015-02-26 Intel Corporation Bumpless die-package interface for bumpless build-up layer (bbul)
CN103887291B (zh) * 2014-04-02 2017-01-04 华进半导体封装先导技术研发中心有限公司 三维扇出型PoP封装结构及制造工艺
TWI566339B (zh) * 2014-11-11 2017-01-11 矽品精密工業股份有限公司 電子封裝件及其製法
US9806063B2 (en) * 2015-04-29 2017-10-31 Qualcomm Incorporated Reinforced wafer level package comprising a core layer for reducing stress in a solder joint and improving solder joint reliability
JP6885331B2 (ja) * 2015-07-23 2021-06-16 ソニーグループ株式会社 半導体装置およびその製造方法、並びに電子機器
KR101952862B1 (ko) * 2016-08-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
US10340198B2 (en) * 2017-02-13 2019-07-02 Mediatek Inc. Semiconductor package with embedded supporter and method for fabricating the same
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
CN107256848A (zh) * 2017-05-25 2017-10-17 日月光封装测试(上海)有限公司 半导体封装件及其制造方法
WO2018225599A1 (ja) * 2017-06-09 2018-12-13 ナガセケムテックス株式会社 エポキシ樹脂組成物、電子部品実装構造体およびその製造方法
JP6991014B2 (ja) * 2017-08-29 2022-01-12 キオクシア株式会社 半導体装置
EP3686926A4 (en) * 2017-10-20 2020-08-05 Huawei Technologies Co., Ltd. CHIP BOX STRUCTURE AND ENCLOSURE PROCESS
JP6581641B2 (ja) 2017-11-17 2019-09-25 株式会社東芝 半導体装置の製造方法
JP7002321B2 (ja) * 2017-12-22 2022-01-20 京セラ株式会社 配線基板
JP7157630B2 (ja) * 2018-11-05 2022-10-20 ローム株式会社 半導体素子および半導体装置
WO2023149133A1 (ja) * 2022-02-02 2023-08-10 株式会社レゾナック 半導体パッケージ及び半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400877B2 (ja) 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
US6317333B1 (en) * 1997-08-28 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Package construction of semiconductor device
JPH11260973A (ja) * 1998-03-09 1999-09-24 Shinko Electric Ind Co Ltd 半導体チップの実装構造
JPH11265960A (ja) * 1998-03-18 1999-09-28 Hitachi Chem Co Ltd 金属製補強材付き半導体装置
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
JP2002016173A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
JP4270769B2 (ja) * 2000-12-15 2009-06-03 イビデン株式会社 多層プリント配線板の製造方法
JP3773896B2 (ja) * 2002-02-15 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6879034B1 (en) * 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
JP2006203079A (ja) * 2005-01-21 2006-08-03 Sharp Corp 半導体装置および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160011602A (ko) * 2014-07-22 2016-02-01 아피쿠 야마다 가부시키가이샤 성형 금형, 성형 장치, 성형품의 제조 방법 및 수지 몰드 방법
KR102455987B1 (ko) 2014-07-22 2022-10-18 아피쿠 야마다 가부시키가이샤 성형 금형, 성형 장치, 성형품의 제조 방법 및 수지 몰드 방법

Also Published As

Publication number Publication date
US7944039B2 (en) 2011-05-17
US20090250803A1 (en) 2009-10-08
JP2009252859A (ja) 2009-10-29

Similar Documents

Publication Publication Date Title
JP5005603B2 (ja) 半導体装置及びその製造方法
JP5460388B2 (ja) 半導体装置及びその製造方法
JP5249173B2 (ja) 半導体素子実装配線基板及びその製造方法
JP5207896B2 (ja) 半導体装置及びその製造方法
JP5649490B2 (ja) 配線基板及びその製造方法
US8174109B2 (en) Electronic device and method of manufacturing same
JP5026400B2 (ja) 配線基板及びその製造方法
US7968992B2 (en) Multi-chip package structure and method of fabricating the same
US8901725B2 (en) Wiring board and method of manufacturing the same, and semiconductor device and method of manufacturing the same
US20090135574A1 (en) Wiring board, semiconductor device having wiring board, and method of manufacturing wiring board
JP2010147152A (ja) 配線基板及びその製造方法
WO2002015266A2 (en) Direct build-up layer on an encapsulated die package
US8176628B1 (en) Protruding post substrate package structure and method
US11469186B2 (en) Semiconductor device package and method for manufacturing the same
JP5147755B2 (ja) 半導体装置及びその製造方法
US9462704B1 (en) Extended landing pad substrate package structure and method
JP5442236B2 (ja) 電子部品内蔵配線基板の製造方法、電子部品内蔵配線基板及び半導体装置
JP5406572B2 (ja) 電子部品内蔵配線基板及びその製造方法
JP2004165277A (ja) 電子部品実装構造及びその製造方法
US20160218021A1 (en) Semiconductor package and method of manufacturing the same
JP2008047732A (ja) 半導体装置及びその製造方法
US7763977B2 (en) Semiconductor device and manufacturing method therefor
JP4528018B2 (ja) 半導体装置及びその製造方法
JP4321758B2 (ja) 半導体装置
JP5179391B2 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110325

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111215

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120522

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120523

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150601

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5005603

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150