KR20130054769A - 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈 - Google Patents

반도체 패키지 및 이를 포함하는 반도체 패키지 모듈 Download PDF

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KR20130054769A
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Abstract

본 발명의 일 실시 예에 따른 반도체 패키지는 본딩 패드를 갖는 반도체칩 및 상기 본딩 패드와 전기적으로 연결되되, 끊어짐 없이 이어지도록 형성된 쇼트(short)형 재배선 패턴과, 상기 쇼트(short)형 재배선 패턴과 동일층 상에 다수 개로 분리 형성된 오픈(open)형 재배선 패턴을 포함하는 재배선층 및 상기 오픈(open)형 재배선 패턴 각각에 형성된 신호 연결용 접속 단자를 갖는 제1기판을 포함한다.

Description

반도체 패키지 및 이를 포함하는 반도체 패키지 모듈{Semiconductor package and semiconductor package module having the same}
본 발명은 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다. 반도체 패키지 분야에서 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine pitch Ball Grid Array:FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package:CSP) 등의 반도체 패키지가 개발되고 있다.
현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 패키지는 소형화 및 경량화 등의 물리적 이점이 있는 반면 아직까지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다.
특히, 현재 칩 스케일 패키지의 대표적인 종류인 소위 마이크로 볼 그리드 어레이(micro BGA:μBGA) 패키지는 파인 피치 볼 그리드 어레이 또는 칩 스케일 패키지에 비하여 개선된 특성이 있기는 하지만, 역시 신뢰도 및 가격 경쟁력이 떨어지는 단점이 있다.
이러한 단점들을 극복하기 위해 개발된 패키지의 한 종류로 웨이퍼 상에 형성된 반도체 칩들의 본딩 패드(bonding pad)의 재배치(redistribution) 또는 재배선(rerouting)을 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP:WL-CSP)가 있다.
재배치를 이용한 웨이퍼 레벨 칩 스케일 패키지는 반도체 소자 제조 공정에서 직접 반도체 기판 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball)과 같은 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 한다.
한편, 종래 기술에 따른 반도체 패키지가 국내공개특허 제2011-0032158호에 개시되어 있다.
이와 같이 종래 기술에 따른 반도체 패키지에서는 재배선 패턴의 확장성에 따라 2층 이상의 다층으로 구성될 수 있는데, 다층으로 제조됨에 따라 공정 비용이 증가되고, 공정 수 증가에 따라 공정 시간이 늘어나는 문제가 있었다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 제조 공정이 간소화된 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈을 제공하는 것이다.
또한, 본 발명의 다른 측면은 제조 공정 비용이 절감된 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈을 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 패키지는 본딩 패드를 갖는 반도체칩 및 상기 본딩 패드와 전기적으로 연결되되, 끊어짐 없이 이어지도록 형성된 쇼트(short)형 재배선 패턴과, 상기 쇼트(short)형 재배선 패턴과 동일층 상에 다수 개로 분리 형성된 오픈(open)형 재배선 패턴을 포함하는 재배선층 및 상기 오픈(open)형 재배선 패턴 각각에 형성된 신호 연결용 접속 단자를 갖는 제1기판을 포함한다.
여기에서, 상기 반도체 패키지는 웨이퍼 레벨 패키지(Wafer Level Package:WLP)일 수 있다.
또한, 상기 반도체 패키지는 반도체 웨이퍼를 사용하여 형성될 수 있다.
또한, 상기 제1기판은 상기 재배선층이 형성되는 절연층 및 상기 쇼트(short)형 재배선 패턴에 형성된 외부접속단자를 더 포함할 수 있다.
또한, 상기 재배선층을 커버하도록 상기 절연층 상에 형성되되, 상기 외부접속단자 및 신호 연결용 접속 단자가 형성될 부분을 노출시키는 개구부를 갖는 솔더 레지스트층을 더 포함할 수 있다.
이때, 상기 외부접속단자는 솔더볼(solder ball)일 수 있으며, 또한, 상기 신호 연결용 접속 단자는 솔더볼(solder ball)일 수 있다.
또한, 본 발명의 일 실시 예에 따른 반도체 패키지 모듈은 본딩 패드를 갖는 반도체칩 및 상기 본딩 패드와 전기적으로 연결되되, 끊어짐 없이 이어지도록 형성된 쇼트(short)형 재배선 패턴과, 상기 쇼트(short)형 재배선 패턴과 동일층 상에 다수 개로 분리 형성된 오픈(open)형 재배선 패턴을 포함하는 재배선층 및 상기 오픈(open)형 재배선 패턴 각각에 형성된 신호 연결용 접속 단자를 갖는 제1기판으로 이루어진 반도체 패키지 및 상기 신호 연결용 접속 단자와 접하여 분리 형성된 상기 오픈(open)형 재배선 패턴을 전기적으로 연결하기 위한 신호 연결용 접속 패드를 갖는 제2기판을 포함한다.
여기에서, 상기 반도체 패키지는 웨이퍼 레벨 패키지(Wafer Level Package:WLP)일 수 있다.
또한, 상기 반도체 패키지는 반도체 웨이퍼를 사용하여 형성될 수 있다.
또한, 상기 제1기판은 상기 재배선층이 형성되는 절연층 및 상기 쇼트(short)형 재배선 패턴에 형성된 외부접속단자를 더 포함할 수 있다.
또한, 상기 재배선층을 커버하도록 상기 절연층 상에 형성되되, 상기 외부접속단자 및 신호 연결용 접속 단자가 형성될 부분을 노출시키는 개구부를 갖는 솔더 레지스트층을 더 포함할 수 있다.
이때, 상기 외부접속단자는 솔더볼(solder ball)일 수 있으며, 또한, 상기 신호 연결용 접속 단자는 솔더볼(solder ball)일 수 있다.
또한, 상기 제2기판은 인쇄회로기판(Printed Circuit Board:PCB)일 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 동일층에서 전기적으로 연결될 수 없는 패턴을 다수 개로 분리 형성하고, 분리 형성된 각 패턴마다 신호 연결용 접속 단자를 형성한 반도체 패키지를, 상기 분리 형성된 패턴을 전기적으로 연결할 수 있는 신호 연결용 접속 패드가 형성된 메인 기판과 접합함으로써, 종래 여러 층에 걸쳐 형성해야만 했던 패턴을 하나의 층에서 구현할 수 있으므로 층 수 감소에 따라 공정 비용이 절감되는 효과가 있다.
또한, 본 발명은 여러 층에 걸쳐 형성해야만 하는 패턴을 하나의 층에 오픈형 패턴으로 구현함으로써, 제조 공정 시간 및 공정 수 축소에 따른 공정 간소화로 공정 효율이 향상되는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지 모듈의 구조를 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 패키지 모듈의 구조와 비교하기 위한 기존의 반도체 패키지 모듈 구조를 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지 모듈의 반도체 패키지의 하면을 나타내는 평면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지 모듈의 구조를 나타내는 단면도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 패키지 모듈 구조와 비교하기 위한 기존의 반도체 패키지 모듈 구조를 나타내는 단면도이며, 도 3은 본 발명의 일 실시 예에 따른 반도체 패키지 모듈의 반도체 패키지의 하면을 나타내는 평면도이다.
도 1을 참조하면, 본 실시 예에 따른 반도체 패키지 모듈(300)은 반도체 패키지(100) 및 반도체 패키지(100)와 접합된 제2기판(200)을 포함한다.
본 실시 예에서, 반도체 패키지(100)는 웨이퍼 레벨 패키지(Wafer Level Package:WLP)일 수 있으나, 특별히 이에 한정되는 것은 아니며 예를 들어, 볼 그리드 어레이(Ball Grid Array:BGA), 칩 스케일 패키지(Chip Scale Package:CSP) 등 일 수 있다.
본 실시 예에 따른 반도체 패키지(100)는 반도체칩(110)과 제1기판(150)을 포함할 수 있다.
반도체칩(110)에는 회로부(미도시)가 형성되어 있으며, 상기 회로부(미도시)는 외부에서 입력된 입력 신호를 처리하여 데이터 신호를 발생하는 것으로, 본딩 패드(120)는 상기 회로부(미도시)와 전기적으로 연결되어, 외부 입력 신호를 상기 회로부(미도시)로 전달하거나 또는 상기 회로부(미도시)로부터 처리된 데이터 신호를 외부로 출력할 수 있다.
여기에서, 본딩 패드(120)는 도전물질로 형성될 수 있으며, 예를 들어, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 또는 이들의 합금을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
본 실시 예에서, 제1기판(150)은 절연층(130) 및 절연층(130)에 형성된 재배선층(140)을 포함할 수 있다.
여기에서, 절연층(130)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나 특별히 이에 한정되는 것은 아니다.
본 실시 예에서, 상기 재배선층(140)은 반도체칩(110)의 본딩 패드(120)와 전기적으로 연결되되, 끊어짐 없이 이어지도록 형성된 쇼트(short)형 재배선 패턴(141, B), 상기 쇼트(short)형 재배선 패턴(141, B)과 동일층 상에 다수 개로 분리 형성된 오픈(open)형 재배선 패턴(A)를 포함할 수 있다.
본 실시 예에서 상기 재배선층(140)은 반도체칩(110)과 외부 장치를 전기적으로 연결하는 하나의 수단일 수 있다.
본 실시 예에서 상기 재배선층(140)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt) 및 이들의 합금으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니며 예를 들어, 구리/금/니켈이 순차적으로 형성된 다층막으로 이루어질 수 있다.
본 실시 예에서 상술한 쇼트형 재배선 패턴(141, B)는 동일층에서 끊어짐 없이 온전히 이어져 전기적으로 연결될 수 있는 패턴을 일컫는 용어로서 사용된다.
또한, 본 실시 예에서 상술한 오픈형 재배선 패턴(A)은 실질적으로는 동일 신호 전달을 위해 동일층에서 끊어짐 없이 이어져 연결되어야할 패턴임에도 불구하고, 그들을 가로지르는 또 다른 패턴으로 인해 연결될 수 없어서 분리되어 형성된 패턴을 일컫는 용어로서 사용된다.
예를 들어, 도 3에 도시한 바와 같이, 동일층에서 오픈(open)형 재배선 패턴(1A, 2A)이 실질적으로는 동일 신호 전달을 위하여 전기적으로 이어진 하나의 패턴(1A, 2A, 3A)으로 형성되어야함에도 불구하고, 그 사이를 가로질러 형성되는 또 다른 패턴인 'B'와의 쇼트(short)를 방지하기 위해(패턴 '3A'가 형성되지 못하고) 끊어진 상태로 형성된 패턴을 의미하는 것이다.
그러나, 도 2를 참조하면, 종래에는 동일층에서 연결될 수 없는 패턴 1A´ 및 패턴 2A´를 전기적으로 연결하기 위해서는 절연층(13)을 한 층 더 형성하고, 상기 절연층(13) 상에 상기 패드 1A´ 및 패드 2A´에 각각 접하는 비아 및 상기 비아에 연결 형성된 패드를 포함하는 패턴 3A´를 형성함으로써, 1-레이어(layer)에 위치한 1A´ 및 2A´가 2-레이어(layer)에 위치한 3A´를 통하여 전기적으로 연결될 수 있도록 하고 있다.
그러나, 이와 같이 층 수를 늘림에 따라 공정 시간 및 공정 수가 증가되어 공정 효율이 감소되고, 공정 비용이 증가되는 문제가 발생할 수 있다.
따라서, 본 실시 예에서는 상술한 바와 같이, 1-레이어(layer)에 형성된 패턴 1A 및 2A는 이들을 가로지르는 패턴 B에 접하지 않도록 분리 형성한 후, 형성된 패턴 1A 및 2A 중 일부에 각각 신호 연결용 접속 단자(1D, 2D)를 형성한다.
본 실시 예에서 오픈형 재배선 패턴(A)의 각 패턴(1A, 2A)의 일부분에는 상술한 바와 같이, 신호 연결용 접속 단자(1D, 2D)가 형성될 수 있다.
여기에서, 신호 연결용 접속단자(1D, 2D)는 도 1에 도시한 바와 같이, 솔더볼(solder ball)일 수 있으나, 특별히 이에 한정되는 것은 아니며, 금속범프, ACF(Anisotropic Conductive Film), NCF(Non Conductive Film)으로 이루어질 수 있다.
또한, 상기 재배선층(140) 중 오픈형 재배선 패턴(A)을 제외한 쇼트형 재배선 패턴(141, B)의 일부분에도 도 1과 같이 외부접속단자(170)가 형성될 수 있으며, 이때, 외부접속단자(170) 역시 솔더 볼일 수 있으나, 특별히 이에 한정되는 것은 아니며, 상술한 바와 같이 금속범프, ACF(Anisotropic Conductive Film), NCF(Non Conductive Film)으로 이루어질 수 있다.
또한, 본 실시 예에서 신호 연결용 접속단자(1D, 2D)와 외부접속단자(170)는 서로 같은 재질로 이루어질 수도 있고, 서로 다른 재질로 이루어질 수도 있다.
본 실시 예에서, 반도체 패키지(100)는 반도체 웨이퍼를 이용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.
예를 들어, 반도체칩(110)이 형성된 웨이퍼(미도시) 상에 절연층(130) 및 재배선층을 순차적으로 형성한 다음, 반도체 웨이퍼를 절단하여 개별 반도체 패키지(100)를 제조할 수 있다.
여기에서, 재배선층(140)을 형성하는 공정은 특별히 제한되지는 않지만, 당업계에서 일반적으로 사용하고 있는 회로 형성 공정은 모두 적용 가능할 것이며, 상기 회로 형성 공정은 당업계에 이미 공지된 기술이므로, 그 상세한 설명은 생략하도록 한다.
또한, 본 실시 예에서는 제1기판(150)의 절연층(130) 상에 상기 재배선층(140)을 커버하는 솔더 레지스트층(160)이 더 형성될 수 있다.
여기에서, 솔더 레지스트층(160)은 구조적 지지 및 전기적 분리를 위해 형성되는 것으로, 상기 오픈형 재배선 패턴(A) 및 쇼트형 재배선 패턴(141, B)을 커버하되, 오픈형 재배선 패턴(A) 중 일부분 및 쇼트형 재배선 패턴(141, B) 중 일부분을 노출시키도록 형성될 수 있다.
이와 같이 오픈형 재배선 패턴(A) 및 쇼트형 재배선 패턴(141, B) 중 노출된 부분에는 각각 상술한 신호 연결용 접속 단자(1D, 2D) 및 외부접속단자(170)가 형성될 수 있다.
본 실시 예에 따른 반도체 패키지 모듈(300)에서 제2기판(200)은 인쇄회로기판(Printed Circuit Board:PCB)일 수 있다.
본 실시 예에서, 제2기판(200)은 도 1에 도시한 바와 같이, 제1절연층(210), 제1절연층(210)을 관통하는 비아 및 패턴을 포함하는 제1회로층(220), 제1회로층(220)을 커버하도록 형성된 제2절연층(230), 제2절연층(230) 상에 형성되고, 비아 및 패턴을 포함하는 제2회로층(240) 및 제2회로층(240) 중 일부를 노출시키는 개구부를 갖도록 형성된 솔더 레지스트층(250)을 포함할 수 있다.
본 실시 예에서는 도 1과 같이, 코어층 양면에 절연층 및 회로층이 형성된 인쇄회로기판을 예로 들고 있으나, 특별히 이에 한정되는 것은 아니며, 단층 또는 다층 코어리스 기판일 수 있다.
또한, 본 실시 예에서 제2기판(200)은 최외층의 회로층을 커버하되, 상기 회로층의 일부는 노출시키는 솔더 레지스트층(250)을 더 포함할 수 있다.
도 1을 참조하면, 상술한 오픈형 재배선 패턴(1A, 2A)은 각각 신호 연결용 접속 단자(1D, 2D)를 통해 제2기판의 신호 연결용 접속 패드(C)와 연결되는 것을 볼 수 있다.
구체적으로 설명하면 다음과 같다.
즉, 반도체 패키지(100)의 제1기판(150)의 절연층(130)을 가로지르는 쇼트형 재배선 패턴 'B'에 접하지 않도록 분리되어 이격 형성된 오픈형 재배선 패턴(1A, 2A)(도 3 참조)은 반도체 패키지(100) 내에서는 서로 전기적으로 연결되지 않고 개방된(open) 구조이며, 오픈형 재배선 패턴(1A, 2A)과 연결 형성된 각 범프 패드(P1, P3)에는 신호 연결용 접속 단자(1D, 2D)가 형성되어 있다.
또한, 후속 공정에서 반도체 패키지(100)와 접합되는 제2기판(200)에는 전기적으로 연결된 신호 연결용 접속 패드(C)가 형성되어 있다.
따라서, 반도체 패키지(100)와 제2기판(200)을 접합하여 신호 연결용 접속 단자(1D, 2D)와 신호 연결용 접속 패드(C)가 접하도록 함으로써, 결과적으로 개방된 상태인 오픈형 재배선 패턴(1A, 2A)은 신호 연결용 접속 패드(C)에 의해 전기적으로 연결될 수 있는 것이다.
도 2에 도시한 종래 반도체 패키지 모듈(30)과의 전기적으로 연결되는 구조의 차이를 살펴보면, 도 2에 도시된 반도체 패키지 모듈(30)에서 반도체 패키지(10)의 제1기판(15)은 본 실시 예와는 달리, 2-layer로 이루어져 있다.
이는, 동일층에서 전기적으로 연결되어야할 패턴(1A´, 2A´)이 이들을 가로지르는 또 다른 패턴 B´로 인하여 한 층에서 연결되지 못하고, 절연층(13)을 한 층을 더 형성한 다음, 형성된 절연층(13)에 이들(1A´, 2A´)을 전기적으로 연결해주기 위한 패턴(3A´)을 형성하기 때문이다.
즉, 동일층에서 연결되지 못하는 패턴들을 전기적으로 연결시키기 위해서는 반도체 패키지(10)의 제1기판(15)은 다층 구조가 될 수밖에 없었다.
이와는 달리, 본 실시 예에서는 실질적으로는 동일층에서 동일 신호를 전달하기 위해 전기적으로 연결되어야하지만 다른 패턴에 의해 연결될 수 없는 패턴들을 층을 추가하여 반도체 패키지 내에서 연결하지 않고, 추후 접합될 메인 보드에 분리 형성된 패턴들을 전기적으로 연결해줄 수 있는 패턴을 형성함으로써, 반도체 패키지의 기판은 단층으로 구현할 수 있으며, 이에 따라 기존의 다층 기판 제조에 비하여 공정 수 및 공정 시간이 감소되어 결과적으로 공정 효율이 향상될 수 있다.
또한, 반도체 패키지에서 반도체칩이 실장되는 기판을 단층으로 구현할 수 있으므로, 모듈 제조 비용을 절감할 수 있다.
한편, 본 실시 예에서는 2-layer로 이루어진 반도체 패키지의 기판을 단층으로 구현하는 것에 대하여 서술하고 있으나, 이는 하나의 실시 예에 불과하며 3층 이상의 다층기판을 그보다 적은 수의 층수를 갖는 다층기판으로 구현하는 것 역시 가능하다 할 것이다.
이상 본 발명의 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로 본 발명에 따른 반도체 패키지 모듈은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

100 : 반도체 패키지 110 : 반도체칩
120 : 본딩 패드 130 : 절연층
140 : 재배선층 141 : 쇼트형 재배선 패턴
150 : 제1기판 160 : 솔더 레지스트층
170 : 외부접속단자 200 : 제2기판
210 : 제1절연층 220 : 제1회로층
230 : 제2절연층 240 : 제2회로층
250 : 솔더 레지스트층 300 : 반도체 패키지 모듈
A(1A, 2A) : 오픈형 재배선 패턴 B : 쇼트형 재배선 패턴
C : 신호 연결용 접속 패드 1D, 2D : 신호 연결용 접속 단자
P1, P2, P3 : 범프 패드

Claims (15)

  1. 본딩 패드를 갖는 반도체칩; 및
    상기 본딩 패드와 전기적으로 연결되되, 끊어짐 없이 이어지도록 형성된 쇼트(short)형 재배선 패턴과, 상기 쇼트(short)형 재배선 패턴과 동일층 상에 다수 개로 분리 형성된 오픈(open)형 재배선 패턴을 포함하는 재배선층 및 상기 오픈(open)형 재배선 패턴 각각에 형성된 신호 연결용 접속 단자를 갖는 제1기판
    을 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 반도체 패키지는 웨이퍼 레벨 패키지(Wafer Level Package:WLP)인 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 반도체 패키지는 반도체 웨이퍼를 사용하여 형성되는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제1기판은,
    상기 재배선층이 형성되는 절연층; 및
    상기 쇼트(short)형 재배선 패턴에 형성된 외부접속단자
    를 더 포함하는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 재배선층을 커버하도록 상기 절연층 상에 형성되되, 상기 외부접속단자 및 신호 연결용 접속 단자가 형성될 부분을 노출시키는 개구부를 갖는 솔더 레지스트층을 더 포함하는 반도체 패키지.
  6. 청구항 4에 있어서,
    상기 외부접속단자는 솔더볼(solder ball)인 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 신호 연결용 접속 단자는 솔더볼(solder ball)인 반도체 패키지.
  8. 본딩 패드를 갖는 반도체칩 및 상기 본딩 패드와 전기적으로 연결되되, 끊어짐 없이 이어지도록 형성된 쇼트(short)형 재배선 패턴과, 상기 쇼트(short)형 재배선 패턴과 동일층 상에 다수 개로 분리 형성된 오픈(open)형 재배선 패턴을 포함하는 재배선층 및 상기 오픈(open)형 재배선 패턴 각각에 형성된 신호 연결용 접속 단자를 갖는 제1기판으로 이루어진 반도체 패키지; 및
    상기 신호 연결용 접속 단자와 접하여 분리 형성된 상기 오픈(open)형 재배선 패턴을 전기적으로 연결하기 위한 신호 연결용 접속 패드를 갖는 제2기판
    을 포함하는 반도체 패키지 모듈.
  9. 청구항 8에 있어서,
    상기 반도체 패키지는 웨이퍼 레벨 패키지(Wafer Level Package:WLP)인 반도체 패키지 모듈.
  10. 청구항 8에 있어서,
    상기 반도체 패키지는 반도체 웨이퍼를 사용하여 형성되는 반도체 패키지 모듈.
  11. 청구항 8에 있어서,
    상기 제1기판은,
    상기 재배선층이 형성되는 절연층; 및
    상기 쇼트(short)형 재배선 패턴에 형성된 외부접속단자
    를 더 포함하는 반도체 패키지 모듈.
  12. 청구항 11에 있어서,
    상기 재배선층을 커버하도록 상기 절연층 상에 형성되되, 상기 외부접속단자 및 신호 연결용 접속 단자가 형성될 부분을 노출시키는 개구부를 갖는 솔더 레지스트층을 더 포함하는 반도체 패키지 모듈.
  13. 청구항 11에 있어서,
    상기 외부접속단자는 솔더볼(solder ball)인 반도체 패키지 모듈.
  14. 청구항 8에 있어서,
    상기 신호 연결용 접속 단자는 솔더볼(solder ball)인 반도체 패키지 모듈.
  15. 청구항 8에 있어서,
    상기 제2기판은 인쇄회로기판(Printed Circuit Board:PCB)인 반도체 패키지 모듈.
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