JP2002009197A - 半導体装置及びそのパッケージ内部の配線方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＳＰ等の小型化、多ピン化されたパッケー
ジを用いて高密度実装を実現可能な半導体装置およびそ
のパッケージ内部の配線方法を提供することにある。 【解決手段】 半導体チップと接合され、インターポー
ザとして使用される多層基板の半導体チップと反対側の
面に第一の外部端子４２０と第二の外部端子４３０を含
む複数の外部端子を有するパッケージタイプの半導体装
置であって、 前記多層基板の内部に第一の外部端子と
第二の外部端子を電気的に接続する配線パターンが設け
られていることを特徴とする。前記第一の外部端子と前
記第二の外部端子を電気的に接続する配線パターンは前
記半導体チップと非接続であることが好ましい。前記第
一の外部端子と前記第二の外部端子は、面状に配列され
た外部端子のもっとも外側に位置する外部端子であるこ
とが好ましい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
のパッケージ内部の配線方法に関し、特にチップサイズ
パッケージ型等の半導体装置に適用して有効な技術に関
するものである。

【０００２】

【背景技術及び発明が解決しようとする課題】携帯電
話、ＰＤＡ、ＨＰＣなどの携帯情報端末機をはじめとす
る小型で軽量な電子機器に搭載するパッケージとして、
パッケージサイズを半導体チップとほぼ同程度まで縮小
したチップサイズパッケージ（ＣＳＰ）が知られてい
る。

【０００３】この種のＣＳＰには各種の構造が提案され
ているが、代表的なものとして半導体チップのインター
ポーザ上に取り付けた半田ボールの内部のランドを外部
端子に用いたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）構造のものが知られている。

【０００４】このＢＧＡ構造のＣＳＰはパッケージ底面
（プリント基板との接合面）の全面に半田ボールを配置
する方式を採用することができるため、小型化、多ピン
化に適している。

【０００５】ところが小型化、多ピン化されたＣＳＰは
ピン間も狭く多ピンであるためプリント基板との接合面
の下には多数のチップ間配線が通しにくいという問題が
発生する。

【０００６】図１はＣＳＰを含む複数のチップのプリン
ト基板への配置例について説明するための図である。

【０００７】図１にはＣＳＰで構成された半導体装置で
あるＣＳＰ１（１０）、ＣＳＰ２（２０）を含む複数の
回路装置１０、２０、３０，４０のプリント基板５０上
への配置例が示されている。

【０００８】ここにおいて、回路装置１（３０）と回路
装置２（４０）間にはＣＳＰ２（２０）が配置されてい
るため、回路装置１（３０）と回路装置２（４０）間の
配線を如何にするかが問題となる。

【０００９】前述したようにＣＳＰ２（２０）の底面に
多数の半田ボールが密に配置されているため回路装置１
（３０）と回路装置２（４０）のチップ間の配線をとお
すことが困難である。

【００１０】そこで、図１に示すようにＣＳＰ１（１
０）とＣＳＰ２（２０）の間を広げてその間に配線した
り（６０、６２参照）、ＣＳＰ１（１０）とＣＳＰ２
（２０）を迂回して配線したりする必要がある（６４、
６６参照）。このようにすると、プリント基板上の搭載
面積が広がり、機器の小型化に対応することが困難とな
る。

【００１１】また搭載面積を広げずに配線を行うにはプ
リント基板をより多層化しなければならないためコスト
の増加を招くことになる。

【００１２】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、ＣＳＰ
等の小型化、多ピン化されたパッケージを用いて高密度
実装を実現可能な半導体装置およびそのパッケージ内部
の配線方法を提供することにある。

【００１３】

【課題を解決するための手段】本発明は、半導体チップ
と接合され、インターポーザとして使用される多層基板
の半導体チップと反対側の面に第一の外部端子と第二の
外部端子を含む複数の外部端子を有するパッケージタイ
プの半導体装置であって、前記多層基板の内部に第一の
外部端子と第二の外部端子を電気的に接続する配線パタ
ーンが設けられていることを特徴とする。

【００１４】ここにおいて本発明の半導体装置のパッケ
ージタイプは例えばＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒ
ｒａｙ）構造のものでもよいし、ＣＳＰ（Ｃｈｉｐ Ｓ
ｉｚｅ Ｐａｃｋａｇｅ）型のものでもよい。

【００１５】またインターポーザとして使用される多層
基板はセラミックで形成することが好ましい。セラミッ
クキャリアは層間配線をプログラマブルに設定するのに
適しているためである。

【００１６】本発明によれば多層基板内部に第一の外部
端子と第二の外部端子を電気的に接続する配線パターン
が設けられている。したがって両外部端子を外部の配線
と接続することにより、多層基板内部の配線パターンを
外部信号のバイパス経路として用いることができる。

【００１７】例えばプリント基板上で本半導体装置を迂
回したければならなかった外部回路間のメタル線を第一
のメタル線部分と第二のメタル線部分に分けて、第一の
メタル線部分を前記第一の外部端子に接続し、第二のメ
タル線部分を第二の外部端子に接続することにより、外
部の第一のメタル線部分とセラミック基板内部の配線パ
ターンと第二のメタル線部分を接続することができる。

【００１８】このため外部回路間の配線の迂回が不用と
なり、プリント基板への搭載面積を小さくすることがで
きる。またパッケージ内部にバイパス経路を設けるた
め、プリント基板の更なる多層化も必要ない。

【００１９】したがって本発明によれば低コストで高密
度実装を実現することができる半導体装置を提供するこ
とができる。

【００２０】なお実現形態としては第一の外部端子およ
び第二の外部端子として機能する端子のペアが複数設け
られることになる。このペア数をどの程度に設定するか
は全端子数を考慮して必要に応じて設定することができ
る。

【００２１】また本発明の半導体装置の前記第一の外部
端子と前記第二の外部端子を電気的に接続する配線パタ
ーンは前記半導体チップと非接続であることを特徴とす
る。

【００２２】このようにすると前記第一の外部端子と前
記第二の外部端子は前記半導体チップの入出力とはまっ
たく無関係な外部信号バイパス専用の端子として用いる
ことができる。

【００２３】また本発明の半導体装置の前記第一の外部
端子と前記第二の外部端子は、面状に配列された外部端
子のもっとも外側に位置する外部端子であることを特徴
とする。

【００２４】例えばＣＳＰやＢＧＡ等のようにプリント
基板（マザーボード等）と接する面に、外部端子である
多数のボール等が面状に配置されているタイプのパッケ
ージが知られている。

【００２５】このようなパッケージの場合に面状に配置
されている外部端子の外周上のものを外部信号バイパス
用の端子として用いると、外部の配線とバイパス用の外
部端子と接続が容易となるため、余分な配線の引き回し
が不用となり効率よく配線することが可能となりまた設
計も容易となる。

【００２６】なお外部信号バイパス専用の端子の数は全
外部端子数等を考慮して必要に応じて定めることが好ま
しい。そしてもっとも外側に位置する外部端子から定ま
った数分の端子を選択して外部信号バイパス専用の端子
として用いるとよい。

【００２７】また本発明の半導体装置の前記第一の外部
端子と前記第二の外部端子は、外部端子が配列された略
矩形のエリアの対辺上に位置する外部端子であることを
特徴とする。

【００２８】ここにおいて外部端子は例えば格子状に略
矩形のエリアに配置されている場合でもよいし、例えば
角部や中心部等の一部に外部端子が配置されていない部
分がある場合でもよい。

【００２９】略矩形のエリアの対辺上に位置する外部端
子を外部信号バイパス用の端子として用いると外部の線
とバイパス用の外部端子との配線が容易となるため、余
分な線の引き回しが不用となり効率よく配線することが
可能となりまた設計も容易となる。

【００３０】また本発明の半導体装置は、チップサイズ
パッケージ型であることを特徴とする。

【００３１】チップサイズパッケージ（ＣＳＰ）とはチ
ップサイズと同等ないし、わずかに大きいパッケージの
総称である。ＣＳＰ型のパッケージは小型化、多ピン化
されており、携帯電話、ＰＤＡ、ＨＰＣなどの携帯情報
端末機をはじめとする小型で軽量な電子機器に搭載する
パッケージとして適している。

【００３２】従来かかるＣＳＰ型の半導体装置の場合、
ピン間も狭く多ピンであるためプリント基板との接合面
の下には多数のチップ間配線はとおりにくかった。

【００３３】このためせっかく小型化されたＣＳＰを用
いても実装後のプリント基板で外部配線の迂回が必要と
なり、プリント基板面積が大きくなってしまうこともあ
った。

【００３４】またあえて小さい面積に収めようとすると
プリント基板の更なる多層化が必要となりコストの増加
を招いてしまう。

【００３５】しかし本発明によれば、パッケージ内部の
多層プリント基板の配線パターンで外部信号をバイパス
して通すことができるため、外部配線の迂回が不用であ
る。

【００３６】なお多ピン化されたＣＳＰにおいては、そ
の一部のピンをチップスルーのピンに用いても、他にあ
まり影響がないため、本発明によればＣＳＰを用いた高
密度実装が低コストで可能になる。

【００３７】また本発明は上記いずれかに記載された半
導体装置と第一の回路装置と第二の回路装置を搭載した
プリント基板を含む電子回路装置であって、前記第一の
回路に接続された第一の配線が前記半導体装置の第一の
外部端子に接続され、前記半導体装置の第二の外部端子
に接続された第二の配線が前記第二の回路に接続され、
前記第一の回路と前記第二の回路が、前記第一の配線お
よび前記半導体装置の多層プリント基板内部の配線パタ
ーンおよび前記第二の配線を介して接続されていること
を特徴とする。

【００３８】プリント基板とは例えばマザーボード等を
含む。

【００３９】本発明によれば、パッケージ内部の多層プ
リント基板内部の配線パターンで外部信号をバイパスし
て通すことができるため外部配線の迂回が不用となる。
このため必要な電子回路を搭載したプリント基板を多層
化することなく搭載面積を小さくできるので低コストで
高密度実装の電子回路装置を提供することができる。

【００４０】本発明のマイクロコンピュータは、上記い
ずれかに記載の半導体装置を用いて形成されていること
を特徴とする。

【００４１】本発明によれば低コストで高密度実装を実
現できるマイクロコンピュータを提供することができ
る。

【００４２】本発明の電子機器は、上記記載のマイクロ
コンピュータと、前記マイクロコンピュータの処理対象
となるデータの入力手段と、前記マイクロコンピュータ
により処理されたデータを出力するための出力手段とを
含むことを特徴とする。

【００４３】本発明によれば低コストで小型化可能な電
子機器を提供することができる。

【００４４】本発明は、半導体チップと接合され、イン
ターポーザとして使用される多層基板の半導体チップと
反対側の面に第一の外部端子と第二の外部端子を含む複
数の外部端子を有するパッケージ内部の配線方法であっ
て、前記多層基板の内部に第一の外部端子と第二の外部
端子を電気的に接続する配線パターンを設けることを特
徴とする。

【００４５】本発明のパッケージ内部の配線方法は、前
記第一の外部端子と前記第二の外部端子を電気的に接続
する配線パターンを前記半導体チップと非接続にするこ
とを特徴とする。

【００４６】本発明のパッケージ内部の配線方法は、前
記第一の外部端子と前記第二の外部端子が面状に配列さ
れた外部端子のもっとも外側に位置することを特徴とす
る。

【００４７】本発明のパッケージ内部の配線方法は、前
記第一の外部端子と前記第二の外部端子が、外部端子が
配列された略矩形のエリアの対辺上に位置することを特
徴とする。

【００４８】本発明はチップサイズパッケージ型のパッ
ケージ内部の配線方法はであることを特徴とする。

【００４９】本発明は、上記いずれかに記載された半導
体装置と第一の回路装置と第二の回路装置を搭載したプ
リント基板を含む電子回路装置の配線方法であって、前
記第一の回路に接続された第一の配線が前記半導体装置
の第一の外部端子に接続し、前記半導体装置の第一の外
部端子に接続された第二の配線が前記第二の回路に接続
し、前記第一の回路と前記第二の回路を、前記第一の配
線および前記半導体装置の多層プリント基板内部の配線
パターンおよび前記第三の配線を介して接続することを
特徴とする。

【００５０】

【発明の実施の形態】１．半導体集積回路装置 以下、本発明の好適な実施形態について図面を用いて詳
細に説明する。

【００５１】図２（Ａ）（Ｂ）は、本実施形態のＣＳＰ
型半導体装置の構造について説明するための図であり、
本実施形態のＣＳＰ型半導体装置の側面および底面を模
式的に表している。

【００５２】本実施形態のＣＳＰ型半導体装置はインタ
ーポーザとしてセラミック基板を使用するキャリアタイ
プである。図２（Ａ）に示すようにＩＣチップ１１０が
バンプ１５０および樹脂１４０を介してセラミック基板
と接合されている。

【００５３】セラミック基板１２０は多層構造になって
おり、ＩＣチップと反対側（底面）に外部端子であるボ
ール（またはランド）１３０が設けられている。

【００５４】外部端子であるボール（またはランド）１
３０は、図２（Ｂ）に示すようにセラミック基板の底面
全面に格子状に配置されている。

【００５５】図３はＣＳＰ型半導体装置の内部構造につ
いて説明するための図である。

【００５６】同図に示すようにセラミック基板１２０は
ｎ層構造になっており、所定の配線パターンにしたがっ
て、各層内に内装メタライズ１２４が配線されており、
各層間はビアホール１２２によって接続されている。こ
れにより所定のバンプ１５０と所定のボール（またはラ
ンド）１３０が接続され、ＩＣチップ１１０はボール
（またはランド）１３０を介してパッケージ外部との信
号の入出力が可能となる。

【００５７】一般にＣＳＰ型半導体装置のボール（また
はランド）１３０はＩＣチップ１１０がパッケージ外部
と信号の入出力を行うために用いられるものであり、多
層構造のセラミック基板内部にはＣＳＰ型半導体装置の
仕様に従い、各バンプ１５０と各ボール（またはラン
ド）１３０を接続する配線パターンが設けられている。

【００５８】ところが本実施の形態のセラミック基板内
１２０には、各バンプ１５０と各ボール（またはラン
ド）１３０を接続する配線パターンとともに、所定のボ
ール（またはランド）１３０−１をＩＣチップ１１０と
接続せずに他のボール（またはランド）１３０−２と接
続するような配線パターンが設けられている。

【００５９】なおセラミックキャリアは層間配線をプロ
グラマブルに設定するのに適しているため、インターポ
ーザとなるキャリア基板はセラミックで形成することが
好ましい。

【００６０】またかかる配線パターンは多層セラミック
基板を作るときの接続情報として与えておくことにより
実現することができる。

【００６１】図４はＩＣチップと接続せずに他のボール
（またはランド）と接続されるボール（またはランド）
（以下チップスルーのボールという）の配置関係につい
て説明するための模式的な図である。なおここでは説明
のためボールが８１個の場合を例にとり説明するが、実
際には２００から１０００個程度のボール（外部端子）
を有するＣＳＰの場合に本発明を適用するのが効果的で
ある。

【００６２】本実施の形態では、セラミック基板１２０
に格子状に配置されたボールのうちもっとも外周に位置
するボールａ１〜ａ９、ｂ１〜ｂ９、ｃ１〜ｃ７、ｄ１
〜ｄ７はチップスルーボールであり、ＩＣチップがパッ
ケージ外部と入出力を行うためには用いられない。ＩＣ
チップがパッケージ外部と入出力を行うためには用いら
れるのは内部に位置するボール２２０である。

【００６３】ここでａ１〜ａ９のボールはそれぞれｂ１
〜ｂ９のボールにセラミック基板内部の配線パターンで
接続されており、ｃ１〜ｃ９のボールはそれぞれｄ１〜
ｄ９のボールにセラミック基板内部の配線パターンで接
続されている。

【００６４】このように外周上のボールをチップスルー
のボールとすると外部の線とチップスルーのボールの配
線が容易となるため、余分な線の引き回しが不用となり
効率よく配線することが可能となり、また設計も容易と
なる。

【００６５】図５（Ａ）はチップスルーのボールの他の
配置例を示したものであり、図５（Ｂ）は、異なるボー
ルの配置のパッケージにおけるチップスルーのボールの
配置例について示したものである。

【００６６】図４では格子状に配置されたボールの外周
上にチップスルーのボールが配置されている場合を例に
とり説明したがそれに限られない。例えば図５（Ａ）に
示す用に、外部端子が格子状に配列されることにより形
成された略矩形のエリアの対辺上に位置するボールをチ
ップスルーのボールとしてもよい。

【００６７】また図４では矩形の面全面にボールが格子
上に配置されているパッケージを例にとりチップスルー
のボールの配置について説明したがそれに限られない。

【００６８】例えば図５（Ｂ）に示すように、矩形状の
エリアの一部にボールの未配置領域があるようなパッケ
ージの場合でもよい。

【００６９】図６はチップスルーのボールを用いた配線
例について説明するための図である。ＣＳＰ型の半導体
装置４１０の第一の外部端子４２０と第二の外部端子４
３０はチップスルーの端子であり、セラミック基板内部
の配線パターン４６０でつながっている。

【００７０】このため例えば、第一の回路４４０と第一
の外部端子（ボール）４２０をメタル線４４２で接続
し、第二の回路４５０と第二の外部端子（ボール）４３
０をメタル線４５２で接続することにより、第一の回路
４４０と第二の回路４５０は、信号線４４２、セラミッ
ク基板内部の配線パターン４６０、信号線４５２を介し
て接続されることになる。

【００７１】このように本実施の形態ではＣＳＰ型の半
導体装置のセラミック基板内部を他の回路間の接続配線
のバイパス経路として用いることができる。

【００７２】図７は本実施の形態のＣＳＰ型の半導体装
置を含む複数の回路装置のプリント基板への配置例につ
いて説明するための図である。図１とほぼ同様の構成で
あるがＣＳＰ１’（３１０）、ＣＳＰ２’（３２０）は
チップスルーのボールを有している。３１２、３１４、
３１６、３１８はＣＳＰ１’のチップスルーのボールで
あり、３２２、３２４、３２６、３２８はＣＳＰ２’の
チップスルーのボールである。３１２は３１４と、３１
６は３１８と、３２２は３２４と、３２６は３２８とそ
れぞれセラミック基板内部の配線パターンによりチップ
スルーで接続されている。

【００７３】そして例えば回路１（３３０）に接続され
たメタル線３２２，３２４をＣＳＰ２’のチップスルー
のボール３２２、３２６に接続しメタル線３２６，３２
８をＣＳＰ１’のチップスルーのボール３１２、３１６
に接続する。また例えば回路２（３３０）に接続された
メタル線３４２，３４４をＣＳＰ２’のチップスルーの
ボール３２４、３２８に接続しメタル線３４６，３４８
をＣＳＰ１’のチップスルーのボール３１４、３１８に
接続する。

【００７４】このようにすることにより例えばメタル線
３３２、３３４、３３６、３３８は，ＣＳＰ２’内部の
セラミック基板内部の配線パターン３２３、３２７、３
１３、３１７を介してメタル線３４２、３４４、３４
６、３４８に接続される。

【００７５】したがって、図１の場合のように回路１と
回路２間のメタル線をＣＳＰ１、ＣＳＰ２を迂回させる
必要がないのでプリント基板の面積を小さくすることが
できる。またパッケージ内部にバイパス経路を設けるた
め、プリント基板の更なる多層化も必要ない。

【００７６】なお多ピン化されたＣＳＰにおいては、そ
の一部のピン（ボール）をチップスルーのピン（ボー
ル）としても、他にあまり影響がないため、本発明によ
ればＣＳＰを用いた高密度実装が低コストで可能にな
る。

【００７７】２．マイクロコンピュータ 図８は、本実施の形態のマイクロコンピュータのＣＰＵ
コアのハードウエアブロック図の一例である。本マイク
ロコンピュータはＣＳＰ型の半導体装置であり、各種ピ
ンの一部に外部信号バイパス専用の端子を設けている。

【００７８】本マイクロコンピュータ７００は、ＣＰＵ
５１０、リセット回路５４０、プログラマブルタイマ５
５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡ
５７０、割り込みコントローラ５８０、シリアルインタ
ーフェース５９０、バスコントローラ６００、Ａ／Ｄ変
換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、
出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生
装置６６０、プリスケーラ６７０、ＲＡＭ７２０及びそ
れらを接続する各種バス６８０等、各種ピン６９０等を
含む。

【００７９】本実施の形態のマイクロコンピュータはＣ
ＳＰ型の半導体装置であるが、外部信号バイパス専用の
端子を有しているため、低コストで高密度実装を実現で
きるマイクロコンピュータを提供することができる。

【００８０】３．電子機器 図９に、本実施の形態の電子機器のブロック図の一例を
示す。本電子機器８００は、キャラクタ表示制御部８１
０、入力部８２０、メモリ８３０、電源生成部８４０、
画像出力部８５０、音出力部８６０を含む。

【００８１】ここで入力部８２０は種々のデータを入力
するためのものである。キャラクタ表示制御部８１０は
本実施の形態のキャラクタ表示制御装置が用いられてお
り、入力部８２０により入力されたデータに基づいて種
々の処理を行うことになる。メモリ８３０は、マイクロ
コンピュータ８１０などの作業領域となるものである。
電源生成部８４０は、電子機器８００で使用される各種
電源を生成するためのものである。画像出力部８５０
は、電子機器が表示する各種の画像（文字、アイコン、
グラフィック等）を出力するためのものである。

【００８２】音出力部８６０は、電子機器８００が出力
する各種の音（音声、ゲーム音等）を出力するためのも
のであり、その機能は、スピーカなどのハードウェアに
より実現できる。

【００８３】図１０（Ａ）に、電子機器の１つである携
帯電話９５０の外観図の例を示す。この携帯電話９５０
は、入力部として機能するダイヤルボタン９５２や、電
話番号や名前やアイコンなどを表示するＬＣＤ９５４
や、音出力部として機能し音声を出力するスピーカ９５
６を備える。

【００８４】図１０（Ｂ）に、電子機器の１つである携
帯型ゲーム装置９６０の外観図の例を示す。この携帯型
ゲーム装置９６０は、入力部として機能する操作ボタン
９６２、十字キー９６４や、ゲーム画像を表示する画像
出力部９６６や、音出力部として機能しゲーム音を出力
するスピーカ９６８を備える。

【００８５】図１０（Ｃ）に、電子機器の１つである携
帯用情報機器（ＰＤＡ）９７０の外観図の例を示す。こ
の携帯用情報機器（ＰＤＡ）９７０は、入力部として機
能するキーボード９７２や、文字、数字、グラフィック
などを表示する画像出力部９７４、音出力部９７６を備
える。

【００８６】なお、本実施形態を利用できる電子機器と
しては、図１０（Ａ）、（Ｂ）、（Ｃ）に示すもの以外
にも、パーソナルコンピュータ、ページャー、電子卓上
計算機、タッチパネルを備えた装置、プロジェクタ、ワ
ードプロセッサ、ビューファインダ型又はモニタ直視型
のビデオテープレコーダ、カーナビゲーション装置等の
電子機器を考えることができる。

【００８７】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【００８８】本実施の形態ではチップの中心線に対して
線対称な位置のボール間をセラミック基板内部の配線パ
ターンで接続する場合を例に取り説明したがこれに限ら
れない。例えば図１１に示すようにｇ１〜ｇ５のボール
がそれぞれｈ１〜ｈ５のセラミック基板内部の配線パタ
ーンで接続されるようにしてもよい。

【００８９】本実施の形態ではセラミックキャリアタイ
プのＣＳＰ型の半導体装置を例に取り説明したがこれに
限られない。インターポーザとしてセラミックを使用し
ていないタイプの物でもよいし、ＢＧＡ型の半導体装置
でもよい。

【図面の簡単な説明】

【図１】ＣＳＰを含む複数のチップのプリント基板への
配置例について説明するための図である。

【図２】図２（Ａ）（Ｂ）は、本実施形態のＣＳＰ型半
導体装置の構造について説明するための図であり、本実
施形態のＣＳＰ型半導体装置の側面および底面を模式的
に表している。

【図３】ＣＳＰ型半導体装置の内部構造について説明す
るための図である。

【図４】チップスルーのボールの配置関係について説明
するための模式的な図である。

【図５】図５（Ａ）はチップスルーのボールの他の配置
例を示したものであり、図５（Ｂ）は、異なるボールの
配置のパッケージにおけるチップスルーのボールの配置
例について示したものである。

【図６】チップスルーのボールを用いた配線例について
説明するための図である。

【図７】本実施の形態のＣＳＰ型の半導体装置を含む複
数の回路装置のプリント基板への配置例について説明す
るための図である。

【図８】本実施の形態のマイクロコンピュータのハード
ウエアブロック図の一例である。

【図９】本実施の形態の電子機器のブロック図の一例を
示す。

【図１０】図１０（Ａ）（Ｂ）（Ｃ）は、種々の電子機
器の外観図の例である。

【図１１】チップスルーのボールを用いた他の配線例に
ついて説明するための図である。

【符号の説明】

１００ ＣＳＰ型半導体装置 １１０ ＩＣチップ １２０ セラミック基板 １２２ ビアホール １２４ 内装メタライズ １３０ ボールまたは端子ランド １３２ ランドメタライズ ２００ プリント基板 ２２０ ＩＣチップがパッケージ外部と入出力を行うた
めのボール ２３０ チップスルーのボール ４２０ 第一の外部端子（ボール） ４４２、４５２ メタル線 ４３０ 第二の外部端子（ボール） ４４０ 第一の回路４４０ ４５０ 第二の回路 ４６０ セラミック基板内部の配線パターン４６０ ５００ マイクロプロセッサ ５１０ ＣＰＵ ５２０ キャッシュ装置 ５４０ リセット回路 ５５０ プログラマブルタイマ ５６０ リアルタイムクロック（ＲＴＣ） ５７０ ＤＭＡ ５８０ 割り込みコントローラ ５９０ シリアルインターフェース ６００ バスコントローラ ６１０ Ａ／Ｄ変換器 ６２０ Ｄ／Ａ変換器 ６３０ 入力ポート ６４０ 出力ポート ６５０ Ｉ／Ｏポート ６６０ クロック発生装置（ＰＬＬ） ６７０ プリスケーラ ６８０ 各種バス ６９０ 各種ピン ７００ マイクロコンピュータ ７１０ ＲＯＭ ７２０ ＲＡＭ ８００ 電子機器 ８１０ キャラクタ表示制御部 ８２０ 入力部 ８３０ メモリ ８４０ 電源生成部 ８５０ 画像出力部 ８６０ 音出力部

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体チップと接合され、インターポー
   ザとして使用される多層基板の半導体チップと反対側の
   面に第一の外部端子と第二の外部端子を含む複数の外部
   端子を有するパッケージタイプの半導体装置であって、
   前記多層基板の内部に第一の外部端子と第二の外部端子
   を電気的に接続する配線パターンが設けられていること
   を特徴とする半導体装置。
2. 【請求項２】 請求項１において、 前記第一の外部端子と前記第二の外部端子を電気的に接
   続する配線パターンは前記半導体チップと非接続である
   ことを特徴とする半導体装置。
3. 【請求項３】 請求項１または２のいずれかにおいて、 前記第一の外部端子と前記第二の外部端子は、面状に配
   列された外部端子のもっとも外側に位置する外部端子で
   あることを特徴とする半導体装置。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記第一の外部端子と前記第二の外部端子は、外部端子
   が配列された略矩形のエリアの対辺上に位置する外部端
   子であることを特徴とする半導体装置。
5. 【請求項５】 請求項１乃至４のいずれかにおいて、 チップサイズパッケージ型であることを特徴とする半導
   体装置。
6. 【請求項６】 請求項１乃至５のいずれかに記載された
   半導体装置と第一の回路装置と第二の回路装置を搭載し
   たプリント基板を含む電子回路装置であって、 前記第一の回路に接続された第一の配線が前記半導体装
   置の第一の外部端子に接続され、 前記半導体装置の第二の外部端子に接続された第二の配
   線が前記第二の回路に接続され、 前記第一の回路と前記第二の回路が、前記第一の配線お
   よび前記半導体装置の多層プリント基板内部の配線パタ
   ーンおよび前記第二の配線を介して接続されていること
   を特徴とする電子回路装置。
7. 【請求項７】 請求項１乃至５のいずれかに記載の半導
   体装置を用いて形成されていることを特徴とするマイク
   ロコンピュータ。
8. 【請求項８】 請求項６に記載のマイクロコンピュータ
   と、 前記マイクロコンピュータの処理対象となるデータの入
   力手段と、 前記マイクロコンピュータにより処理されたデータを出
   力するための出力手段とを含むことを特徴とする電子機
   器。
9. 【請求項９】 半導体チップと接合され、インターポー
   ザとして使用される多層基板の半導体チップと反対側の
   面に第一の外部端子と第二の外部端子を含む複数の外部
   端子を有するパッケージ内部の配線方法であって、 前記多層基板の内部に第一の外部端子と第二の外部端子
   を電気的に接続する配線パターンを設けることを特徴と
   するパッケージ内部の配線方法。
10. 【請求項１０】 請求項９において、 前記第一の外部端子と前記第二の外部端子を電気的に接
    続する配線パターンを前記半導体チップと非接続にする
    ことを特徴とするパッケージ内部の配線方法。
11. 【請求項１１】 請求項９または１０のいずれかにおい
    て、 前記第一の外部端子と前記第二の外部端子は、面状に配
    列された外部端子のもっとも外側に位置することを特徴
    とするパッケージ内部の配線方法。
12. 【請求項１２】 請求項９乃至１１のいずれかにおい
    て、 前記第一の外部端子と前記第二の外部端子は、外部端子
    が配列された略矩形のエリアの対辺上に位置することを
    特徴とするパッケージ内部の配線方法。
13. 【請求項１３】 請求項９乃至１２のいずれかにおい
    て、 チップサイズパッケージ型であることを特徴とするパッ
    ケージ内部の配線方法。
14. 【請求項１４】 請求項１乃至５のいずれかに記載され
    た半導体装置と第一の回路装置と第二の回路装置を搭載
    したプリント基板を含む電子回路装置の配線方法であっ
    て、 前記第一の回路に接続された第一の配線を前記半導体装
    置の第一の外部端子に接続し、 前記半導体装置の第二の外部端子に接続された第二の配
    線を前記第二の回路に接続し、 前記第一の回路と前記第二の回路を、前記第一の配線お
    よび前記半導体装置の多層プリント基板内部の配線パタ
    ーンおよび前記第二の配線を介して接続することを特徴
    とする電子回路装置の配線方法。