JP2001345423A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP2001345423A JP2001345423A JP2000164671A JP2000164671A JP2001345423A JP 2001345423 A JP2001345423 A JP 2001345423A JP 2000164671 A JP2000164671 A JP 2000164671A JP 2000164671 A JP2000164671 A JP 2000164671A JP 2001345423 A JP2001345423 A JP 2001345423A
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Abstract
(57)【要約】
【課題】 エミッションノイズ対策が施されたＩＣを提
供することにより基板開発時のエミッションノイズ対策
の負担を軽減すること。 【解決手段】 本発明の半導体集積回路装置は、内部回
路６２０と、キャパシタ素子６４２、６４４、とインダ
クタ素子６４６で構成されたπ型フィルタ６４０を含む
エミッションノイズ除去回路とを含み、前記内部回路に
電源電圧を供給するための配線および前記内部回路にグ
ランド電圧を供給するための配線がエミッションノイズ
除去回路を介して外部端子に接続されている。また、前
記エミッションノイズ除去回路を前記半導体集積回路の
ＰＡＤ領域に設けてもよい。
供することにより基板開発時のエミッションノイズ対策
の負担を軽減すること。 【解決手段】 本発明の半導体集積回路装置は、内部回
路６２０と、キャパシタ素子６４２、６４４、とインダ
クタ素子６４６で構成されたπ型フィルタ６４０を含む
エミッションノイズ除去回路とを含み、前記内部回路に
電源電圧を供給するための配線および前記内部回路にグ
ランド電圧を供給するための配線がエミッションノイズ
除去回路を介して外部端子に接続されている。また、前
記エミッションノイズ除去回路を前記半導体集積回路の
ＰＡＤ領域に設けてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、エミッションノイ
ズ対策を行った半導体集積回路装置およびその製造方法
に関する。
ズ対策を行った半導体集積回路装置およびその製造方法
に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】電子機器
の高速化、高集積化に伴い電子機器から発生する電磁波
によって引き起こされる電磁波干渉ノイズが問題とされ
ている。電磁波干渉ノイズが発生すると装置、計器類が
正常に動作しないばかりでなく、破壊に至る場合もあ
る。また人体に与える影響についても社会問題となって
いる。
の高速化、高集積化に伴い電子機器から発生する電磁波
によって引き起こされる電磁波干渉ノイズが問題とされ
ている。電磁波干渉ノイズが発生すると装置、計器類が
正常に動作しないばかりでなく、破壊に至る場合もあ
る。また人体に与える影響についても社会問題となって
いる。
【０００３】そこで現在ＣＥマーキング、ＶＣＣＩ規格
等により、電子機器が高速に動作する場合に発生するＥ
ＭＩ規格が厳しく制約されている。このため設計者はこ
の規格を満足する製品を設計、製造しなければならず、
基板開発時にエミッションノイズ対策に多くの工程を要
していた。
等により、電子機器が高速に動作する場合に発生するＥ
ＭＩ規格が厳しく制約されている。このため設計者はこ
の規格を満足する製品を設計、製造しなければならず、
基板開発時にエミッションノイズ対策に多くの工程を要
していた。
【０００４】図１はＩＣから発生するエミッションノイ
ズ対策の従来例について説明するための図である。
ズ対策の従来例について説明するための図である。
【０００５】基板１０上のＩＣ２０と電源（５０，７
０）およびグランド（６０、８０）の間には２つのコン
デンサとインダクタで構成されるπ型フィルタＡ，Ｂが
設けられている。そしてＩＣ（２０）の電源端子Ａ（２
２）およびグランド端子Ａ（２４）、電源端子Ｂ（２
６）およびグランド端子Ｂ（２８）はπ型フィルタＡ，
Ｂを介してそれぞれ電源（５０，７０）およびグランド
（６０、８０）に接続されている。
０）およびグランド（６０、８０）の間には２つのコン
デンサとインダクタで構成されるπ型フィルタＡ，Ｂが
設けられている。そしてＩＣ（２０）の電源端子Ａ（２
２）およびグランド端子Ａ（２４）、電源端子Ｂ（２
６）およびグランド端子Ｂ（２８）はπ型フィルタＡ，
Ｂを介してそれぞれ電源（５０，７０）およびグランド
（６０、８０）に接続されている。
【０００６】このように従来は基板上の電源端子とグラ
ンド端子の間でＩＣ（２０）に近い部分に例えば積層セ
ラミックコンデンサやビーズインダクタ等で構成される
π型フィルタ回路３０、４０を挿入してエミッションノ
イズの低減化を図っていた。
ンド端子の間でＩＣ（２０）に近い部分に例えば積層セ
ラミックコンデンサやビーズインダクタ等で構成される
π型フィルタ回路３０、４０を挿入してエミッションノ
イズの低減化を図っていた。
【０００７】しかしながら上記方法では積層セラミック
スコンデンサ、ビーズインダクタ等の部品が必要となる
ため基板上の部品コストが増加する。またかかる部品の
搭載により基板面積の拡大や配線コスト増加を招く。こ
のため基板開発のコストの上昇を招き、基板開発時にエ
ミッションノイズ対策に多くの工程を要するという問題
点があった。
スコンデンサ、ビーズインダクタ等の部品が必要となる
ため基板上の部品コストが増加する。またかかる部品の
搭載により基板面積の拡大や配線コスト増加を招く。こ
のため基板開発のコストの上昇を招き、基板開発時にエ
ミッションノイズ対策に多くの工程を要するという問題
点があった。
【０００８】本発明は以上のような問題点に鑑みてなさ
れたものであり、その目的とするところは、エミッショ
ンノイズ対策が施されたＩＣを提供することにより基板
開発時のエミッションノイズ対策の負担を軽減すること
にある。
れたものであり、その目的とするところは、エミッショ
ンノイズ対策が施されたＩＣを提供することにより基板
開発時のエミッションノイズ対策の負担を軽減すること
にある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、内部回路と、キャパシタ素子とインダクタ素子
で構成されたπ型フィルタを含むエミッションノイズ除
去回路とを含み、前記内部回路に電源電圧を供給するた
めの配線および前記内部回路にグランド電圧を供給する
ための配線がエミッションノイズ除去回路を介して外部
端子に接続されていることを特徴とする。
装置は、内部回路と、キャパシタ素子とインダクタ素子
で構成されたπ型フィルタを含むエミッションノイズ除
去回路とを含み、前記内部回路に電源電圧を供給するた
めの配線および前記内部回路にグランド電圧を供給する
ための配線がエミッションノイズ除去回路を介して外部
端子に接続されていることを特徴とする。
【００１０】このように本発明では半導体集積回路装置
上にπ型フィルタを半導体素子として形成するための半
導体集積回路装置の内部回路から放射されるエミッショ
ンノイズが半導体集積回路装置の外部に放出されるのを
防止することができる。
上にπ型フィルタを半導体素子として形成するための半
導体集積回路装置の内部回路から放射されるエミッショ
ンノイズが半導体集積回路装置の外部に放出されるのを
防止することができる。
【００１１】したがって、外部基板上にエミッションノ
イズ除去回路を設ける必要がない。
イズ除去回路を設ける必要がない。
【００１２】このため基板上の部品コストを減少させる
ことができ、またかかる部品の搭載による基板面積の拡
大や配線コスト増加を防ぐことができる。このため基板
開発のコストの上昇を防ぎ、基板開発時におけるエミッ
ションノイズ対策に対する多くの工程を省略することが
可能になる。
ことができ、またかかる部品の搭載による基板面積の拡
大や配線コスト増加を防ぐことができる。このため基板
開発のコストの上昇を防ぎ、基板開発時におけるエミッ
ションノイズ対策に対する多くの工程を省略することが
可能になる。
【００１３】このように本発明によればエミッションノ
イズ対策が施されたの半導体集積回路装置（ＩＣ）を提
供することができるため、基板開発時のエミッションノ
イズ対策の負担を軽減することができる。
イズ対策が施されたの半導体集積回路装置（ＩＣ）を提
供することができるため、基板開発時のエミッションノ
イズ対策の負担を軽減することができる。
【００１４】また本発明の半導体集積回路装置は、前記
エミッションノイズ除去回路が前記半導体集積回路のＰ
ＡＤ領域に設けられていることを特徴とする。
エミッションノイズ除去回路が前記半導体集積回路のＰ
ＡＤ領域に設けられていることを特徴とする。
【００１５】例えばエミッションノイズ回路をマクロと
して半導体集積回路装置の内部に作りこむと、他の内部
回路の領域や配置が制限される。
して半導体集積回路装置の内部に作りこむと、他の内部
回路の領域や配置が制限される。
【００１６】本発明によれば前記エミッションノイズ除
去回路が前記半導体集積回路のＰＡＤ領域に設けられて
いるため、内部回路の設計にほとんど影響を及ぼすこと
がないという利点を有する。
去回路が前記半導体集積回路のＰＡＤ領域に設けられて
いるため、内部回路の設計にほとんど影響を及ぼすこと
がないという利点を有する。
【００１７】またエミッションノイズ回路自体も内部の
論理回路に影響されず自由に作ることができる。
論理回路に影響されず自由に作ることができる。
【００１８】また本発明の半導体集積回路装置の前記エ
ミッションノイズ除去回路は、あらかじめＰＡＤ領域に
形成されたπ型フィルタを構成するためのキャパシタ素
子およびインダクタ素子の少なくとも一方に対して、内
部回路のエミッションノイズ除去に必要なキャパシタン
スとインダクタンスに基づいて配線もしくはコンタクト
が形成されていることを特徴とする。
ミッションノイズ除去回路は、あらかじめＰＡＤ領域に
形成されたπ型フィルタを構成するためのキャパシタ素
子およびインダクタ素子の少なくとも一方に対して、内
部回路のエミッションノイズ除去に必要なキャパシタン
スとインダクタンスに基づいて配線もしくはコンタクト
が形成されていることを特徴とする。
【００１９】一般に内部回路の回路構成が変わると発生
するエミッションノイズの大きさも変わってくるため、
エミッションノイズ対策に必要なキャパシタンスの値や
インダクタンスの値も異なってくる。内部回路の構成は
ユーザーのニーズによって変わってくるのでエミッショ
ンノイズ対策に必要なキャパシタンスの値やインダクタ
ンスの値もユーザーのニーズによって異なってくる。
するエミッションノイズの大きさも変わってくるため、
エミッションノイズ対策に必要なキャパシタンスの値や
インダクタンスの値も異なってくる。内部回路の構成は
ユーザーのニーズによって変わってくるのでエミッショ
ンノイズ対策に必要なキャパシタンスの値やインダクタ
ンスの値もユーザーのニーズによって異なってくる。
【００２０】しかし本実施の形態によれば、半導体集積
回路のベースとなる基板は同じでメタル（金属）部分の
配線もしくはコンタクトを変えることで各ユーザーのニ
ーズに応じてキャパシタンスの値やインダクタンスの値
を実現することができる。
回路のベースとなる基板は同じでメタル（金属）部分の
配線もしくはコンタクトを変えることで各ユーザーのニ
ーズに応じてキャパシタンスの値やインダクタンスの値
を実現することができる。
【００２１】また本発明のマイクロコンピュータは、本
発明の半導体集積回路装置を用いて形成されたマイクロ
コンピュータであって、前記内部回路は、ＣＰＵを含む
ことを特徴とする。
発明の半導体集積回路装置を用いて形成されたマイクロ
コンピュータであって、前記内部回路は、ＣＰＵを含む
ことを特徴とする。
【００２２】本発明のマイクロコンピュータはチップ内
にエミッションノイズ除去回路を有しているので、エミ
ッションノイズのないマイクロコンピュータのＩＣチッ
プを提供することができる。
にエミッションノイズ除去回路を有しているので、エミ
ッションノイズのないマイクロコンピュータのＩＣチッ
プを提供することができる。
【００２３】また本発明の電子機器は、本発明のマイク
ロコンピュータと、前記マイクロコンピュータの処理対
象となるデータの入力手段と、前記マイクロコンピュー
タにより処理されたデータを出力するための出力手段と
を含むことを特徴とする。
ロコンピュータと、前記マイクロコンピュータの処理対
象となるデータの入力手段と、前記マイクロコンピュー
タにより処理されたデータを出力するための出力手段と
を含むことを特徴とする。
【００２４】本実施の形態のマイクロコンピュータを電
子機器に組みむことにより、エミッションノイズ対策が
不用となるため製造管理コストを下げることが可能とな
り、コストパフォーマンスの高い電子機器を提供するこ
とができる。
子機器に組みむことにより、エミッションノイズ対策が
不用となるため製造管理コストを下げることが可能とな
り、コストパフォーマンスの高い電子機器を提供するこ
とができる。
【００２５】また本発明は半導体集積回路装置の製造方
法であって、内部回路に電源電圧を供給するための配線
および前記内部回路にグランド電圧を供給するための配
線を、キャパシタ素子とインダクタ素子で構成されたπ
型フィルタを含むエミッションノイズ除去回路を介して
外部端子に接続することを特徴とする。
法であって、内部回路に電源電圧を供給するための配線
および前記内部回路にグランド電圧を供給するための配
線を、キャパシタ素子とインダクタ素子で構成されたπ
型フィルタを含むエミッションノイズ除去回路を介して
外部端子に接続することを特徴とする。
【００２６】また本発明の半導体集積回路装置の製造方
法は、前記エミッションノイズ除去回路を前記半導体集
積回路装置のＰＡＤ領域に設けることを特徴とする。
法は、前記エミッションノイズ除去回路を前記半導体集
積回路装置のＰＡＤ領域に設けることを特徴とする。
【００２７】また本発明の半導体集積回路装置の製造方
法は、あらかじめＰＡＤ領域にキャパシタ素子とインダ
クタ素子を形成するステップと、内部回路のエミッショ
ンノイズ除去に必要なキャパシタンスとインダクタンス
に基づいて前記キャパシタ素子およびインダクタ素子の
少なくとも一方に対する配線もしくはコンタクトを形成
しπ型フィルタを形成するためのステップとを含むこと
を特徴とする。
法は、あらかじめＰＡＤ領域にキャパシタ素子とインダ
クタ素子を形成するステップと、内部回路のエミッショ
ンノイズ除去に必要なキャパシタンスとインダクタンス
に基づいて前記キャパシタ素子およびインダクタ素子の
少なくとも一方に対する配線もしくはコンタクトを形成
しπ型フィルタを形成するためのステップとを含むこと
を特徴とする。
【００２８】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。
ついて図面を用いて詳細に説明する。
【００２９】１．半導体集積回路装置 図２は本実施の形態のエミッションノイズ対策が施され
たＩＣについて説明するための図である。
たＩＣについて説明するための図である。
【００３０】本実施の形態では、ＩＣ６１０の内部に２
つのコンデンサ素子とインダクタ素子でπ型フィルタを
構成するエミッションノイズ除去回路Ａ，Ｂを形成す
る。
つのコンデンサ素子とインダクタ素子でπ型フィルタを
構成するエミッションノイズ除去回路Ａ，Ｂを形成す
る。
【００３１】そしてＩＣ６１０上の内部回路６２０の電
源端子Ａ（６２２）およびグランド端子Ａ（６２４）、
電源端子Ｂ（６２６）およびグランド端子Ｂ（６２８）
はπ型フィルタ回路Ａ，Ｂを介してそれぞれＩＣ外部の
電源（６５０，６７０）およびグランド（６６０、６８
０）に接続される外部ピン６５２、６６２、６７２、６
８２に接続されている。
源端子Ａ（６２２）およびグランド端子Ａ（６２４）、
電源端子Ｂ（６２６）およびグランド端子Ｂ（６２８）
はπ型フィルタ回路Ａ，Ｂを介してそれぞれＩＣ外部の
電源（６５０，６７０）およびグランド（６６０、６８
０）に接続される外部ピン６５２、６６２、６７２、６
８２に接続されている。
【００３２】このように本実施の形態ではＩＣ上にπ型
フィルタを半導体素子で形成するため、ＩＣの内部回路
から放射されるエミッションノイズがＩＣ外部に放出さ
れるのを防止することができる。
フィルタを半導体素子で形成するため、ＩＣの内部回路
から放射されるエミッションノイズがＩＣ外部に放出さ
れるのを防止することができる。
【００３３】図３は本実施の形態のＩＣ（半導体集積回
路装置）の内部構成図の一例である。１２０は内部ロジ
ック回路であり、１７０はＰＡＤ領域であり、１３０は
外部ピンである。ＰＡＤ領域１７０には内部回路１２０
と外部ピン間のピンインターフェース部１４０とＰＡＤ
ウィンドウ１５０が設けられている。
路装置）の内部構成図の一例である。１２０は内部ロジ
ック回路であり、１７０はＰＡＤ領域であり、１３０は
外部ピンである。ＰＡＤ領域１７０には内部回路１２０
と外部ピン間のピンインターフェース部１４０とＰＡＤ
ウィンドウ１５０が設けられている。
【００３４】同図に示すように内部ロジック部１２０は
ピンインターフェース部１４０およびＰＡＤウィンドウ
１５０を介して外部ピン１３０に接続されている。
ピンインターフェース部１４０およびＰＡＤウィンドウ
１５０を介して外部ピン１３０に接続されている。
【００３５】ここでピンインターフェース部１４０はエ
ミッションノイズ除去回路を含んでいる。
ミッションノイズ除去回路を含んでいる。
【００３６】なお内部ロジック部１２０の周りには、内
部ロジック部１２０に電源電圧およびグランド電圧を供
給するための図示しない配線がリング状に形成されてい
る。
部ロジック部１２０に電源電圧およびグランド電圧を供
給するための図示しない配線がリング状に形成されてい
る。
【００３７】図４はピンインターフェース部１４０の詳
細な構成について説明するための図である。本実施の形
態のピンインターフェース部１４０は信号線１６０を介
して内部ロジック部（図３の１２０参照）に接続され、
ＰＡＤウィンドウ１５０を介して外部ピン１３０に接続
されている。また１８０、１９０はそれぞれ電源電圧、
グランド電圧を供給するための内部ロジック部の周りに
リング状に形成された配線に接続されている。なお前記
電源電圧、グランド電圧を供給するために内部ロジック
部の周りにリング状に形成された配線はいずれかの外部
ピンを介して外部の電源電圧およびグランドに接続され
ている。
細な構成について説明するための図である。本実施の形
態のピンインターフェース部１４０は信号線１６０を介
して内部ロジック部（図３の１２０参照）に接続され、
ＰＡＤウィンドウ１５０を介して外部ピン１３０に接続
されている。また１８０、１９０はそれぞれ電源電圧、
グランド電圧を供給するための内部ロジック部の周りに
リング状に形成された配線に接続されている。なお前記
電源電圧、グランド電圧を供給するために内部ロジック
部の周りにリング状に形成された配線はいずれかの外部
ピンを介して外部の電源電圧およびグランドに接続され
ている。
【００３８】ピンインターフェース部１４０はドライバ
２１０、ドライバ制御回路２２０、静電気対策ダイオー
ド２３０から構成される静電気保護回路に加えて、π型
フィルタを構成するエミッションノイズ保護回路２４０
を含む。
２１０、ドライバ制御回路２２０、静電気対策ダイオー
ド２３０から構成される静電気保護回路に加えて、π型
フィルタを構成するエミッションノイズ保護回路２４０
を含む。
【００３９】２５０はエミッションノイズ保護回路２４
０の詳細な構成の一例であり、２７０は２５０の等価回
路である。
０の詳細な構成の一例であり、２７０は２５０の等価回
路である。
【００４０】２５０に示すようにエミッションノイズ保
護回路２４０はキャパシタ素子Ｃ１、Ｃ２（２５２、２
６０）とインダクタ素子Ｌ（２５８）を含む。キャパシ
タ素子Ｃ１、Ｃ２（２５２、２６０）はＰｏｌｙ１、Ｐ
ｏｌｙ２の２層ｐｏｌｙで構成されている。インダクタ
素子Ｌ（２５８）の両端に接続された２つのキャパシタ
素子Ｃ１、Ｃ２（２５２，２６０）は電源電圧２６４お
よびグランド２６４に対して並列に接続されいる。
護回路２４０はキャパシタ素子Ｃ１、Ｃ２（２５２、２
６０）とインダクタ素子Ｌ（２５８）を含む。キャパシ
タ素子Ｃ１、Ｃ２（２５２、２６０）はＰｏｌｙ１、Ｐ
ｏｌｙ２の２層ｐｏｌｙで構成されている。インダクタ
素子Ｌ（２５８）の両端に接続された２つのキャパシタ
素子Ｃ１、Ｃ２（２５２，２６０）は電源電圧２６４お
よびグランド２６４に対して並列に接続されいる。
【００４１】またインダクタ素子２５８は複数メタルで
構成されており、キャパシタ素子Ｃ１、Ｃ２（２５２、
２６０）、電源２６４に対して直列に接続されている。
構成されており、キャパシタ素子Ｃ１、Ｃ２（２５２、
２６０）、電源２６４に対して直列に接続されている。
【００４２】かかる構成により２５０はコンデンサＣ
１’（２５２’）、Ｃ２’（２６０’）とインダクタ
Ｌ’（２５８’）からなるπ型フィルタ回路（２７０参
照）と等価な回路となる。
１’（２５２’）、Ｃ２’（２６０’）とインダクタ
Ｌ’（２５８’）からなるπ型フィルタ回路（２７０参
照）と等価な回路となる。
【００４３】図５（Ａ）（Ｂ）はユーザーの希望に応じ
たキャパシタンス値をコンタクトによって設定可能なキ
ャパシタの構成例について説明するための図である。
たキャパシタンス値をコンタクトによって設定可能なキ
ャパシタの構成例について説明するための図である。
【００４４】図５（Ａ）はキャパシタ素子の平面図であ
り、図５（Ｂ）はキャパシタ素子の断面図である。図５
（Ａ）に示すように複数のキャパシタ素子３００−１〜
３００−５が並列に形成されている。
り、図５（Ｂ）はキャパシタ素子の断面図である。図５
（Ａ）に示すように複数のキャパシタ素子３００−１〜
３００−５が並列に形成されている。
【００４５】各キャパシタ素子３００は、図５（Ｂ）に
示すようにＰｏｌｙ１（３３０）、Ｐｏｌｙ２（３４
０）の２層Ｐｏｌｙで形成されている。Ｐｏｌｙ１上に
メタルコンタクト１がＰｏｌｙ２上にメタルコンタクト
２が設けられている。このメタル部に設けられたコンタ
クト３５０、３６０により、キャパシタ素子はインダク
タンス素子およびグランドと接続されコンデンサとして
機能する。
示すようにＰｏｌｙ１（３３０）、Ｐｏｌｙ２（３４
０）の２層Ｐｏｌｙで形成されている。Ｐｏｌｙ１上に
メタルコンタクト１がＰｏｌｙ２上にメタルコンタクト
２が設けられている。このメタル部に設けられたコンタ
クト３５０、３６０により、キャパシタ素子はインダク
タンス素子およびグランドと接続されコンデンサとして
機能する。
【００４６】本実施の形態ではあらかじめ複数のキャパ
シタ素子３００−１〜３００−５を形成しておいて（図
５（Ａ）参照）、当該ＩＣのエミッションノイズ対策に
必要なキャパシタンスの値に応じてコンデンサとして使
用するキャパシタ素子を選択する。
シタ素子３００−１〜３００−５を形成しておいて（図
５（Ａ）参照）、当該ＩＣのエミッションノイズ対策に
必要なキャパシタンスの値に応じてコンデンサとして使
用するキャパシタ素子を選択する。
【００４７】そして選択したキャパシタ素子にコンタク
トを設けることにより、ユーザーの希望に応じたキャパ
シタンス値を設定することができる。すなわち大きなキ
ャパシタンスが必要な場合には、多くのキャパシタ素子
に対してコンタクトを設け、小さなキャパシタンスでよ
い場合には少ないキャパシタ素子に対してコンタクトを
設ければよい。
トを設けることにより、ユーザーの希望に応じたキャパ
シタンス値を設定することができる。すなわち大きなキ
ャパシタンスが必要な場合には、多くのキャパシタ素子
に対してコンタクトを設け、小さなキャパシタンスでよ
い場合には少ないキャパシタ素子に対してコンタクトを
設ければよい。
【００４８】一般に内部回路の回路構成が変わると発生
するエミッションノイズの大きさも変わってくるため、
エミッションノイズ対策に必要なキャパシタンスの値も
異なってくる。内部回路の構成はユーザーのニーズによ
って変わってくるのでエミッションノイズ対策に必要な
キャパシタンスの値もユーザーによって異なってくる。
するエミッションノイズの大きさも変わってくるため、
エミッションノイズ対策に必要なキャパシタンスの値も
異なってくる。内部回路の構成はユーザーのニーズによ
って変わってくるのでエミッションノイズ対策に必要な
キャパシタンスの値もユーザーによって異なってくる。
【００４９】しかし本実施の形態によれば、コンタクト
の数を調整することにより値各ユーザーのニーズに応じ
てキャパシタンスの値を実現することができる。すなわ
ちＩＣ製造過程のメタル配線まではすべてのユーザーに
対して配線工程をユーザーごとに変更するだけでよい。
の数を調整することにより値各ユーザーのニーズに応じ
てキャパシタンスの値を実現することができる。すなわ
ちＩＣ製造過程のメタル配線まではすべてのユーザーに
対して配線工程をユーザーごとに変更するだけでよい。
【００５０】図６（Ａ）（Ｂ）はインダクタンスの構成
を説明するための図である。
を説明するための図である。
【００５１】半導体上にインダクタ素子を生成する場合
には、例えば図６（Ａ）に示すようにウエハー上に渦巻
き状にメタル４２０を配線する（４１０参照）。
には、例えば図６（Ａ）に示すようにウエハー上に渦巻
き状にメタル４２０を配線する（４１０参照）。
【００５２】ここにおいてメタル４２０に設けるコンタ
クト（例えば４３０−１〜４３０−３）の位置を調整す
ることにより当該ＩＣのエミッションノイズ対策に必要
なインダクタンスの値をえることができる。
クト（例えば４３０−１〜４３０−３）の位置を調整す
ることにより当該ＩＣのエミッションノイズ対策に必要
なインダクタンスの値をえることができる。
【００５３】また図６（Ｂ）に示すようにに複数のメタ
ル（多層メタル）（４６０−１、４６０−２）を使うこ
とで面積を有効に活用したインダクタ素子４５０を生成
することができる。
ル（多層メタル）（４６０−１、４６０−２）を使うこ
とで面積を有効に活用したインダクタ素子４５０を生成
することができる。
【００５４】２．マイクロコンピュータ 図７は、本実施の形態のマイクロコンピュータのハード
ウエアブロック図の一例である。
ウエアブロック図の一例である。
【００５５】本マイクロコンピュータ１７００は、ＣＰ
Ｕ１５１０、リセット回路１５４０、プログラマブルタ
イマ１５５０、リアルタイムクロック（ＲＴＣ）１５６
０、ＤＭＡ１５７０、割り込みコントローラ１５８０、
シリアルインターフェース１５９０、バスコントローラ
１６００、Ａ／Ｄ変換器１６１０、Ｄ／Ａ変換器１６２
０、入力ポート１６３０、出力ポート１６４０、Ｉ／Ｏ
ポート１６５０、クロック発生装置１５６０、プリスケ
ーラ１５７０、及びそれらを接続する各種バス１６８０
等、各種ピン１６９０等を含む。
Ｕ１５１０、リセット回路１５４０、プログラマブルタ
イマ１５５０、リアルタイムクロック（ＲＴＣ）１５６
０、ＤＭＡ１５７０、割り込みコントローラ１５８０、
シリアルインターフェース１５９０、バスコントローラ
１６００、Ａ／Ｄ変換器１６１０、Ｄ／Ａ変換器１６２
０、入力ポート１６３０、出力ポート１６４０、Ｉ／Ｏ
ポート１６５０、クロック発生装置１５６０、プリスケ
ーラ１５７０、及びそれらを接続する各種バス１６８０
等、各種ピン１６９０等を含む。
【００５６】これらの回路は本実施の形態のＩＣ（半導
体集積回路装置）上の内部回路として形成されている。
体集積回路装置）上の内部回路として形成されている。
【００５７】本実施の形態のマイクロコンピュータはチ
ップ内にエミッションノイズ除去回路を有しているの
で、エミッションノイズのないマイクロコンピュータの
ＩＣチップを提供することができる。
ップ内にエミッションノイズ除去回路を有しているの
で、エミッションノイズのないマイクロコンピュータの
ＩＣチップを提供することができる。
【００５８】３．電子機器 図８に、本実施の形態の電子機器のブロック図の一例を
示す。本電子機器８００は、キャラクタ表示制御部８１
０、入力部８２０、メモリ８３０、電源生成部８４０、
ＬＣＤ８５０、音出力部８６０を含む。
示す。本電子機器８００は、キャラクタ表示制御部８１
０、入力部８２０、メモリ８３０、電源生成部８４０、
ＬＣＤ８５０、音出力部８６０を含む。
【００５９】ここで入力部８２０は種々のデータを入力
するためのものである。キャラクタ表示制御部８１０は
本実施の形態のキャラクタ表示制御装置が用いられてお
り、入力部８２０により入力されたデータに基づいて種
々の処理を行うことになる。メモリ８３０は、キャラク
タ表示制御部８１０などの作業領域となるものである。
電源生成部８４０は、電子機器８００で使用される各種
電源を生成するためのものである。ＬＣＤ８５０は、電
子機器が表示する各種の画像（文字、アイコン、グラフ
ィック等）を出力するためのものである。 音出力部８
６０は、電子機器８００が出力する各種の音（音声、ゲ
ーム音等）を出力するためのものであり、その機能は、
スピーカなどのハードウェアにより実現できる。
するためのものである。キャラクタ表示制御部８１０は
本実施の形態のキャラクタ表示制御装置が用いられてお
り、入力部８２０により入力されたデータに基づいて種
々の処理を行うことになる。メモリ８３０は、キャラク
タ表示制御部８１０などの作業領域となるものである。
電源生成部８４０は、電子機器８００で使用される各種
電源を生成するためのものである。ＬＣＤ８５０は、電
子機器が表示する各種の画像（文字、アイコン、グラフ
ィック等）を出力するためのものである。 音出力部８
６０は、電子機器８００が出力する各種の音（音声、ゲ
ーム音等）を出力するためのものであり、その機能は、
スピーカなどのハードウェアにより実現できる。
【００６０】図９（Ａ）に、電子機器の１つである携帯
電話９５０の外観図の例を示す。この携帯電話９５０
は、入力部として機能するダイヤルボタン９５２や、電
話番号や名前やアイコンなどを表示するＬＣＤ９５４
や、音出力部として機能し音声を出力するスピーカ９５
６を備える。
電話９５０の外観図の例を示す。この携帯電話９５０
は、入力部として機能するダイヤルボタン９５２や、電
話番号や名前やアイコンなどを表示するＬＣＤ９５４
や、音出力部として機能し音声を出力するスピーカ９５
６を備える。
【００６１】図９（Ｂ）に、電子機器の１つである携帯
型ゲーム装置９６０の外観図の例を示す。この携帯型ゲ
ーム装置９６０は、入力部として機能する操作ボタン９
６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ
９６６や、音出力部として機能しゲーム音を出力するス
ピーカ９６８を備える。
型ゲーム装置９６０の外観図の例を示す。この携帯型ゲ
ーム装置９６０は、入力部として機能する操作ボタン９
６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ
９６６や、音出力部として機能しゲーム音を出力するス
ピーカ９６８を備える。
【００６２】図９（Ｃ）に、電子機器の１つである携帯
用情報機器（ＰＤＡ）９７０の外観図の例を示す。この
携帯用情報機器（ＰＤＡ）９７０は、入力部として機能
するキーボード９７２や、文字、数字、グラフィックな
どを表示するＬＣＤ９７４、音出力部９７６を備える。
用情報機器（ＰＤＡ）９７０の外観図の例を示す。この
携帯用情報機器（ＰＤＡ）９７０は、入力部として機能
するキーボード９７２や、文字、数字、グラフィックな
どを表示するＬＣＤ９７４、音出力部９７６を備える。
【００６３】本実施の形態のマイクロコンピュータを図
９（Ａ）〜図９（Ｃ）の電子機器に組みむことにより、
エミッションノイズ対策が不用となるため製造管理コス
トを下げることが可能となり、コストパフォーマンスの
高い電子機器を提供することができる。
９（Ａ）〜図９（Ｃ）の電子機器に組みむことにより、
エミッションノイズ対策が不用となるため製造管理コス
トを下げることが可能となり、コストパフォーマンスの
高い電子機器を提供することができる。
【００６４】なお、本実施形態を利用できる電子機器と
しては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外に
も、パーソナルコンピュータ、ページャー、電子卓上計
算機、タッチパネルを備えた装置、プロジェクタ、ワー
ドプロセッサ、ビューファインダ型又はモニタ直視型の
ビデオテープレコーダ、カーナビゲーション装置等のＬ
ＣＤ等のディスプレイを使用する種々の電子機器を考え
ることができる。
しては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外に
も、パーソナルコンピュータ、ページャー、電子卓上計
算機、タッチパネルを備えた装置、プロジェクタ、ワー
ドプロセッサ、ビューファインダ型又はモニタ直視型の
ビデオテープレコーダ、カーナビゲーション装置等のＬ
ＣＤ等のディスプレイを使用する種々の電子機器を考え
ることができる。
【００６５】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。
本発明の要旨の範囲内で種々の変形実施が可能である。
【００６６】例えば本実施の形態ではＩＣ内部回路がロ
ジック回路である場合を例にとり説明したがこれに限ら
れない。例えばアナログ回路でもよいし、メモリ回路で
もよい。
ジック回路である場合を例にとり説明したがこれに限ら
れない。例えばアナログ回路でもよいし、メモリ回路で
もよい。
【図１】ＩＣから発生するエミッションノイズ対策の従
来例について説明するための図である。
来例について説明するための図である。
【図２】本実施の形態のエミッションノイズ対策が施さ
れたＩＣについて説明するための図である。
れたＩＣについて説明するための図である。
【図３】本実施の形態のＩＣ（半導体集積回路装置）の
内部構成図の一例である。
内部構成図の一例である。
【図４】ピンインターフェース部の詳細な構成について
説明するための図である。
説明するための図である。
【図５】図５（Ａ）（Ｂ）はユーザーの希望に応じたキ
ャパシタンス値を設定可能なキャパシタの構成例につい
て説明するための図である。
ャパシタンス値を設定可能なキャパシタの構成例につい
て説明するための図である。
【図６】図６（Ａ）（Ｂ）はインダクタンスの構成を説
明するための図である。
明するための図である。
【図７】本実施の形態のマイクロコンピュータのハード
ウエアブロック図の一例である。
ウエアブロック図の一例である。
【図８】本実施の形態の電子機器のブロック図の一例を
示す。
示す。
【図９】図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の
外観図の例である。
外観図の例である。
１１０ ＩＣ １２０ 内部ロジック回路 １３０ 外部ピン １４０ ピンインターフェース部 １５０ ＰＡＤウィンドウ １６０ 信号線 １７０ ＰＡＤ領域 １８０ 電源 １９０ グランド ２１０ ドライバ ２２０ ドライバ制御回路 ２３０ 静電気対策ダイオード ２４０ エミッションノイズ回路 ２５０ エミッションノイズ回路 ２５２ キャパシタ素子 ２５４ Ｐｏｌｙ１ ２５６ Ｐｏｌｙ２ ２５８ インダクタンス素子 ２６０ キャパシタ素子 ２６４ 電源 ２６２ グランド ２５２’ キャパシタ ２５８’ インダクタンス ２６０’ キャパシタ ２６４’ 電源 ２６２’ グランド ３００−１〜３００−５ キャパシタ素子 ３１０、３２０ メタル ３３０−１〜３３０−５ Ｐｏｌｙ１ ３４０−１〜３４０−５ Ｐｏｌｙ２ ３５０、３５０−１〜３５０−５ コンタクト ３６０、３６０−１〜３６０−５ コンタクト ４１０ インダクタンス素子 ４２０ メタル ４３０−１〜４３０−３ コンタクト ４５０ インダクタンス素子 ４６０−１、４６０−２ メタル ６１０ ＩＣ ６２０ 内部回路 ６３０ π型フィルタ回路 ６３２、６３４ キャパシタンス ６３６ インダクタンス ６４０ π型フィルタ回路 ６４２、６４４ キャパシタンス ６４６ インダクタンス ６５０、６７０ 電源 ６６０、６８０ グランド ８００ 電子機器 ８１０ キャラクタ表示制御部 ８２０ 入力部 ８３０ メモリ ８４０ 電源生成部 ８５０ ＬＣＤ ８６０ 音出力部 １５００ マイクロプロセッサ １５１０ ＣＰＵ １５２０ キャッシュ装置 １５４０ リセット回路 １５５０ プログラマブルタイマ １５６０ リアルタイムクロック（ＲＴＣ） １５７０ ＤＭＡ １５８０ 割り込みコントローラ １５９０ シリアルインターフェース １６００ バスコントローラ １６１０ Ａ／Ｄ変換器 １６２０ Ｄ／Ａ変換器 １６３０ 入力ポート １６４０ 出力ポート １６５０ Ｉ／Ｏポート １５６０ クロック発生装置（ＰＬＬ） １６７０ プリスケーラ １６８０ 各種バス １６９０ 各種ピン １７００ マイクロコンピュータ １７１０ ＲＯＭ １７２０ ＲＡＭ
Claims (8)
- 【請求項１】 内部回路と、 キャパシタ素子とインダクタ素子で構成されたπ型フィ
ルタを含むエミッションノイズ除去回路とを含み、 前記内部回路に電源電圧を供給するための配線および前
記内部回路にグランド電圧を供給するための配線がエミ
ッションノイズ除去回路を介して外部端子に接続されて
いることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１において、 前記エミッションノイズ除去回路が前記半導体集積回路
のＰＡＤ領域に設けられていることを特徴とする半導体
集積回路装置。 - 【請求項３】 請求項１乃至２のいずれかにおいて、 前記エミッションノイズ除去回路は、 あらかじめＰＡＤ領域に形成されたπ型フィルタを構成
するためのキャパシタ素子およびインダクタ素子の少な
くとも一方に対して、内部回路のエミッションノイズ除
去に必要なキャパシタンスとインダクタンスに基づいて
配線もしくはコンタクトが形成されていることを特徴と
する半導体集積回路装置。 - 【請求項４】 請求項１乃至３のいずれかの半導体集積
回路装置を用いて形成されたマイクロコンピュータであ
って、 前記内部回路は、ＣＰＵを含むことを特徴とするマイク
ロコンピュータ。 - 【請求項５】 請求項４に記載のマイクロコンピュータ
と、 前記マイクロコンピュータの処理対象となるデータの入
力手段と、 前記マイクロコンピュータにより処理されたデータを出
力するための出力手段とを含むことを特徴とする電子機
器。 - 【請求項６】 半導体集積回路装置の製造方法であっ
て、 内部回路に電源電圧を供給するための配線および前記内
部回路にグランド電圧を供給するための配線を、キャパ
シタ素子とインダクタ素子で構成されたπ型フィルタを
含むエミッションノイズ除去回路を介して外部端子に接
続することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 請求項６において、 前記エミッションノイズ除去回路を前記半導体集積回路
装置のＰＡＤ領域に設けることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項８】 請求項６乃至７のいずれかにおいて、 あらかじめＰＡＤ領域にキャパシタ素子とインダクタ素
子を形成するステップと、 内部回路のエミッションノイズ除去に必要なキャパシタ
ンスとインダクタンスに基づいて前記キャパシタ素子お
よびインダクタ素子の少なくとも一方に対する配線もし
くはコンタクトを形成しπ型フィルタを形成するための
ステップとを含むことを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164671A JP2001345423A (ja) | 2000-06-01 | 2000-06-01 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164671A JP2001345423A (ja) | 2000-06-01 | 2000-06-01 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345423A true JP2001345423A (ja) | 2001-12-14 |
Family
ID=18668258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000164671A Withdrawn JP2001345423A (ja) | 2000-06-01 | 2000-06-01 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001345423A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030049920A (ko) * | 2001-12-17 | 2003-06-25 | 엘지전자 주식회사 | 전원 노이즈제거 회로 |
| JP2005341118A (ja) * | 2004-05-26 | 2005-12-08 | Hitachi Communication Technologies Ltd | フィルタ回路、論理ｉｃ、マルチチップモジュール、フィルタ搭載型コネクタ、伝送装置及び伝送システム |
| KR100583458B1 (ko) * | 2004-01-28 | 2006-05-26 | 삼성전자주식회사 | Ｅｍｉ를 고려한 인쇄회로기판 |
| JP2006166458A (ja) * | 2004-12-07 | 2006-06-22 | Altera Corp | プログラム可能なロジックデバイスの性能特性を調整する装置と方法 |
| KR100708378B1 (ko) | 2004-07-24 | 2007-04-18 | 주식회사 대우일렉트로닉스 | Ｄｃ/ｄｃ 컨버터의 접지 및 파워 서플라이 배선 패턴설계 방법 |
| JP2013175575A (ja) * | 2012-02-24 | 2013-09-05 | Fujitsu Ltd | 入力または出力回路および受信または送信回路 |
| CN107966202A (zh) * | 2017-12-14 | 2018-04-27 | 来学宝 | 电子秤称重模块及其实现方法 |
| CN110504949A (zh) * | 2019-07-23 | 2019-11-26 | 中国航空无线电电子研究所 | 用于时钟缓存器芯片的emi防护电路 |
-
2000
- 2000-06-01 JP JP2000164671A patent/JP2001345423A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030049920A (ko) * | 2001-12-17 | 2003-06-25 | 엘지전자 주식회사 | 전원 노이즈제거 회로 |
| KR100583458B1 (ko) * | 2004-01-28 | 2006-05-26 | 삼성전자주식회사 | Ｅｍｉ를 고려한 인쇄회로기판 |
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| JP2006166458A (ja) * | 2004-12-07 | 2006-06-22 | Altera Corp | プログラム可能なロジックデバイスの性能特性を調整する装置と方法 |
| JP2012075168A (ja) * | 2004-12-07 | 2012-04-12 | Altera Corp | プログラム可能なロジックデバイスの性能特性を調整する装置と方法 |
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| CN107966202A (zh) * | 2017-12-14 | 2018-04-27 | 来学宝 | 电子秤称重模块及其实现方法 |
| CN110504949A (zh) * | 2019-07-23 | 2019-11-26 | 中国航空无线电电子研究所 | 用于时钟缓存器芯片的emi防护电路 |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |