JP4447615B2 - 半導体モジュール - Google Patents
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Description
本発明の第1の観点による半導体モジュールは、複数個の外部接続電極と前記複数個の外部接続電極に接続可能な複数層の配線層とを有するモジュール基板に、データプロセッサチップと、メモリチップと、スイッチ回路とみなすことができるバッファ回路とが設けられる。前記データプロセッサチップとメモリチップは前記配線層によって形成されるモジュール内バスに共通接続される。前記バッファ回路は、前記モジュール内バスに挿入され、前記データプロセッサチップによるメモリチップのアクセスに際して前記モジュール内バスに接続する外部接続電極からの入力を遮断する。
本発明の第2の観点によるマルチチップモジュールは、複数層の配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されていて複数個の半導体集積回路チップを実装する実装パッドが配置されている。前記実装パッドは、相対的に高速動作可能な複数個の半導体集積回路チップの実装パッドの領域と、相対的に動作速度の遅い複数個の半導体集積回路チップの実装パッドの領域とが分離されている。
組み立て工数低減の観点による半導体モジュールは、一方の面に複数個の外部接続電極が配列されたモジュール基板の他方の面に実装パターンが形成され、前記実装パターンは、高さ寸法がほぼ等しい半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なグループ化されたパターンを有する。前記グループ化されたパターン毎に貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とが導電接続されている。高さ寸法がほぼ等しい半導体集積回路チップのグループ毎に異方導電性フィルムを貼り付け可能な実装パターンを採用するから、そのグループ毎に1枚の異方導電性フィルムを貼り付けて、また、そのグループ毎に複数個の半導体集積回路チップを一括して異方導電性フィルムに圧着加熱することができ、この点において、数種類の半導体集積回路チップをモジュール基板に搭載して組み立てる工程数を少なくすることができる。これにより、半導体モジュールの歩留まりや信頼性の向上に寄与することができる。また、マルチチップモジュールのコストも低減する。
メモリチップへのアドレス入力タイミングを揃える観点に着目した半導体モジュールは、配線層を有するモジュール基板の一方の面には前記配線層に接続された多数の外部接続電極が配列され、モジュール基板の他方の面には前記配線層に接続されたデータプロセッサチップと複数個のメモリチップが実装されている。前記メモリチップは夫々一列に配置された電極パッドを有し、電極パッドの配列方向と交差する方向に複数個のメモリチップが配列され、夫々のメモリチップにアドレスを供給する配線層はメモリチップの配列方向に延在して順次アドレス入力用の電極パッドに結合されている。
マザーボードとその上に装着されるドータボードとの関係に着目する本発明の電子回路は、第1の半導体装置と前記第1の半導体装置よりも高速動作可能な第2の半導体装置とが配線基板のバスに共通接続状態で実装されて構成される。前記配線基板に対する前記第2の半導体装置の関係がマザーボードに対するドータボードの関係に対応される。 前記第2の半導体装置は、外部接続電極を介して前記バスに共通接続されるデータプロセッサチップ及びメモリチップを多層配線基板に有し、前記データプロセッサチップ及びメモリチップから前記外部接続電極に至る配線経路にバッファ回路を有する。前記バッファ回路は、前記データプロセッサチップによるメモリチップのアクセスに際して前記バスからの入力を遮断する。
図1にはマルチチップモジュールを用いた本発明に係る電子回路の一例が示される。同図に示される電子回路1は、特に制限されないが、デジタルコピー装置やカーナビゲーション装置等のように、画像処理のような高速なデータ処理を必要とする回路部分と、通信機能やシステムの監視機能を実現するためのさほど高速動作を要しない回路部分とが混在して実装されている回路である。
図3にはマルチチップモジュールのチップレイアウトの一例が示される。図3において、比較的高速動作されるデータプロセッサチップ11及びメモリチップ12a〜12dと、比較的低速動作されるバッファチップ13a〜13e及び論理ゲートチップ14とは多層配線基板10に分離されて配置されている。特に、前記多層配線基板10のほぼ中央にデータプロセッサチップ11が配置され、前記データプロセッサチップ11を挟んで、一方に複数個のメモリチップ12a〜12dが、他方に複数個のバッファチップ13a〜13e及び論理ゲートチップ14が並列配置されている。尚、図示は省略されているが、モジュール基板上にバイパスコンデンサや発振防止用抵抗などの受動部品が必要に応じて搭しても支障のないことは言うまでもない。
図6には前記マルチチップモジュールの機能ブロック図を例示する。
図3に基いて説明したようにマルチチップモジュールのデバイス搭載領域を高速動作領域と低速動作領域を分ける場合に、メモリチップ12a〜12dへの並列アドレス入力タイミングを揃えることを考慮することができる。
図13には前記多層配線基板における多層配線構造の一例が示される。
前記マルチチップモジュール3をフリップチップ方式で組み立てる法方について説明する。
11 データプロセッサチップ
12a〜12d メモリチップ
13a〜13e バッファチップ
14 論理ゲートチップ
66A,66B,66C 異方導電性フィルム
Claims (1)
- 一方の面に複数個の外部接続電極が配列されたモジュール基板の他方の面に実装パターンが形成され、
前記実装パターンは、高さ寸法のほぼ等しい半導体集積回路チップのグループ毎にそれら半導体集積回路チップを一列に並べて実装可能なグループ化されたパターンを有し、
前記グループ化されたパターン毎に貼り付けられた異方導電性フィルムを介して実装パターンと半導体集積回路チップのバンプ電極とが導電接続されて成るものであることを特徴とする半導体モジュール。
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