JPH10322078A - メモリモジュール - Google Patents
メモリモジュールInfo
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- JPH10322078A JPH10322078A JP9235404A JP23540497A JPH10322078A JP H10322078 A JPH10322078 A JP H10322078A JP 9235404 A JP9235404 A JP 9235404A JP 23540497 A JP23540497 A JP 23540497A JP H10322078 A JPH10322078 A JP H10322078A
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- memory
- layer
- module
- chip
- memory module
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
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Abstract
(57)【要約】
【課題】 ノイズ対策を施したメモリモジュールを提供
する。 【解決手段】 本発明のメモリモジュール１０は、複数
のメモリ用ベアチップ１がＣＯＢ実装されたモジュール
基板２を備える。モジュール基板２は、３層以上の多層
基板であり、最上層と最下層を除く少なくとも一層にメ
モリ用ベアチップ１の接地端子と導通される接地層３１
が設けられる。接地層３１を設けることで、接地領域の
面積が広がり、各メモリチップ１を高速度で動作させて
も、接地電圧レベルが変動しなくなる。また、メモリモ
ジュール１０が実装されるメイン基板側でノイズ対策を
行う必要もなくなる。
する。 【解決手段】 本発明のメモリモジュール１０は、複数
のメモリ用ベアチップ１がＣＯＢ実装されたモジュール
基板２を備える。モジュール基板２は、３層以上の多層
基板であり、最上層と最下層を除く少なくとも一層にメ
モリ用ベアチップ１の接地端子と導通される接地層３１
が設けられる。接地層３１を設けることで、接地領域の
面積が広がり、各メモリチップ１を高速度で動作させて
も、接地電圧レベルが変動しなくなる。また、メモリモ
ジュール１０が実装されるメイン基板側でノイズ対策を
行う必要もなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ基板やマザ
ーボードなどに実装可能で、複数のメモリチップが実装
されたメモリモジュールに関する。
ーボードなどに実装可能で、複数のメモリチップが実装
されたメモリモジュールに関する。
【０００２】
【従来の技術】最近のコンピュータ機器は、１００ＭHz
を越える速度でＣＰＵを動作させて、主記憶装置や表示
用メモリに対しても非常に高速にデータの読み書きを行
うことが多いため、高周波ノイズが発生しやすく、何ら
かのノイズ対策を講じる必要がある。
を越える速度でＣＰＵを動作させて、主記憶装置や表示
用メモリに対しても非常に高速にデータの読み書きを行
うことが多いため、高周波ノイズが発生しやすく、何ら
かのノイズ対策を講じる必要がある。
【０００３】半導体ウエハから切り出されたメモリチッ
プは通常、パッケージングされた状態でメモリ基板など
に実装されるが、メモリチップやパッケージ自体はノイ
ズを除去する機能を持たないため、基板側にコンデン
サ、抵抗およびコイルなどからなるノイズ除去回路を設
けるのが一般的である。
プは通常、パッケージングされた状態でメモリ基板など
に実装されるが、メモリチップやパッケージ自体はノイ
ズを除去する機能を持たないため、基板側にコンデン
サ、抵抗およびコイルなどからなるノイズ除去回路を設
けるのが一般的である。
【０００４】
【発明が解決しようとする課題】しかしながら、ノイズ
を確実に除去するためには、メモリチップのすぐ近くに
ノイズ除去回路を配置しなければならず、基板に実装さ
れるメモリチップの数が多い場合には、複数のノイズ除
去回路が必要となる。したがって、ノイズ除去回路の実
装領域を基板上に確保しなければならず、実装可能なメ
モリチップの数が少なくなってしまう。
を確実に除去するためには、メモリチップのすぐ近くに
ノイズ除去回路を配置しなければならず、基板に実装さ
れるメモリチップの数が多い場合には、複数のノイズ除
去回路が必要となる。したがって、ノイズ除去回路の実
装領域を基板上に確保しなければならず、実装可能なメ
モリチップの数が少なくなってしまう。
【０００５】本発明は、このような点に鑑みて創作され
たものであり、その目的は、メモリチップの実装数を増
やすことができ、かつメモリチップに入出力されるノイ
ズを低減可能なメモリモジュールを提供することにあ
る。
たものであり、その目的は、メモリチップの実装数を増
やすことができ、かつメモリチップに入出力されるノイ
ズを低減可能なメモリモジュールを提供することにあ
る。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のメモリモジュールは、複数のメモリチ
ップが実装されるモジュール基板を多層構造にして、そ
の中の少なくとも一つの層に、好ましくは最上層と最下
層に接地層を形成しており、この接地層に隣接する他の
配線パターンを介してメモリチップに入出力されるノイ
ズを低減することができる。上述した接地層は、同一層
の他の配線パターンを除く全部あるいは一部の領域を覆
うように形成したり、メモリチップの接地端子に接続さ
れた接地用配線パターンを幅広にして形成することが好
ましい。このような接地用配線パターンを用いることに
より、広い面積の接地層を確保することができるため、
配線パターンを介してメモリチップに入出力されるノイ
ズや各配線パターン間のクロストーク等により入出力さ
れる各種信号を有効に遮蔽することができる。
ために、本発明のメモリモジュールは、複数のメモリチ
ップが実装されるモジュール基板を多層構造にして、そ
の中の少なくとも一つの層に、好ましくは最上層と最下
層に接地層を形成しており、この接地層に隣接する他の
配線パターンを介してメモリチップに入出力されるノイ
ズを低減することができる。上述した接地層は、同一層
の他の配線パターンを除く全部あるいは一部の領域を覆
うように形成したり、メモリチップの接地端子に接続さ
れた接地用配線パターンを幅広にして形成することが好
ましい。このような接地用配線パターンを用いることに
より、広い面積の接地層を確保することができるため、
配線パターンを介してメモリチップに入出力されるノイ
ズや各配線パターン間のクロストーク等により入出力さ
れる各種信号を有効に遮蔽することができる。
【０００７】また、上述した接地層以外に電源層を形成
することにより、この電源層を介してメモリチップの電
源ラインに侵入するノイズを低減することができる。
することにより、この電源層を介してメモリチップの電
源ラインに侵入するノイズを低減することができる。
【０００８】
【発明の実施の形態】以下、本発明を適用したメモリモ
ジュールについて、図面を参照しながら具体的に説明す
る。
ジュールについて、図面を参照しながら具体的に説明す
る。
【０００９】図１は本実施形態のメモリモジュールの概
略を示す平面図、図２は図１のＡ−Ａ′線断面図であ
る。図１に示すように、メモリモジュール１０は、半導
体ウエハから個別に切り出された４個のメモリ用ベアチ
ップ１を長方形形状のモジュール基板２上にＣＯＢ（Ch
ip On Board ）実装したものである。各メモリ用ベアチ
ップ１は、例えば４Ｍ×４ビットのメモリ容量を有する
ＤＲＡＭであり、いずれのメモリ用ベアチップ１も長方
形形状をしており、その長辺に沿って中央に一列に複数
のパッド３が形成されている。
略を示す平面図、図２は図１のＡ−Ａ′線断面図であ
る。図１に示すように、メモリモジュール１０は、半導
体ウエハから個別に切り出された４個のメモリ用ベアチ
ップ１を長方形形状のモジュール基板２上にＣＯＢ（Ch
ip On Board ）実装したものである。各メモリ用ベアチ
ップ１は、例えば４Ｍ×４ビットのメモリ容量を有する
ＤＲＡＭであり、いずれのメモリ用ベアチップ１も長方
形形状をしており、その長辺に沿って中央に一列に複数
のパッド３が形成されている。
【００１０】一方、モジュール基板２は、ＳＯ−ＤＩＭ
Ｍ（Small Outline Dual Inline Memory Module ）基板
に実装可能な外形寸法を有しており、モジュール基板２
の中央付近には長手方向に沿ってほぼ一列に複数のパッ
ド４が形成されている。これらのパッド４を挟んで両側
に２個ずつメモリ用ベアチップ１が実装され、モジュー
ル基板２のパッド４の並ぶ方向と各メモリ用ベアチップ
１のパッド３の並ぶ方向はほぼ平行になっている。換言
すれば、互いの長辺が隣接するように配置された２つの
メモリ用ベアチップ１の間に、それぞれのパッド３と並
行するように、モジュール基板２上に複数のパッド４が
形成されている。
Ｍ（Small Outline Dual Inline Memory Module ）基板
に実装可能な外形寸法を有しており、モジュール基板２
の中央付近には長手方向に沿ってほぼ一列に複数のパッ
ド４が形成されている。これらのパッド４を挟んで両側
に２個ずつメモリ用ベアチップ１が実装され、モジュー
ル基板２のパッド４の並ぶ方向と各メモリ用ベアチップ
１のパッド３の並ぶ方向はほぼ平行になっている。換言
すれば、互いの長辺が隣接するように配置された２つの
メモリ用ベアチップ１の間に、それぞれのパッド３と並
行するように、モジュール基板２上に複数のパッド４が
形成されている。
【００１１】モジュール基板２のパッド４とメモリ用ベ
アチップ１のパッド３は、それぞれボンディングワイヤ
５により接続されている。パッド４には、ボンディング
ワイヤ５が２本接続されたものと１本接続されたものが
ある。メモリ用ベアチップ１のアドレス端子など、複数
のメモリ用ベアチップ１に共通に接続される端子につい
ては、モジュール基板２上のパッド４に複数のボンディ
ングワイヤ５を接続することで、パッド４の共用化を図
っている。このため、パッド４の総数を全メモリ用ベア
チップ１のパッド３の総数よりも少なくすることができ
る。また、一部のパッド４に２本のボンディングワイヤ
５を接続することにより、この共通のパッド４を介して
２本のボンディングワイヤ５同士の接続も同時に行うこ
とができるため、モジュール基板２内の配線量を少なく
することができる。
アチップ１のパッド３は、それぞれボンディングワイヤ
５により接続されている。パッド４には、ボンディング
ワイヤ５が２本接続されたものと１本接続されたものが
ある。メモリ用ベアチップ１のアドレス端子など、複数
のメモリ用ベアチップ１に共通に接続される端子につい
ては、モジュール基板２上のパッド４に複数のボンディ
ングワイヤ５を接続することで、パッド４の共用化を図
っている。このため、パッド４の総数を全メモリ用ベア
チップ１のパッド３の総数よりも少なくすることができ
る。また、一部のパッド４に２本のボンディングワイヤ
５を接続することにより、この共通のパッド４を介して
２本のボンディングワイヤ５同士の接続も同時に行うこ
とができるため、モジュール基板２内の配線量を少なく
することができる。
【００１２】また、互いの長辺が隣接するように配置さ
れた２つのメモリ用ベアチップ１の間にモジュール基板
２上のパッド４が集中しているため、それぞれのメモリ
用ベアチップ１の外側に別々にパッド４を形成する場合
に比べて、パッド４が占める面積を小さくでき、メモリ
モジュール１０の小型化および高密度実装が可能とな
る。また、当然ながら、モジュール基板２上に複数個
（４個）のメモリ用ベアチップ１が実装されているた
め、パッケージされたメモリチップをメイン基板等に実
装する場合に比べると、実装可能なメモリ用ベアチップ
１の数を増やすことができる。
れた２つのメモリ用ベアチップ１の間にモジュール基板
２上のパッド４が集中しているため、それぞれのメモリ
用ベアチップ１の外側に別々にパッド４を形成する場合
に比べて、パッド４が占める面積を小さくでき、メモリ
モジュール１０の小型化および高密度実装が可能とな
る。また、当然ながら、モジュール基板２上に複数個
（４個）のメモリ用ベアチップ１が実装されているた
め、パッケージされたメモリチップをメイン基板等に実
装する場合に比べると、実装可能なメモリ用ベアチップ
１の数を増やすことができる。
【００１３】ところで、本実施形態のメモリモジュール
１０は、図２に示すように、ワイヤボンディングされた
メモリ用ベアチップ１の上面を樹脂６で覆って断線等の
防止を図っている。樹脂６を厚く形成すると、メモリモ
ジュール１０の高さが高くなりすぎるため、モジュール
基板２の外周近傍に所定高さの封止枠７を取り付け、こ
の封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠
７の高さに一致するようにしている。これにより、メモ
リモジュール１０の高さのばらつきを確実に抑えること
ができる。あるいは、封止枠７を設けずに、例えばトラ
ンスファーモールド法により樹脂層を形成するようにし
てもよい。
１０は、図２に示すように、ワイヤボンディングされた
メモリ用ベアチップ１の上面を樹脂６で覆って断線等の
防止を図っている。樹脂６を厚く形成すると、メモリモ
ジュール１０の高さが高くなりすぎるため、モジュール
基板２の外周近傍に所定高さの封止枠７を取り付け、こ
の封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠
７の高さに一致するようにしている。これにより、メモ
リモジュール１０の高さのばらつきを確実に抑えること
ができる。あるいは、封止枠７を設けずに、例えばトラ
ンスファーモールド法により樹脂層を形成するようにし
てもよい。
【００１４】また、本実施形態のメモリモジュール１０
は、いわゆるＬＣＣ（Leadless Chip Carrier ）方式に
よってＳＯ−ＤＩＭＭ基板などのメイン基板に実装され
る。図３は、図１に示したメモリモジュール１０の一部
分を示す斜視図である。同図に示すように、モジュール
基板２の外側面には、凹部形状に形成された外部接続端
子８が設けられ、これらの外部接続端子８はモジュール
基板２表面あるいは内部に形成された配線パターン９を
介してモジュール基板２表面のパッド４と電気的に接続
されている。また、これらの外部接続端子８の凹部に半
田を流し込むことにより、メイン基板等との間の電気的
な接続と同時に、機械的な固定も行っている。
は、いわゆるＬＣＣ（Leadless Chip Carrier ）方式に
よってＳＯ−ＤＩＭＭ基板などのメイン基板に実装され
る。図３は、図１に示したメモリモジュール１０の一部
分を示す斜視図である。同図に示すように、モジュール
基板２の外側面には、凹部形状に形成された外部接続端
子８が設けられ、これらの外部接続端子８はモジュール
基板２表面あるいは内部に形成された配線パターン９を
介してモジュール基板２表面のパッド４と電気的に接続
されている。また、これらの外部接続端子８の凹部に半
田を流し込むことにより、メイン基板等との間の電気的
な接続と同時に、機械的な固定も行っている。
【００１５】図４はモジュール基板２のパターンレイア
ウトを示す図であり、図示の斜線部が配線パターンを、
図示の点線がメモリ用ベアチップ１の実装位置を示して
いる。モジュール基板２は、例えば４層のプリント配線
板で構成され、最上層の中央部には、長手方向にほぼ一
列にパッド４が形成されており、これらパッド４の両側
に接地用のベタパターン２１が形成されている。この接
地用のベタパターン２１は最下層にも形成されている。
また、各パッド４にはそれぞれ配線パターン２２が接続
され、これら配線パターン２２の他端は一部を除いてス
ルーホール２３に接続されている。スルーホール２３
は、内層のパターンあるいは最下層のパターンに接続さ
れ、これら各層のパターンはそれぞれ外部接続端子８と
接続されている。また、アドレス端子や制御端子など、
複数のメモリ用ベアチップ１に共通に接続される端子に
ついては、対応する複数のパッドが配線パターン２２で
互いに接続されている。上述したベタパターン２１が接
地用配線パターンに対応している。
ウトを示す図であり、図示の斜線部が配線パターンを、
図示の点線がメモリ用ベアチップ１の実装位置を示して
いる。モジュール基板２は、例えば４層のプリント配線
板で構成され、最上層の中央部には、長手方向にほぼ一
列にパッド４が形成されており、これらパッド４の両側
に接地用のベタパターン２１が形成されている。この接
地用のベタパターン２１は最下層にも形成されている。
また、各パッド４にはそれぞれ配線パターン２２が接続
され、これら配線パターン２２の他端は一部を除いてス
ルーホール２３に接続されている。スルーホール２３
は、内層のパターンあるいは最下層のパターンに接続さ
れ、これら各層のパターンはそれぞれ外部接続端子８と
接続されている。また、アドレス端子や制御端子など、
複数のメモリ用ベアチップ１に共通に接続される端子に
ついては、対応する複数のパッドが配線パターン２２で
互いに接続されている。上述したベタパターン２１が接
地用配線パターンに対応している。
【００１６】上述したベタパターン２１は、配線パター
ン２２やスルーホール２３を除くほとんどの領域を覆う
ように形成されており、しかも最上層と最下層で他の層
の配線パターン２２を挟み込むように形成されているた
め、クロストーク等によって配線パターン２２に侵入す
るノイズや外部接続端子８を介して侵入するノイズを低
減することができる。したがって、各メモリ用ベアチッ
プ１に入出力される各種信号やデータ等に混入するノイ
ズを低減することができ、各メモリ用ベアチップ１に対
して高速にデータを読み書きした場合のエラーの発生を
防ぐことができる。
ン２２やスルーホール２３を除くほとんどの領域を覆う
ように形成されており、しかも最上層と最下層で他の層
の配線パターン２２を挟み込むように形成されているた
め、クロストーク等によって配線パターン２２に侵入す
るノイズや外部接続端子８を介して侵入するノイズを低
減することができる。したがって、各メモリ用ベアチッ
プ１に入出力される各種信号やデータ等に混入するノイ
ズを低減することができ、各メモリ用ベアチップ１に対
して高速にデータを読み書きした場合のエラーの発生を
防ぐことができる。
【００１７】図５は、同一構造を有する４個のメモリ用
ベアチップ１を用いて構成したメモリモジュール１０の
回路図である。この図では、簡略化のため、電源端子や
接地端子など一部の端子を省略している。同図に示すよ
うに、各メモリ用ベアチップ１が有する端子のうち一部
の端子については、すべてのメモリ用ベアチップ１に共
通に接続されている。具体的には、各メモリ用ベアチッ
プのアドレス端子Ａ0〜Ａ10はそれぞれ外部接続端子Ａ
ＤＲ0 〜ＡＤＲ10に共通に接続され、制御端子ＲＡＳは
外部接続端子ＲＥに、制御端子ＷＥは外部接続端子ＷＥ
に、制御端子ＯＥは外部接続端子ＯＥにそれぞれ共通に
接続されている。一方、データ端子Ｉ／Ｏ0 〜Ｉ／Ｏ3
はそれぞれ別個に外部接続端子Ｄ0 〜Ｄ15と接続されて
いる。また、制御端子ＣＡＳは、２個のメモリ用ベアチ
ップ１を組にして外部接続端子ＣＥ０、ＣＥ１に接続さ
れている。
ベアチップ１を用いて構成したメモリモジュール１０の
回路図である。この図では、簡略化のため、電源端子や
接地端子など一部の端子を省略している。同図に示すよ
うに、各メモリ用ベアチップ１が有する端子のうち一部
の端子については、すべてのメモリ用ベアチップ１に共
通に接続されている。具体的には、各メモリ用ベアチッ
プのアドレス端子Ａ0〜Ａ10はそれぞれ外部接続端子Ａ
ＤＲ0 〜ＡＤＲ10に共通に接続され、制御端子ＲＡＳは
外部接続端子ＲＥに、制御端子ＷＥは外部接続端子ＷＥ
に、制御端子ＯＥは外部接続端子ＯＥにそれぞれ共通に
接続されている。一方、データ端子Ｉ／Ｏ0 〜Ｉ／Ｏ3
はそれぞれ別個に外部接続端子Ｄ0 〜Ｄ15と接続されて
いる。また、制御端子ＣＡＳは、２個のメモリ用ベアチ
ップ１を組にして外部接続端子ＣＥ０、ＣＥ１に接続さ
れている。
【００１８】上述した実施形態では、モジュール基板２
の最上層と最下層のそれぞれにベタパターン２１を形成
してノイズ対策を行う場合を説明したが、最上層と最下
層のいずれか一方にベタパターン２１を形成したり、最
上層と最下層以外の中間層に接地層を形成するようにし
てもよい。図６は、中間層に接地層を形成した場合のメ
モリモジュール１０の部分的な斜視図である。図６に示
すように、モジュール基板２の内部に接地層３１を設
け、この面積を広くすることにより、この接地層３１の
電圧レベルの変動を抑えることができ、電源ラインに乗
って侵入するノイズや各配線パターン２２間のクロスト
ークを低減することができる。なお、図６では、一例と
して４層の多層基板でモジュール基板２を構成する例を
示しており、接地層３１の上層にはメモリ用ベアチップ
１の電源端子に接続される電源層３２が設けられてお
り、電源電圧に混入するノイズの低減が図られている。
の最上層と最下層のそれぞれにベタパターン２１を形成
してノイズ対策を行う場合を説明したが、最上層と最下
層のいずれか一方にベタパターン２１を形成したり、最
上層と最下層以外の中間層に接地層を形成するようにし
てもよい。図６は、中間層に接地層を形成した場合のメ
モリモジュール１０の部分的な斜視図である。図６に示
すように、モジュール基板２の内部に接地層３１を設
け、この面積を広くすることにより、この接地層３１の
電圧レベルの変動を抑えることができ、電源ラインに乗
って侵入するノイズや各配線パターン２２間のクロスト
ークを低減することができる。なお、図６では、一例と
して４層の多層基板でモジュール基板２を構成する例を
示しており、接地層３１の上層にはメモリ用ベアチップ
１の電源端子に接続される電源層３２が設けられてお
り、電源電圧に混入するノイズの低減が図られている。
【００１９】また、上述した実施形態では、モジュール
基板２にベタパターン２１や接地層３１を設けてノイズ
対策を行うようにしたが、モジュール基板２にコンデン
サやコイルを用いたノイズ除去回路を設けてもよい。
基板２にベタパターン２１や接地層３１を設けてノイズ
対策を行うようにしたが、モジュール基板２にコンデン
サやコイルを用いたノイズ除去回路を設けてもよい。
【００２０】上述した実施形態では、モジュール基板２
上に複数のメモリ用ベアチップをＣＯＢ実装する例を説
明したが、ＣＯＢ実装の代わりに、ガラス基板上にチッ
プを実装するいわゆるＣＯＧ（Chip On Glass ）実装
や、フィルム上にチップを実装するＣＯＦ（Chip On Fi
lm）実装を行ってもよく、モジュール基板２の材質は必
要に応じて適宜変更可能である。
上に複数のメモリ用ベアチップをＣＯＢ実装する例を説
明したが、ＣＯＢ実装の代わりに、ガラス基板上にチッ
プを実装するいわゆるＣＯＧ（Chip On Glass ）実装
や、フィルム上にチップを実装するＣＯＦ（Chip On Fi
lm）実装を行ってもよく、モジュール基板２の材質は必
要に応じて適宜変更可能である。
【００２１】また、ボンディングワイヤ５を用いてメモ
リ用ベアチップ１をモジュール基板２に実装する代わり
に、半田ボールや金ボールなどのバンプを用いてメモリ
用ベアチップ１をモジュール基板２上にフリップチップ
実装してもよい。
リ用ベアチップ１をモジュール基板２に実装する代わり
に、半田ボールや金ボールなどのバンプを用いてメモリ
用ベアチップ１をモジュール基板２上にフリップチップ
実装してもよい。
【００２２】また、上述した実施形態では、完成したメ
モリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭ
Ｍ等のメイン基板に実装する例を説明したが、半田ボー
ル等のバンプを用いたＢＧＡ（Ball Grid Array ）方式
による実装を行うようにしてもよい。
モリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭ
Ｍ等のメイン基板に実装する例を説明したが、半田ボー
ル等のバンプを用いたＢＧＡ（Ball Grid Array ）方式
による実装を行うようにしてもよい。
【００２３】また、上述した実施形態では、４個のメモ
リ用ベアチップ１を含んでメモリモジュール１０を構成
する例を説明したが、メモリモジュール１０に実装され
るメモリ用ベアチップの数は４個に限定されるものでは
なく、２個以上であればよい。ただし、通常のコンピュ
ータ機器は、メモリ容量を４の倍数に設定することが多
いため、モジュール基板に実装するメモリ用ベアチップ
１の数も偶数個が望ましい。
リ用ベアチップ１を含んでメモリモジュール１０を構成
する例を説明したが、メモリモジュール１０に実装され
るメモリ用ベアチップの数は４個に限定されるものでは
なく、２個以上であればよい。ただし、通常のコンピュ
ータ機器は、メモリ容量を４の倍数に設定することが多
いため、モジュール基板に実装するメモリ用ベアチップ
１の数も偶数個が望ましい。
【００２４】図７〜図１６は、メモリモジュールの変形
例を示す図である。図７に示すように、モジュール基板
２の中央に一列に形成されたパッド４に対して、両側に
配置されたメモリ用ベアチップ１から交互にボンディン
グワイヤ５を引き出すようにしてもよい。あるいは、図
８に示すように複数本を単位として交互にボンディング
ワイヤ５を引き出したり、図９に示すようにモジュール
基板２に形成された二列以上（同図では二列）のパッド
４に対してボンディングワイヤ５を接続するようにして
もよい。
例を示す図である。図７に示すように、モジュール基板
２の中央に一列に形成されたパッド４に対して、両側に
配置されたメモリ用ベアチップ１から交互にボンディン
グワイヤ５を引き出すようにしてもよい。あるいは、図
８に示すように複数本を単位として交互にボンディング
ワイヤ５を引き出したり、図９に示すようにモジュール
基板２に形成された二列以上（同図では二列）のパッド
４に対してボンディングワイヤ５を接続するようにして
もよい。
【００２５】また、図１０や図１１に示すように、メモ
リ用ベアチップ１の長辺に沿って二列にパッド３を形成
し、各メモリ用ベアチップ１の両側にボンディングワイ
ヤ５を引き出したり、図１２〜図１５に示すように、メ
モリ用ベアチップ１の短辺に沿って二列にパッド３を形
成し、各メモリ用ベアチップ１の両側にボンディングワ
イヤ５を引き出すようにしてもよい。また、図１６に示
すように、２個のメモリ用ベアチップ１を用いてメモリ
モジュールを構成してもよい。
リ用ベアチップ１の長辺に沿って二列にパッド３を形成
し、各メモリ用ベアチップ１の両側にボンディングワイ
ヤ５を引き出したり、図１２〜図１５に示すように、メ
モリ用ベアチップ１の短辺に沿って二列にパッド３を形
成し、各メモリ用ベアチップ１の両側にボンディングワ
イヤ５を引き出すようにしてもよい。また、図１６に示
すように、２個のメモリ用ベアチップ１を用いてメモリ
モジュールを構成してもよい。
【００２６】また、図１７に示すように、メモリ用ベア
チップ１上のパッドと同間隔でモジュール基板２上にパ
ッド４′を形成しておいて、これらのパッド４′とメモ
リ用ベアチップ１上のパッドとが向かい合うように配置
することにより、フリップチップ実装を行うようにして
もよい。また、図１３に示したようなメモリ用ベアチッ
プを用いてフリップチップ実装を行う場合には、取り付
け状態が不安定になるおそれがあるため、図１８（ａ）
あるいは（ｂ）に示すように、各メモリ用ベアチップの
短辺に近い位置に数個のパッドを形成することが望まし
い。
チップ１上のパッドと同間隔でモジュール基板２上にパ
ッド４′を形成しておいて、これらのパッド４′とメモ
リ用ベアチップ１上のパッドとが向かい合うように配置
することにより、フリップチップ実装を行うようにして
もよい。また、図１３に示したようなメモリ用ベアチッ
プを用いてフリップチップ実装を行う場合には、取り付
け状態が不安定になるおそれがあるため、図１８（ａ）
あるいは（ｂ）に示すように、各メモリ用ベアチップの
短辺に近い位置に数個のパッドを形成することが望まし
い。
【００２７】また、メモリ用ベアチップ上に一列にパッ
ド３を形成する場合には、一直線上に形成する場合の他
に、図１９に示すように、階段状に一列に形成するよう
にしてもよい。
ド３を形成する場合には、一直線上に形成する場合の他
に、図１９に示すように、階段状に一列に形成するよう
にしてもよい。
【００２８】上述した実施形態では、モジュール基板２
にＤＲＡＭを実装する例を説明したが、ＳＲＡＭやフラ
ッシュＲＯＭ等の他の種類のメモリ用ベアチップ１を実
装することも可能である。
にＤＲＡＭを実装する例を説明したが、ＳＲＡＭやフラ
ッシュＲＯＭ等の他の種類のメモリ用ベアチップ１を実
装することも可能である。
【００２９】
【発明の効果】上述したように、本発明によれば、複数
のメモリチップが実装されるモジュール基板を多層構造
にして、その中の少なくとも一つの層に、好ましくは最
上層と最下層に接地層が形成されており、この接地層に
隣接する他の配線パターンを介してメモリチップに入出
力されるノイズを低減することができる。また、上述し
た接地層は、同一層の他の配線パターンを除く全部ある
いは一部の領域を覆うように形成したり、メモリチップ
の接地端子に接続された接地用配線パターンを幅広にし
て形成することが好ましく、このようにして広い面積の
接地層を形成することで、配線パターンを介してメモリ
チップに入出力されるノイズや各配線パターン間のクロ
ストーク等により入出力される各種信号を有効に遮蔽す
ることができる。
のメモリチップが実装されるモジュール基板を多層構造
にして、その中の少なくとも一つの層に、好ましくは最
上層と最下層に接地層が形成されており、この接地層に
隣接する他の配線パターンを介してメモリチップに入出
力されるノイズを低減することができる。また、上述し
た接地層は、同一層の他の配線パターンを除く全部ある
いは一部の領域を覆うように形成したり、メモリチップ
の接地端子に接続された接地用配線パターンを幅広にし
て形成することが好ましく、このようにして広い面積の
接地層を形成することで、配線パターンを介してメモリ
チップに入出力されるノイズや各配線パターン間のクロ
ストーク等により入出力される各種信号を有効に遮蔽す
ることができる。
【図１】本実施形態のメモリモジュールの概略を示す平
面図である。
面図である。
【図２】図１のＡ−Ａ′線断面図である。
【図３】図１のメモリモジュールの一部を示す斜視図で
ある。
ある。
【図４】モジュール基板のパターンレイアウトを示す図
である。
である。
【図５】図１に示したメモリモジュールの回路図であ
る。
る。
【図６】内部に接地層を形成したメモリモジュールの一
部を示す斜視図である。
部を示す斜視図である。
【図７】メモリモジュールの変形例を示す図である。
【図８】メモリモジュールの他の変形例を示す図であ
る。
る。
【図９】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１０】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１１】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１２】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１３】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１４】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１５】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１６】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１７】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１８】メモリ用ベアチップの変形例を示す図であ
る。
る。
【図１９】メモリ用ベアチップの他の変形例を示す図で
ある。
ある。
１ メモリ用ベアチップ ２ モジュール基板 ３、４ パッド ５ ボンディングワイヤ ８ 外部接続端子 １０ メモリモジュール ２１ ベタパターン ２２ 配線パターン ３１ 接地層
Claims (5)
- 【請求項１】 半導体ウエハから切り出された複数個の
メモリチップが実装されたモジュール基板を備えたメモ
リモジュールにおいて、 前記モジュール基板は、多層構造を有しており、少なく
とも一つの層に接地層を形成したことを特徴とするメモ
リモジュール。 - 【請求項２】 請求項１において、 前記接地層は、前記多層構造の最上層と最下層に形成さ
れていることを特徴とするメモリモジュール。 - 【請求項３】 請求項１または２において、 前記接地層は、他の配線パターンを除く領域の全部ある
いは一部を覆うように形成された接地用配線パターンで
あることを特徴とするメモリモジュール。 - 【請求項４】 請求項１または２において、 前記接地層は、前記メモリチップの接地端子に接続され
た接地用配線パターンであり、他の配線パターンよりも
幅広に形成されていることを特徴とするメモリモジュー
ル。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記モジュール基板は、前記接地層以外に、前記メモリ
チップの電源端子に接続される電源層を有することを特
徴とするメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235404A JPH10322078A (ja) | 1997-03-18 | 1997-08-15 | メモリモジュール |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-84399 | 1997-03-18 | ||
| JP8439997 | 1997-03-18 | ||
| JP9235404A JPH10322078A (ja) | 1997-03-18 | 1997-08-15 | メモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322078A true JPH10322078A (ja) | 1998-12-04 |
Family
ID=26425445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235404A Pending JPH10322078A (ja) | 1997-03-18 | 1997-08-15 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10322078A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235363A (ja) * | 2007-03-16 | 2008-10-02 | Sony Corp | プリント配線基板 |
-
1997
- 1997-08-15 JP JP9235404A patent/JPH10322078A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235363A (ja) * | 2007-03-16 | 2008-10-02 | Sony Corp | プリント配線基板 |
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