JPH10242378A - メモリモジュール - Google Patents
メモリモジュールInfo
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- JPH10242378A JPH10242378A JP9061843A JP6184397A JPH10242378A JP H10242378 A JPH10242378 A JP H10242378A JP 9061843 A JP9061843 A JP 9061843A JP 6184397 A JP6184397 A JP 6184397A JP H10242378 A JPH10242378 A JP H10242378A
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- memory
- pattern
- module
- memory module
- chip
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリチップ内部の保護回路の有無にかかわ
らず、基板上に実装されたメモリチップの静電破壊を防
止することができるメモリモジュールを提供すること。 【解決手段】 本発明のメモリモジュール１０は、複数
のメモリ用ベアチップ１がＣＯＢ実装されたモジュール
基板２を備える。モジュール基板２の外側面には、外部
基板との接続に用いられる外部接続端子８が設けられ
る。外部接続端子８の一部である接地端子に接続される
配線パターンと、接地端子以外の外部接続端子に接続さ
れる配線パターンには、先端がとがったパターン突起部
が設けられ、接地端子に接続されるパターン突起部と、
接地端子以外の外部接続端子に接続されるパターン突起
部とは互いに接近して配置される。外部接続端子に静電
気が加わると、これら接近したパターン突起部間で放電
が起こるため、各メモリチップの入出力端子に印加され
る高電圧が緩和される。
らず、基板上に実装されたメモリチップの静電破壊を防
止することができるメモリモジュールを提供すること。 【解決手段】 本発明のメモリモジュール１０は、複数
のメモリ用ベアチップ１がＣＯＢ実装されたモジュール
基板２を備える。モジュール基板２の外側面には、外部
基板との接続に用いられる外部接続端子８が設けられ
る。外部接続端子８の一部である接地端子に接続される
配線パターンと、接地端子以外の外部接続端子に接続さ
れる配線パターンには、先端がとがったパターン突起部
が設けられ、接地端子に接続されるパターン突起部と、
接地端子以外の外部接続端子に接続されるパターン突起
部とは互いに接近して配置される。外部接続端子に静電
気が加わると、これら接近したパターン突起部間で放電
が起こるため、各メモリチップの入出力端子に印加され
る高電圧が緩和される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ基板やマザ
ーボードなどに実装可能で、複数のメモリチップが実装
されたメモリモジュールに関する。
ーボードなどに実装可能で、複数のメモリチップが実装
されたメモリモジュールに関する。
【０００２】
【従来の技術】ＳＩＭＭ（Single Inline Memory Modul
e ）やＤＩＭＭ（Dual Inline MemoryModule ）などの
メモリ基板には複数のメモリチップが実装されている。
メモリチップは、通常はパッケージングされた状態でメ
モリ基板に実装されるため、パッケージのサイズによっ
てメモリ基板に実装可能なチップ数が制限されてしま
う。
e ）やＤＩＭＭ（Dual Inline MemoryModule ）などの
メモリ基板には複数のメモリチップが実装されている。
メモリチップは、通常はパッケージングされた状態でメ
モリ基板に実装されるため、パッケージのサイズによっ
てメモリ基板に実装可能なチップ数が制限されてしま
う。
【０００３】このため、微細加工技術を利用してメモリ
チップの集積度を高め、チップ１個当たりのメモリ容量
を増やす努力が続けられており、最新のＤＲＡＭチップ
は０．５μｍ以下の配線幅で製造されている。
チップの集積度を高め、チップ１個当たりのメモリ容量
を増やす努力が続けられており、最新のＤＲＡＭチップ
は０．５μｍ以下の配線幅で製造されている。
【０００４】
【発明が解決しようとする課題】しかしながら、メモリ
チップの配線幅が細くなると、チップ内部の各素子の耐
圧が低くなり、わずかな静電気が加わっただけで、メモ
リチップが静電破壊を起こすおそれがある。このため、
メモリチップ内部に各入出力端子に対応してダイオード
等による保護回路を設けるなどの工夫が必要となる。と
ころが、各入出力端子ごとに保護回路を設けるとチップ
自体の構造が複雑になり、入出力端子数が多いメモリチ
ップでは、チップサイズがかなり大きくなってしまう。
チップの配線幅が細くなると、チップ内部の各素子の耐
圧が低くなり、わずかな静電気が加わっただけで、メモ
リチップが静電破壊を起こすおそれがある。このため、
メモリチップ内部に各入出力端子に対応してダイオード
等による保護回路を設けるなどの工夫が必要となる。と
ころが、各入出力端子ごとに保護回路を設けるとチップ
自体の構造が複雑になり、入出力端子数が多いメモリチ
ップでは、チップサイズがかなり大きくなってしまう。
【０００５】また、メモリチップをパッケージングせず
に、ベアのまま実装して実装密度を上げることも考えら
れるが、チップ内部に保護回路を設けると、チップサイ
ズ自体が大きくなることから、基板当たりのメモリ容量
はそれほど増えず、実用的ではない。
に、ベアのまま実装して実装密度を上げることも考えら
れるが、チップ内部に保護回路を設けると、チップサイ
ズ自体が大きくなることから、基板当たりのメモリ容量
はそれほど増えず、実用的ではない。
【０００６】本発明は、このような点に鑑みて創作され
たものであり、その目的は、メモリチップ内部の保護回
路の有無にかかわらず、基板上に実装されたメモリチッ
プの静電破壊を防止することができるメモリモジュール
を提供することにある。
たものであり、その目的は、メモリチップ内部の保護回
路の有無にかかわらず、基板上に実装されたメモリチッ
プの静電破壊を防止することができるメモリモジュール
を提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のメモリモジュールは、モジュール基板
内の配線パターンを所定の間隙を介して接地パターンに
接近させており、配線パターンに接続された外部接続端
子に静電気による高電圧が印加された場合にこの間隙を
通して接地パターンへの放電が生じるため、メモリチッ
プに対する高電圧の印加による静電破壊を防止すること
ができる。
ために、本発明のメモリモジュールは、モジュール基板
内の配線パターンを所定の間隙を介して接地パターンに
接近させており、配線パターンに接続された外部接続端
子に静電気による高電圧が印加された場合にこの間隙を
通して接地パターンへの放電が生じるため、メモリチッ
プに対する高電圧の印加による静電破壊を防止すること
ができる。
【０００８】また、配線パターンと接地パターンの少な
くとも一方に鋭角な端部を有するパターン突起部を形成
し、この先端部を上述した所定の間隙とすることによ
り、このパターン突起部を通して放電を生じやすくする
ことができる。また、間隙の間隔をどの程度にするか
は、静電気による高電圧が外部接続端子に印加されたと
きに放電が生じる間隔に設定されていればよく、具体的
には間隙の形状等を考慮して設定することができる。
くとも一方に鋭角な端部を有するパターン突起部を形成
し、この先端部を上述した所定の間隙とすることによ
り、このパターン突起部を通して放電を生じやすくする
ことができる。また、間隙の間隔をどの程度にするか
は、静電気による高電圧が外部接続端子に印加されたと
きに放電が生じる間隔に設定されていればよく、具体的
には間隙の形状等を考慮して設定することができる。
【０００９】
【発明の実施の形態】以下、本発明を適用したメモリモ
ジュールについて、図面を参照しながら具体的に説明す
る。
ジュールについて、図面を参照しながら具体的に説明す
る。
【００１０】図１は本実施形態のメモリモジュールの概
略を示す平面図、図２は図１のＡ−Ａ′線断面図であ
る。同図に示すように、メモリモジュール１０は、半導
体ウエハから個別に切り出された４個のメモリ用ベアチ
ップ１を長方形形状のモジュール基板２上にＣＯＢ（Ch
ip On Board ）実装したものである。各メモリ用ベアチ
ップ１は、例えば４×４Mbitのメモリ容量を有するＤＲ
ＡＭであり、いずれのメモリ用ベアチップ１も長方形形
状をしており、その長辺に沿って中央に一列に複数のパ
ッド３が形成されている。
略を示す平面図、図２は図１のＡ−Ａ′線断面図であ
る。同図に示すように、メモリモジュール１０は、半導
体ウエハから個別に切り出された４個のメモリ用ベアチ
ップ１を長方形形状のモジュール基板２上にＣＯＢ（Ch
ip On Board ）実装したものである。各メモリ用ベアチ
ップ１は、例えば４×４Mbitのメモリ容量を有するＤＲ
ＡＭであり、いずれのメモリ用ベアチップ１も長方形形
状をしており、その長辺に沿って中央に一列に複数のパ
ッド３が形成されている。
【００１１】一方、モジュール基板２は、ＳＯ−ＤＩＭ
Ｍ（Single Outline Dual Inline Memory Module）基板
に実装可能な外形寸法を有しており、モジュール基板２
の中央付近には長手方向に沿ってほぼ一列に複数のパッ
ド４が形成されている。これらのパッド４を挟んで両側
に２個ずつメモリ用ベアチップ１が実装され、モジュー
ル基板２のパッド４の並ぶ方向と各メモリ用ベアチップ
１のパッド３の並ぶ方向はほぼ平行になっている。換言
すれば、互いの長辺が隣接するように配置された２つの
メモリ用ベアチップ１の間に、それぞれのパッド３と並
行するように、モジュール基板２上に複数のパッド４が
形成されている。モジュール基板２上のパッド４とメモ
リ用ベアチップ１上のパッド３は、それぞれボンディン
グワイヤ５により接続されている。
Ｍ（Single Outline Dual Inline Memory Module）基板
に実装可能な外形寸法を有しており、モジュール基板２
の中央付近には長手方向に沿ってほぼ一列に複数のパッ
ド４が形成されている。これらのパッド４を挟んで両側
に２個ずつメモリ用ベアチップ１が実装され、モジュー
ル基板２のパッド４の並ぶ方向と各メモリ用ベアチップ
１のパッド３の並ぶ方向はほぼ平行になっている。換言
すれば、互いの長辺が隣接するように配置された２つの
メモリ用ベアチップ１の間に、それぞれのパッド３と並
行するように、モジュール基板２上に複数のパッド４が
形成されている。モジュール基板２上のパッド４とメモ
リ用ベアチップ１上のパッド３は、それぞれボンディン
グワイヤ５により接続されている。
【００１２】ところで、本実施形態のメモリモジュール
１０は、図２に示すように、ワイヤボンディングされた
メモリ用ベアチップ１の上面を樹脂６で覆って断線等の
防止を図っている。樹脂６を厚く形成すると、メモリモ
ジュール１０の高さが高くなりすぎるため、モジュール
基板２の外周近傍に所定高さの封止枠７を取り付け、こ
の封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠
７の高さに一致するようにしている。これにより、メモ
リモジュール１０の高さのばらつきを確実に抑えること
ができる。
１０は、図２に示すように、ワイヤボンディングされた
メモリ用ベアチップ１の上面を樹脂６で覆って断線等の
防止を図っている。樹脂６を厚く形成すると、メモリモ
ジュール１０の高さが高くなりすぎるため、モジュール
基板２の外周近傍に所定高さの封止枠７を取り付け、こ
の封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠
７の高さに一致するようにしている。これにより、メモ
リモジュール１０の高さのばらつきを確実に抑えること
ができる。
【００１３】また、互いの長辺が隣接するように配置さ
れた２つのメモリ用ベアチップ１の間にモジュール基板
２上のパッド４が集中しているため、それぞれのメモリ
用ベアチップ１の外側に、別々にパッド４を形成する場
合に比べて、パッド４が占める面積を小さくでき、モジ
ュール基板２の小型化および高密度実装が可能となる。
れた２つのメモリ用ベアチップ１の間にモジュール基板
２上のパッド４が集中しているため、それぞれのメモリ
用ベアチップ１の外側に、別々にパッド４を形成する場
合に比べて、パッド４が占める面積を小さくでき、モジ
ュール基板２の小型化および高密度実装が可能となる。
【００１４】本実施形態のメモリモジュール１０は、い
わゆるＬＣＣ（Leadress Chip Carrier ）方式によって
ＳＯ−ＤＩＭＭ基板などのメイン基板に実装される。図
３は、図１に示したメモリモジュール１０の一部分を示
す斜視図である。同図に示すように、モジュール基板２
の外側面には、凹部形状に形成された外部接続端子８が
設けられ、これらの外部接続端子８はモジュール基板２
表面あるいは内部に形成された配線パターン９を介し
て、モジュール基板２表面のパッド４と電気的に接続さ
れている。また、これらの外部接続端子８の凹部に半田
を流し込むことにより、メイン基板等との間の電気的な
接続と同時に、機械的な固定も行っている。
わゆるＬＣＣ（Leadress Chip Carrier ）方式によって
ＳＯ−ＤＩＭＭ基板などのメイン基板に実装される。図
３は、図１に示したメモリモジュール１０の一部分を示
す斜視図である。同図に示すように、モジュール基板２
の外側面には、凹部形状に形成された外部接続端子８が
設けられ、これらの外部接続端子８はモジュール基板２
表面あるいは内部に形成された配線パターン９を介し
て、モジュール基板２表面のパッド４と電気的に接続さ
れている。また、これらの外部接続端子８の凹部に半田
を流し込むことにより、メイン基板等との間の電気的な
接続と同時に、機械的な固定も行っている。
【００１５】図４は、同一構造を有する４個のメモリ用
ベアチップ１を用いて構成したメモリモジュール１０の
回路図である。この図では、簡略化のため、電源端子や
接地端子など一部の端子を省略している。同図に示すよ
うに、各メモリ用ベアチップ１が有する端子のうち一部
の端子については、すべてのメモリ用ベアチップ１に共
通に接続されている。具体的には、各メモリ用ベアチッ
プのアドレス端子Ａ0〜Ａ11はそれぞれ外部接続端子Ａ
ＤＲ0 〜ＡＤＲ11に共通に接続され、制御端子ＲＡＳは
外部接続端子ＲＥに、制御端子ＷＥは外部接続端子ＷＥ
に、制御端子ＯＥは外部接続端子ＯＥにそれぞれ共通に
接続されている。一方、データ端子Ｉ／Ｏ0 〜Ｉ／Ｏ3
はそれぞれ別個に外部接続端子Ｄ0 〜Ｄ15と接続されて
いる。また、制御端子ＣＡＳは、２個のメモリ用ベアチ
ップ１を組にして外部接続端子ＣＥ０、ＣＥ１に接続さ
れている。
ベアチップ１を用いて構成したメモリモジュール１０の
回路図である。この図では、簡略化のため、電源端子や
接地端子など一部の端子を省略している。同図に示すよ
うに、各メモリ用ベアチップ１が有する端子のうち一部
の端子については、すべてのメモリ用ベアチップ１に共
通に接続されている。具体的には、各メモリ用ベアチッ
プのアドレス端子Ａ0〜Ａ11はそれぞれ外部接続端子Ａ
ＤＲ0 〜ＡＤＲ11に共通に接続され、制御端子ＲＡＳは
外部接続端子ＲＥに、制御端子ＷＥは外部接続端子ＷＥ
に、制御端子ＯＥは外部接続端子ＯＥにそれぞれ共通に
接続されている。一方、データ端子Ｉ／Ｏ0 〜Ｉ／Ｏ3
はそれぞれ別個に外部接続端子Ｄ0 〜Ｄ15と接続されて
いる。また、制御端子ＣＡＳは、２個のメモリ用ベアチ
ップ１を組にして外部接続端子ＣＥ０、ＣＥ１に接続さ
れている。
【００１６】図５はモジュール基板２の最上層のパター
ンレイアウトを示す図であり、図示の斜線部が配線パタ
ーンを、図示の点線がメモリ用ベアチップ１の実装位置
を示している。モジュール基板２は、例えば４層のプリ
ント配線板で構成され、最上層の中央部には、長手方向
にほぼ一列にパッド４が形成されており、これらパッド
４の両側に接地用のベタパターン２１が形成されてい
る。この接地用のベタパターン２１は最下層にも形成さ
れている。また、各パッド４にはそれぞれ配線パターン
２２が接続され、これら配線パターン２２の他端は一部
を除いてスルーホール２３に接続されている。スルーホ
ール２３は、内層のパターンあるいは最下層のパターン
に接続され、これら各層のパターンはそれぞれ外部接続
端子８と接続されている。
ンレイアウトを示す図であり、図示の斜線部が配線パタ
ーンを、図示の点線がメモリ用ベアチップ１の実装位置
を示している。モジュール基板２は、例えば４層のプリ
ント配線板で構成され、最上層の中央部には、長手方向
にほぼ一列にパッド４が形成されており、これらパッド
４の両側に接地用のベタパターン２１が形成されてい
る。この接地用のベタパターン２１は最下層にも形成さ
れている。また、各パッド４にはそれぞれ配線パターン
２２が接続され、これら配線パターン２２の他端は一部
を除いてスルーホール２３に接続されている。スルーホ
ール２３は、内層のパターンあるいは最下層のパターン
に接続され、これら各層のパターンはそれぞれ外部接続
端子８と接続されている。
【００１７】図６は、図５に示した最上層のパターンの
一部を拡大表示した図である。同図に示すように、外部
接続端子８に接続される配線パターン２１、２２のそれ
ぞれには、先端がとがったパターン突起部２４が形成さ
れている。外部接続端子８の一部である接地端子８ａに
接続される接地パターンとしての配線パターン２１のパ
ターン突起部２４は、接地端子８ａ以外の端子に接続さ
れる配線パターン２２のパターン突起部２４と隣接して
所定の間隙を挟んで接近するように形成されている。接
近した２つのパターン突起部２４間の間隔は、配線パタ
ーン２２に接続された外部接続端子８に静電気が印加さ
れたときに、これら接近した２つのパターン突起部２４
の間で放電が起こる距離に設定されている。一つの配線
パターン２１、２２に形成するパターン突起部２４の数
は多い方が好ましい。
一部を拡大表示した図である。同図に示すように、外部
接続端子８に接続される配線パターン２１、２２のそれ
ぞれには、先端がとがったパターン突起部２４が形成さ
れている。外部接続端子８の一部である接地端子８ａに
接続される接地パターンとしての配線パターン２１のパ
ターン突起部２４は、接地端子８ａ以外の端子に接続さ
れる配線パターン２２のパターン突起部２４と隣接して
所定の間隙を挟んで接近するように形成されている。接
近した２つのパターン突起部２４間の間隔は、配線パタ
ーン２２に接続された外部接続端子８に静電気が印加さ
れたときに、これら接近した２つのパターン突起部２４
の間で放電が起こる距離に設定されている。一つの配線
パターン２１、２２に形成するパターン突起部２４の数
は多い方が好ましい。
【００１８】このように、本実施形態のメモリモジュー
ル１０は、接地端子８ａに接続される配線パターン２１
と、接地端子８ａ以外の外部接続端子８に接続される配
線パターン２２にそれぞれパターン突起部２４を設け、
これらパターン突起部２４を互いに隣接させて配置する
ことにより、静電気によって帯電した人体の一部が外部
接続端子８に触れた場合に、接近して配置されたパター
ン突起部２４間で静電気を放電させ、各メモリ用ベアチ
ップ１の静電破壊を防止することができる。したがっ
て、メモリ用ベアチップ１内部に静電破壊防止用の保護
回路を設ける必要がなく、メモリ用ベアチップ１の素子
構造を簡略化でき、チップサイズも小型化できる。
ル１０は、接地端子８ａに接続される配線パターン２１
と、接地端子８ａ以外の外部接続端子８に接続される配
線パターン２２にそれぞれパターン突起部２４を設け、
これらパターン突起部２４を互いに隣接させて配置する
ことにより、静電気によって帯電した人体の一部が外部
接続端子８に触れた場合に、接近して配置されたパター
ン突起部２４間で静電気を放電させ、各メモリ用ベアチ
ップ１の静電破壊を防止することができる。したがっ
て、メモリ用ベアチップ１内部に静電破壊防止用の保護
回路を設ける必要がなく、メモリ用ベアチップ１の素子
構造を簡略化でき、チップサイズも小型化できる。
【００１９】また、上述した実施形態では、モジュール
基板２の最上層の配線パターン２１、２２のそれぞれに
パターン突起部２４を形成するようにしたが、最上層以
外、例えば中間層や最下層を用いるようにしてもよい。
また、パターン突起部２４は、配線パターン２１と２２
のいずれか一方に形成するようにしてもよい。
基板２の最上層の配線パターン２１、２２のそれぞれに
パターン突起部２４を形成するようにしたが、最上層以
外、例えば中間層や最下層を用いるようにしてもよい。
また、パターン突起部２４は、配線パターン２１と２２
のいずれか一方に形成するようにしてもよい。
【００２０】また、上述した実施形態では、モジュール
基板２上に複数のメモリ用ベアチップをＣＯＢ実装する
例を説明したが、ＣＯＢ実装の代わりに、ガラス基板上
にチップを実装するいわゆるＣＯＧ（Chip On Glass ）
実装や、フィルム上にチップを実装するＣＯＦ（Chip O
n Film）実装を行ってもよく、モジュール基板２の材質
は必要に応じて適宜変更可能である。
基板２上に複数のメモリ用ベアチップをＣＯＢ実装する
例を説明したが、ＣＯＢ実装の代わりに、ガラス基板上
にチップを実装するいわゆるＣＯＧ（Chip On Glass ）
実装や、フィルム上にチップを実装するＣＯＦ（Chip O
n Film）実装を行ってもよく、モジュール基板２の材質
は必要に応じて適宜変更可能である。
【００２１】また、ボンディングワイヤ５を用いてメモ
リ用ベアチップ１をモジュール基板２に実装する代わり
に、半田ボールや金ボールなどのバンプを用いてメモリ
用ベアチップ１をモジュール基板２上にフリップチップ
実装してもよい。
リ用ベアチップ１をモジュール基板２に実装する代わり
に、半田ボールや金ボールなどのバンプを用いてメモリ
用ベアチップ１をモジュール基板２上にフリップチップ
実装してもよい。
【００２２】また、上述した実施形態では、完成したメ
モリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭ
Ｍ等のメイン基板に実装する例を説明したが、半田ボー
ル等のバンプを用いたＢＧＡ（Ball Grid Array ）方式
による実装を行うようにしてもよい。
モリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭ
Ｍ等のメイン基板に実装する例を説明したが、半田ボー
ル等のバンプを用いたＢＧＡ（Ball Grid Array ）方式
による実装を行うようにしてもよい。
【００２３】また、上述した実施形態では、４個のメモ
リ用ベアチップ１を含んでメモリモジュール１０を構成
する例を説明したが、メモリモジュール１０に実装され
るメモリ用ベアチップの数は４個に限定されるものでは
なく、２個以上であればよい。ただし、通常のコンピュ
ータ機器は、メモリ容量を４の倍数に設定することが多
いため、モジュール基板に実装するメモリ用ベアチップ
１の数も偶数個が望ましい。
リ用ベアチップ１を含んでメモリモジュール１０を構成
する例を説明したが、メモリモジュール１０に実装され
るメモリ用ベアチップの数は４個に限定されるものでは
なく、２個以上であればよい。ただし、通常のコンピュ
ータ機器は、メモリ容量を４の倍数に設定することが多
いため、モジュール基板に実装するメモリ用ベアチップ
１の数も偶数個が望ましい。
【００２４】上述した実施形態では、モジュール基板２
にＤＲＡＭを実装する例を説明したが、ＳＲＡＭやフラ
ッシュＲＯＭ等の他の種類のメモリ用ベアチップ１を実
装することも可能である。
にＤＲＡＭを実装する例を説明したが、ＳＲＡＭやフラ
ッシュＲＯＭ等の他の種類のメモリ用ベアチップ１を実
装することも可能である。
【００２５】
【発明の効果】上述したように、本発明によれば、モジ
ュール基板内の配線パターンを所定の間隙を介して接地
パターンに接近させており、配線パターンに接続された
外部接続端子に静電気による高電圧が印加された場合に
この間隙を通して接地パターンへの放電が生じるため、
モジュール基板の構造を工夫することで、メモリチップ
に対する高電圧の印加による静電破壊を防止することが
できる。
ュール基板内の配線パターンを所定の間隙を介して接地
パターンに接近させており、配線パターンに接続された
外部接続端子に静電気による高電圧が印加された場合に
この間隙を通して接地パターンへの放電が生じるため、
モジュール基板の構造を工夫することで、メモリチップ
に対する高電圧の印加による静電破壊を防止することが
できる。
【００２６】また、配線パターンと接地パターンの少な
くとも一方に鋭角な端部を有するパターン突起部を形成
し、この先端部を上述した所定の間隙とすることによ
り、このパターン突起部を通して放電を生じやすくする
ことができる。
くとも一方に鋭角な端部を有するパターン突起部を形成
し、この先端部を上述した所定の間隙とすることによ
り、このパターン突起部を通して放電を生じやすくする
ことができる。
【図１】本実施形態のメモリモジュールの概略を示す平
面図である。
面図である。
【図２】図１のＡ−Ａ′線断面図である。
【図３】図１に示したメモリモジュールの一部分を示す
斜視図である。
斜視図である。
【図４】図１に示したメモリモジュールの回路図であ
る。
る。
【図５】モジュール基板の最上層のパターンレイアウト
を示す図である。
を示す図である。
【図６】図５に示した最上層のパターンの一部を拡大表
示した図である。
示した図である。
１ メモリ用ベアチップ ２ モジュール基板 ３、４ パッド ５ ボンディングワイヤ ６ 樹脂 ７ 封止枠 ８ 外部接続端子 １０ メモリモジュール ２１、２２ 配線パターン ２４ パターン突起部
Claims (3)
- 【請求項１】 半導体ウエハから切り出されたメモリチ
ップが実装されたモジュール基板を有するメモリモジュ
ールにおいて、 前記モジュール基板は、 前記メモリチップと外部接続端子との間を接続する配線
パターンと、 前記配線パターンと所定の間隙を介して部分的に接近す
るように形成された接地パターンとを備えることを特徴
とするメモリモジュール。 - 【請求項２】 請求項１において、 前記配線パターンと前記接地パターンの少なくとも一方
には、鋭角な端部を有するパターン突起部が形成されて
おり、このパターン突起部先端に前記配線パターンと前
記接地パターンとの間の前記所定の間隙を形成すること
を特徴とするメモリモジュール。 - 【請求項３】 請求項１または２において、 前記所定の間隙は、静電気による高電圧が前記外部接続
端子に印加されたときに放電が生じる間隔に設定されて
いることを特徴とするメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9061843A JPH10242378A (ja) | 1997-02-28 | 1997-02-28 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9061843A JPH10242378A (ja) | 1997-02-28 | 1997-02-28 | メモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242378A true JPH10242378A (ja) | 1998-09-11 |
Family
ID=13182783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9061843A Pending JPH10242378A (ja) | 1997-02-28 | 1997-02-28 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242378A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080266730A1 (en) * | 2007-04-25 | 2008-10-30 | Karsten Viborg | Spark Gaps for ESD Protection |
| US8289666B2 (en) | 2009-06-25 | 2012-10-16 | Samsung Electronics Co., Ltd. | Memory module for preventing electrostatic discharge (ESD) and system including the same |
| US8633575B1 (en) | 2012-05-24 | 2014-01-21 | Amkor Technology, Inc. | IC package with integrated electrostatic discharge protection |
-
1997
- 1997-02-28 JP JP9061843A patent/JPH10242378A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080266730A1 (en) * | 2007-04-25 | 2008-10-30 | Karsten Viborg | Spark Gaps for ESD Protection |
| US8289666B2 (en) | 2009-06-25 | 2012-10-16 | Samsung Electronics Co., Ltd. | Memory module for preventing electrostatic discharge (ESD) and system including the same |
| US8633575B1 (en) | 2012-05-24 | 2014-01-21 | Amkor Technology, Inc. | IC package with integrated electrostatic discharge protection |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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