JPH10200062A - 半導体装置 - Google Patents

半導体装置

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JPH10200062A
JPH10200062A JP9010056A JP1005697A JPH10200062A JP H10200062 A JPH10200062 A JP H10200062A JP 9010056 A JP9010056 A JP 9010056A JP 1005697 A JP1005697 A JP 1005697A JP H10200062 A JPH10200062 A JP H10200062A
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pads
chip
semiconductor device
bare
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Koichi Ikeda
孝市 池田
Takeshi Ikeda
毅 池田
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T I F KK
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Abstract

(57)【要約】 【課題】 実装が容易で、かつ実装密度を向上できる半
導体装置を提供する。 【解決手段】 第１のベアチップ１の素子形成面には複
数のパッドが形成され、これらパッドに対応して第２の
ベアチップ２の素子形成面には複数のパッドが形成され
ている。第２のベアチップ２は、素子形成面を下にし
て、すなわちフェースダウンされて第１のベアチップ１
の素子形成面上にフリップチップ実装される。第１のベ
アチップ１の外周側には、第１および第２のベアチップ
１、２の入出力端子のそれぞれに対応して外部接続用の
パッド５が形成されている。これら外部接続用のパッド
５は、プリント配線板６上のパッド８とボンディングワ
イヤ９により接続される。下の段のベアチップ１のみに
外部接続用のパッドを形成したため、ＣＯＢ実装を行う
際のワイヤボンディング作業がやりやすくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリント配線板等
の各種基板に実装される半導体装置に関する。
【０００２】
【従来の技術】コンピュータプログラムは大型化する傾
向にあり、コンピュータ機器に十分な量のメモリが搭載
されていなければ満足に動作しない場合も増えてきた。
このため、通常のコンピュータ機器は、必要に応じてＳ
ＩＭＭ(Single Inline MemoryModule)やＤＩＭＭ(Dual
Inline Memory Module)などのメモリ基板の追加や交換
ができるような構造になっている。
【０００３】ところが、ＳＩＭＭやＤＩＭＭは外形寸法
が規格で定まっているため、パッケージングされたメモ
リＩＣを用いてメモリ基板を構成すると、メモリＩＣの
パッケージ自体の外形寸法が大きいことから、メモリ容
量をあまり増やせない。
【０００４】
【発明が解決しようとする課題】このような問題を解決
するために、図９に示すように、メモリＩＣを上下に重
ねて実装することでメモリ容量を倍に増やすメモリモジ
ュールが提案されている。図９のメモリモジュールは、
超薄型のＴＣＰ(Tape Carrier Package)１０１に封入さ
れたＤＲＡＭチップをメモリモジュール基板上に片面二
段に積み重ねたものである。ＴＣＰの外形寸法は、半導
体ウエハから切り出されたベアチップの外形寸法とほと
んど変わらないため、二段に重ねて実装してもＳＩＭＭ
やＤＩＭＭの規格を満たすことができる。
【０００５】しかしながら、図９に示すメモリモジュー
ルは、上の段と下の段のＴＣＰ１０１からそれぞれ別々
にリードフレーム１０２を引き出しており、これらリー
ドフレーム１０２をすべて基板と接続しなければならな
いため実装に手間がかかり、またリードフレーム１０２
の短絡や断線等の不良も発生しやすく、製造コストが上
昇するおそれがある。
【０００６】本発明は、このような点に鑑みて創作され
たものであり、その目的は、実装が容易で実装密度を向
上できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の半導体装置は、第１のベアチップの
上面に第２のベアチップを実装して２段構造にしたこと
を特徴とする。第１のベアチップ上のパッドと第２のベ
アチップ上のパッドとはバンプを介して接続される。す
なわち、第２のベアチップは、第１のベアチップ上にフ
リップチップ実装される。第１のベアチップ上には、第
２のベアチップの入出力端子の分も含めた複数のパッド
が形成されており、これらパッドと基板上のパッドとは
ボンディングワイヤにより接続される。したがって、第
２のベアチップと基板とを直接接続しなくて済み、ワイ
ヤボンディング作業が簡易化する。
【０００８】請求項２の半導体装置は、第２のベアチッ
プをフリップチップ実装するための第１のパッド列を第
１のベアチップの上面の内周側に形成し、その外周側に
ボンディングワイヤ接続用の第２のパッド列を形成す
る。このため、第２のベアチップを実装した後でも、第
２のパッド列にボンディングワイヤを取り付けることが
できる。
【０００９】請求項３の半導体装置は、ベアチップ１個
で構成され、ベアチップの両面にはパッドが形成され
る。ベアチップの下面のパッドは基板にフリップチップ
実装するために用いられ、上面のパッドは基板にＣＯＢ
実装するために用いられる。ベアチップの両面方向から
基板との接続を行うため、隣接するパッド間を極端に狭
くしなくて済み、また、２段構造でないため半導体装置
の厚みを薄くできる。
【００１０】請求項４の半導体装置は、第１のベアチッ
プの下面に第２のベアチップを実装して２段構造にした
ことを特徴とする。第２のベアチップは基板上にフリッ
プチップ実装され、第１のベアチップの上面に形成され
たパッドはボンディングワイヤを介して基板上のパッド
と接続される。
【００１１】請求項５の半導体装置は、第１のベアチッ
プの下面に第２のベアチップをフリップチップ実装す
る。第１のベアチップの上面には、第２のベアチップの
入出力端子の分も含めた複数のパッドが形成されてお
り、これらパッドと基板上のパッドとはボンディングワ
イヤにより接続される。
【００１２】請求項６の半導体装置は、第１のベアチッ
プの下面に第２のベアチップを実装して２段構造にした
ことを特徴とする。第２のベアチップは第１のベアチッ
プの下面にフリップチップ実装され、第２のベアチップ
の下面は例えば接着剤等により基板と接続される。
【００１３】請求項７の半導体装置は、一方の段をＣＰ
Ｕチップとし、他方の段をメモリチップあるいはＣＰＵ
周辺チップとするため、これらチップ間の信号のやり取
りを高速化でき、かつ信号線の引き回しによるノイズの
影響を回避できる。
【００１４】請求項８の半導体装置は、２つのメモリチ
ップを重ねるため、メモリ基板の実装密度を２倍に上げ
ることができる。
【００１５】
【発明の実施の形態】以下、本発明を適用した半導体装
置について、図面を参照しながら具体的に説明する。
【００１６】〔第１の実施形態〕図１は本発明に係る半
導体装置の第１の実施形態の斜視図、図２は図１のＡ−
Ａ線の断面図である。これらの図に示すように、本実施
形態の半導体装置は、半導体ウエハから切り出された第
１および第２のベアチップ１、２を二段に重ねた構造を
有する。第１のベアチップ１は例えばＣＰＵチップであ
り、第２のベアチップ２は、例えばメモリチップであ
る。
【００１７】図２に示すように、第１のベアチップ１の
素子形成面には複数のパッド３が形成され、これらパッ
ドに対応して第２のベアチップ２の素子形成面にも複数
のパッド４が形成されている。第２のベアチップ２は、
素子形成面を下にして、すなわちフェースダウンされて
第１のベアチップ１の素子形成面上にフリップチップ実
装される。フリップチップ実装の詳細については後述す
る。
【００１８】図３（ａ）、（ｂ）はそれぞれ、第１およ
び第２のベアチップ１、２の素子形成面の構造を簡略化
して示した図である。第１のベアチップ１の素子形成面
には、図３（ａ）に示すように、内周側と外周側の２列
に複数のパッドが形成されている。内周側のパッド３
は、第２のベアチップ２と接続するために設けられ、外
周側のパッド５は、プリント配線板６にＣＯＢ実装する
ために設けられている。外周側のパッド５は、第１およ
び第２のベアチップ１、２の入出力端子のそれぞれに対
応して設けられており、外周側のパッド５のうち、第２
のベアチップ２の入出力端子に対応するパッドは、第１
のベアチップ１上の配線パターン１０を介して内周側の
パッド３と接続されている。
【００１９】一方、第２のベアチップ２の素子形成面に
は、第１のベアチップ１の内周側のパッド３と同間隔で
同数のパッド４が形成されている。第１のベアチップ１
のパッド３と第２のベアチップ２のパッド４は、図２に
示すように半田ボールや金ボール等のバンプ７を介して
接続される。このようなフリップチップ実装を行うこと
により、第２のベアチップ２のパッド４は、バンプ７
と、第１のベアチップ１の内周側のパッド３と、配線パ
ターン１０とを介して、第１のベアチップ１の外周側の
パッド５との電気的な導通が確保される。
【００２０】図４は本実施形態の半導体装置の製造工程
を示す図である。まず、図４（ａ）に示すように、半導
体ウエハから切り出された第２のベアチップ２上のパッ
ド４にバンプ７を取り付ける。次に図４（ｂ）に示すよ
うに、第２のベアチップ２の素子形成面を下にして第１
のベアチップ１に接合する。次に、第１のベアチップ１
をプリント配線板６上に位置決めした後、図１に示した
ように外周側のパッド５とプリント配線板６上のパッド
８とをボンディングワイヤ９により接続する。次に、チ
ップ本体とボンディングワイヤ９を保護するために、プ
リント配線板６上に実装された半導体装置の表面全体を
樹脂で覆う。
【００２１】このように、本実施形態の半導体装置は、
２種類のベアチップ１、２を上下に重ねた構造を有し、
上段のベアチップ２を下段のベアチップ１上にフリップ
チップ実装するため、半導体装置全体の厚みを薄くする
ことができる。したがって、高さ制限の厳しいＳＯ−Ｄ
ＩＭＭやＳＩＭＭなどにも無理なく実装できる。
【００２２】また、外部接続用のパッド５を下の段のベ
アチップ１にだけ設けたため、プリント配線板６にＣＯ
Ｂ実装する際のワイヤボンディング作業がやりやすくな
る。特に、上の段のベアチップ２からボンディングワイ
ヤ９を引き出さなくて済むため、ボンディングワイヤ９
の短絡や断線等の不良発生率を低く抑えることができ
る。また、下の段のベアチップ１の構造は変える必要が
あるものの、上の段のベアチップ２は従来のチップをそ
のまま利用できるため、大幅な設計変更にはならない。
例えば、第１のベアチップ１をＣＰＵチップとし、第２
のベアチップ２をメモリチップとした場合には、ＣＰＵ
チップの素子構造だけを一部変更すればよく、メモリチ
ップについては従来品をそのまま利用できる。
【００２３】また、上の段のベアチップ２のパッド４
は、バンプ７や配線パターン１０を介して下の段のベア
チップ１の外周側のパッド５と接続されており、接続に
ボンディングワイヤ９を用いていないため、上の段のベ
アチップ２の入出力端子に対応するパッドを下の段に設
けても信号遅延量が問題になることはなく、かつノイズ
による影響もほとんど受けない。
【００２４】〔第２の実施形態〕以下に説明する第２の
実施形態は、第１の実施形態とは逆に、２段構造の半導
体装置の上段側からボンディングワイヤを引き出すもの
である。
【００２５】図５は第２の実施形態の半導体装置の斜視
図、図６は図５のＢ−Ｂ線断面図である。これらの図に
示すように、第２の実施形態の半導体装置は、第３およ
び第４のベアチップ１１、１２を上下に重ねた構造を有
しており、第３のベアチップ１１の下面側に形成された
パッド１３と第４のベアチップの上面側に形成されたパ
ッド１４とはバンプ１５を介して接続されている。第３
のベアチップ１１の上面側には複数のパッド１６が形成
され、これらパッド１６とプリント配線板６上のパッド
８とはボンディングワイヤ９によって接続されている。
また、第４のベアチップ１２の下面側には複数のパッド
１７が形成され、これらパッド１７はバンプ１５を介し
てプリント配線板６上にフリップチップ実装される。
【００２６】第４のベアチップ１２の上面側のパッド１
４は、バンプ１５と第３のベアチップ１１の下面側のパ
ッド１３と不図示の配線パターンを介して第３のベアチ
ップ１１の上面側のパッド１６と電気的に導通してい
る。すなわち、第４のベアチップ１２が有する入出力端
子のうち一部は、第３のベアチップ１１の上面側のパッ
ド１４を介してプリント配線板６と接続され、残りの入
出力端子は、第４のベアチップ１２の下面側のパッド１
３とバンプ１５を介してプリント配線板６と接続されて
いる。
【００２７】このように、第２の実施形態の半導体装置
は、上の段のベアチップ１１からのみボンディングワイ
ヤ９を引き出すため、ボンディングワイヤ９の高さをほ
ぼ一定にすることができる。また、下の段のベアチップ
１２が有する入出力端子の一部は上の段のベアチップ１
１を介してプリント配線板６と接続し、残りの入出力端
子だけをバンプ１５を介してプリント配線板６と接続す
るため、バンプ１５の数を減らすことができ、入出力端
子の数が多くても無理なく実装することができる。
【００２８】なお、第４のベアチップ１２が有する入出
力端子すべてに対応するパッドを第３のベアチップ１１
の上面に設ければ、第４のベアチップ１２をプリント配
線板６上にフリップチップ実装する必要がなくなる。こ
のため、図７（ａ）に示すよう、第４のベアチップ１２
は、接着剤等によってプリント配線板６に直接接着する
ことができ、実装作業が楽になるとともに、半導体装置
の厚みも薄くなる。
【００２９】逆に、第４のベアチップ１２が有する入出
力端子すべてに対応するパッドを第４のベアチップ１２
の下面に設ければ、第４のベアチップ１２を第３のベア
チップ１１にフリップチップ実装する必要がなくなる。
このため、図７（ｂ）に示すように、両チップは接着剤
等で直接接着することが可能となる。
【００３０】ところで、上述した第１および第２の実施
形態では、ＣＰＵチップとメモリチップを上下に重ねる
例を説明したが、上下に重ねるベアチップの種類として
は、ＣＰＵチップやメモリチップの他に、ＣＰＵ周辺チ
ップやグラフィックチップなど種々のベアチップが考え
られる。例えば、第１および第２のベアチップ１、２を
両方ともメモリチップにすれば、単位実装面積当たりの
メモリ容量を倍に増やすことができる。また、一方のベ
アチップとしてＣＰＵチップを用い、他方のベアチップ
としてＣＰＵ周辺チップを用いれば、これらチップ間で
高速に信号をやり取りできるため、ＣＰＵのクロック速
度をより高速にすることができる。
【００３１】上述した実施形態では、２種類のベアチッ
プを上下に重ねた例を示したが、図８に示すように、１
つのベアチップの下面側にフリップチップ実装用のパッ
ドを形成し、上面側にＣＯＢ実装用、すなわちボンディ
ングワイヤ接続用のパッドを形成し、ベアチップの両面
方向から基板との接続を行ってもよい。
【００３２】図８のような実装を行えば、入出力端子数
の多い高集積のＬＳＩベアチップであっても、パッド間
を極端に狭くすることなく実装することができる。
【００３３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１および第２のベアチップを上下に重ねた二段
構造にしたため、実装面積を約半分にすることができ、
高密度実装が可能となる。また、ベアチップを上下に重
ねるため、半導体装置の厚みを薄くすることができ、高
さ制限の厳しいＳＯ−ＤＩＭＭ基板などにも無理なく実
装できる。
【００３４】また、いずれか一方のベアチップのみに外
部接続用のパッドを形成するため、ＣＯＢ実装を行う場
合のワイヤボンディング作業がやりやすくなり、ボンデ
ィングワイヤの短絡や断線等の不良の発生率も低くな
る。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施形態の斜
視図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】（ａ）は第１のベアチップの素子形成面の構造
を簡略化して示した図、（ｂ）は第２のベアチップの素
子形成面の構造を簡略化して示した図である。
【図４】本実施形態の半導体装置の製造工程を示す図で
ある。
【図５】本発明に係る半導体装置の第２の実施形態の斜
視図である。
【図６】図５のＢ−Ｂ線断面図である。
【図７】（ａ）は第４のベアチップをプリント配線板上
に直接接着した例、（ｂ）は第３のベアチップと第４の
ベアチップを直接接着した例を示す図である。
【図８】ベアチップ１個で半導体装置を構成した図であ
る。
【図９】メモリＩＣを二段重ねにしたメモリモジュール
の従来例を示す図である。
【符号の説明】
１ 第１のベアチップ ２ 第２のベアチップ ３〜５、８ パッド ６ プリント配線板 ７ バンプ ９ ボンディングワイヤ １０ 配線パターン

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエハから切り出された第１のベ
    アチップと、 半導体ウエハから切り出され前記第１のベアチップの上
    面側に実装される第２のベアチップとを備え、 前記第１のベアチップの上面と前記第２のベアチップの
    下面にはそれぞれ対向する位置に複数のパッドが形成さ
    れ、対向するパッドはそれぞれバンプを介して接続さ
    れ、 前記第１のベアチップの上面には、前記第１および第２
    のベアチップの入出力端子の少なくとも一部に対応する
    外部接続用パッドが形成され、これら外部接続用パッド
    は基板上のパッドとボンディングワイヤを介して接続さ
    れることを特徴とする半導体装置。
  2. 【請求項２】 請求項１において、 前記第１のベアチップは、その上面に形成された第１の
    パッド列とこの第１のパッド列よりも外周側に形成され
    た第２のパッド列とを有し、 前記第１のパッド列は前記第２のベアチップをフリップ
    チップ実装するために用いられ、前記第２のパッド列は
    前記第１のベアチップをプリント配線板にＣＯＢ(Chip
    On Board) 実装するために用いられることを特徴とする
    半導体装置。
  3. 【請求項３】 半導体ウエハから切り出されたベアチッ
    プを備え、 前記ベアチップの下面には、基板上のパッドとバンプを
    介して接続される複数のパッドが形成され、 前記ベアチップの上面には、基板上のパッドとボンディ
    ングワイヤを介して接続される複数のパッドが形成され
    ることを特徴とする半導体装置。
  4. 【請求項４】 半導体ウエハから切り出された第１のベ
    アチップと、 半導体ウエハから切り出され前記第１のベアチップの下
    面側に実装される第２のベアチップとを備え、 前記第２のベアチップの下面には、基板上のパッドとバ
    ンプを介して接続される複数のパッドが形成され、 前記第１のベアチップの上面には、基板上のパッドとボ
    ンディングワイヤを介して接続される複数のパッドが形
    成されることを特徴とする半導体装置。
  5. 【請求項５】 請求項４において、 前記第１のベアチップの下面と前記第２のベアチップの
    上面にはそれぞれ対向する位置に複数のパッドが形成さ
    れ、これらパッドはバンプを介して接続されることを特
    徴とする半導体装置。
  6. 【請求項６】 半導体ウエハから切り出された第１のベ
    アチップと、 半導体ウエハから切り出され前記第１のベアチップの下
    面に実装される第２のベアチップとを備え、 前記第１のベアチップの上面には、基板上のパッドとボ
    ンディングワイヤを介して接続される複数のパッドが形
    成され、 前記第１のベアチップの下面と前記第２のベアチップの
    上面にはそれぞれ対向する位置に複数のパッドが形成さ
    れ、これらパッドはバンプを介して接続されることを特
    徴とする半導体装置。
  7. 【請求項７】 請求項１、２、４〜６のいずれかにおい
    て、 前記第２のベアチップは、メモリチップあるいはＣＰＵ
    周辺チップであり、前記第１のベアチップはＣＰＵチッ
    プであることを特徴とする半導体装置。
  8. 【請求項８】 請求項１、２、４〜６のいずれかにおい
    て、 前記第１および第２のベアチップは、いずれもメモリチ
    ップであることを特徴とする半導体装置。
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