KR100235495B1 - 반도체 장치 - Google Patents
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Abstract
이 발명은 반도체 장치에 관한 것으로서, 이 발명의 목적은 일반적인 반도체 패키지를 사용하여 반도체 칩의 실장밀도를 향상시키며, 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 장치를 제공함에 있다.
이 발명은 금속배선과 랜드패턴이 형성되어 있는 PCB 상에 패키지 또는 베어 칩(bare chip) 상태의 포워드 칩과 리버스 칩을 반복 실장하며, 두종류의 반도체 칩의 동일한 동작을 수행하는 두개의 본딩패드를 인접한 하나의 랜드패턴에 연결하여 된 것이다.
따라서 메모리용 모듈, IC카드 및 메모리 카드등에 사용되는 PCB의 금속배선 및 랜드패턴을 최소화하여 실장 밀도를 향상시켜 시스탬을 소형화할 수 있으며, 하나의 랜드패턴에 두개 또는 네개의 본딩패드가 연결되므로 시스탬 전체의 노이즈를 감소시킬 수 있다.
Description
제1도는 종래 기술에 따른 반도체 장치의 일 실시예를 나타내는 단면도,
제2도는 종래 기술에 따른 반도체 장치의 다른 실시예를 나타내는 단면도,
제3도는 종래 기술에 따른 반도체 장치의 또 다른 실시예를 나타내는 단면도,
제4도는 이 발명에 따른 반도체 장치의 일실시예를 나타내는 단면도,
제5도는 이 발명에 따른 반도체 장치의 다른 실시예를 나타내는 단면도,
제6도는 이 발명에 따른 반도체 장치의 또 다른 실시예를 나타내는 단면도이다.
이 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 인쇄회로기판(printed circuit board : 이하 PCB라 칭함)상의 하나의 랜드패턴(land patten)에 반도체 칩의 동일한 동작을 수행하는 본딩패드를 두개 또는 네개씩 연결하여 실장밀도를 향상시켜 시스탬을 소형화하고 노이즈를 감소시킬 수 있는 반도체 장치에 관한 것이다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 신호 처리속도 및 소비 전력의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되는 추세에 따라 반도체 패키지 및 그실장방법의 중요성이 증가되고 있다. 이러한 반도체 장치의 고집적화 및 메모리 용량의 증가는 입출력 단자의 수를 증가시켜 반도체 칩을 외부와 접속시키는 입출력 단자인 리이드의 수가 증가되어 상기 리이드를 미세 피치(fine pitch)화시키고 있다.
또한 상기 반도체 장치의 신호 처리 속도 및 소비 전력의 증가는 반도체 소자에서 다량의 열이 발생되도록 하여 이 열을 발산시키기 위하여 상기 반도체 패키지에 별도의 히트 싱크를 형성하거나, 열전도율이 높은 재질로 패키지 몸체를 형성한다.
또한 상기 반도체 장치의 다기능화에 따라 여러가지 기능을 갖는 반도체 패키지가 개발되고 있으며, 상기 반도체 장치의 고밀도 실장 요구에 따라 반도체 패키지를 적층하거나, 반도체 칩를 직접 PCB상에 실장하는 방법등이 연구 실행되고 있다.
일반적으로, IC 또는 LSI등의 반도체 칩은 반도체 패키지에 밀봉되어 PCB에 장착된다. 상기 반도체 패키지의 기본형은 반도체칩이 방열용 금속판인 다이패드상에 장착되어 있으며, 본딩와이어에 의해 반도체칩의 본딩패드와 리이드들이 접속되어있고, 몰딩공정에 의해 에폭시 몰딩 컴파운드(epoxi moulding compound: 이하 EMC라 칭함)로 성형된 패키지 몸체가 상기 반도체칩과 와이어를 감싸 보호하는 구조로 형성되어 있다.
이러한 반도체 패키지는 외부 리이드가 패키지의 양변으로부터 수직아래방향으로 돌출되어 있는 디.아이.피(dual in line package: DIP)방식과, 외부 리이드가 패키지의 4변으로 돌출되어 있는 큐.에프.피(quad flat package: QFP)방식이 주류를 이루고 있다. 상기 QFP는 리이드의 수를 DIP 보다 비교적 많이 형성할 수 있으므로 고집적 반도체 칩에 적당하다.
이러한 반도체 패키지가 다수개 모여 메모리 모듈, 메모리 카드 및 IC 카드등에 사용된다. 이러한 반도체 장치를 상세히 설명하면,
제1도는 종래 기술에 따른 반도체 장치(10)의 일실시예의 단면도이다.
다수개의 반도체 패키지(12)가 PCB(18)의 랜드패턴(19)상에 접착되어 소정의 메모리 용량을 형성한다. 상기 반도체 패키지(12)는 소정 메모리 용량의 반도체칩(11)이 방열용 금속판인 사각형상의 다이패드(14)상에 장착되어 있으며, 상기 다이패드(14)의 사방에 일정간격을 갖는 리이드(16)들이 형성되어 있다. 또한 본딩와이어(17)에 의해 상기 반도체 칩(11)의 본딩패드와 리이드(16)들이 접속되어 있고, 통상의 몰딩공정에 의해 EMC로 성형된 패키지 몸체(15)가 상기 반도체 칩(11)과 와이어(17)를 감싸보호하고 있다.
이러한 반도체 장치(10)는 메모리 모듈, 메모리 카드 및 IC 카드등에 사용된다. 상기의 일반적인 반도체 패키지(12)를 사용한 반도체 장치(10)는 메모리 용량을 증가시키기 위하여 다수개의 반도체 패키지(12)를 PCB(18)의 랜드패턴(19)상에 실장한다. 예를 들어 1Mbyte 반도체 칩 4개가 모여 4Mbyte의 메모리 용량의 반도체 장치를 형성한다. 따라서 PCB(18)의 면적을 많이 차지하여 실장밀도가 떨어지는 문제점이 있어, 적층 패키지등의 방법이 연구실행되고 있다.
제2도는 종래 기술에 따른 반도체 장치(20)의 다른 실시예의 단면도로서, 칩 온 보드(chip on board)방식의 적층 패키지의 일종이다.
동일한 4개의 메모리용 반도체 칩(21)들이 순차적으로 소정 간격 이격되도록 적층되어 있으며, 상기 반도체 칩(21)들은 각각 일정 간격으로 형성되어 있는 리이드(26)들의 일측과 범프(23)가 개재되어 있는 탭 방식으로 연결되어 있다. 상기 리이드(26)들은 상기 4개의 반도체 칩(21)들이 상하로 서로 이격되도록 상측은 길게 하측은 짧게 적절한 길이로 절곡되어 있으며, 상기 리이드(26)들중 서로 동일한 동작을 하는 본딩패드에 연결되어 있는 리이드(26)들의 타측이 서로 접합되어 있고, 그 접합된 부분이 PCB (28)의 랜드패턴(29)상에 접착되어 상기 반도체 칩(21)들을 지지한다.
제3도는 종래 기술에 따른 반도체 장치(30)의 또다른 실시예의 단면도이다.
동일한 메모리 용량의 다수개의 반도체 칩(31)들이 일정간격으로 형성되어 있는 리이드(36)들의 일측과 범프(33)가 개재되어 접착되어 있으며, 상기 리이드(36)들의 타측이 PCB(38)와 내부의 금속배선(도시되지 않음)에 의해 연결되는 측벽(35)에 연결되어 있다. 상기 측벽(35)은 내부에 금속배선이 형성되어 있어 동일한 동작을 수행하는 리이드(36)들을 서로 연결하며, 상기 금속배선은 PCB(38)의 랜드패턴(39)에 연결된다.
이러한 반도체 장치들(20),(30)은 하나의 패키지 만으로도 모듈과 같이 많은 메모리 용량을 갖을 수 있다. 예를 들어 1Mbyte 반도체 칩 4개가 모여 4Mbyte의 메모리 용량의 반도체 장치를 형성한다.
또한 상기 반도체 장치들(20),(30)은 서로 같은 동작을 하는 리이드들이 서로 연결되어 있으므로 반도체 장치들(20),(30)의 메모리 용량은 적층되어 있는 반도체 칩(21),(31)의 수에 비례하여 증가하며, 동작속도 또한 동일한 수의 단일 칩 패키지가 각각 따로 연결 된 경우 보다 증가한다.
상술한 제1도의 일반적인 반도체 패키지를 이용한 반도체 장치는 PCB 실장시 하나의 랜드패턴에 하나의 리이드가 대응되어 접착되므로 랜드패턴 및 랜드패턴을 연결하는 인쇄회로가 차지하는 면적에 의해 실장밀도가 떨어지는 문제점이 있다. 또한 각각의 랜드패턴이 PCB의 금속배선에 의해 연결되므로 연결부분 각각에서의 회로적 노이즈가 증가되는 문제점이 있다.
또한 제2도 및 제3도의 반도체 장치들은 다수개의 메모리용 반도체 칩을 적층하므로 메모리 용량 및 신호 처리 속도를 증가시킬 수는 있으나, 반도체 장치의 높이가 증가되어 박형화가 어렵고, 각각의 반도체 칩의 본딩패드들을 하나 하나 리이드들과 탭방식 또는 와이어 본딩하여야 하므로 반도체 패키지의 제조 공정이 복잡하며, 리이드의 단선에 의해 실장공정시 반도체 장치의 신뢰성이 떨어지는 문제점이 있다.
따라서 이 발명의 목적은 종래의 적층형 반도체 패키지를 사용하지 않고 일반적인 반도체 패키지를 사용하여 메모리용 반도체 칩의 실장밀도를 향상시키며 회로의 노이즈를 감소시킬 수 있는 반도체 장치를 제공함에 있다.
이 발명의 다른 목적은 메모리 용량 및 신호처리 속도의 증가와 함께 반도체 패키지의 제조 공정을 간단히하고, 반도체 패키지의 신뢰성을 향상시킬수 있는 반도체 장치를 제공함에 있다.
상기와 같은 목적들을 달성하기 위한 이 발명의 특징은 금속배선 및 랜드패턴이 형성되어 있는 인쇄회로기판과, 상기 인쇄회로기판상에 실장되어 있는 다수개의 반도체 칩을 구비하는 반도체 장치에 있어서: 상기 인쇄회로기판상에 반복 실장되며, 서로 미러칩이고, 동일한 작용을 수행하는 본딩패드들이 그 사이의 랜드패턴 상에 연결되어 있는 제1및 제2반도체 칩을 구비하는 반도체 장치에 있다.
다른 목적들을 달성하기 위한 이 발명의 다른 특징은 금속배선 및 랜드패턴이 형성되어 있는 인쇄회로기판과, 상기 인쇄회로기판상에 실자외어 있는 다수개의 반도체 칩을 구비하는 반도체 장치에 있어서: 상면 및 하면에 서로 대칭되는 금속배선 및 랜드패턴이 형성되어 있는 인쇄회로기판과: 상기 인쇄회로기판의 상면 및 하면의 대칭되는 랜드패턴이 서로 연결되도록 상하로 형성되어 있는 도전물질과: 상기 인쇄회로기판의 상면 및 하면에 엇갈리게 번갈아 실장되며, 서로 미러칩이며, 동일한 작용을 수행하는 본딩패드들이 상기 상면 및 하면의 랜드패턴에 의해 서로 연결되어 있는 제1및 제2반도체 칩을 구비하는 반도체 장치에 있다.
이하, 이 발명에 따른 반도체 장치의 바람직한 하나의 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
제4도는 이 발명에 따른 반도체 장치(40)의 일실시예의 단면도로서, 메모리 칩이 실장되어 있는 제1 및 제2반도체 패키지(41a),(41b)가 금속배선 및 랜드패턴(49)이 형성되어 있는 PCB(48)상에 번갈아 실장되어 있으며, PCB(48)의 랜드패턴(49)상에 외부 리이드(46a),(46b)들이 댐납 또는 은(Ag)을 포함하는 에폭시등 도전성 접착제로 접착되어 있다.
상기 제2반도체 패키지(41b)는 상기 제1반도체 패키지(41a)에 탑재되어 있는 칩과 회로 및 본딩패드(도시되지 않음)들이 대칭되게 형성되어 있는 리버스 칩(reverse chip)이 실장된 패키지이다. 따라서 하나의 랜드패턴(49)상에 제1 및 제2반도체 패키지(41a),(41b)의 동일한 동작을 수행하는 외부 리이드(46a),(46b)들이 함게 접착되어 있다.
이 발명의 다른 실시예는 제5도에 도시되어 있는 바와 같이, 칩 온 보드(chip on board)방식으로서, 제1 및 제2반도체 칩(51a),(51b)이 PCB(58)상에 은(Ag)을 포함하는 에폭시등의 접착제나 금속열압착 방법에 의해 번갈아 실장되어 있으며, 각각의 본딩패드(53)들이 상기 PCB(58)의 랜드패턴(59)들과 와이어(57)로 본딩되어 있다.
이때 상기 제2반도체 칩(51b)은 상기 제1반도체 칩(51a)과 회로 및 본딩패드(53)들이 대칭되도록 형성되어 있는 리버스 칩이며, 따라서 하나의 랜드패턴(59)상에 동일한 동작을 수행하는 제1 및 제2반도체 칩(51a),(51b)의 본딩패드(53)들이 와이어(57)로 연결되어 있다.
이 발명의 또다른 실시예는 제6도에 도시되어 있는 바와 같이, 금속배선(도시되지 않음) 및 랜드패턴(69)들이 양면에 대칭되게 형성되어 있는 PCB(68)의 상면 및 하면에 제1 및 제2반도체 패키지(61a),(62b)들이 반복 실장되어 있으며, 제2반도체 패키지 (62b)는 상기 제1반도체 패키지(61a)에 탑재되어 있는 반도체 칩과 회로 및 본딩패드(도시되지 않음)들이 대칭되도록 형성되어 있는 리버스 칩이다.
이때 상기 상면 및 하면에 대칭되게 형성되어 있는 랜드패턴(69)은 상기 PCB (68)에 형성되어 있는 관통공을 메꾼 도전물질(63)에 의해 서로 연결되어지며, 실장 상태는 상면에 포워드 칩을 탑재한 제1반도체 패키지(61a)가 실장되어 있고, 하면에는 대칭되게 리버스 칩을 탑재한 제2반도체 패키지(62b)가 실장되어 있다. 상기 도전물질은, 예를 들본딩 하여야전성 에폭시나 금속 및 상하 방향으로만 전기식으로 도통되는 이방성 도전물질 등을 사용한다. 또한 각각 상하 두개씩의 제1 및 제2반도체 패키지 (62b),(62b)들의 동일한 작용을 수행하는 외부 리이드(66a),(66b)들이 하나의 랜드패턴 (69)에 댐납 또는 은(Ag)을 포한하는 에폭시등 도전성 접착제로 접착되어 있다.
또한 도시되어 있지는 않으나, 상기 상.하면에 랜드패터니 형성되어 있는 PCB상에 베어 칩 상태의 포워드 및 리버스 칩을 실장할 수도 있다.
이상에서 설명한 바와 같이 이 발명에 따른 반도체 장치는, 금속배선과 랜드패턴이 형성되어 있는 PCB상에 패키지 또는 베어 칩(bare chip) 상태의 포워드 칩과 리버스 칩을 반복 실장하며, 두종류의 반도체 칩의 동일한 동작을 수행하는 두개의 본딩패드를 인접한 하나의 랜드패턴에 연결하거나, 또는 PCB의 양면에 금속배선과 랜드패턴이 대칭되도록 형성하고, 상기 상하면의 대응되는 랜드패턴을 도전물질로 연결하였으며, 상기 PCB의 상면 및 하면에 서로 대칭되게 패키지 또는 베어칩 상태의 포워드 및 리버스칩을 순차적으로 반복 실장하여 상기 상하로 각각 두개씩의 포워드 및 리버스 칩들의 동일한 동작을 수행하는 본딩패드들을 인접한 랜드패턴과 연결하였다.
따라서 이 발명은 메모리용 모듈, IC 카드 및 메모리 카드등에 사용되는 PCB의 금속배선 및 랜드패턴을 최소화하여 실장 밀도를 향상시켜 시스탬을 소형화할 수 있는 이점이 있다. 또한 종래 각각의 반도체 칩이 각각에 대응하는 랜드패턴과 연결되어 두개 또는 네개의 랜드패턴이 PCB의 금속배선에 의해 연결되던 것을 하나의 랜드패턴에 두개 또는 네개의 본딩패드가 연결되므로 시스탬상기 랜 노이즈를 감소시킬 수 있는 이점이 있다.
Claims (7)
- 금속배선 및 랜드패턴이 형성되어 있는 인쇄회로기판과, 상기 인쇄회로기판상에 실장되어 있는 다수개의 반도체 칩을 구비하는 반도체 장치에 있어서: 상기 인쇄회로기판상에 반복 실장되며, 서로 미러칩이고, 동일한 작용을 수행하는 본딩패드들이 그 사이의 랜드패턴상에 연결되어 있는 제1및 제2반도체 칩을 구비하는 반도체 장치.
- 제1항에 있어서, 상기 제1및 제2반도체 칩이 베어칩 상태로 상기 인쇄회로기판상에 실장되어 있는 반도체 장치.
- 제2항에 있어서, 상기 제1및 제2반도체 칩의 본딩패드가 인접한 랜드패턴과 와이어로 연결되어 있는 반도체 장치.
- 제1항에 있어서, 상기 제1및 제2반도체 칩이 패키지 상태로 실장되어 있는 반도체 장치.
- 제4항에 있어서, 상기 제1 및 제2반도체 칩이 탑재되어 있는 패키지의 외부 리이드가 상기 랜드패턴과 연결되어 있는 반도체 장치.
- 금속배선 및 랜드패턴이 형성되어 있는 인쇄회로기판과, 상기 인쇄회로기판상에 실장되어 있는 다수개의 반도체 칩을 구비하는 반도체 장치에 있어서: 상면 및 하면에 서로 대칭되는 금속배선 및 랜드패턴이 형성되어 있는 인쇄회로기판과: 상기 인쇄회로기판의 상면 및 하면의 대칭되는 랜드패턴이 서로 연결되도록 상하로 형성되어 있는 도전물질과: 상기인쇄회로기판의 상면 및 하면에 엇갈리게 번갈아 실장되며, 서로 미러칩이며, 동일한 작용을 수행하는 본딩패드들이 상기 상면 및 하면의 랜드패턴에 의해 서로 연결되어 있는 제1및 제2반도체 칩을 구비하는 반도체 장치.
- 제6항에 있어서, 상기 도전물질이 도전성 에폭시, 금속 및 이방성도전물질로 이루어지는 군에서 임의로 선택되는 하나로 형성되는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930004418A KR100235495B1 (ko) | 1993-03-22 | 1993-03-22 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930004418A KR100235495B1 (ko) | 1993-03-22 | 1993-03-22 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940022757A KR940022757A (ko) | 1994-10-21 |
| KR100235495B1 true KR100235495B1 (ko) | 1999-12-15 |
Family
ID=19352564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930004418A KR100235495B1 (ko) | 1993-03-22 | 1993-03-22 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100235495B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338774B1 (ko) * | 1999-07-08 | 2002-05-31 | 윤종용 | 인쇄회로기판에 사용되는 메모리 모듈 보오드 장착용 소켓 |
-
1993
- 1993-03-22 KR KR1019930004418A patent/KR100235495B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940022757A (ko) | 1994-10-21 |
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