KR0134648B1 - 노이즈가 적은 적층 멀티칩 패키지 - Google Patents

노이즈가 적은 적층 멀티칩 패키지

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Abstract

적층 멀티칩 패키지에 있어서, 노이즈를 줄이기 위하여 감결합 캐패시터를 사용하는 경우에는 한정된 표면적에 별도의 캐패시터를 배치하는 공간을 마련해야 하므로 실장밀도를 높이는 데 한계가 있다. 따라서 적층 멀티칩 패키지의 노출된 칩의 하면 전체에 접지를 위한 도전성 필름들을 접착시키고, 도전성 필름들에 형성된 접지단자와 하층의 칩에 형성된 리드 또는 프레임의 엣지부에 마련된 접지단자와 각각 연결시킨 후 프레임의 관통공을 통하여 인쇄회로기판의 접지선과 연결함으로써 패키지의 노이즈를 최소화하였다. 따라서, 접지에 의한 노이즈 제거방식은 패키지의 칩이 몰드의 표면에 노출되는 모든 3차원 적층 멀티칩 패키지에 노이즈를 제거하기 위해 적용될수 있다.

Description

노이즈가 적은 적층 멀티칩 패키지
제1도 (a), (b)는 종래 기술에 따른 적층 멀티칩 패키지의 일 실시예를 나타낸 단면도.
제2도는 종래 기술에 따른 멀티칩 패키지의 다른 실시예를 나타낸 단면도.
제3도는 (a), (b)는 본 발명에 따른 적층 멀티칩 패키지의 일 실시예를 나타낸 단면도.
제4도는 본 발명에 따른 멀티칩 패키지의 다른 실시예를 나타낸 단면도.
제5도는 본 발명에 따른 멀티칩 패키지의 또 다른 실시예를 나타낸 단면도.
제6도는 제5도의 일부를 나타낸 평면도.
제7도는 본 발명에 따른 멀티칩 패키지의 동작상태를 나타낸 그래프.
제8도는 본 발명에 따른 멀티칩 패키지의 동작상태를 나타낸 그래프이다.
본 발명은 적층 멀티칩 패키지에 관한 것으로서, 더욱 상세하게는 멀티칩 패키지의 하부에 노출된 실리콘 기판에 도전성 필름을 부착하여 인쇄회로기판의 접지선과 연결하여 접지함으로써, 노이즈가 효과적으로 방지되는 적층 멀티칩 패키지에 관한 것이다.
일반적으로 집적회로(IC)는 실리콘 기판의 표면에 형성된다. 반도체 회로의 2차원 면에서 각각의 요소 및 배선을 미세하게 형성시키고 반도체 칩의 단면적을 증가시킴으로써, 고집적화가 실현될 수 있다. 그러나 2차원의 구조는 기판의 제조공정상 한계가 있고, 반도체 소자가 차지하는 면적과 중량이 증가하게 된다. 이러한 문제를 해결하기 위하여 반도체 칩의 요소들을 고집적화하여 반도체 칩당의 용량을 증가시키고, 인쇄회로기판에 패키지화된 고밀도 모듈을 실장하고, 3차원적으로 고밀도칩을 적층함으로써, 집적도를 증가시키는 방법이 등장하였다. 물론 인쇄회로기판상에 고밀도의 실장은 복수개의 표면실장형 반도체 칩이나 탭(Tape Automated Bonding: TAB)패키지를 배치함으로써 수행될 수 있다. 반도체 소자의 고집적화가 더욱 진행됨에 따라, 소자의 성능을 개선시키기 위해 더 빠른 속도로 동시에 출력구동회로를 스위칭할 필요가 생기게 된다. 이러한 스위칭 속도의 증가는 그에 따른 전기적 노이즈 증가를 유발하게 되었다. 따라서, 스위칭 속도의 증가에 따른 노이즈의 수준을 최소화하기 위해 여러 가지 방법이 사용되었다. 그중 한 방법은 관련된 전압핀들 사이에 감결함(減結合) 캐패시터(decoupling capacitor)로서 각각의 캐패시터들을 결합하는 방식이다.
제1도는 종래 기술에 따른 적층 멀티칩 패키지의 일 실시예를 나타낸 단면도로서, 일본 도시오 수가노등에 의해 미합중국 특허 제 5, 198, 888 호에 개시되어 있는 것이다.
제1a도를 참조하면, 적층 반도체 패키지(10)는 반도체 패키지(16)가 프레임(19)을 이용하여 복수개, 예를 들어 4층으로 적층되어 있는 구조를 갖고 있다.
그리고 그 반도체 패키지(16)의 반도체 칩(11)이 캐패시터(24)상에 위치하도록 프레임(19)은 인쇄회로기판(22)상의 랜드패턴(23)상에 표면실장되어 있다.
이를 좀 더 상세히 언급하면, 상기 적층 반도체 패키지(10)의 제 1층에 있어서, 반도체 패키지(16)의 노출된 리드(13)가 땜납(17)에 의해 제 1 층에 있는 프레임(19)의 상부면에 형성되어 있는 회로패턴(18a)에 전기적으로 연결되어 있다.
상기 적층 반도체 패키지(10)의 제 2층에 있어서, 반도체 패키지(16)의 노출된 리드(13)가 땜납(17)에 의해 제 2 층에 있는 프레임(19)의 상면에 형성되어 있는 회로패턴(18a)에 전기적으로 연결되고, 상기 프레임(19)의 하면에 형성된 회로패턴(18b)이 땜납(17)에 의해 상기 제 1 층 프레임(19)의 상면에 형성된 회로패턴(18a)에 전기적으로 연결된다.
따라서, 2층의 반도체 패키지(16)의 반도체 칩(11)의 하부면과, 1층의 반도체 패키지(16)에 존재하는 수지(15)의 상부면사이에 약간의 간격을 두고 공간이 존재하게 된다.
계속하여, 상기 적층 반도체 패키지(10)의 제 3, 4층에 있어서, 이와 같은 방법으로반도체 패키지들(16)이 적층된다.
이와 같이 적층된 적층 반도체 패키지(10)의 제 1 층 프레임(19)의 회로패턴(18a)이 땜납(17)에 의해 상기 인쇄회로기판(22)의 랜드패턴(23)상에 표면실장된다.
이때, 제 1 층 반도체 패키지(16)의 반도체 칩(11)이 캐패시터(24)상에 위치하게 된다.
여기서, 반도체 패키지(16)는 반도체 칩(11)의 상부면상에 본딩 패드(도시 안됨)가 형성되어 있고, 리드들(13)이 테이프 캐리어의 절연필름(12)상에 형성되어 있으며, 범프(14)들이 그 리드들(13)의 내측 일부 영역을 그 리드들(13)에 대응하는 상기 본딩패드들에 각각 전기적으로 연결하고 있으며, 상기 반도체 칩(11)의 하부면과 상기 리드들(13)의 외측 일부 영역을 노출하도록 상기 반도체 칩(11)과 상기 범프(14) 및 상기 리드들(13)이 수지(15)로 봉지 되어 있는 구조로 이루어져 있다.
상기 프레임(19)은 회로패턴(18a, 18b)이 그 프레임(19) 본체의 상 하부면상에 각각 형성되어 있고, 점선으로 표시된 관통공들(21)이 그 프레임(19)의 본체를 수직으로 관통하고 있으며, 전도성 물질의 박막이 상기 관통공(21)의 면상에 형성되어서 상기 회로패턴들(18a, 18b)을 전기적으로 연결하고 있는 구조로 이루어져 있다.
상기 인쇄회로기판(22)은 랜드패턴들923)이 그 인쇄회로기판(22) 본체의 상부면상에 형성되어 있고, 캐패시터(24)가 상기 제 1층 반도체 패키지(16)의 하부에 설치되어 있다.
따라서, 인쇄회로기판(220의 랜드패턴(23), 프레임(19)의 상하면 회로패턴(18a, 18b), 관통공(21), 반도체 패키지(16)의 리드(13), 반도체 칩(11)의 본딩 패드, 및 인쇄회로기판(22)의 접지선(도시안됨)은 서로 전기적으로 연결되어 있다.
상기와 같은 구조를 갖는 적층 반도체 패키지(10)는 인쇄회로기판(22)상에 형성된 랜드패턴923) 위에 실장시에, 캐패시티(24)는 전원의 노이즈를 줄이기 위한 노이즈 필터로서 역할을 담당하도록 설치되어 있다.
예를 들어, MOS(Metal Oxide Semiconductor)구조를 갖는 소자에 있어서, 실리콘 기판의 능동(active) 영역과 기판간에 PN다이오드가 형성된 경우를 제 1 도(나)에 나타냈다. 제 1 도 (나)를 참조하면, P-sub 기판상에 형성된 n+ 매입층과 p+매입층 사이를 콘덴서에 연결하여 접지시킴으로써, 노이즈를 어느 정도 줄일 수 있도록 하였다. 종래 기술에 따른 범프(bump)를 이용한 패키지에서는 반도체 칩 내부 전극과 외부 전극을 연결한 반대쪽의 실리콘 기판은 노출되어 있는데, Vss와 연결되어 있지 않는 능동영역과 기판간의 다이오드에는 동작시 역방향 바이어스의 다이오드를 가지므로 전류가 흐르지 않지만, 교류(AC) 동작시에는 신호의 언더슈트(undershoot)에 의해 능동영역에서 기판보다 낮은 전위를 형성하여 순방향 바이어스의 다이오드 형성으로 전류가 흐르게 되므로 소자의 동작이 불안정하게 된다. 물론 N-sub 기판의 경우도 결과는 마찬가지다.
상기와 같이 반도체 칩과 멀리 떨어져 실장된 개별 캐패시터는 복수개의 전원선이나 대형 전원 버스에 의해 전기적으로 연결되어 있다. 이 전원선들은 대표적으로 고인덕턴스 패스를 나타낸다. 또한 전선에 흐르는 전류가 증가함에 따라 전합강하는 더욱 커진다. 이때 전압 강하는 원치 않는 전력분배 노이즈가 된다. 따라서 전원 경로의 실효 인덕턴스를 줄이기 위해 캐패시터를 가능한 한 반도체 칩 가까이에 설치함으로써 노이즈를 줄일수 있는 장점이 있다. 그러나, 반도체 칩과 관련된 전선의 배치나 개별 캐패시터 크기를 고려할 때, 전압 강하나 노이즈가 젼혀 없도록 캐패시터들을 배열하는 것은 어렵고, 또한 이들 노이즈 제거용 캐패시터는 고주파 저인덕턴스의 캐패시터로서 가격이 고가이기 때문에, 고집적회로의 비용을 증가시키는 문제점이 있다.
제2도는 종래 기술에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도이다.
제2도를 참조하면, 초박형 소형 패키지인 TSOP(Thin Small Outline Package)나 SOJ(Small Outline j-banded package)의 적층 멀티칩 구조를 나타낸 것이다. 반도체 칩(31)이 금으로 된 범프(32)에 의해 내부리드(33)와 전기적으로 연결되어 있고, 상기 반도체 칩(31)은 상기 외부리드(34)를 공통단자로 묶어 외부 인쇄 회로기판(35)에 형성된 랜드패턴(36)상에 실장된다.
따라서 상기 종래 기술에 따른 반도체 패키지의 일 실시예와 달리 적층된 멀티칩 패키지의 하면과 패키지 사이가 좁기 때문에, 패키지의 노이즈를 줄이기 위해 적층 패키지의 하면에 캐패시티를 설치할 수 없는 결점이 있다. 이를 극복하기 위해 캐패시터를 위한 별도의 공간이 마련 되야 하기에 결국 실장밀도를 높이는데 저해요인이 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본발명으 목적은 3차원 적층형 멀티칩 패키지의 각각의 반도체 패키지들의 노출된 반도체 칩의 하면에 도전성 필름을 접착시키고, 상기 도전성 필름들은 상기 프레임의 엣지부에 마련된 접지단자 및 상기 인쇄회로기판의 접지선과 연결시킴으로써, 생산 비용을 크게 늘이지 않으면서 스위칭 속도가 빠르고 패키지의 노이즈가 적은 적측형 멀티칩 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 3차원 적측형 멀티칩 패키지의 각각의 반도체 패키지들의 노출된 반도체 칩의 하면에 도전성 필름들을 접착시키고, 상기 도전성 필름의 하면과 다른 반도체 패키지의 상면사이에 절연성 필름을 개재시키고, 상기 반도체 칩에 부착된 도전성 필름들에 형성된 접지단자와 하층의 반도체 칩에 형성된 리드를 전기적으로 연결하여 프레임의 엣지부에 마련된 접지단자 및 인쇄회로기판의 접지선과 연결시킴으로써, 생산비용을 크게 증가시키지 않으면서 스위칭 속도가 빠르고 패키지의 노이즈가 적은 적층형 멀티칩 패키지를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 노이즈가 적은 멀티칩 패키지의특징은, 필름 캐리어의 절연필름상에 형성된 다수개의 내부 리드 하면에 범프에 의해 반도체 칩이 실장되며, 상기 반도체 칩 하면이 노출되도록 한 적어도 하나 이상의 반도체 패키지와; 상기 반도체 패키지의 외부 리드를 프레임의 랜드 패턴상에 실장하며, 패키지 적층에 따른 노이즈를 방지하는 캐패시터가 탑재된 인쇄회로기판과; 상기 반도체 패키지의 외부 리드상에 개재하며 또 다른 반도체 패키지가 3차원적으로 실장된 적층형 멀티칩 반도체 패키지에 있어서; 상기 반도체 패키지들의 노출된 상기 반도체 칩 하면에 접지를 위한 도전성 필름들을 접착시키고, 상기 도전성 필름들은 상기 프레임의 엣지부에 마련된 접지단자와 각각 연결시킨 후, 상기 접지단자들은 프레임의 일측에 형성된 관통공을 통하여 상기 인쇄회로기판의 접지선과 연결된 점에 있다.
본 발명에 따른 노이즈가 적은 적층 멀티칩 패키지의 다른 특징은, 필름 캐리어의 절연필름상에 형성된 다수개의 내부리드 하면에 범프에 의해 반도체 칩이 실장되며, 상기 반도체 칩이 노출되도록 한 적어도 하나 이상의 반도체 패키지와; 상기 반도체 패키지의 외부리드를 프레임의 랜드패턴에 실장하며, 패키지 적층에 따른 노이즈를 방지하는 캐패시터가 탑재된 인쇄회로기판과; 상기 반도체 패키지의 외부 리드상에 개재하며, 또 다른 반도체 패키지가 3차원적으로 실장된 적층형 멀티칩 반도체 패키지에 있어서; 상기 반도체 패키지들의 노출된 상기 반도체 칩 하면에 접지를 위한 도전성 필름들을 접착시키고, 상기 반도체 칩의 도전성 필름의 하면과 하층의 다른 반도체 패키지의 상면사이에 절연성 필름을 개재시키고, 상기 상층 반도체칩에 부착된 도전성 필름들에 형성된 접지단자와 하층의 반도체 칩에 형성된 리드를 전기적으로 연결하여 상기 프레임의 엣지부에 마련된 접지단자와 각각 연결시킨 후, 상기 접지단자들은 프레임의 일측에 형성된 관통공을 통하여 상기 인쇄회로기판의 접지선과 연결된 점에 있다.
이하, 첨부된도면을 참조하여 본 발명에 따른 노이즈가 적은 적층 멀티칩 패키지의 바람직한 실시예를 상세히 설명한다.
제3도는 본 발명에 따른 적층 멀티칩 반도체 패키지의 일 실시예를 나타내는 도면으로서, (a)도면 정면도이고, (b)도는 작용 효과를 설명하기 위한 단면도이다.
제3도를 참조하면, 적층 반도체 패키지(30)는 반도체 패키지(16)가 프레임(19)을 이용하여 복수개, 예를 들어 4층으로 적층되어 있는 구조를 갖고 있다. 그리고 그 반도체 패키지(16)의 반도체 칩(11)이 캐패시터(24)상에 위치하도록 상기 프레임(19)은 인쇄회로기판(22)상의 랜드패턴(23)상에 표면실장되어 있다.
이를 좀 더 상세히 언급하면, 상기 적층 반도체 패키지(30)의 제 1층에 있어서, 반도체 패키지(16)의 노출된 리드913)가 땜납(17)에 의해 제 1층에 있는 프레임(19)의 하부면에 형성되어 있는 회로패턴(18b)에 전기적으로 연결되고, 상기 반도체 패키지(16)의 노출된 반도체 칩(11)의 하부면이 그 하부면상의 도전성 필름(25)에 의해 상기 프레임(19)의 접지단자(25a)에 전기적으로 연결된다.
그리고, 상기 적층 반도체 패키지(30)의 제 2 층에 있어서, 반도체 패키지(16)의 노출된리드(13)가 땜납(17)에 의해 제 2 층에 있는 프레임(19)의 하부면에 형성되어 있는 회로패턴(18b)에 전기적으로 연결되고, 상기 반도체 패키지(16)의 노출된 반도체 칩(11)의 하부면이 그 하부면상의 도전성 필름(25)에 의해 상기 프레임(19)의 접지단자(25a)에 전기적으로 연결되며, 상기 프레임(19)의 회로패턴(18b)이 땜납(17)에 의해 상기 제 1층 프레임(19)의 상부면에 형성된 회로패턴(18a)에 전기적으로 연결된다.
따라서, 2층의 반도체 패키지(16)에 존재하는 도전성 필름(25)의 하부면과, 1충의 반도체 패키지(16)에 존재하는 수지(15)의 상부면사이에 약간의 간격을 두고 공간이 존재하게 된다. 계속해서, 상기 적층 반도체 패키지(30)의 제 3,4층에 있어서, 이와 같은 방법으로 반도체 패키지들(16)이 적층된다.
이와 같이 적층된 적층 반도체 패키지(30)의 제 1층 프레임(19)의 회로패턴(18)이 땜납(17)에 의해 상기 인쇄회로기판(22)의 랜드패턴(23)상에 표면실장된다.
이때, 제 1층 반도체 패키지(16)의 반도체 칩(11)이 캐패시터(24)상에 위치하게 된다.
여기서, 반도체 패키지(16)는 반도체 칩(11)의 상부면상에 본딩패드(도시 안됨)가 형성되어 있고, 리드들(13)이 테이프 캐리어의 절연필름(12)상에 형성되어 있으며, 범프(14)들이 그 리드들(13)의 내측 일부 영역을 그 리드들(13)에 대응하는 상기 본딩패드들에 각각 전기적으로 연결하고 있으며, 상기 반도체 칩(11)의 하부면과 상기 리드들(13)의 외측 일부 영역을 노출하도록 상기 반도체 칩(11)과 상기 범프(14) 및 상기 리드들(13)이 수지(15)로 봉지되어 있는 한편, 접지를 위한 도전성 필름(25)이 상기 반도체 칩(11)의 노출된 하부면상에 접착되는 구조로 이루어져 있다.
상기 프레임(19)은 회로패턴(18a, 18b)이 그 프레임(19) 본체의 상 하부면상에 각각 형성되어 있고, 점선으로 표시된 관통공들(21)이 그 프레임(19)의 본체를 수직으로 관통하고 있으며, 전도성 물질의 박막이 상기 관통공(21)의 면상에 형성되어 있음과 아울러 상기 회로패턴들(18a, 18b)을 전기적으로 연결하고 있는 한편, 접지단자(25a)가 상기 프레임(40)의 내측모서리에 형성되어 있는 구조로 이루어져 있다.
상기 인쇄회로기판(22)은 랜드패턴들(23)이 그 인쇄회로기판(22) 본체의 상부면상애 형성되어 있고, 캐패시터(24)는 상기 제 1층 반도체 패키지(16)의 하부에 설치되어 있다.
따라서, 인쇄회로기판(22)의 랜드패턴(23), 프레임(19)이 상하면 회로패턴(18a, 18b), 관통공(21) 및 접지단자(25a), 반도체 패키지(16)의 리드(13), 반도체칩(11)의 본딩 패드, 도전성 필름(25) 및 인쇄회로기판(22)의 접지선(도시안됨)은 각기 전기적으로 연결되어 있다.
상기 도전성 필름(25) 및 접지단자(25a)의 재질은 전기 전도성이 양호한 구리, 금, 은, 알루미늄,주석, 및 이들 합금중의 어느 하나이다.
상기와 같은 구조를 갖는 적층 반도체 패키지(30)가 인쇄회로기판(22)상에 형성된 랜드패턴(23) 위에 실장시에, 캐패시터(24)는 전원의 노이즈를 줄이기 위한 노이즈 필터로서 역할을 담당하도록 설치되어 있다.
제3b도를 참조하면, 실리콘 기판의 노출된 면의 전면에 도전성 필름을 부착시키고, P-sub에 형성된 n+매입층 및 p+매입층에 연결된 노이즈 제거용 콘덴서와 상기 도전성 필름을 공통 단자로 묶어 접지시킴으로써, 홀(Hole)이 접지단자(Vss)로 이동하므로 P-sub 기판의 경우도 효과는 동일하다. 상기 기판은 실리 콘 기판은 물론이고, 알루미나 세라믹, 게르마늄 - 비소 등의 기판에도 적용될 수 있으며 효과는 마찬가지다.
제4도는 본 발명에 따른 적층 멀티칩 반도체 패키지의 다른 실시예를 나타낸 정단면도이다.
제4도를 참조하면, 적층 반도체 패키지(40)는 반도체 패키지(16)가 프레임(19)을 이용하여 복수개, 예를 들어 4층으로 적층되어 있는 구조를 갖고 있다. 그리고 그 반도체 패키지(16)의 반도체 칩 (11)이 캐패시터(24)상에 위치하도록 상기 프레임(19)은 인쇄회로기판(22)상의 랜드패턴(23)상에 표면실장되어 있다.
이를 좀 더 상세히 언급하면, 상기 적층 반도체 패키지(40)의 제 1층에 있어서, 반도체 패키지(16)의 노출된 리드(13)가 땜납(17)에 의해 제 1층에 있는 프레임(19)의 상부면에 형성되어 있는 회로패턴(18a)에 전기적으로 연결되고, 도전성 필름(25)과 절연성 필름(26)이 상기 반도체 패키지(16)의 노출된 반도체 칩(11)의 하부면상에 순차적으로 접착되며, 그 도전성 필름(25)이 상기 프레임(19)의 접지단자(25a)에 전기적으로 연결되는 한편, 접지단자(26a)가 상기 패키지(16)의 수지(15)의 측면부의 상측부와 상기리드(13)의 상부면 사이에 형성된다.
그리고, 상기 적층 반도체 패키지(40)의 제 2층에 있어서, 반도체 패키지(16)의 노출된 리드(13)가 땜납(17)에 의해 제 2층에 있는 프레임(19)의 상부면에 형성되어 있는 회로패턴(18a)에 전기적으로 연결되고, 도전성 필름(25)과 절연성 필름(26)이 상기 반도체 패키지(16)의 노출된 반도체 칩(11)의 하부면상에 순차적으로 접착되며, 그 도전성 필름(25)이 상기 제 1층 반도체 패키지(16)의 접속단자(26a)에 전기적으로 연결되는 한편, 접지단자(26a)가 상기 제 1 층 반도체 패키지(16) 수지(15)의 측면 상측부와 상기 리드(13)의 상부면사이에 형성된다. 그리고, 상기 제 2층 프레임(19)의 하부면에 형성되어 있는 회로패턴(18b)은 땜납(17)에 의해 상기 제 1층 프레임(19)의 상부면에 형성되어 있는 회로패턴(18a)에 전기적으로 연결된다.
따라서, 제 2 층의 반도체 패키지(16)에 존재하는 절연성 필름(26)의 평탄한 하부면과 제 1 층 반도체 패키지(16)의 평탄한 상부면 사이에 공간이 존재하지 않는다. 계속해서, 상기 적층 반도체 패키지(40)의 제 3,4층에 있어서, 이와 같은 방법으로 반도체 패키지들(16)이 적층된다.
이와 같이 적층된 적층 반도체 패키지(40)의 제 1층 프레임(19)의 하부면에 형성되어 있는 회로패턴(18b)이 땜납(17)에 의해 상기 인쇄회로기판(22)의 랜드패턴(23)상에 표면실장된다. 이때, 제 1층 반도체 칩(11)이 캐패시터(24)상에 위치하게 된다.
여기서, 반도체 패키지(16)는 반도체 칩(11)의 상부면상에 본딩패드(도시 안됨)이 형성되어있고, 리드들(13)이 테이프 캐리어의 절연필름(12)상에 형성되어 있으며, 범프(14)들이 그 리드들(13)의 내측 일부 영역을 그 리드들(13)에 대응하는 상기 본딩패드들에 각각 전기적으로 연결하고 있으며, 상기 반도체 칩(11)의 하부면과 상기 리드들(13)의 외측 일부 영역을 노출하도록 상기 반도체 칩(11)과 상기 범프(14) 및 상기 리드들(13)이 수지(15)로 봉지되어 있는 한편, 접지를 위한 도전성 필름(25)과 절연성 필름(26)이 상기 반도체 칩(11)의 노출된 하부면상에 접착되고, 접지단자(26a)가 상기 패키지(16) 수지(15)의 측면 상측부와 상기 리드(13)의 상부면 사이에 형성되는 구조로 이루어져 있다.
상기 프레임(19)은 회로패턴(18a, 18b)이 그 프레임(19) 본체의 상 하부면상에 각각 형성되어 있고, 점선으로 표시된 관통공들(21)이 그 프레임(19)의 본체를 수직으로 관통하고 있으며, 전도성 물질의 박막이 상기 관통공921)의 면상에 형성되어 있음과 아울러 상기 회로패턴들(18a, 18b)을 전기적으로 연결하고 있는 한편, 접지단자(25a)가 상기 제 1층의 프레임(19)의 내측 모서리에만 형성되어 있는 구조로 이루어져 있다.
상기 인쇄회로기판(22)은 랜드패턴들(23)이 그 인쇄회로기판(22) 본체의 상부면상에 형성되어 있다. 따라서, 인쇄회로기판(22)의 랜드패턴(23), 프레임919)이 상하면회로패턴(18a,18b), 관통공(21) 및 접지단자(25a, 26b) , 반도체 패키지(16)의 리드(13), 반도체 칩(11)의 본딩 패드, 도전성 필름(25) 및 인쇄회로기판(22)의 접지선(도시 안됨)은 각기 전기적으로 연결되어 있다.
상기 도전성 필름(25) 및 접지단자(25a, 26b)의 재질은 전기 전도성이 양호한 구리, 금, 은, 알루미늄, 주석 및 이들 합금중의 어느 하나이다.
상기와 같은 구조를 갖는 적층 반도체 패키지(40)는 전원의 노이즈를 줄이기 위해 인쇄회로기판(22)상에 형성된 랜드패턴(23)위에 실장 시에 노이즈 필터로서 역할을 담당하는 캐패시터(24)가 설치되어 있다.
상기 적층 반도체 패키지(40)에서는 반도체 칩의 노출된 면의 하면에 도전성 필름(25)을 부착시키고, 상기 도전성 필름(25)의 접지단자(26a)를 바로 밑에 있는 패키지의 외부에 노출된 접지선 리드(13)와 연결시키고, 최하층의 도전성 필름(25)은 별도의 접지단자(25a)에 연결시킨 후, P형 기판에 형성된 n+매입층 및 p+매입층에 연결된 노이즈 제거용 캐패시터(24)와 상기 도전성 필름(25)을 공통 단자로 하여 접지시킴으로써, 홀(Hole) 이 접지단자(Vss)로 이동하므로 P형 기판의 저항이 작아져 노이즈가 작아지고 소자의 동작이 안정화 된다. 물론 N형 기판의 경우도 효과는 동일하다. 상기 기판은 물론이고, 알루미늄 세라믹, 게르마늄-비소 등의 기판에서도 적용되며, 효과는 마찬가지다.
제5도는 본 발명에 따른 적층 반도체 패키지의 또 다른 실시예를 나타낸 단면도이다.
제5도를 참조하면, 상기 패키지는 반도체 칩(31)이 금으로 된 범프(32)에 의해 내부리드(33)와 전기적으로 연결되어 있고, 상기 반도체 칩(31)은 상기 외부리드(34)를 공통단자로 묶어 외부 인쇄회로기판(35)에 형성된 랜드패턴(36)상에 실장된 종래의 초박형 소형 패키지의 적층 멀티칩 구조에 있어서, 상기 반도체 칩(31)의 하면에 접지를 위한 도전성 필름(37)으로서, 도전성이 우수한 금속 예를 들어 구리, 금, 은, 알루미늄, 주석 또는 이들 합금을 접착시키고, 상기 칩의 도전성 필름(37)의 하면과 하층의 다른 반도체 패키지의 상면사이에 절연성 필름(39)을 개재시키고, 상기 상층 칩에 부착된 도전성 필름(37)들에 형성된 접지단자(38)와 하층의 칩에 형성된 리드(33)를 전기적으로 연결하여 상기 인쇄회로기판(35)의 접지선과 연결시키는. 부분확대도(A)를 참조하면, 상기 도전성 필름(37)의 일부분에 단차를 줌으로써, 하층 반도체 칩(31)과 범프(32)에 의해 연결된 리드(33)의 상면과 전기적으로 서로 연결된 것을 상세히 알수 있다.
제6도는 제5도의 부분 상세 평면도이다.
제6도를 참조하면, 제5도에서 설명된 상기 도전성 필름(37)은 그 일부분이 돌출되어 있어 접지단자(38)로서 하층 실리콘 기판의 반도체 칩(31) 위에 금으로 된 범프(32)에 의해 접합된 리드(33)와 공통으로 연결됨을 상세히 알 수 있다.
이상과 같은 구조를 갖는 초박형 패키지의 적층 구조에서 캐패시터를 설치하는 대신에 각 패키지를 접지시킴으로써, 패키지의 실장밀도를 유지하면서 노이즈를 효과적으로 줄 일 수 있고, 소자의 동작이 안정화 된다.
상기 반도체 칩의 기판은 P-sub는 물론 N-sub기판의 경우도 효과는 동일하다. 상기 기판은 실리콘 기판을 물론이고 알루미나 세라믹, 게르마늄-비소 등의 기판에서도 적용될 수 있고, 효과는 마찬가지이다.
제7도 및 제8도는 본 발명에 따른 반도체 패키지의 효과를 설명하기 위한 실험자료의 그래프이다.
대표적으로 P 형 실리콘 기판에 CMOS(Complemenstary Metal Oxide Semiconductor) 구조를 형성시킨 32 핀을 가진 SOJ구조의 1M Fast SRAM(Static Random Access Memory)소자로 온도 80℃, 전압 4.4V의 조건에서 실험한 결과를 예로 들어 설명한다. 제 7 도 및 제 8 도에서 가로측은 실험한 패키지의 핀 수이고, 세로축은 어드레스 엑세스 타임(address access time)을 나타낸다. 제 7 도는 다수개의 소자를 실험한 결과로써, 접지된 소자의 엑세스 타임이 일반적인(normal) 소자의 엑세스 타임보다 더 빠르고, 접지한 소자의 경우가 가장 빠른 신호와 가장 느린 신호간에 편차가 적음을 알 수 있다. 따라서 소자를 접지함으로써, 노이즈가 작아지고 소자가 안정된다. 제 8 도는 단일 소자를 실험한 결과로서, 소자의 신호 불안정에 의한 속도차이를 다음 표 1에 나타내었다. 그룹 1은 P-sub 를 접지시킨 경우이고 그룹 2는 접지시키지 않고 범프를 이용한 TAB(Tape Automated Bonding), 플립칩 패키지(flip chip package)처럼 노출되어 패키지를 접지하지 않은 경우이다. 패키지를 접지한 그룹 1은 속도가 빠른 0.6ns이하의 피크가 17개로 많고 속도가 느린 핀은 13개로 적은 반면에, 패키지를 접지하지 않은 그룹 2는 속도가 빠른 핀이 7개로 적고 속도가 느린 핀이 23개로 많다. 패키지를 접지한 그룹 1의 속도가 패키지를 접지하지 않은 그룹 2의 속도보다 빠름을 알 수 있다. 따라서 소자를 접지함으로써, 소자는 안정화되고, 이 효과는 소자의 처리 속도가 고속일수록 더욱 커진다.

Claims (10)

  1. 필름 캐리어의 절연 필름상에 형성된 다수개의 내부리드 하면에 범프에 의해 반도체 칩이 실장되며, 상기 반도체 칩이 연결 노출되도록 한 적어도 하나 이상의 반도체 패키지와; 상기 반도체 패키지의 외부리드를 랜드패턴상에 프레임으로 실장하며, 패키지 적층에 따른 노이즈를 방지하는 캐패시터가 탑재된 인쇄회로기판과; 상기 반도체 패키지의 외부리드상에 개재하며 또 다른 반도체 패키지가 3차원적으로 실장된 적측형 반도체 패키지에 있어서; 상기 반도체 패키지들의 연결 노출된 상기 칩의 하면에 접지를 위한 도전성 필름들을 접착시키고, 상기 도전성필름들은 상기 프레임의 엣지부에 마련된 접지단자와 각각 연결시킨 후, 상기 접지단자들은 프레임의 일측에 형성된 관통공을 통하여 상기 인쇠회로기판의 접지선과 연결됨을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
  2. 제1항에 있어서, 상기 반도체 칩이 실리콘 기판인 것을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
  3. 제1항에 있어서, 상기 도전성 필름 및 접지단자가 구리, 금, 은, 알루미늄, 주석 또는 이들 합금중의 하나로 이루어진 것을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
  4. 필름 캐리어의 절연필름상에 형성된 다수개의 내부리드 하면에 범프에 의해 반도체 칩이 실장되며, 상기 반도체 칩이 연결 노출되도록 한 적어도 하나 이상의 반도체 패키지와; 상기 반도체 패키지의 외부리드를 랜드패턴상에 프레임으로 성장하며, 패키지 적층에 따른 노이즈를 방지하는 캐패시티가 탑재된 인쇄회로기판과; 상기 반도체 패키지의 외부리드상에 개재하며 또 다른 반도체 패키지가 3차원적으로 실장된 적층형 반도체 패키지에 있어서; 상기 반도체 패키지들의 연결 노출된 상기 칩의 하면에 접지를 위한 도전성 필름들을 접착시키고, 상기 칩의 도전성 필름의 하면과 하층의 다른 반도체 패키지의 상면사이에 절연성 필름을 개재시키고, 상기 상층 칩에 부착된 도전성 필름들에 형성된 접지단자와 하층의 칩에 형성된 리드를 전기적으로 연결하여 상기 프레임의 엣지부에 마련된 접지단자와 각각 연결시킨 후, 상기 접지단자들은 프레임의 일측에 형성된 관통공을 통하여 상기 인쇄회로기판의 접지선과 연결됨을 특징으로 하는 노이즈가 적은 저층 멀티칩패키지.
  5. 제4항에 있어서, 상기 반도체 칩이 실리콘 기판인 것을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
  6. 제4항에 있어서, 상기 도전성 필름 및 접지단자가 구리, 금, 은, 알루미늄, 주석 또는 이들 합금중의 하나로 이루어진 것을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
  7. 반도체 칩이 범프에 의해 리드와 연결되고, 상기 반도체 칩은 상기 리드를 공통단자로 묶어 외부 인쇄회로기판의 랜드패턴 상에 실장되는 초박형 소형 패키지에 있어서; 상기 반도체 칩의 하면에 접지를 위한 도전성 필름을 접착시키고, 상기 칩의 도전성 필름의 하면과 하층의 다른 반도체 패키지의 상면사이에 절연성 필름을 개재시키고, 상기 상면 칩에 부착된 도전성 필름들에 형성된 접지단자와 하층의 칩에 형성된 리드를 전기적으로 연결하여 상기 인쇄회로기판의 접지선과 전기적으로 연결되어 접지시킨 것을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
  8. 제7항에 있어서, 상기 반도체 칩이 실리콘 기판인 것을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
  9. 제7항에 있어서, 상기 도전성 필름 및 접지단자가 구리, 금, 은, 알루미늄, 주석 또는 이들 합금중의 하나로 이루어진 것을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
  10. 제7항에 있어서, 상기 반도체 패키지가 에서-오-제이형 또는 티-에스-오-피형 패키지 중의 하나인 것을 특징으로 하는 노이즈가 적은 적층 멀티칩 패키지.
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