KR102639101B1 - 전자기간섭 차폐 구조를 갖는 반도체 패키지 - Google Patents

전자기간섭 차폐 구조를 갖는 반도체 패키지 Download PDF

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Abstract

반도체 패키지가 개시된다. 반도체 패키지는 상면에 본드핑거가 배치된 기판을 포함할 수 있다. 반도체 패키지는 기판의 상면 상에 활성면이 상기 기판의 상면과 마주하는 실장된 반도체 칩을 포함할 수 있다. 반도체 칩은 활성면에 배치되고 본드핑거와 전기적으로 연결되는 본딩패드를 포함할 수 있다. 기판은 기판의 상면 상에 배치되고 본드핑거에 연결된 제1 일단부를 갖는 외부 시그널 라인을 포함할 수 있다. 기판은 기판의 상면 상에 배치되고 반도체 칩과 중첩되는 영역으로부터 기판의 가장자리까지 연장되는 제1 그라운드 패턴을 포함할 수 있다. 기판은 기판의 내부에 형성되며 외부 시그널 라인과 전기적으로 연결되는 내부 시그널 라인을 포함할 수 있다. 본드핑거는 반도체 칩과 중첩되도록 배치될 수 있다. 내부 시그널 라인은 반도체 칩과 중첩되는 영역으로부터 반도체 칩과 중첩되는 영역 밖으로 연장될 수 있다. 제1 그라운드 패턴은 반도체 칩과 중첩되는 영역 밖으로 연장된 내부 시그널 라인과 중첩되도록 배치될 수 있다.

Description

전자기간섭 차폐 구조를 갖는 반도체 패키지{Semiconductor package having electro-magnetic interference shielding structure}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 내부에서 발생되는 전자파를 차폐할 수 있도록 한 반도체 패키지에 관한 것이다.
반도체 패키지가 탑재된 전자기기가 동작할 때, 필연적으로 전자기기로부터 전자파가 발생되며, 발생된 전자파는 방사 또는 전도를 통해 외부 기기에 전달된다. 그리고 이러한 전자파에 의한 간섭, 즉, 전자기간섭(Electro-Magnetic Interference; 이하, 'EMI'라 칭함)이 외부 기기의 기능에 장애를 주게 된다.
과거의 전자기기는 비교적 공간의 제약이 적어 기판상에서 반도체들이 서로 멀리 떨어진 상태로 배치가 가능했고, 동작 스피드도 느려서 EMI 관련 이슈에 대해 자유로울 수 있었다. 그러나 최근 들어서는 전자기기의 경박단소화 추세로 인해 반도체들간 배치 간격이 줄어들고, 동작 속도 또한 빨라짐으로써 EMI 관련 이슈가 많이 발생되고 있다.
따라서, 내부에서 발생되는 전자파를 차폐하는 방안이 전자기기의 주요한 과제로 대두되고 있다.
본 발명의 실시 예는 내부에서 발생되는 전자파를 차폐할 수 있는 반도체 패키지를 제공한다.
실시 예에서, 반도체 패키지는 상면에 본드핑거가 배치된 기판을 포함할 수 있다. 반도체 패키지는 기판의 상면 상에 활성면이 상기 기판의 상면과 마주하는 실장된 반도체 칩을 포함할 수 있다. 반도체 칩은 활성면에 배치되고 본드핑거와 전기적으로 연결되는 본딩패드를 포함할 수 있다. 기판은 기판의 상면 상에 배치되고 본드핑거에 연결된 제1 일단부를 갖는 외부 시그널 라인을 포함할 수 있다. 기판은 기판의 상면 상에 배치되고 반도체 칩과 중첩되는 영역으로부터 기판의 가장자리까지 연장되는 제1 그라운드 패턴을 포함할 수 있다. 기판은 기판의 내부에 형성되며 외부 시그널 라인과 전기적으로 연결되는 내부 시그널 라인을 포함할 수 있다. 본드핑거는 반도체 칩과 중첩되도록 배치될 수 있다. 내부 시그널 라인은 반도체 칩과 중첩되는 영역으로부터 반도체 칩과 중첩되는 영역 밖으로 연장될 수 있다. 제1 그라운드 패턴은 반도체 칩과 중첩되는 영역 밖으로 연장된 내부 시그널 라인과 중첩되도록 배치될 수 있다.
실시 예에서, 반도체 패키지는, 상면에 상호 연결된 본드핑거와 외부 시그널 라인 및 상호 연결된 그라운드 본드핑거와 제1 그라운드 패턴이 배치되고, 내부에 외부 시그널 라인과 전기적으로 연결된 내부 시그널 라인이 배치되며, 하면에 제1 내지 제3 외부전극이 배치된 기판을 포함할 수 있다. 반도체 패키지는 기판의 상면 상에 활성면이 기판의 상면과 마주하도록 실장되며, 활성면에 본드핑거와 전기적으로 연결되는 본딩패드, 그라운드 본드핑거와 전기적으로 연결되는 그라운드 본딩패드 및 그라운드 본딩패드와 접속되는 그라운드 금속패턴이 배치된 반도체 칩을 포함할 수 있다. 본드핑거 및 그라운드 본드핑거는 반도체 칩과 중첩되도록 배치될 수 있다. 외부 시그널 라인은 본드핑거에 연결된 제1 일단부를 가지며 그 전체가 반도체 칩과 중첩되도록 배치될 수 있다. 내부 시그널 라인은 반도체 칩과의 중첩 영역 및 반도체 칩과의 중첩 영역 밖의 영역에 배치될 수 있다. 제1 그라운드 패턴은 반도체 칩과 중첩되는 영역 밖에 배치된 내부 시그널 라인과 중첩되도록 배치될 수 있다.
실시 예에서, 반도체 패키지는 상면에 본드핑거 및 그라운드 본드핑거가 배치된 기판을 포함할 수 있다. 반도체 패키지는 기판의 상면 상에 활성면이 기판의 상면과 마주하도록 실장된 반도체 칩을 포함할 수 있다. 반도체 칩은 활성면에 배치되고, 본드핑거와 전기적으로 연결되는 본딩패드, 그라운드 본드핑거와 전기적으로 연결되는 그라운드 본딩패드 및 그라운드 본딩패드가 접속된 그라운드 금속패턴을 포함할 수 있다. 기판은 기판의 상면 상에 배치되고 본드핑거에 연결된 일단부를 갖는 외부 시그널 라인을 포함할 수 있다. 기판은 기판의 상면 상에 배치되고 반도체 칩과 중첩되는 영역으로부터 기판의 가장자리까지 연장되며 그라운드 본드핑거가 접속된 그라운드 패턴을 포함할 수 있다. 기판은 내부에 형성되며 외부 시그널 라인과 전기적으로 연결된 시그널 비아를 포함할 수 있다. 기판은 기판의 내부에 형성되며 그라운드 패턴과 전기적으로 연결된 그라운드 비아를 포함할 수 있다. 기판은 기판의 하면 상에 배치되며 시그널 비아와 전기적으로 연결된 제1 외부전극 및 상기 그라운드 비아와 전기적으로 연결된 제2 외부전극을 포함할 수 있다. 본드핑거는 반도체 칩과 중첩되도록 배치될 수 있다.
본 발명의 실시 예에 따르면, 내부에서 발생되는 전자파를 효과적으로 차폐할 수 있다. 따라서, EMI로 인해 외부 기기의 기능에 장해를 주는 것을 억제 또는 최소화할 수 있다.
도 1a는 종래의 플립 칩 패키지를 도시한 단면도이다.
도 1b는 종래 플립 칩 패키지의 봉지부재 및 제1 솔더레지스트를 제외하고 도시한 평면도이다.
도 2a 및 도 2b는 실시 예에 따른 반도체 패키지의 도 2c의 A-A'선 및 B-B'선에 대응하는 단면도들이다.
도 2c는 실시 예에 따른 반도체 패키지의 봉지부재 및 제1 솔더레지스트를 제외하고 도시한 평면도이다.
도 3a는 실시 예에 따른 반도체 패키지에서 기판의 제1층을 제1 솔더레지스트를 제외하고 도시한 평면도이다.
도 3b는 실시 예에 따른 반도체 패키지에서 기판의 제2층을 도시한 평면도이다.
도 3c는 실시 예에 따른 반도체 패키지에서 기판의 제3층을 도시한 평면도이다.
도 4a 및 도 4b는 실시 예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 다양한 실시 예들에 따른 반도체 패키지를 적용한 전자 시스템의 블록도이다.
도 6은 다양한 실시 예들에 따른 반도체 패키지를 포함하는 메모리 카드의 블록도이다.
이하에서는 첨부된 도면들을 참조하여 다양한 실시 예들을 상세하게 설명하도록 한다.
도 1a 및 도 1b를 참조하면, 종래의 플립 칩 패키지(100)는 반도체 칩(110)이 범프(140)에 의해 기판(120)의 상부에 물리적 및 전기적으로 본딩된 구조를 갖는다. 이와 같은 플립 칩 패키지(100)에서, 기판(120)은 적어도 2층 이상의 절연층(120-1) 및 각 절연층(120-1) 상에 형성된 배선(122, 124, 126)을 갖는 다층 배선 구조로 이루어질 수 있다. 기판(120)은 상면(120a)을 가지며, 상면(120a)에 형성된 외부 시그널 라인(122), 내부에 형성된 내부 시그널 라인(124) 및 하면(120b)에 형성된 외부전극(126)을 포함할 수 있다.
외부 시그널 라인(122)은 기판(120)의 상면(120a)에서 기판(120)과 반도체 칩(110)이 중첩되는 부분으로부터 중첩되지 않는 부분까지 연장될 수 있다. 외부 시그널 라인(122)은 반도체 칩(110)과 중첩되는 일 단부에 배치되는 본드핑거(121)를 포함할 수 있다. 본드핑거(121)는 범프(140)를 통해 반도체 칩(110)의 본딩패드(112)와 전기적으로 연결된다.
도 1a에서, 도면부호 132는 제1 솔더레지스트, 134는 제2 솔더레지스트, 그리고 150은 봉지부재를 각각 나타낸다.
이와 같은 종래의 플립 칩 패키지는 차폐되어 있지 않으므로 동작 과정에서 발생하는 전자파가 외부 장치에 영향을 줄 수 있다. 특히, 기판(120) 상에서 반도체 칩(110)과 중첩하는 영역(O/R) 바깥에 배치되는 외부 시그널 라인 부분은 차폐 수단 없이 노출되므로, 이 부분에서 전자파가 방사되어 외부 기기에 영향을 줄 수 있다. 그리고 이렇게 의도치 않게 발생한 전자파는 외부 기기에 전자기 장애를 일으켜 오동작이나 고장을 일으키는 원인이 될 수 있다.
본 발명의 실시 예들은 내부에서 발생되는 전자파를 차폐할 수 있는 반도체 패키지를 제공한다.
도 2a 내지 도 2c를 참조하면, 실시 예에 따른 반도체 패키지(200)는 반도체 칩(210) 및 기판(220)을 포함할 수 있다. 또한, 반도체 패키지(200)는 범프(240), 봉지부재(250) 및 외부접속부재(260)를 더 포함할 수 있다.
반도체 칩(210)은 메모리 칩일 수 있다. 반도체 칩(210)은 로직 칩일 수도 있다. 반도체 칩(210)은 활성면(210a) 및 활성면(210a)에 대향하는 후면(210b)을 가질 수 있다. 반도체 칩(210)은 활성면(210a)에 배열된 본딩패드(212) 및 그라운드 본딩패드(212a)를 포함할 수 있다. 도시되지 않았으나, 본딩패드(212)는 활성면(210a)의 중앙부에 2열로 배열될 수 있다.
반도체 칩(210)은 본딩패드(212) 및 그라운드 본딩패드(212a) 상에 형성된 범프(240)를 포함할 수 있다. 범프(240)는 구리 포스트 범프, 솔더범프, 또는, 여러 가지 금속들이 적층된 범프 중 어느 하나일 수 있다. 반도체 칩(210)은 활성면(210a)이 기판(220)의 상면(220a)과 마주하도록 기판(220)의 상면(220a) 상부에 배치될 수 있다. 반도체 칩(210)의 본딩패드(212)와 기판(220)의 본드핑거(221) 사이 및 반도체 칩(210)의 그라운드 본딩패드(212a)와 기판(220)의 그라운드 본드핑거(221a) 사이는 범프(240)에 의해 상호 전기적으로 연결될 수 있다.
반도체 칩(210)은, 도 2b에 도시된 바와 같이, 활성면(210a)에 형성된 그라운드 금속패턴(214)을 포함할 수 있다. 그라운드 금속패턴(214)은 그라운드 본딩패드(212a)와 접속될 수 있다. 그라운드 금속패턴(214)은 그라운드 본딩패드(212a) 및 범프(240)를 통해 기판(220)에 배치된 제1 그라운드 패턴(228)과 전기적으로 연결될 수 있다.
기판(220)은 인쇄회로기판일 수 있다. 기판(220)은 대체로 사각 플레이트 형상을 가질 수 있다. 기판(220)은 적어도 2층 이상의 배선층을 갖는 다층 배선 구조로 이루어질 수 있다. 즉, 기판(220)은 절연층(220-1) 및 절연층(220-1) 상에 형성된 배선(222, 224) 또는 그라운드 패턴(228, 230, 232)을 포함하는 배선층이 적어도 2층 이상 적층된 다층 배선 구조로 이루어질 수 있다. 실시 예에서, 기판(220)은 4층의 배선층을 포함한다. 기판(220)은 상면(220a) 및 상면(220a)에 대향하는 하면(220b)을 가질 수 있다.
기판(220)은 상면(220a)에 배치된 본드핑거(221) 및 그라운드 본드핑거(221a)를 포함할 수 있다. 기판(220)은 상면(220a) 상에 형성된 외부 시그널 라인(222) 및 제1 그라운드 패턴(228)을 포함할 수 있다. 기판(220)은 내부에 형성된 내부 시그널 라인(224)과 제2 및 제3 그라운드 패턴(230, 232)을 포함할 수 있다. 기판(220)은 하면(220b) 상에 형성된 제1 외부전극(226a)과 제2 및 제3 외부전극들(226b, 226c)을 포함할 수 있다.
기판(220)은 외부 시그널 라인(222)과 내부 시그널 라인(224)을 연결하도록 내부에 형성된 제1 시그널 비아(SV1)를 포함할 수 있다. 기판(220)은 내부 시그널 라인(224)과 제1 외부전극(226a)을 연결하도록 내부에 형성된 제2 시그널 비아(SV2)를 포함할 수 있다. 기판(220)은 제1, 제2 및 제3 그라운드 패턴들(228, 230, 232)과 제2 외부전극(226b) 사이를 상호 연결하도록 그 내부에 형성된 제1 그라운드 비아(GV1)를 포함할 수 있다. 기판(220)은 제3 그라운드 패턴(230)과 제3 외부전극(226c)을 연결하도록 그 내부에 형성된 제2 그라운드 비아(GV2)를 포함할 수 있다.
본드핑거(221) 및 그라운드 본드핑거(221a)는 기판(220)의 상면(220a)에 복수 개가 배치될 수 있다. 각각의 본드핑거(221)는 반도체 칩(210)의 본딩패드(212)와 중첩되도록 배치될 수 있다. 아울러, 각각의 그라운드 본드핑거(221a)는 반도체 칩(210)의 그라운드 본딩패드(212a)와 중첩되도록 배치될 수 있다. 본드핑거들(221)은, 도 3a에 도시된 바와 같이, 기판(220)의 상면(220a) 중앙부에 2열로 배열될 수 있다. 본드핑거(221)는 범프(240)를 통해 반도체 칩(210)의 본딩패드(212)와 전기적으로 연결될 수 있다. 그라운드 본드핑거(221a)는 범프(240)를 통해 반도체 칩(210)의 그라운드 본딩패드(212a)와 전기적으로 연결될 수 있다.
외부 시그널 라인(222)은 반도체 칩(210)과 중첩되도록 배치될 수 있다. 외부 시그널 라인(222)은 그 전체가 반도체 칩(210)과의 중첩 영역(O/R; Overlap Region) 내에 배치될 수 있다. 외부 시그널 라인(222)은 본드핑거(221)와 접하는 제1 일단부(222a) 및 제1 일단부(222a)에 대향하는 제1 타단부(222b)를 가질 수 있다.
도 3a를 함께 참조하면, 외부 시그널 라인(222)은 기판(220)의 상면에 복수 개가 형성될 수 있다. 외부 시그널 라인들(222)은 모두 반도체 칩(210)과 중첩되도록 그 전체가 반도체 칩(210)과의 중첩 영역(O/R) 내에 배치될 수 있다. 외부 시그널 라인(222)은 반도체 칩(210)과의 중첩 영역(O/R) 내에서 본드핑거(221)와 접하면서 기판(220)의 가장자리를 향하여 연장될 수 있다.
제1 그라운드 패턴(228)은 그라운드 본드핑거(221a)와 접속될 수 있다. 제1 그라운드 패턴(228)은 기판(220)의 상면(220a)에 반도체 칩(210)과의 중첩 영역(O/R)으로부터 기판(220)의 가장자리까지 연장될 수 있다. 제1 그라운드 패턴(228)은 기판(220)의 상면(220a)에서 외부 시그널 라인(222) 형성 영역 및 솔더레지스트 오픈 영역(SOR; Solder resist Open Region)을 제외한 영역에 배치될 수 있다. 제1 그라운드 패턴(228)은, 도 2c에 도시된 바와 같이, 그라운드 본드핑거(221a), 범프(240) 및 그라운드 본딩패드(212a)를 통해 반도체 칩(210)의 활성면(210a)에 배치된 그라운드 금속패턴(214)과 전기적으로 연결될 수 있다. 또한, 반도체 칩(210)의 그라운드 금속패턴(214)과 전기적으로 연결된 제1 그라운드 패턴(228)은 제1 그라운드 비아(GV1)를 통해 기판(220)의 하면에 배치된 제2 외부전극(226b)과 전기적으로 연결될 수 있다.
제1 그라운드 비아(GV1)는 기판(220) 내부에 복 수개가 형성될 수 있다. 제1 그라운드 비아(GV1)는 제1 그라운드 패턴(228)과 기판(220) 내부에 배치되는 제2 및 제3 그라운드 패턴들(230, 232), 및 기판(220)의 하면에 배치되는 제2 외부전극(226b) 사이를 전기적으로 연결할 수 있다. 제1 그라운드 비아(GV1)는 기판(220)의 가장자리를 따라 폐곡선을 이루며 배치될 수 있다. 제1 그라운드 비아(GV1)는 4층의 배선층을 갖는 기판(220) 구조에서 상면(220a)으로부터 하면(220b)에 도달하도록 형성될 수 있다.
내부 시그널 라인(224)은 다층 배선 구조를 갖는 기판(220)에서 외부 시그널 라인(222) 아래에 배치될 수 있다. 실시 예에서, 내부 시그널 라인(224)은 4층의 배선층을 갖는 기판(220)에서 제1층에 배치되는 외부 시그널 라인(222) 아래의 제2층에 배치될 수 있다. 내부 시그널 라인(224)은 제2 일단부(224a) 및 제2 일단부(224a)에 대향하는 제2 타단부(224b)를 포함할 수 있다. 제2 일단부(224b)는 반도체 칩(210)과의 중첩 영역(O/R) 내에 배치될 수 있다. 제2 일단부(224a)는 외부 시그널 라인(222)의 제1 타단부(222b)와 중첩되도록 배치될 수 있다. 내부 시그널 라인(224)은 제1 그라운드 패턴(228)과 중첩될 수 있다. 내부 시그널 라인(224)은 반도체 칩(210)과의 중첩 영역(O/R) 및 제1 그라운드 패턴(228)과 중첩되는 영역 중 적어도 어느 하나의 영역에만 배치될 수 있다.
제1 시그널 비아(SV1)는 상호 중첩하도록 배치된 외부 시그널 라인(222)의 제1 타단부(222b)와 내부 시그널 라인(224)의 제2 일단부(224a) 사이에 배치될 수 있다. 제1 시그널 비아(SV1)는 그 상면이 외부 시그널 라인(222)의 제1 타단부(222b)와 접하고, 그 하면이 내부 시그널 라인(224)의 제2 일단부(224a)와 접할 수 있다. 이에 따라, 외부 시그널 라인(222) 와 내부 시그널 라인(224)은 제1 시그널 비아(SV1)을 통해 상호 전기적으로 연결될 수 있다.
내부 시그널 라인(224)은 각각의 외부 시그널 라인(222)과 대응되도록 복수 개가 형성될 수 있다. 내부 시그널 라인(224)은 반도체 칩(210)과의 중첩 영역(O/R)으로부터 중첩 영역(O/R) 밖으로 연장하도록 배치될 수 있다. 내부 시그널 라인(224)은 반도체 칩(210)과의 중첩 영역(O/R) 내에만 배치될 수도 있다.
제2 그라운드 패턴(230)은 내부 시그널 라인(224)과 동일한 층에 배치될 수 있다. 제2 그라운드 패턴(230)은 실시 예와 같이 4층의 배선층을 갖는 기판(220)에서 내부 시그널 라인(224)과 함께 제2층에 배치될 수 있다.
도 3b를 함께 참조하면, 제2 그라운드 패턴(230)은 기판(220)의 제2층에서 내부 시그널 라인(224) 배치 부분을 제외한 나머지 부분에 배치될 수 있다.
제3 그라운드 패턴(232)은 내부 시그널 라인(224) 아래의 기판(220) 내부 부분에 배치될 수 있다. 예를 들어, 제3 그라운드 패턴(232)은 4층의 배선층을 갖는 기판(220)에서 내부 시그널 라인(224)이 배치되는 제2층과 제1 내지 제3 외부전극(226a, 226b, 226c)이 배치되는 제4층 사이의 제3층에 배치될 수 있다. 제3 그라운드 패턴(232)은 내부 시그널 라인(224)과 중첩되도록 배치될 수 있다.
도 3c를 함께 참조하면, 제3 그라운드 패턴(232)은 기판(220)의 제3층에서 제1 그라운드 비아(GV1) 및 제2 시그널 비아(SV2) 배치 부분을 제외한 나머지 부분에 배치될 수 있다.
도 3c에서, 도면부호 SVH2는 제2 시그널 비아가 형성되는 홀을 나타낸다.
제1 외부전극(226a)과 제2 외부전극(226b) 및 제3 외부전극(226c)은 기판(220)의 하면(220b) 상에 배치될 수 있다. 제1 외부전극(226a)은 제2 시그널 비아(SV2)와 전기적으로 연결될 수 있다. 제2 외부전극(226b)은 제1 그라운드 비아(GV1)와 전기적으로 연결될 수 있다. 이에 따라, 기판(220)의 상면(220a) 상에 배치된 제1 그라운드 패턴(228)과 기판(220)의 하면(220b) 상에 배치된 제2 외부전극(226b)은 제1 그라운드 비아(GV1)에 의해 상호 전기적으로 연결될 수 있다. 제3 외부전극(226c)은 제2 그라운드 비아(GV2)와 전기적으로 연결될 수 있다.
제2 시그널 비아(SV2)는 기판(220) 내부에 내부 시그널 라인(224)의 제2 타단부(224b)와 제1 외부전극(226a)을 연결하도록 형성될 수 있다. 제2 시그널 비아(SV2)는 내부 시그널 라인(224)의 제2 타단부(224b)와 중첩될 수 있다. 제2 시그널 비아(SV2)는 반도체 칩(210)과 중첩되지 않는 위치, 즉, 반도체 칩(210)과의 중첩 영역(O/R) 밖에 배치될 수 있다. 제2 시그널 비아(SV2)는 그 상면이 내부 시그널 라인(224)의 제2 타단부(224b)와 연결되고, 그 하면이 제1 외부전극(226a)과 연결될 수 있다. 이에 따라, 내부 시그널 라인(224)과 제1 외부전극 (226a)은 제2 시그널 비아(SV2)을 통해 상호 전기적으로 연결될 수 있다.
제2 그라운드 비아(GV2)는 기판(220) 내부에 제3 그라운드 패턴(232)과 제3 외부전극(226c)을 연결하도록 형성될 수 있다. 제2 그라운드 비아(GV2)는 그 상면이 제3 그라운드 패턴(232)과 연결되고, 그 하면이 제3 외부전극(226c)과 연결될 수 있다. 이에 따라, 제3 그라운드 패턴(232)은 제2 그라운드 비아(GV2)를 통해 제3 외부전극(226c)과 전기적으로 연결될 수 있다.
기판(220)은 상면(220a) 상에 본드핑거(221)를 노출하도록 형성된 제1 솔더레지스트(234a)를 더 포함할 수 있다. 기판(220)은 하면(220b) 상에 제1 내지 제3 외부전극들(226a, 226b, 226c)을 노출하도록 형성된 제2 솔더레지스트(234b)를 더 포함할 수 있다.
봉지부재(250)는 외부로부터 반도체 칩(210)을 보호하도록 형성될 수 있다. 봉지부재(250)는 제1 솔더레지스트(234a)를 포함한 기판(220)의 상면(220a) 상부에 반도체 칩(210)을 덮도록 형성될 수 있다. 봉지부재(250)는 반도체 칩(210)과 기판(220) 사이 공간을 충진하도록 형성될 수 있다. 봉지부재(250)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 형성될 수 있다.
다른 실시 예에서, 반도체 칩(210)과 기판(220) 사이 공간은 언더필 물질로 채워질 수 있다.
외부접속부재(260)는 실시 예에 따른 반도체 패키지(200)를 외부 회로에 실장하기 위한 수단일 수 있다. 외부접속부재(260)는 기판(220)의 하면(220b)에서 제2 솔더레지스트(234)로부터 노출된 제1 내지 제3 외부전극들(226a, 226b, 226c) 상에 각각 형성될 수 있다. 외부접속부재(260)는 솔더 볼을 포함할 수 있다. 외부접속부재(260)는 도전 핀(conductive pin) 또는 도전 페이스트(conductive paste)를 포함할 수 있다.
실시 예에 따른 반도체 패키지는 기판 상면에 배치된 외부 시그널 라인의 전체가 반도체 칩과 중첩된 구조를 갖는다. 실시 예에 따른 반도체 패키지는 내부 시그널 라인이 반도체 칩과 제1 내지 제3 그라운드 패턴들로 둘러싸인 구조를 갖는다. 실시 예에 따른 반도체 패키지는 기판의 제1 그라운드 패턴이 반도체 칩의 그라운드 금속패턴과 전기적으로 연결된 구조를 갖는다.
이에 따라, 실시 예에 따른 반도체 패키지의 동작 시, 외부 시그널 라인으로부터 기판의 상측으로 방사되는 전자파는 반도체 칩의 그라운드 금속패턴에 의한 반사 및 회절을 통해 산란되므로 패키지 외부로 방사되지 않을 수 있다. 아울러, 내부 시그널 라인으로부터 기판의 상측 및 하측으로 방사되는 전자파 또한 반도체 칩 및 제1 내지 제3 그라운드 패턴에 의해 차폐되므로 패키지 외부로 방사되지 않을 수 있다.
따라서, 실시 예에 따른 반도체 패키지는 배선층, 즉, 외부 시그널 라인 및 내부 시그널 라인으로부터 발생되는 전자파가 차폐되는 구조를 가져 외부 기기에 가해지는 영향을 효과적으로 감소시킬 수 있다.
도 4a 및 도 4b를 참조하면, 실시 예에 따른 반도체 패키지(400)는 반도체 칩(410), 기판(420), 범프(440), 봉지부재(450) 및 외부접속부재(460)를 포함할 수 있다.
반도체 칩(410)은 메모리 칩 또는 로직 칩일 수 있다. 반도체 칩(410)은 활성면(410a) 및 후면(410b)을 가질 수 있다. 반도체 칩(410)은 활성면(410a)에 배열된 본딩패드(412)를 포함할 수 있다. 반도체 칩(410)은 본딩패드(412) 상에 형성된 범프(440)를 포함할 수 있다. 범프(440)는 구리 포스트 범프, 솔더범프, 또는, 여러 가지 금속들이 적층된 범프 중 어느 하나일 수 있다. 반도체 칩(410)은 활성면(410a)이 기판(420)의 상면(420a)과 마주하도록 기판(420)의 상면(420a) 상부에 배치될 수 있다. 반도체 칩(410)의 본딩패드(412)와 기판(420)의 본드핑거(421)는 범프(440)에 의해 상호 전기적으로 연결될 수 있다.
반도체 칩(410)은 활성면(410a)에 배열된 그라운드 본딩패드(412a)를 포함할 수 있다. 반도체 칩(410)은 활성면(410a)에 형성되고 그라운드 본딩패드(412a)에 접속된 그라운드 금속패턴(414)을 포함할 수 있다. 그라운드 본딩패드(412a)는 범프(440)를 통해 기판(420)의 상면(420a)에 배치되고 그라운드 패턴(428)이 접속된 그라운드 본드핑거(421a)와 전기적으로 연결될 수 있다.
기판(420)은 인쇄회로기판일 수 있다. 기판(420)은 대체로 사각 플레이트 형상을 가질 수 있다. 기판(420)은 상면(420a) 및 상면(420a)에 대향하는 하면(420b)을 가질 수 있다.
기판(420)은 상면(420a)에 반도체 칩(410)의 본딩패드(412)와 중첩되도록 배치된 본드핑거(421)를 포함할 수 있다. 기판(420)은 반도체 칩(410)의 그라운드 본딩패드(412a)와 중첩되도록 배치된 그라운드 본드핑거(421a)를 포함할 수 있다. 기판(420)은 상면(420a) 상에 배치된 외부 시그널 라인(422) 및 그라운드 패턴(428)을 포함할 수 있다. 기판(420)은 하면(420b) 상에 배치된 제1 외부전극(426a)과 제2 외부전극(426b)을 포함할 수 있다. 기판(420)은 외부 시그널 라인(428)과 제1 외부전극(426a)을 연결하도록 내부에 형성된 시그널 비아(SV)를 포함할 수 있다. 기판(420)은 그라운드 패턴(428)과 제2 외부전극(426b)을 연결하도록 내부에 형성된 그라운드 비아(GV)를 포함할 수 있다.
본드핑거(421) 및 그라운드 본드핑거(421a)는 기판(420)의 상면(420a)에 복수 개가 배치될 수 있다. 각각의 본드핑거(421)는 반도체 칩(410)의 본딩패드(412)와 중첩될 수 있다. 각각의 그라운드 본드핑거(421a)는 반도체 칩(410)의 그라운드 본딩패드(412a)와 중첩될 수 있다. 본드핑거(421) 및 그라운드 본드핑거(421a)는 반도체 칩(410)과의 중첩 영역(O/R) 내에 배치될 수 있다. 본드핑거(421)는 범프(440)를 통해 반도체 칩(410)의 본딩패드(412)와 전기적으로 연결될 수 있다. 그라운드 본드핑거(421a)는 범프(440)를 통해 반도체 칩(410)의 그라운드 본딩패드(412a)와 전기적으로 연결될 수 있다.
외부 시그널 라인(422)은 기판(420)의 상면(420a)에 복수 개가 배치될 수 있다. 각각의 외부 시그널 라인들(422)은 모두 반도체 칩(410)과 중첩되도록 그 전체가 반도체 칩(410)과의 중첩 영역(O/R) 내에 배치될 수 있다. 외부 시그널 라인(422)은 본드핑거(421)와 접하는 일단부(422a) 및 일단부(422a)에 대향하는 타단부(422b)를 포함할 수 있다. 외부 시그널 라인(422)은 반도체 칩(410)과의 중첩 영역(O/R) 내에서 본드핑거(421)와 접하면서 기판(420)의 가장자리를 향하여 연장될 수 있다.
그라운드 패턴(428)은 기판(220)의 상면(220a)에 반도체 칩(410)과의 중첩 영역(O/R)으로부터 기판(420)의 가장자리까지 연장되도록 배치될 수 있다. 그라운드 패턴(428)은 기판(420)의 상면(420a)에서 외부 시그널 라인(422) 형성 영역 및 솔더레지스트 오픈 영역(SOR)을 제외한 영역에 배치될 수 있다. 그라운드 패턴(428)은 그라운드 본드핑거(421a)에 접속될 수 있다. 그라운드 패턴(428)은 그라운드 본드핑거(421a), 범프(440) 및 그라운드 본딩패드(412a)를 통해 반도체 칩(410)의 그라운드 금속패턴(414)과 전기적으로 연결될 수 있다. 그라운드 패턴(428)은 그라운드 비아(GV)를 통해 기판(420)의 하면(420b)에 배치된 제2 외부전극(426b)과 전기적으로 연결될 수 있다.
제1 외부전극(426a)과 제2 외부전극(426b)은 기판(420)의 하면(420b) 상에 배치될 수 있다. 제1 외부전극(426a)은 시그널 비아(SV)를 통해 외부 시그널 라인(422)과 전기적으로 연결될 수 있다. 제2 외부전극(426b)은 그라운드 비아(GV)를 통해 그라운드 패턴(428)과 전기적으로 연결될 수 있다.
시그널 비아(SV)는 기판(420)의 내부에 외부 시그널 라인(428)의 타단부(428b)와 중첩하도록 배치될 수 있다. 시그널 비아(SV)는 그의 상면이 외부 시그널 비아(428)의 타단부(428b)와 연결되고, 그의 하면이 제1 외부전극(426a)과 연결될 수 있다. 이에 따라, 외부 시그널 라인(428)과 제1 외부전극(426b)은 시그널 비아(SV)를 통해 상호 전기적으로 연결될 수 있다. 시그널 비아(SV)는 반도체 칩(410)과의 중첩 영역(O/R) 내에 배치될 수 있다.
그라운드 비아(GV)는 기판(420)의 내부에 복수 개가 형성될 수 있다. 그라운드 비아(GV)는 기판(420)의 상면(420a)에 배치되는 그라운드 패턴(428)과 기판(420)의 하면(420b)에 배치되는 제2 외부전극(426b) 사이를 전기적으로 연결할 수 있다. 그라운드 비아(GV)는 기판(420)의 가장자리를 따라 폐곡선을 이루며 배치될 수 있다. 그라운드 비아(GV)는 그의 상면이 기판(420)의 상면(420a)에 배치된 그라운드 패턴(428)과 연결되고, 그의 하면이 기판(420)의 하면(420b)에 배치된 제2 외부전극(426b)과 연결될 수 있다. 이에 따라, 그라운드 패턴(428)과 제2 외부전극(426b)은 그라운드 비아(GV)를 통해 상호 전기적으로 연결될 수 있다.
기판(420)은 상면(420a) 상에 본드핑거(421) 및 그라운드 본드핑거(421a)를 노출하도록 형성된 제1 솔더레지스트(434a)를 더 포함할 수 있다. 기판(420)은 하면(420b) 상에 제1 및 제2 외부전극들(426a, 426b)을 노출하도록 형성된 제2 솔더레지스트(434b)를 더 포함할 수 있다.
봉지부재(450)는 외부로부터 반도체 칩(410)을 보호하도록 형성될 수 있다. 봉지부재(450)는 제1 솔더레지스트(434a)를 포함한 기판(420)의 상면(420a) 상부에 반도체 칩(410)을 덮도록 형성될 수 있다. 봉지부재(450)는 반도체 칩(410)과 기판(420) 사이 공간을 충진하도록 형성될 수 있다. 봉지부재(450)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 형성될 수 있다.
외부접속부재(460)는 기판(420)의 하면(420b)에서 제2 솔더레지스트(434b)로부터 노출된 제1 및 제2 외부전극들(426a, 426b) 상에 각각 형성될 수 있다. 외부접속부재(460)는 솔더 볼을 포함할 수 있다. 외부접속부재(460)는 도전 핀 또는 도전 페이스트를 포함할 수 있다.
이 실시 예에 따른 반도체 패키지는 외부 시그널 라인이 반도체 칩과 중첩되고, 기판 상면에 그라운드 패턴이 형성된 구조를 갖는다. 아울러, 이 실시 예에 따른 반도체 패키지는 기판의 그라운드 패턴이 반도체 칩의 그라운드 금속패턴과 전기적으로 연결된 구조를 갖는다. 이에 따라, 실시 예에 따른 반도체 패키지의 동작 시, 외부 시그널 라인으로부터 기판의 상측으로 발생되는 전자파는 반도체 칩의 그라운드 금속패턴에 의한 회절 및 회절을 통해 산란되므로 패키지 외부로 방사되지 않을 수 있다. 아울러, 외부 시그널 라인으로부터 발생되는 전자파는 기판의 그라운드 패턴에 의해서도 차폐되므로 패키지 외부로 방사되지 않을 수 있다. 따라서, 내부에서 발생되는 전자파가 차폐될 수 있으므로 외부 기기의 기능에 장해를 일으키지 않을 수 있다.
전술한 다양한 실시 예들에 따른 반도체 패키지들은 다양한 종류의 전자 시스템 및 메모리 카드에 적용될 수 있다.
도 5를 참조하면, 전자 시스템(500)은 전술한 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 전자 시스템(500)은 컨트롤러(510), 입출력장치(520) 및 메모리장치(530)를 포함할 수 있다. 컨트롤러(510), 입출력장치(520) 및 메모리장치(530)는 데이터들이 이동하는 통로를 제공하는 버스(550)를 통하여 결합될 수 있다.
예를 들어, 컨트롤러(510)는 적어도 하나의 마이크로프로세서, 디지털신호프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리소자들 중에서 적어도 어느 하나를 포함할 수 있다. 컨트롤러(510) 및 메모리장치(530)는 전술한 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 입출력장치 (520)는 키패드, 키보드 및 표시장치 등에서 선택된 어느 하나를 포함할 수 있다.
메모리장치(530)는 데이터 및/또는 컨트롤러(510)에 의해 실행되는 명령어 등을 저장할 수 있다. 메모리장치(530)는 디램과 같은 휘발성 메모리 소자 및/또는 플래시 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(500)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(500)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(540)를 더 포함할 수 있다. 인터페이스(540)는 유무선 형태일 수 있다. 예를 들어, 인터페이스(540)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았으나, 전자 시스템(500)은 응용 칩셋 및 카메라 이미지 프로세서 등을 더 포함할 수 있다.
전자 시스템(500)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예를 들어, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 폰(wireless phone), 랩탑(laptop) 컴퓨터, 메모리 카(memory card)드, 디지털 뮤직 시스템(digital music system) 및 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(500)이 무선 통신을 수행할 수 있는 장비인 경우에 전자 시스템(600)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 6을 참조하면, 메모리 카드는 전술한 다양한 실시 예들에 따른 반도체 패키지를 포함할 수 있다. 예를 들어, 메모리 카드(600)는 비휘발성 메모리 소자와 같은 메모리(610) 및 메모리 컨트롤러(620)를 포함할 수 있다. 메모리(610) 및 메모리 컨트롤러(620)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 메모리(610)는 전술한 다양한 실시 예들에 따른 반도체 패키지가 적용된 비휘발성 메모리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 컨트롤러(620)는 호스트(630)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(610)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허 청구범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
210,410: 반도체 칩 212,412: 본딩패드
212a,412a: 그라운드 본딩패드 214,414: 그라운드 금속패턴
220,220: 기판 221,421: 본드핑거
221a,421a: 그라운드 본드핑거 222,422: 외부 시그널 라인
SV1: 제1 시그널 비아 224: 내부 시그널 라인
SV2: 제2 시그널 비아 226a,426a: 제1 외부전극
226b,426b: 제2 외부전극 226c: 제3 외부전극
228: 제1 그라운드 패턴 230: 제2 그라운드 패턴
232: 제3 그라운드 패턴 234a,434a: 제1 솔더레지스트
234b,434b: 제2 솔더레지스트 240,440: 범프
250,450: 봉지부재 260,460: 외부전속부재
200,400: 반도체 패키지
O/R: 중첩영역 SOR: 솔더레지스트 오픈 영역
GV1: 제1 그라운드 비아 GV2: 제2 그라운드 비아
SV: 시그널 비아 GV: 그라운드 비아

Claims (20)

  1. 상면에 본드핑거가 배치된 기판; 및
    상기 기판의 상면 상에 활성면이 상기 기판의 상면과 마주하도록 실장된 반도체 칩;
    을 포함하며,
    상기 반도체 칩은 상기 활성면에 배치되고 상기 본드핑거와 전기적으로 연결되는 본딩패드를 포함하고,
    상기 기판은,
    상기 기판의 상면 상에 배치되고, 상기 본드핑거에 연결된 제1 일단부를 갖는 외부 시그널 라인;
    상기 기판의 상면 상에 배치되고, 상기 반도체 칩과 중첩되는 영역으로부터 상기 기판의 가장자리까지 연장되는 제1 그라운드 패턴; 및
    상기 기판의 내부에 형성되며, 상기 외부 시그널 라인과 전기적으로 연결되는 내부 시그널 라인;을 포함하며,
    상기 본드핑거는 상기 반도체 칩과 중첩되도록 배치되고,
    상기 내부 시그널 라인은 상기 반도체 칩과 중첩되는 영역으로부터 상기 반도체 칩과 중첩되는 영역 밖으로 연장되며,
    상기 제1 그라운드 패턴은 상기 반도체 칩과 중첩되는 영역 밖으로 연장된 상기 내부 시그널 라인과 중첩되도록 배치되는 반도체 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기판은 상기 제1 그라운드 패턴에 전기적으로 연결되는 그라운드 본드핑거를 포함하고,
    상기 반도체 칩은,
    상기 활성면에 배치된 그라운드 본딩패드;
    상기 활성면에 배치되며 상기 그라운드 본딩패드와 접속된 그라운드 금속패턴; 및
    상기 본딩패드와 상기 본드핑거 사이 및 상기 그라운드 본딩패드와 상기 그라운드 본드핑거 사이를 전기적으로 연결하도록 상기 본딩패드 및 상기 그라운드 본딩패드 상에 형성된 범프;
    를 포함하는 반도체 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기판은 적어도 2층 이상의 배선층을 갖는 다층 배선 구조를 포함하는 반도체 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 기판은,
    상기 기판의 상면 상에 상기 본드핑거 및 상기 그라운드 본드핑거를 노출하도록 형성된 제1 솔더레지스트;
    상기 기판의 하면 상에 배치된 제1 외부전극, 제2 외부전극 및 제3 외부전극; 및
    상기 기판의 하면 상에 상기 제1 내지 제3 외부전극들을 노출하도록 형성된 제2 솔더레지스트;
    를 포함하는 반도체 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 외부 시그널 라인은 제1 일단부 및 상기 제1 일단부에 대향하는 제1 타단부를 포함하고,
    상기 내부 시그널 라인은 제2 일단부 및 상기 제2 일단부에 대향하는 제2 타단부를 포함하며,
    상기 기판은, 상기 기판의 내부에 상기 반도체 칩과 중첩되도록 형성되며 상기 제1 타단부와 상기 제2 일단부를 연결하는 제1 시그널 비아, 및 상기 기판의 내부에 형성되며 상기 제2 타단부와 상기 제1 외부전극을 연결하는 제2 시그널 비아를 포함하는 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제2 시그널 비아는 상기 반도체 칩과의 중첩 영역 밖에 배치되는 반도체 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 외부 시그널 라인은 그 전체가 상기 반도체 칩과 중첩되는 반도체 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 내부 시그널 라인은 상기 반도체 칩과의 중첩 영역 및 상기 제1 그라운드 패턴과 중첩되는 영역 중 적어도 어느 하나의 영역에만 배치되는 반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 기판은,
    상기 기판의 내부에서 상기 내부 시그널 라인과 동일한 층에 배치된 제2 그라운드 패턴;
    상기 기판의 내부에서 상기 내부 시그널 라인이 배치된 층과 상기 제1 내지 제3 외부전극이 배치된 층 사이에 배치되며, 상기 내부 시그널 라인과 중첩되는 제3 그라운드 패턴;
    상기 기판의 내부에 형성되며, 상기 제1 그라운드 패턴, 제2 그라운드 패턴, 제3 그라운드 패턴 및 상기 제2 외부전극을 연결하는 제1 그라운드 비아; 및
    상기 기판의 내부에 형성되며, 상기 제3 그라운드 패턴과 상기 제3 외부전극을 연결하는 제2 그라운드 비아;
    를 포함하는 반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 반도체 칩을 덮도록 상기 제1 솔더레지스트를 포함한 상기 기판의 상면 상부에 형성된 봉지부재; 및
    상기 제1 내지 제3 외부전극들 상에 형성된 외부접속부재;
    를 더 포함하는 반도체 패키지.
  11. 상면에 상호 연결된 본드핑거와 외부 시그널 라인 및 상호 연결된 그라운드 본드핑거와 제1 그라운드 패턴이 배치되고, 내부에 상기 외부 시그널 라인과 전기적으로 연결된 내부 시그널 라인이 배치되며, 하면에 제1 내지 제3 외부전극이 배치된 기판; 및
    상기 기판의 상면 상에 활성면이 상기 기판의 상면과 마주하도록 실장되며, 상기 활성면에 상기 본드핑거와 전기적으로 연결되는 본딩패드, 상기 그라운드 본드핑거와 전기적으로 연결되는 그라운드 본딩패드 및 상기 그라운드 본딩패드와 접속되는 그라운드 금속패턴이 배치된 반도체 칩;
    을 포함하며,
    상기 본드핑거 및 상기 그라운드 본드핑거는 상기 반도체 칩과 중첩되도록 배치되고,
    상기 외부 시그널 라인은 상기 본드핑거에 연결된 제1 일단부를 가지며, 그 전체가 상기 반도체 칩과 중첩되도록 배치되며,
    상기 내부 시그널 라인은 상기 반도체 칩과의 중첩 영역 및 상기 반도체 칩과의 중첩 영역 밖의 영역에 배치되고,
    상기 제1 그라운드 패턴은 상기 반도체 칩과 중첩되는 영역 밖에 배치된 상기 내부 시그널 라인과 중첩되도록 배치되는 반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 반도체 칩은 상기 본딩패드와 상기 본드핑거 사이 및 상기 그라운드 본딩패드와 상기 그라운드 본드핑거 사이를 전기적으로 연결하도록 상기 본딩패드 및 상기 그라운드 본딩패드 상에 형성된 범프를 포함하는 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 내부 시그널 라인은 상기 반도체 칩과 중첩되는 영역에만 배치되거나, 또는, 상기 반도체 칩과 중첩되는 영역으로부터 상기 반도체 칩과 중첩되는 영역 밖으로 연장되도록 배치되고,
    상기 제1 그라운드 패턴은 상기 반도체 칩과 중첩되는 영역으로부터 상기 기판의 가장자리까지 연장되는 반도체 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 외부 시그널 라인은 제1 일단부 및 상기 제1 일단부에 대향하는 제1 타단부를 포함하고,
    상기 내부 시그널 라인은 제2 일단부 및 상기 제2 일단부에 대향하는 제2 타단부를 포함하며,
    상기 기판은,
    상기 기판의 내부에서 상기 내부 시그널 라인과 동일한 층에 배치된 제2 그라운드 패턴;
    상기 기판의 내부에서 상기 내부 시그널 라인이 배치된 층과 상기 제1 내지 제3 외부전극이 배치된 층 사이에 배치되며, 상기 내부 시그널 라인과 중첩되는 제3 그라운드 패턴;
    상기 기판의 내부에 상기 반도체 칩과 중첩되도록 형성되며, 상기 제1 타단부와 상기 제2 일단부를 연결하는 제1 시그널 비아;
    상기 기판의 내부에 형성되며, 상기 제2 타단부와 상기 제1 외부전극을 연결하는 제2 시그널 비아;
    상기 기판의 내부에 형성되며, 상기 제1 내지 제3 그라운드 패턴과 상기 제2 외부전극을 연결하는 제1 그라운드 비아; 및
    상기 기판의 내부에 형성되며, 상기 제3 그라운드 패턴과 상기 제3 외부전극을 연결하는 제2 그라운드 비아;
    를 포함하는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제2 시그널 비아는 상기 반도체 칩과의 중첩 영역 밖에 배치되는 반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 기판의 상면 상에 상기 본드핑거 및 상기 그라운드 본드핑거를 노출하도록 형성된 제1 솔더레지스트;
    상기 기판의 하면 상에 상기 제1 내지 제3 외부전극들을 노출하도록 형성된 제2 솔더레지스트;
    상기 반도체 칩을 덮도록 상기 제1 솔더레지스트를 포함한 상기 기판의 상면 상부에 형성된 봉지부재; 및
    상기 제1 내지 제3 외부전극들 상에 형성된 외부접속부재;
    를 더 포함하는 반도체 패키지.
  17. 상면에 본드핑거 및 그라운드 본드핑거가 배치된 기판; 및
    상기 기판의 상면 상에 활성면이 상기 기판의 상면과 마주하도록 실장된 반도체 칩;
    을 포함하며,
    상기 반도체 칩은 상기 활성면에 배치되고, 상기 본드핑거와 전기적으로 연결되는 본딩패드, 상기 그라운드 본드핑거와 전기적으로 연결되는 그라운드 본딩패드 및 상기 그라운드 본딩패드가 접속된 그라운드 금속패턴을 포함하고,
    상기 기판은,
    상기 기판의 상면 상에 배치되고, 상기 본드핑거에 연결된 일단부를 갖는 외부 시그널 라인;
    상기 기판의 상면 상에 배치되고, 상기 반도체 칩과 중첩되는 영역으로부터 상기 기판의 가장자리까지 연장되며, 상기 그라운드 본드핑거가 접속된 그라운드 패턴;
    상기 기판의 내부에 형성되며, 상기 외부 시그널 라인과 전기적으로 연결된 시그널 비아; 및
    상기 기판의 내부에 형성되며, 상기 그라운드 패턴과 전기적으로 연결된 그라운드 비아;
    상기 기판의 하면 상에 배치되며, 상기 시그널 비아와 전기적으로 연결된 제1 외부전극 및 상기 그라운드 비아와 전기적으로 연결된 제2 외부전극;
    을 포함하며,
    상기 본드핑거는 상기 반도체 칩과 중첩되도록 배치되는 반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 반도체 칩은 상기 본딩패드와 상기 본드핑거 사이 및 상기 그라운드 본딩패드와 상기 그라운드 본드핑거 사이를 연결하도록 상기 본딩패드 및 상기 그라운드 본딩패드 상에 형성된 범프를 포함하는 반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 외부 시그널 라인은 그 전체가 상기 반도체 칩과 모두 중첩되는 반도체 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 기판의 상면 상부에 상기 본드핑거 및 상기 그라운드 본드핑거를 노출하도록 형성된 제1 솔더레지스트;
    상기 기판의 하면 상에 상기 제1 및 제2 외부전극들을 노출하도록 형성된 제2 솔더레지스트;
    상기 반도체 칩을 덮도록 상기 제1 솔더레지스트를 포함한 상기 기판의 상면 상부에 형성된 봉지부재; 및
    상기 제1 및 제2 외부전극들 상에 형성된 외부접속부재;
    를 더 포함하는 반도체 패키지.
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