KR20170019023A - 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법 - Google Patents

전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법 Download PDF

Info

Publication number
KR20170019023A
KR20170019023A KR1020150112607A KR20150112607A KR20170019023A KR 20170019023 A KR20170019023 A KR 20170019023A KR 1020150112607 A KR1020150112607 A KR 1020150112607A KR 20150112607 A KR20150112607 A KR 20150112607A KR 20170019023 A KR20170019023 A KR 20170019023A
Authority
KR
South Korea
Prior art keywords
conductive
package substrate
dielectric layer
wall
loop
Prior art date
Application number
KR1020150112607A
Other languages
English (en)
Inventor
문기일
김명섭
신희민
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150112607A priority Critical patent/KR20170019023A/ko
Priority to US14/989,246 priority patent/US9842809B2/en
Priority to CN201610147421.6A priority patent/CN106449602B/zh
Priority to TW105112931A priority patent/TWI710084B/zh
Publication of KR20170019023A publication Critical patent/KR20170019023A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

패키지 기판 상에 실장된 반도체 소자 상에 위치하는 전도성 루프(roof), 반도체 소자 주위를 둘러싸도록 정렬 배치된 전도성 월(wall)들, 전도성 월들 사이에 배치되고 전도성 루프(roof)에 상단부가 체결(bonding)된 전도성 필라(pillar)들 및 패키지 기판과 전도성 루프 사이 공간을 채우는 제1유전층을 포함하는 반도체 패키지 및 제조 방법을 제시한다.

Description

전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법{Semiconductor package including EMI shielding and manufacturing method for the same}
본 출원은 패키지 기술에 관한 것으로, 특히 전자기 간섭으로부터 반도체 소자를 차폐하는 반도체 패키지 및 제조방법에 관한 것이다.
집적회로들을 포함하고 있는 반도체 칩 또는 다이(die)는 회로 동작에 영향을 줄 수 있는 전자기 발생 요소들로부터 보호될 필요가 있다. 또한, 다수의 반도체 소자들로 구성될 수 있는 전자 기기들에서 소자들 상호 간에 영향을 미치지 않기 위해서 또는 전자 기기를 사용하는 인체에 영향을 미치지 않게 하기 위해서, 집적회로의 동작에서 유발될 수 있는 전자기 또는 고주파를 차단 또는 차폐할 필요성이 중요하게 인식되고 있다. 더욱이, 인체에 근접하여 사용되고 있는 모바일(mobile) 기기 또는 인체 착용 기기(wearable device)들에서는 전자기 간섭(EMI: Electromagnetic Interference)이 인체에 영향을 미치는 것을 차단하는 것이 매우 중요시 되고 있다. 이에 따라 반도체 패키지 수준에서 EMI를 차폐하고자 하는 다양한 노력 또는 시도들이 이루어지고 있다.
본 출원은 유전층 내에 함침되어 반도체 소자를 둘러싸는 전자기 간섭 차폐부 구조를 포함하는 반도체 패키지를 제시하고자 한다.
본 출원은 유전층 내에 함침되어 반도체 소자를 둘러싸는 전자기 간섭 차폐부 구조를 포함하는 반도체 패키지를 제조하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판 상에 실장된 반도체 소자; 상기 반도체 소자 상에 위치하는 전도성 루프(roof); 상기 반도체 소자 주위를 둘러싸도록 정렬 배치되고 상기 패키지 기판 상에 세워진 다수의 전도성 월(wall)들; 상기 전도성 루프(roof)에 체결(bonding)되도록 상기 패키지 기판 상에 세워지고, 상기 전도성 월과 이격되어 이격 공간을 포함하는 연결 터널(interconnecting tunnel)을 사이 부분에 유도하도록 상기 전도성 월들 사이 부분에 배치된 전도성 필라(pillar)들; 및 상기 패키지 기판과 상기 전도성 루프 사이 공간을 채우는 제1유전층;을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 패키지 기판 상에 실장된 반도체 소자; 상기 반도체 소자 상에 위치하는 전도성 루프(roof); 상기 반도체 소자 주위를 둘러싸도록 정렬 배치되고 상기 패키지 기판 상에 세워진 다수의 전도성 월(wall)들; 상기 전도성 월들 사이 부분에 배치되고, 상단부가 상기 전도성 루프(roof)에 체결(bonding)되도록 상기 패키지 기판 상에 세워지고, 측면 일부 부분이 상기 전도성 월과 체결되어 브리지(bridge) 부분을 형성하고 측면 다른 일부 부분이 상기 전도성 월과 이격되어 이격 공간을 포함하는 연결 터널(interconnecting tunnel)을 사이 부분에 유도하는 전도성 필라(pillar)들; 및 상기 패키지 기판과 상기 전도성 루프 사이 공간을 채우는 제1유전층;을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 패키지 기판 상에 실장된 반도체 소자; 상기 반도체 소자 상에 위치하는 전도성 루프(roof); 상기 반도체 소자 주위를 둘러싸도록 정렬 배치되고 상기 패키지 기판 상에 세워진 다수의 전도성 월(wall)들; 상기 전도성 월들 사이에 배치되고 상기 전도성 루프(roof)에 상단부가 체결(bonding)되도록 상기 패키지 기판 상에 세워진 전도성 필라(pillar)들; 및 상기 패키지 기판과 상기 전도성 루프 사이 공간을 채우는 제1유전층;을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 패키지 기판 상에 반도체 소자가 실장될 영역을 둘러싸도록 정렬되도록 전도성 월(wall)들을 형성하는 단계; 상기 전도성 월들 사이 부분에 전도성 필라(pillar)들을 세워 배치하는 단계; 상기 패키지 기판 상에 상기 반도체 소자를 실장하는 단계; 상기 패키지 기판 상에 제1유전층 및 전도성 루프(roof)가 적층된 시트(sheet)를 도입하는 단계; 및 상기 제1유전층을 침투하여 상기 전도성 필라의 상단부를 상기 전도성 루프에 체결(bonding)하도록 상기 시트를 상기 패키지 기판 상에 라미네이션(lamination)하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 실시예들은 유전층 내에 함침되어 반도체 소자를 둘러싸는 전자기 간섭 차폐부 구조를 포함하는 반도체 패키지 및 제조 방법을 제시할 수 있다.
도 1 내지 도 6은 일 예에 따른 반도체 패키지 구조를 보여주는 도면들이다.
도 7 내지 도 11은 일 예에 따른 반도체 패키지 구조를 보여주는 도면들이다.
도 12 내지 도 23은 일 예에 따른 반도체 패키지 제조 방법을 보여주는 도면들이다.
도 24 내지 도 30은 일 예에 따른 반도체 패키지 제조 방법을 보여주는 도면들이다.
도 31 및 도 32는 일 예에 따른 반도체 패키지 구조를 보여주는 도면들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 소자를 포함할 수 있으며, 반도체 소자는 하나의 반도체 칩이나 또는 다수의 반도체 칩이 적층된 구조를 포함할 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 6은 일 예에 따른 반도체 패키지 구조를 보여주는 도면들이고, 도 2는 도 1 평면도의 A- A' 절단선을 따르는 단면 구조를 보여주고, 도 3은 B-B' 절단선을 따르는 단면 구조를 보여주고, 도 4는 C-C' 절단선을 따르는 단면 구조를 보여주고, 도 5는 반도체 패키지의 상측 표면 형상을 보여주고, 도 6은 도 4의 변형예를 보여준다.
도 1 및 도 2를 함께 참조하면, 반도체 패키지(10)는 패키지 기판(1100) 상에 반도체 소자(1200)을 실장한 구조를 포함할 수 있다. 반도체 패키지(10)는 전도성 월(wall: 1310)들, 전도성 필라(pillar: 1350)들 및 전도성 루프(roof: 1430)를 포함하는 전자기 간섭 차폐부(electromagnetic interference shielding)를 구비할 수 있다. 전자기 간섭 차폐부를 이루는 전도성 월(wall: 1310)들, 전도성 필라(pillar: 1350)들 및 전도성 루프(roof: 1430)는 반도체 소자(1200)를 실질적으로 에워싸는 구조(enclosing structure)를 구성하여, 반도체 소자(1200)를 전자기 간섭으로부터 차폐할 수 있다.
패키지 기판(1100) 상에 실장된 반도체 소자(1200)를 보호하는 보호층으로, 도 2에 제시된 바와 같이, 제1유전층(1410)이 구비될 수 있다. 제1유전층(1410)은 에폭시 수지(epoxy resin)나 실리콘 수지(silicone resin) 또는 폴리머(polymer)를 포함하는 층으로 구비될 수 있다. 제1유전층(1410)은 반도체 소자(1200)를 덮도록 도입될 수 있다. 제1유전층(1410)은 반도체 소자(1200) 상에 위치하도록 도입되는 전도성 루프(1430)를 이루는 층과 반도체 소자(1200)와의 전기적 격리 또는 절연을 유도할 수 있다. 제1유전층(1410)에 전도성 월(1310)이 함침된 구조 또는 전도성 월(1310)의 측부를 제1유전층(1410)이 둘러싸는 구조가 유도되어, 전도성 월(1310)의 표면이 반도체 패키지(10)의 외부에 노출되는 것을 제1유전층(1410)이 방지할 수 있다.
제1유전층(1410)의 제1부분(1412)은 반도체 소자(1200)를 덮어 격리하도록 전도성 월(1310)들의 내측 영역 부분인 반도체 패키지(10)의 가운데 부분에 위치할 수 있고, 제1유전층(1410)의 제2부분(1414)은 전도성 월(1310)들의 외측 부분인 반도체 패키지(10)의 가장자리 부분에 위치할 수 있다. 이에 따라, 제1유전층(1410)의 측면(1409)은 반도체 패키지(10)의 측면으로 노출되며, 반도체 패키지(10)의 측면을 이루는 일부가 될 수 있다. 제1유전층(1410)의 측면(1409)은 패키지 기판(1100)의 측면(1109)에 정렬되는 형상을 이룰 수 있다.
제1유전층(1410)에 의해 전도성 월(1310)이 외부와 격리될 수 있으므로, 전도성 월(1310)을 이루는 물질이 외부 환경에 의해 산화되거나 또는 오염되는 것을 방지할 수 있다. 또한, 제1유전층(1410)에 의해 전도성 월(1310)을 이루는 물질이 반도체 패키지(10) 외부로 마이그레이션(migration)되는 것이 차단될 수 있다. 이에 따라, 전도성 월(1310)을 마이그레이션이나 오염이 우려될 수 있는 금속 물질, 예컨대, 구리(Cu)를 포함하는 금속층을 포함하여 구비하는 것이 가능하다. 전도성 월(1310)을 구리를 포함하는 금속층으로 구비할 경우, 전도성 월(1310)에 의한 전자기 간섭 차폐 효과를 개선할 수 있다.
도 2를 참조하면, 전도성 루프(1430)의 하면(1431)은 제1유전층(1410)에 접촉하고 있고, 반대측의 전도성 루프(1430)의 상면(1433)은 제2유전층(1450)이 덮는 구조를 반도체 패키지(10)는 구비할 수 있다. 제1유전층(1410), 전도성 루프(1430) 및 제2유전층(1450)이 적층된 적층 시트(sheet: 1400) 구조가 반도체 소자(1200)를 보호하는 구조로 구비될 수 있다. 제2유전층(1450)은 제1유전층(1410)과 다른 유전 물질로 구비될 수 있다. 제2유전층(1450)의 측면(1459)는 제1유전층(1410)의 측면(1409)에 정렬되도록 구비될 수 있다.
제2유전층(1450)은 시인성 염료를 함유하는 유전 물질을 포함하는 층으로 구비될 수 있다. 예컨대, 시인성 염료로 카본블랙(carbon black)을 포함하는 에폭시몰딩재(EMC: epoxy molding compound)를 포함하여 제2유전층(1450)이 구비될 수 있다. 제2유전층(1450)은 EMC의 에폭시 성분이 경화되어 딱딱한(hard)한 층으로 구비될 수 있다. 제2유전층(1450)에 함유된 시인성 염료는, 반도체 패키지(10)의 상측 표면을 제시한 도 5에 보여지듯이, 제2유전층(1450)의 상측 표면(1451)에 표식 마크(mark: 1457)가 인식되도록 제2유전층(1450)이 유색, 예컨대, 검은 색을 나타내도록 제2유전층(1450)에 함유될 수 있다. 표식 마크(1457)는 레이저(laser) 광을 사용하는 인각 과정으로 형성될 수 있으며, 전도성 루프(1430)는 레이저 인각 과정에서 수반될 수 있는 손상(damage)이 하부의 제1유전층(1410) 및 반도체 소자(1200)에 영향을 미치지 않도록 보호하는 역할을 할 수 있다. 제2유전층(1450)에 대해 식각 가능한 파장대의 레이저광을 사용하여 인각하는 경우, 인각 과정에서 전도성 루프(1430)의 상면(1433)에 이르기까지 제2유전층(1450)이 일부 식각 제거되더라도 전도성 루프(1430)가 추가적인 식각을 차단하는 막으로 작용할 수 있다. 하부의 제1유전층(1410) 또는 반도체 소자(1200)에 대한 레이저 광에 의한 영향 또는 식각이 전도성 루프(1430)에 의해서 차단될 수 있다. 이에 따라, 제1유전층(1410) 및 반도체 소자(1200), 또는 반도체 소자(1200)와 패키지 기판(1100)을 연결하는 연결 구조(interconnection structure: 미도시)에 대한 레이저광에 의한 손상을 방지할 수 있다.
적층 시트(1400)에서 제1유전층(1410)은 전도성 루프(1430)의 하면(1431)을 실질적으로 덮어 차단하고, 제2유전층(1450)은 전도성 루프(1430)의 상면(1433)을 실질적으로 덮어 차단한다. 따라서, 전도성 루프(1430)는 제1 및 제2유전층(1410, 1450) 중간에 끼워진 구조로 도입되어 외부 환경으로부터 실질적으로 차단될 수 있다. 제1 및 제2유전층(1410, 1450)에 의해 전도성 루프(1430)의 상면(1433) 및 하면(1431)이 외부 환경과 실질적으로 격리될 수 있으므로, 전도성 루프(1430)을 이루는 물질이 외부 환경에 의해 산화되거나 또는 오염되는 것을 방지할 수 있다. 반도체 패키지(10) 외부로 전도성 루프(1430)이 실질적으로 노출되지 않으므로, 전도성 루프(1430)을 이루는 물질이 반도체 패키지(10) 외부로 마이그레이션(migration)되는 것을 제1 및 제2유전층(1410, 1450)은 차단할 수 있다. 이에 따라, 전도성 루프(1450)을 마이그레이션이나 오염이 우려될 수 있는 금속 물질, 예컨대, 구리(Cu)를 포함하는 금속층을 포함하여 구비하는 것이 가능하다. 전도성 루프(1430)가 구리를 포함하는 금속층, 예컨대 구리층 또는 구리 합금층으로 구비될 수 있다. 구리의 전기 전도성이 우수하므로, 향상된 전자기 간섭 차폐 효과를 기대할 수 있다.
도 1을 다시 참조하면, 반도체 소자(1200)는 대체로 사각 형상을 가질 수 있다. 전도성 월(1310)들은 반도체 소자(1200) 주위를 둘러싸게 정렬되도록 배치될 수 있다. 전도성 월(1310)의 끝단 측면(1311)과 측면이 마주보도록 다수 개의 전도성 월(1310)들이 배열을 이루도록 정렬될 수 있다. 전도성 월(1310)은 이웃하는 다른 전도성 월(1310)과 이격하도록 배치되고, 전도성 월(1310)과 이웃하는 다른 전도성 월(1310) 사이 영역 부분(1105)에 전도성 필라(1350)가 각각 배치될 수 있다. 전도성 월(1310)은 바(bar) 형상으로 일 방향으로 길게 연장된 형상을 가질 수 있다. 패키지 기판(1100) 상에 복수의 전도성 월(1310)들이 잇달아 정렬되면서 내측 부분에 반도체 소자(1200)가 배치될 실장 영역(1102)이 설정될 수 있다. 이렇게 형성된 복수의 전도성 월(1310)들의 배열은 반도체 소자(1200)를 둘러싸는 테두리 형상을 가질 수 있다.
전도성 월(1310)들은, 도 2에 제시된 바와 같이, 패키지 기판(1100)의 제1표면(1101) 상에 세워진 형상을 가질 수 있다. 반도체 소자(1200)는 패키지 기판(1100)의 제1표면(1101) 상에 전도성 월(1310)과 월(1310) 사이에 배치되도록 실장될 수 있다. 전도성 월(1310)이 패키지 기판(1100)의 제1표면(1101)으로부터 세워진 높이(H1)는 반도체 소자(1200)가 제1표면(1101) 상에 실장된 높이(H2) 보다 더 큰 높이 또는 더 큰 키를 가질 수 있다. 반도체 소자(1200)의 두께 또는 실장된 높이(H2)에 따라 전도성 월(1310)의 높이(H1)가 달리 설정될 수 있다. 전도성 월(1310)의 폭은 반도체 패키지(10) 또는 패키지 기판(1100)의 디자인(design)에 따라 달라질 수 있으나, 대략 수십 ㎛ 정도로 설정될 수 있다. 적어도 2개 이상의 전도성 월(1310)들이 반도체 소자(1200)의 어느 하나의 변에 대응하도록 정렬될 수 있다. 전도성 월(1310)들 사이 영역 부분(1105)들이 반도체 소자(1200)의 모서리(corner) 외측에 각각 배치되도록 전도성 필라(1310)들이 배열될 수 있다. 또한, 전도성 월(1310)들 사이 영역 부분(1105)들이 반도체 소자(1200)의 어느 하나의 변에 대응하여 적어도 1개 이상 각각 배치되도록 전도성 필라(1310)들이 배열될 수 있다.
도 1을 도 3 및 도 4와 함께 참조하면, 전도성 월(1310)과 전도성 월(1310)의 사이 영역 부분(1105)에 전도성 필라(1350)들이 각각 배치될 수 있다. 전도성 필라(1350)는 전도성 월(1310)의 끝단 부분의 측면(1311)에 측면(도 4의 1353)이 이격되도록 패키지 기판(1100)의 제1표면 부분(1101) 상에 세워질 수 있다. 전도성 월(1310)의 끝단 부분의 측면(1311)과 전도성 필라(1350)의 측면(1353) 사이의 이격 공간은 연결 터널(interconnecting tunnel: 1301)을 제공할 수 있다. 연결 터널(1301)은 전도성 월(1310)들 및 전도성 필라(1350)들로 이루어지는 경계로 구획지을 수 있는 내측 영역(1107)과 외측 영역(1108)을 상호 연결시키는 통로로 제공될 수 있다. 연결 터널(1301)을 통해서, 도 3에 제시된 바와 같이, 내측 영역(1107)에 위치하는 제1유전층(1410)의 제1부분(1412)과, 외측 영역(1108)에 위치하는 제1유전층(1410)의 제2부분(1414)이 연결 터널(1301)을 채우는 제1유전층(1410)의 확장 부분(도 4의 1411)에 의해 상호 연결될 수 있다. 연결 터널(1301)은 반도체 패키지(10)를 형성하는 과정에서 제1유전층(1410)를 이루는 유전 물질이 내측 영역(1107)로부터 외측 영역(1108)로 흘러나갈 수 있는 통로를 제공할 수 있다.
도 4에 제시된 바와 같이, 전도성 필라(1350)의 하단부(bottom portion: 1352)는 패키지 기판(1100)에 체결되고, 전도성 필라(1350)의 상단부(top portion: 1351) 표면은 전도성 루프(1430)의 하면(1431)에 체결(bonding)될 수 있다. 전도성 필라(1350)는 패키지 기판(1100)과 전도성 루프(1430)을 체결시켜 전기적으로 연결하고 솔더링 체결하는 부재로 도입될 수 있다.
전도성 필라(1350)는 전도성 루프(1430)를 패키지 기판(1100)에 접지시키는 주요 경로를 제공하도록 구비될 수 있다. 원활한 접지를 위해서 전도성 필라(1340)와 전도성 루프(1430)는 단순히 기계적으로 접촉(mechanically contact)하기 보다는 솔더링(soldering) 체결되어 연결될 수 있다. 예컨대, 전도성 필라(1340)와 전도성 루프(1430)는 접촉 계면(interface)에서 금속간 화합물(intermetallic compound)를 생성하여 솔더링으로 체결될 수 있다. 전도성 필라(1350)가 솔더 물질을 포함할 수 있고, 전도성 필라(1350)의 상단부(1351)와 전도성 루프(1430)의 하면(1431)은 솔더링 계면(soldering interface: 1350A)를 가져, 전도성 필라(1350)와 전도성 루프(1430)가 솔더링 체결될 수 있다.
전도성 필라(1350)의 상단부(1351)와 전도성 루프(1430)의 하면(1431) 사이에 솔더링 계면(soldering interface: 1350A)을 형성하기 위해서, 전도성 필라(1350)의 상단부(1351)가 솔더 물질(solder material)을 구비하거나 또는 전도성 필라(1350)가 솔더 물질로 포함하여 구비될 수 있다. 예컨대 전도성 필라(1350)는 솔더 볼(solder ball) 형상을 가지도록 구비될 수 있다. 도 3 및 도 4에서는 전도성 필라(1350)가 하나의 솔더 볼을 포함하여 구비된 형상을 제시하고 있다. 다른 실시예에서, 전도성 필라(1350)는 솔더 볼들이 복수 개가 적층되어 기둥 형상을 이룬 형상으로 구비될 수도 있다.
도 3 및 도 4를 참조하면, 전도성 월(1310)의 상단부(1315)가 전도성 루프(1430)의 하면(1431)에 단순히 기계적으로 접촉(mechanically contact)한 구조가 구비될 수 있다. 전도성 월(1310)의 상단부(1315)가 전도성 루프의 하면(1431)에 기계적으로만 접촉할 경우, 전도성 월(1310)의 상단부(1315)와 전도성 루프(1430)가 솔더링 체결된 경우 보다 전도성 월(1310)의 상단부(1315)와 전도성 루프(1430)의 하면(1431) 사이의 저항이 상대적으로 증가될 수 있다. 전도성 루프(1430)는 전도성 필라(1350)를 통해 패키지 기판(1100)에 접지되고 있으므로, 전도성 루프(1430)와 전도성 월(1310) 사이의 저항이 상대적으로 높아도 전자기 간섭 차폐 효과는 유효하게 구현될 수 있다.
전도성 루프(1430)와 전도성 월(1310)이 솔더링 체결로 연결되지 않고 단순히 표면들이 접촉하는 구조를 구현하도록 구비될 수 있으므로, 전도성 루프(1430)나 전도성 월(1310)이 솔더 물질에 비해 전도성이 높은 구리나 구리 합금을 포함하는 금속층으로 구비될 수 있다. 이에 따라, 전도성 루프(1430)나 전도성 월(1310)에 의한 전자기 간섭 차폐 효과가 향상될 수 있다. 전도성 월(1310)이 전도성 루프(1430)에 접촉하도록 구비되므로, 전도성 월(1310)의 상단부(1315)는 전도성 필라(1350)의 상단부(1351)와 실질적으로 동일한 표면 높이를 가질 수 있다.
도 6을 참조하면, 전도성 월(1310D)은 전도성 루프(1430)의 하면(1431)에 접촉하지 않도록 구비될 수 있다. 전도성 필라(1350D)의 상단부(1351D)가 전도성 월(1310D)의 상단부(1315D) 보다 높은 표면 높이를 가져, 전도성 월(1310D)의 상단부(1315D)가 전도성 필라(1350D)의 상단부(1351D) 표면보다 낮은 위치에 위치할 경우, 전도성 월(1310D)의 상단부(1315D) 표면과 전도성 루프(1430)의 하면(1431) 사이에 이격 갭(gap: 1316D)이 유발될 수 있다. 이러한 이격 갭(1316D)을 채우도록 제1유전층(1410)의 일부(1413)가 확장될 수 있다. 전도성 월(1310D)의 상단부(1315D) 표면과 전도성 루프(1430)의 하면(1431) 사이의 이격 갭(1316D)에 의해, 전도성 루프(1430)가 전도성 월(1310D)을 통해 접지되지 않을 수 있다. 전도성 필라(1350D)가 전도성 루프(1430)를 접지하는 경로로 도입되고 있으므로, 전도성 루프(1430)에 대한 접지는 유효하게 이루어질 수 있다. 도 6은 도 4를 참조하여 설명한 전도성 월(도 4의 1310)과 전도성 필라(도 4의 1350)의 변형예를 보여주고 있으므로, 도 4에서와 동일한 참조부호로 제시된 도 6의 참조부호는 동일한 부재일 수 있다.
도 4를 다시 참조하면, 전도성 필라(1350)의 하단부(1352)는 패키지 기판(1100)의 제1표면(1101)에 구비된 회로 트레이스(circuit traces)에 체결되어 연결될 수 있다. 회로 트레이스들은 패키지 기판(1100)의 표면 및 내부에 배선 구조(interconnection structure)로 구비될 수 있다. 회로 트레이스들은 구리를 포함하는 도전 물질을 포함할 수 있다. 패키지 기판(1100)의 제1표면(1101)에 회로 트레이스의 일부로 구비된 제1랜딩 패드부(landing pad: 1135) 상에 전도성 필라(1350)가 접속될 수 있다. 제1랜딩 패드부(1135)는 그 위에 전도성 필라(1350)가 랜딩하여 접속하는 전도성 패드 형상을 가질 수 있다. 전도성 필라(1350)를 이루는 솔더 볼 형상은 하단부(1352)가 제1랜딩 패턴(1135)과 솔더링되어 체결될 수 있다. 패키지 기판(1100)의 제1표면(1101)에 반대되는 제2표면(1103)에는 제1접지 패턴(1115)이 회로 트레이스들의 일부로 구비될 수 있다. 제1접지 패턴(1115)은 제1접지 접속재(1505), 예컨대, 외부와의 전기적 연결을 위한 솔더 볼이 체결되는 패드 형상을 가질 수 있다. 제1접지 패턴(1115)과 제1랜딩 패드부(1135)를 연결하는 제1내부 연결부(1125, 1120)가 패키지 기판(1100)에 구비될 수 있다. 제1내부 연결부(1125, 1120)는 실질적으로 수평 방향으로 연장되는 제1내부 연장부(1125)와 패키지 기판(1110)을 실질적으로 관통하는 관통 비아(through via) 형상의 제1내부 비아부(1120)를 포함하는 연결 구조일 수 있다.
제1랜딩 패드부(1135)에 인근하는 패키지 기판(1100)의 제1표면(1101) 부분에 제2랜딩 패드부(1131)가 구비될 수 있다. 제2랜딩 패드부(1131)는 전도성 월(1310)의 하단부(1314)가 체결되는 패드 형상으로 구비될 수 있다. 제2랜딩 패드부(1131)와 제1랜딩 패드부(1135)는 상호 이격된 패턴들로 구비될 수 있으며, 제2랜딩 패드부(1131)와 제1랜딩 패드부(1135)를 상호 연결시키도록 제1내부 연장부(1125)가 더 확장될 수 있다. 전도성 월(1310)과 전도성 필라(1350)가 직접적으로 연결되지 않아도, 제1내부 연장부(1125)에 의해 제2랜딩 패드부(1131)와 제1랜딩 패드부(1135)가 상호 연결되므로, 전기적으로 연결된 상태가 될 수 있다. 전도성 월(1310)은 제2랜딩 패드부(1131) 및 제1내부 연장부(1125), 제1내부 비아부(1120)를 경유하는 경로로 제1접지 패턴(1115)에 연결되어 제1접지 접속재(1505)에 연결될 수 있다. 이에 따라, 전도성 월(1310), 전도성 필라(1350) 및 전도성 루프(1430)을 포함하는 전자기 간섭 차폐 구조가 제1접지 접속재(1505)를 포함하는 접지부(ground potential)에 접지될 수 있다.
도 2를 다시 참조하면, 전도성 월(1310)의 하단부(1314)는 패키지 기판(1100)의 제1표면(1101)에 구비된 회로 트레이스(circuit traces)에 체결되어 연결될 수 있다. 패키지 기판(1100)의 제1표면(1101)에 회로 트레이스의 일부로 구비된 제3랜딩 패드부(1131A) 상에 전도성 월(1310)이 접속될 수 있다. 제3랜딩 패드부(1131A)는 그 상에 전도성 월(1310)이 랜딩하여 접속하는 전도성 패드 형상을 가질 수 있다. 전도성 월(1310)은 제3랜딩 패드부(1131A) 상에 전기 도금층으로 구비되어 제3랜딩 패드부(1131A)와 체결된 구조를 가질 수 있다.
패키지 기판(1100)의 제1표면(1101)에 반대되는 제2표면(1103)에는 제2접지 패턴(1115A)이 회로 트레이스들의 일부로 구비될 수 있다. 제2접지 패턴(1115A)은 제2접지 접속재(1505A), 예컨대, 외부와의 전기적 연결을 위한 솔더 볼이 체결되는 패드 형상을 가질 수 있다. 제2접지 패턴(1115A)과 제3랜딩 패드부(1131A)를 연결하는 제2내부 연결부(1120A)가 패키지 기판(1100)에 구비될 수 있다. 제2내부 연결부(1120A)는 패키지 기판(1100)의 몸체를 실질적으로 관통하는 관통 비아 형상을 포함하는 연결 구조일 수 있다.
도 1 및 도 2에 제시된 바와 같이, 패키지 기판(1100)의 제1표면(1101) 상에 실장되는 반도체 소자(1200)는 패키지 기판(1100)에 와이어 본딩(wire bonding: 도시되지 않음) 방식으로 전기적으로 연결되거나 또는 범프(bump: 도시되지 않음) 체결 방식으로 전기적으로 연결될 수 있다. 반도체 소자(1200)와 범프를 통해 전기적으로 연결되는 도전성 패드(1132)가 패키지 기판(1100)에 구비될 수 있고, 도전성 패드(1132)와 전기적으로 연결되는 외부 접속부(1111)가 패드 형상을 가지며 패키지 기판(1100)의 제2표면(1103)에 구비될 수 있다. 외부 접속부(1111)와 도전성 패드(1132)를 전기적으로 연결하는 제3내부 연결부(1122)가 패키지 기판(1100) 내에 구비될 수 있다. 외부 접속부(1111)는 반도체 패키지(10)를 외부 기기와 연결하는 연결 접속재(1500)가 예컨대 솔더볼 형상을 가지며 부착될 수 있다.
반도체 소자(1200)는 하나의 반도체 칩 또는 반도체 다이(die)를 포함할 수가 있다. 반도체 소자(1200)는 도시되지는 않았으나 다수의 반도체 칩 또는 다이들이 상호 적층된 구조를 가질 수 있다. 상호 적층된 반도체 칩들은 패키지 기판(1100)에 와이어 본딩되거나 또는 범프를 이용하여 체결될 수 있다. 상호 적층된 반도체 칩들은 상호 간에 관통 전극, 예컨대 관통실리콘비아(TSV: Through Silicon Via) 구조로 연결될 수도 있다. 패키지 기판(1100)은 인쇄회로기판(PCB: Printed Circuit Board) 형태로 도입될 수 있다. 패키지 기판(1100)은 휘거나 구부러질 수 있는 플렉시블(flexible)한 특성을 가지는 기판일 수 있다.
도 7 내지 도 11은 다른 일 예에 따른 반도체 패키지 구조를 보여주는 도면들이고, 도 8는 도 7 평면도의 A- A' 절단선을 따르는 단면 구조를 보여주고, 도 9는 B-B' 절단선을 따르는 단면 구조를 보여주고, 도 10은 C-C' 절단선을 따르는 단면 구조를 보여주고, 도 11은 도 10의 변형예를 보여준다.
도 7 및 도 8을 함께 참조하면, 반도체 패키지(20)는 패키지 기판(2100) 상에 반도체 소자(2200)을 실장한 구조를 포함할 수 있다. 반도체 패키지(20)는 전도성 월(2310)들, 전도성 필라(2350)들 및 전도성 루프(2430)로 이루어지는 전자기 간섭 차폐부 구조를 구비할 수 있다. 전자기 간섭 차폐부를 이루는 전도성 월(2310)들, 전도성 필라(2350)들 및 전도성 루프(2430)는 반도체 소자(2200)를 실질적으로 에워싸는 구조를 구성하여, 반도체 소자(2200)를 전자기 간섭으로부터 차폐할 수 있다.
패키지 기판(2100) 상에 실장된 반도체 소자(2200)를 보호하는 보호층으로, 도 8에 제시된 바와 같이, 제1유전층(2410)이 구비될 수 있다. 제1유전층(2410)은 반도체 소자(2200)를 덮도록 도입될 수 있다. 제1유전층(2410)은 전도성 루프(2430)를 이루는 층과 반도체 소자(2200)와의 전기적 격리 또는 절연을 유도할 수 있다. 제1유전층(2410)에 전도성 월(2310)이 함침된 구조 또는 전도성 월(2310)의 내외 측부를 제1유전층(2410)이 둘러싸는 구조가 유도되어, 전도성 월(2310)의 표면이 반도체 패키지(20)의 외부에 노출되는 것을 제1유전층(2410)이 방지할 수 있다.
제1유전층(2410)의 제1부분(2412)은 반도체 소자(2200)를 덮어 격리하도록 전도성 월(2310)들에 대해 내측 영역 부분인 반도체 패키지(20)의 가운데 부분에 위치할 수 있고, 제1유전층(2410)의 제2부분(2414)은 전도성 월(2310)들에 대해 외측 부분인 반도체 패키지(20)의 가장자리 부분에 위치할 수 있다. 이에 따라, 제1유전층(2410)의 측면(2409)은 반도체 패키지(20)의 측면을 이루는 일부로 노출될 수 있다. 제1유전층(2410)의 측면(2409)는 패키지 기판(2100)의 측면(2109)에 정렬되는 형상을 이룰 수 있다.
제1유전층(2410)에 의해 전도성 월(2310)이 외부와 격리될 수 있으므로, 전도성 월(2310)을 이루는 물질이 외부 환경에 의해 산화되거나 또는 오염되는 것을 방지할 수 있다. 반도체 패키지(20) 외부로 전도성 월(2310)이 실질적으로 노출되지 않으므로, 제1유전층(2410)에 의해 전도성 월(2310)을 이루는 물질이 반도체 패키지(20) 외부로 마이그레이션되는 현상이 억제될 수 있다.
도 8을 참조하면, 반도체 패키지(20)는 전도성 루프(2430)의 하면(2431)이 제1유전층(2410)에 접촉하고, 반대측인 전도성 루프(2430)의 상면(2433)은 제2유전층(2450)이 덮는 구조를 구비할 수 있다. 제2유전층(2450)의 측면(2459)은 제1유전층(2410)의 측면(2409)에 정렬되도록 구비될 수 있다. 제1유전층(2410), 전도성 루프(2430) 및 제2유전층(2450)이 적층된 적층 시트(2400) 구조가 반도체 소자(2200)를 보호하는 구조로 구비될 수 있다. 제2유전층(2450)은 시인성 염료를 함유하는 층으로 구비될 수 있다. 예컨대, 제2유전층(2450)은 시인성 염료로 카본블랙(carbon black)을 포함하는 에폭시몰딩재(EMC: epoxy molding compound)를 구비할 수 있다. 전도성 루프(2430)는 표식 마크를 레이저 인각하는 과정에서 제2유전층(2450)의 제거에 의해 전도성 루프(2430)에 도달하는 레이저 광을 차단하여, 하부의 제1유전층(2410) 또는 반도체 소자(2200) 등이 레이저 광에 의해 손상되는 것이 방지할 수 있다. 적층 시트(2400)에서 제1유전층(2410)은 전도성 루프(2430)의 하면(2431)을 실질적으로 덮어 차단하고, 제2유전층(2450)은 전도성 루프(2430)의 상면(2433)을 실질적으로 덮어 차단할 수 있다. 전도성 루프(2430)는 제1 및 제2유전층(2410, 2450)에 의해 외부 환경으로부터 실질적으로 차단될 수 있다. 전도성 루프(2430)을 이루는 물질이 외부 환경에 의해 산화되거나 또는 오염되는 것을 방지할 수 있고, 반도체 패키지(20) 외부로 마이그레이션되는 것을 제1 및 제2유전층(2410, 2450)은 차단할 수 있다. 이에 따라, 전도성 루프(2450)는 전기 전도성이 상대적으로 우수한 구리(Cu)를 포함하는 금속층을 포함하여 구비하는 것이 가능하다.
도 7을 다시 참조하면, 반도체 소자(2200)는 대체로 사각 형상을 가질 수 있다. 전도성 월(2310)들은 반도체 소자(2200) 주위를 둘러싸게 정렬되도록 배치될 수 있다. 전도성 월(2310)의 끝단 측면(2311)과 측면이 마주보도록 다수 개의 전도성 월(2310)들이 배열을 이루도록 정렬될 수 있다. 전도성 월(2310)은 이웃하는 다른 전도성 월(2310)과 이격하도록 배치되고, 전도성 월(2310)과 이웃하는 다른 전도성 월(2310) 사이 영역 부분(2105)에 전도성 필라(2350)가 각각 배치될 수 있다.
전도성 월(2310)들은, 도 8에 제시된 바와 같이, 패키지 기판(2100)의 제1표면(2101) 상에 세워진 형상을 가질 수 있다. 반도체 소자(2200)는 패키지 기판(2100)의 제1표면(1101) 상에 전도성 월(2310)과 월(2310) 사이에 배치되도록 실장될 수 있다. 전도성 월(2310)이 패키지 기판(2100)의 제1표면(2101)으로부터 세워진 높이(H21)는 반도체 소자(2200)가 제1표면(2101) 상에 실장된 높이(H22) 보다 더 큰 높이 또는 더 큰 키를 가질 수 있다.
도 7 및 도 10을 함께 참조하면, 전도성 월(2310)과 전도성 월(2310)의 사이 영역 부분(2105)에 전도성 필라(2350)들이 각각 배치될 수 있다. 도 10에 제시된 바와 같이, 전도성 필라(2350)는 전도성 월(2310)의 끝단 부분의 측면(2311)에 대해 측면(2353)이 대향되도록 전도성 월(2310)들 사이에 위치할 수 있다. 전도성 필라(2350)의 측면(2353)은 마주보는 전도성 월(2310)의 측면(2311)과 이격되는 측면 일부 부분으로 제1측면 부분(2353A)를 가질 수 있다. 전도성 필라(2350)의 측면(2353)은 마주보는 전도성 월(2310)의 측면(2311)과 접촉하여 연결되고 실질적으로 체결되는 측면 일부 부분으로 제2측면 부분(2353B)를 가질 수 있다. 전도성 필라(2350)는 패키지 기판(2100)의 제1표면 부분(2103)에 세워질 수 있다.
도 10을 참조하면, 전도성 월(2310)의 끝단 부분의 측면(2311)과 전도성 필라(2350)의 제1측면 부분(2353A) 사이의 이격 공간은 연결 터널(2301)을 제공할 수 있다. 전도성 월(2310)의 끝단 부분의 측면(2311)과 전도성 필라(2350)의 제2측면 부분(2353B)은 솔더링 계면을 이루어 연결된 브리지부(bridge portion: 2350B)를 가질 수 있다. 전도성 필라(2350)의 측면(2353) 부분은 솔더 물질(solder material)을 구비하거나 또는 전도성 필라(2350)가 솔더 물질로 포함하여 구비될 수 있다. 예컨대 전도성 필라(2350)는 솔더 볼(solder ball) 형상을 가지도록 구비될 수 있다. 브리지부(2350B)는 전도성 월(2310)과 전도성 필라(2350)를 솔더링 체결시켜, 전도성 월(2310)과 전도성 필라(2350)를 일체화시켜 전도성 월(2310)과 전도성 필라(2350)를 포함하는 구조가 보다 견고해지도록 유도할 수 있다. 브리지부(2350B)는 전도성 월(2310)과 전도성 필라(2350)가 솔더링된 부분일 수 있다. 브리지부(2350B)는 전도성 필라(2350)의 측면(2353) 가운데 부분에 위치할 수 있다. 전도성 월(2310)의 측면(2311)의 모서리 부분에 연결 터널(2301)들이 각각 위치하도록 유도할 수 있다. 연결 터널(2301)들은 브리지부(2350B)의 상측 및 하측에 각각 위치할 수 있다.
연결 터널(2301)은 전도성 월(2310)들 및 전도성 필라(2350)들로 이루어지는 경계 영역이 구획지을 수 있는 내측 영역(도 7의 2107)과 외측 영역(도 7의 2108)을 상호 연결시키는 통로로 제공될 수 있다. 연결 터널(2301)을 통해서, 도 8에 제시된 바와 같이, 내측 영역(2107)에 위치하는 제1유전층(2410)의 제1부분(2412)과, 외측 영역(2108)에 위치하는 제1유전층(2410)의 제2부분(2414)이 연결될 수 있다. 제1유전층(2410)의 확장 부분(도 10의 2411)이 연결 터널(2301)을 채울 수 있다. 제1유전층(2410)의 확장 부분(2411)이 제1유전층(2410)의 제1부분(2412)과 제1유전층(2410)의 제2부분(2414)를 상호 연결시키도록 위치할 수 있다. 연결 터널(2301)은 반도체 패키지(20)를 형성하는 과정에서 제1유전층(2410)를 이루는 유전 물질이 내측 영역(2107)로부터 외측 영역(2108)로 흘러나갈 수 있는 통로를 제공할 수 있다.
도 10에 제시된 바와 같이, 전도성 필라(2350)의 하단부(2152)는 패키지 기판(2100)에 체결되고, 전도성 필라(2350)의 상단부(2351)의 표면은 전도성 루프(2430)의 하면(2431)에 체결(bonding)될 수 있다. 전도성 필라(2350)는 패키지 기판(2100)과 전도성 루프(2430)을 체결시켜 전기적 및 솔더링 체결로 연결시키는 부재로 도입될 수 있다.
전도성 필라(2350)는 전도성 루프(2430)를 패키지 기판(2100)에 접지시키는 주요 경로를 제공하도록 구비될 수 있다. 또한, 전도성 필라(2350)는 브리지부(2350B)에 의해 체결된 전도성 월(2310)을 패키지 기판(2100)에 접지시키는 주요 경로를 제공하도록 구비될 수 있다. 원활한 접지를 위해서 전도성 필라(2340)와 전도성 루프(2430)는 단순히 기계적으로 접촉(mechanically contact)하기 보다는 솔더링 체결되어 연결될 수 있다. 전도성 필라(2350)의 상단부(2351)와 전도성 루프(2430)의 하면(2431)은 솔더링 계면(soldering interface: 2350A)를 구축하여, 전도성 필라(2350)와 전도성 루프(2430)가 연결될 수 있다.
전도성 필라(2350)의 상단부(2351)와 전도성 루프(2430)의 하면(2431) 사이에 솔더링 계면(2350A)을 구비되기 위해서, 전도성 필라(2350)의 상단부(2351)는 솔더 물질(solder material)을 구비하거나 또는 전도성 필라(2350)가 솔더 물질로 포함하여 구비될 수 있다. 예컨대 전도성 필라(2350)는 솔더 볼(solder ball) 형상을 가지도록 구비될 수 있다. 도 9 및 도 10에서 전도성 필라(2350)가 하나의 솔더 볼을 포함하여 구비된 형상을 제시하고 있으나, 전도성 필라(2350)는 도시하지는 않았으나 솔더 볼들이 복수 개가 적층되어 기둥 형상을 이룬 형상으로 구비될 수도 있다.
도 9 및 도 10을 참조하면, 전도성 월(2310)의 상단부(2315)는 전도성 루프(2430)의 하면(2431)에 기계적으로 접촉(mechanically contact)한 구조가 구비될 수 있다. 전도성 월(2310)의 상단부(2315)가 전도성 루프의 하면(2431)에 기계적으로 접촉할 경우, 전도성 월(2310)의 상단부(2315)와 전도성 루프(2430)이 솔더링 체결된 경우 보다 전도성 월(2310)의 상단부(2315)와 전도성 루프(2430)의 하면(2431) 사이의 저항이 상대적으로 증가될 수 있다. 전도성 루프(2430)은 전도성 필라(2350)를 통해 패키지 기판(2100)에 접지되고 있으므로, 전도성 루프(2430)와 전도성 월(2310) 사이의 저항이 상대적으로 높아도 전자기 간섭 차폐 효과는 유효하게 구현될 수 있다.
전도성 루프(2430)와 전도성 월(2310)이 솔더링 체결로 연결되지 않고 단순히 표면들이 접촉하는 구조를 구현하도록 구비될 수 있으므로, 전도성 루프(2430)나 전도성 월(2310)이 솔더 물질에 비해 전도성이 높은 비솔더 물질, 예컨대 구리나 구리 합금을 포함하는 금속층으로 구비될 수 있다. 이에 따라, 전도성 루프(2430)나 전도성 월(2310)에 의한 전자기 간섭 차폐 효과가 개선될 수 있다. 전도성 월(2310)이 전도성 루프(2430)에 접촉하도록 구비되므로, 전도성 월(2310)의 상단부(2315)는 전도성 필라(2350)의 상단부(2351)와 실질적으로 동일한 표면 높이를 가질 수 있다.
도 11을 참조하면, 전도성 월(2310D)은 전도성 루프(2430)의 하면(2431)에 접촉하지 않도록 구비될 수 있다. 전도성 필라(2350D)의 상단부(2351D)가 전도성 월(2310D)의 상단부(2315D) 보다 높은 표면 높이를 가질 경우, 전도성 월(2310D)의 상단부(2315D) 표면과 전도성 루프(2430)의 하면(2431) 사이에 이격 갭(gap: 2316D)이 유발될 수 있다. 이러한 이격 갭(2316D) 내로 제1유전층(2410)의 일부(2413)가 확장될 수 있다. 도 11은 도 10를 참조하여 설명한 전도성 월(도 10의 2310)과 전도성 필라(도 10의 2350)가 변형될 수 있는 예를 보여주고 있으므로, 도 10에서와 동일한 참조부호로 제시된 도 11의 참조부호는 동일한 부재일 수 있다.
도 10을 다시 참조하면, 전도성 필라(2350)의 하단부(2352)는 패키지 기판(2100)의 제1표면(2101)에 회로 트레이스의 일부로 구비된 제1랜딩 패드부(2135) 상에 접속될 수 있다. 제1랜딩 패드부(2135)는 그 상에 전도성 필라(2350)가 랜딩하여 접속하는 전도성 패드 형상을 가질 수 있다. 패키지 기판(2100)의 제1표면(2101)에 반대되는 제2표면(2103)에는 제1접지 패턴(2115)이 회로 트레이스들의 일부로 구비될 수 있다. 제1접지 패턴(2115)은 제1접지 접속재(2505)가 체결되는 패드 형상을 가질 수 있다. 제1접지 패턴(2115)과 제1랜딩 패드부(2135)를 연결하는 제1내부 연결부(2125, 2120)가 패키지 기판(2100)에 구비될 수 있다. 제1내부 연결부(2125, 2120)는 실질적으로 수평 방향으로 연장되는 제1내부 연장부(2125)와 패키지 기판(2110)을 실질적으로 관통하는 관통 비아(through via) 형상의 제1내부 비아부(2120)를 포함하는 연결 구조일 수 있다.
제1랜딩 패드부(2135)에 인근하는 패키지 기판(2100)의 제1표면(2101) 부분에 제2랜딩 패드부(2131)가 구비될 수 있다. 제2랜딩 패드부(2131)는 전도성 월(2310)의 하단부(2314)가 체결되는 패드 형상으로 구비될 수 있다. 제2랜딩 패드부(2131)와 제1랜딩 패드부(2135)를 상호 연결시키도록 제1내부 연장부(2125)가 더 확장될 수 있다. 제1내부 연장부(2125)에 의해 제2랜딩 패드부(2131)과 제1랜딩 패드부(2135)가 상호 연결되므로, 전도성 월(2310)과 전도성 필라(2350)는 제1내부 연장부(2125)에 의해 상호 전기적으로 연결될 수 있다. 이에 따라, 전도성 월(2310)은 제2랜딩 패드부(2131) 및 제1내부 연장부(2125), 제1내부 비아부(2120)를 경유하는 경로로 제1접지 패턴(2115)에 연결되어 제1접지 접속재(2505)에 연결될 수 있다. 또한, 전도성 월(2310)은 브리지부(2350B)를 통해 전도성 필라(2350)을 경유하여 접지될 수도 있다.
도 8을 다시 참조하면, 전도성 월(2310)의 하단부(2314)는 패키지 기판(2100)의 제1표면(2101)에 회로 트레이스의 일부로 구비된 제3랜딩 패드부(2131A)에 접속될 수 있다. 제3랜딩 패드부(2131A)는 그 상에 전도성 월(2310)이 랜딩하여 접속하는 전도성 패드 형상을 가질 수 있다. 전도성 월(2310)은 제3랜딩 패드부(2131A) 상에 전기 도금층으로 구비되어 제3랜딩 패드부(2131A)와 체결된 구조를 유도할 수 있다.
패키지 기판(2100)의 제1표면(2101)에 반대되는 제2표면(2103)에는 제2접지 패턴(2115A)이 회로 트레이스들의 일부로 구비될 수 있다. 제2접지 패턴(2115A)은 제2접지 접속재(2505A), 예컨대, 외부와의 전기적 연결을 위한 솔더 볼이 체결되는 패드 형상을 가질 수 있다. 제2접지 패턴(2115A)과 제3랜딩 패드부(2131A)를 연결하는 제2내부 연결부(2120A)가 패키지 기판(2100)에 구비될 수 있다. 제2내부 연결부(2120A)는 패키지 기판(2100)의 몸체를 실질적으로 관통하는 관통 비아 형상을 포함하는 연결 구조일 수 있다.
패키지 기판(2100)의 제1표면(2101) 상에 실장되는 반도체 소자(1200)는, 도 7 및 도 8에 제시된 바와 같이, 예컨대 범프를 통해 도전성 패드(2132)에 전기적으로 연결될 수 있고, 도전성 패드(2132)는 패키지 기판(1100)에 구비될 수 있다. 도전성 패드(2132)와 전기적으로 연결되는 외부 접속부(2111)가 패드 형상을 가지며 패키지 기판(2100)의 제2표면(2103)에 구비될 수 있다. 외부 접속부(2111)와 도전성 패드(2132)를 전기적으로 연결하는 제3내부 연결부(2122)가 패키지 기판(2100) 내에 구비될 수 있다. 외부 접속부(2111)는 반도체 패키지(20)를 외부 기기와 연결하는 연결 접속재(2500)가 예컨대 솔더볼 형상을 가지며 부착될 수 있다.
도 12 내지 도 23은 일 예에 따른 반도체 패키지 제조 방법을 보여준다.
도 12 내지 도 14는 패키지 기판(3100) 상에 전도성 월(3310)들의 배열을 형성하는 단계를 보여준다. 도 13은 도 12 평면도의 A-A' 절단선을 따르는 단면 형상을 보여주고, 도 14는 C-C' 절단선을 따르는 단면 형상을 보여준다. 도 12를 참조하면, 패키지 기판(3100) 상에 반도체 소자가 실장될 영역(3102)을 둘러싸도록 배열되는 전도성 월(3310)들을 형성한다. 전도성 월(3310)의 끝단 측면(3311)과 측면(3311)이 마주보도록 다수 개의 전도성 월(3310)들이 배열을 이루도록 정렬될 수 있다. 전도성 월(3310)은 이웃하는 다른 전도성 월(3310)과 이격되도록 배치되고, 전도성 월(3310)과 이웃하는 다른 전도성 월(3310) 사이 영역 부분(3105)이 전도성 필라가 배치될 위치를 제공하도록 설정될 수 있다. 전도성 월(3310)들은 내측 영역(3107)과 외측 영역(3108)을 구획짓도록 배열될 수 있다. 전도성 월(3310)들은 일 방향으로 길게 연장되는 바(bar) 형상을 가지며, 이러한 바 형상들이 열을 이뤄 배열될 수 있다.
도 13을 참조하면, 전도성 월(3310)들은 패키지 기판(3100)의 제1표면(3101) 상에 세워진 형상으로 형성될 수 있다. 패키지 기판(3100)의 제1표면(3101)에 배치된 회로 트레이스의 일부일 수 있는 제3랜딩 패드부(3131A) 상에 전도성 월(3310)의 하단부(3314)가 접속될 수 있다. 제3랜딩 패드부(3131A) 상에 전도성 월(3310)이 전기 도금 과정으로 형성될 수 있다. 전도성 월(3310)은 구리(Cu)나 구리 합금을 포함하는 층으로 도금될 수 있다.
패키지 기판(3100)의 제1표면(3101)에 반대되는 제2표면(3103)에는 제2접지 패턴(3115A)이 회로 트레이스들의 일부로 구비될 수 있다. 제2접지 패턴(3115A)은 외부와의 전기적 연결을 위한 솔더 볼과 같은 제2접지 접속재가 체결될 패드 형상을 가질 수 있다. 제2접지 패턴(3115A)과 제3랜딩 패드부(3131A)를 연결하는 제2내부 연결부(3120A)가 패키지 기판(3100)에 구비될 수 있다. 제2내부 연결부(3120A)는 패키지 기판(3100)의 몸체를 실질적으로 관통하는 관통 비아 형상을 포함하는 연결 구조로 형성될 수 있다. 패키지 기판(3100)에는 실장 영역(3102)에 실장될 반도체 소자와 전기적으로 연결될 도전성 패드(3132)가 제1표면(3101) 부분에 형성될 수 있다. 도전성 패드(3132)와 전기적으로 연결되는 외부 접속부(3111)가 패드 형상을 가지며 패키지 기판(3100)의 제2표면(3103)에 형성될 수 있다. 외부 접속부(3111)와 도전성 패드(3132)를 전기적으로 연결하는 제3내부 연결부(3122)가 패키지 기판(3100) 내에 구비될 수 있다.
도 14를 참조하면, 패키지 기판(3100)은 제1표면(3101)에 회로 트레이스의 일부로 제1랜딩 패드부(3135)를 형성할 수 있다. 제1랜딩 패드부(3135)는 그 상에 전도성 필라가 랜딩하여 접속하는 전도성 패드 형상을 가질 수 있다. 제1랜딩 패드부(3135)는 전도성 월(3310)들 사이 영역 부분(3105)에 위치할 수 있다. 패키지 기판(3100)의 제1표면(3101)에 반대되는 제2표면(3103)에는 제1접지 패턴(3115)이 회로 트레이스들의 일부로 형성될 수 있다. 제1접지 패턴(3115)은 외부와의 전기적 연결을 위한 솔더 볼과 같은 제1접지 접속재가 체결될 패드 형상을 가지도록 형성될 수 있다. 제1접지 패턴(3115)과 제1랜딩 패드부(3135)를 연결하는 제1내부 연결부(3125, 3120)가 패키지 기판(3100)에 형성될 수 있다. 제1내부 연결부(3125, 3120)는 실질적으로 수평 방향으로 연장되는 제1내부 연장부(3125)와 패키지 기판(3110)을 실질적으로 관통하는 관통 비아 형상의 제1내부 비아부(3120)를 포함하는 연결 구조로 형성될 수 있다.
제1랜딩 패드부(3135)에 인근하는 패키지 기판(3100)의 제1표면(3101) 부분에 제2랜딩 패드부(3131)가 구비될 수 있다. 제2랜딩 패드부(3131)은 제3랜딩 패드부(3131A)와 연결되는 패턴이거나 동일한 형상의 패턴일 수 있다. 제2랜딩 패드부(3131)는 전도성 월(3310)의 하단부(3314)가 체결되는 패드 형상으로 구비될 수 있다. 제2랜딩 패드부(3131)와 제1랜딩 패드부(3135)를 상호 연결시키도록 제1내부 연장부(3125)가 더 확장되도록 형성될 수 있다. 패키지 기판(3100)에 구비되는 회로 트레이스들은 구리(Cu)나 구리 합금을 포함하는 금속층으로 형성될 수 있다.
도 15 및 도 16은 패키지 기판(3100) 상에 전도성 필라(3350)들을 형성하는 단계를 보여준다. 도 16은 도 15 평면도의 C-C' 절단선을 따르는 단면 형상을 보여준다. 패키지 기판(3100)의 제1랜딩 패드부(3135)에 전도성 필라(3350)들을 부착한다. 전도성 필라(3350)는 솔더 볼 형상을 가지는 부재이거나 또는 솔더 물질이 표면에 형성된 형상을 가질 수 있다. 전도성 필라(3350)는 전도성 월(3310)과 전도성 월(3310)의 사이 영역 부분(3105)에 각각 배치될 수 있다. 전도성 필라(3350)는 전도성 월(3310)의 끝단 부분의 측면(3311)에 측면(3353)이 이격되도록 패키지 기판(3100)의 제1표면 부분(3101) 상에 세워질 수 있다. 전도성 월(3310)의 끝단 부분의 측면(3311)과 전도성 필라(3350)의 측면(3353) 사이의 이격 공간은 연결 터널(3301)로 제공될 수 있다. 연결 터널(3301)은 전도성 월(3310)들 및 전도성 필라(3350)들로 구획되는 내측 영역(3107)과 외측 영역(3108)을 상호 연결시키는 통로로 형성될 수 있다.
도 16에 제시된 바와 같이, 전도성 필라(3350)의 상단부(3351)가 전도성 월(3310)의 상단부(3315) 보다 높은 표면 높이를 가져, 이들 사이에 표면 높이 차이(ΔH1)가 유도되도록 전도성 필라(3350)을 배치할 수 있다. 전도성 필라(3350)를 이루는 솔더 볼 형상은 하단부(3352)가 제1랜딩 패턴(3135)과 솔더링되어 체결될 수 있다.
도 17 및 도 18은 패키지 기판(3100) 상에 반도체 소자(3200)을 실장하는 단계를 보여준다. 도 18은 도 17 평면도의 A-A' 절단선을 따르는 단면 형상을 보여준다. 패키지 기판(3100)의 실장 영역(3102)에 반도체 소자(3200)를 실장하고 반도체 소자(3200)와 패키지 기판(3100)을 전기적으로 연결한다. 반도체 소자(3200)는 하나의 반도체 칩 또는 반도체 다이(die)를 포함할 수가 있다. 반도체 소자(3200)는 도시되지는 않았으나 다수의 반도체 칩 또는 다이들이 상호 적층된 구조를 가질 수 있다. 상호 적층된 반도체 칩들은 패키지 기판(3100)에 와이어 본딩되거나 또는 범프를 이용하여 전기적으로 체결될 수 있다. 상호 적층된 반도체 칩들은 상호 간에 관통 전극, 예컨대 관통실리콘비아(TSV) 구조로 연결될 수도 있다.
도 19는 반도체 소자(3200) 상에 적층 시트(3400)을 도입하는 단계를 보여준다. 반도체 소자(3200)가 실장된 패키지 기판(3100) 상에 제1유전층(3410), 전도성 루프(3430) 및 제2유전층(3450)이 적층된 시트(3400)을 도입한다. 제1유전층(3410)은 제2유전층(3450)과 다른 유전 물질을 포함하는 층으로 이루어질 수 있다. 전도성 루프(3430)는 제1유전층(3410)과 제2유전층(3450)에 의해 상하 표면들이 덮인 상태로 도입될 수 있다.
도 20은 적층 시트(3400)를 패키지 기판(3100)에 라미네이션(lamination)하는 단계를 보여준다. 적층 시트(3400)를 가압하여 패키지 기판(3100)에 제1유전층(3410)이 라미네이션되도록 한다. 가압에 의해 적층 시트(3400)을 패키지 기판(3100)에 압착하는 과정은 롤러(roller)를 이용한 롤링 라미네이션, 컴프레션(compression) 라미네이션 또는 프레스(press) 라미네이션 과정으로 수행될 수 있다. 라미네이션 과정은 진공 분위기에서 수행될 수 있고, 상온 보다 높은 온도에서 수행될 수 있다. 제1유전층(3410)은 상온 보다 높은 온도에서 유동성을 가지는 상태로 전환될 수 있으며, 유동성을 가지는 제1유전층(3410)을 전도성 월(3310) 및 전도성 필라(3350)가 침투할 수 있다.
도 21 내지 도 23은 라미네이션에 의해서 전도성 필라(3350)가 전도성 루프(3430)에 체결되는 단계를 보여준다. 도 21 및 도 22를 참조하면, 적층 시트(3400)가 패키지 기판(3100)에 라미네이션되며, 전도성 필라(3350)가 제1유전층(3410)을 침투하여 제1유전층(3410) 상에 위치하고 있는 전도성 루프(3430)의 하면(3431)에 상단부(3351)의 표면이 접촉될 수 있다. 라미네이션에서 인가될 수 있는 열 및 압력에 의해서 전도성 필라(3350)에 포함된 솔더 물질이 유동 또는 리플로우(reflow)하여 전도성 필라(3350)가 압력에 의해 눌려 전도성 필라(3350)의 높이가 낮아지며 변형될 수 있다. 전도성 루프(3430)의 하면(3431)이 전도성 월(3310)의 상단부(3315)의 표면에 접촉할 수 있다. 경우에 따라 도 6에 제시된 바와 같이 전도성 루프(도 6의 1430)와 전도성 월(도 6의 1310D) 사이에 이격 갭(도 6의 1316D)가 유발될 수도 있다. 라미네이션에서 인가되는 열 및 압력에 의해서 전도성 필라(3350)에 포함된 솔더 물질이 유동하여, 전도성 필라(3350)의 상단부(3351)의 표면 부분과 전도성 루프(3430)의 하면(3431)의 표면 부분이 솔더링 체결될 수 있다. 전도성 필라(3350)의 상단부(3351)의 표면 부분과 전도성 루프(3430)의 하면(3431)의 표면 부분에 솔더링 계면(3350A)이 형성되어, 전도성 필라(3350)의 상단부(3351)와 전도성 루프(3430)는 상호 구조적으로 체결될 수 있다.
도 22와 도 23을 함께 참조하면, 전도성 월(3310)의 측면(3311)과 전도성 필라(3350)의 측면(3353) 사이에는 이격 공간인 연결 터널(3301)이 유지될 수 있다. 이러한 연결 터널(3301)을 통해 제1유전층(3410)를 이루는 유전 물질이 내측 영역(3107)로부터 외측 영역(3108)로 흘러나갈 수 있는, 즉, 벤트(vent)되는 통로를 제공할 수 있다. 내측 영역(3107)에 위치하는 제1유전층(3410)의 제1부분(3412)을 이루는 유전 물질은, 라미네이션에서 인가되는 압력에 의해서 내측 영역(3107)에서의 수용 한도를 넘어 넘쳐날 경우 연결 터널(3310)을 통해 외측 영역(3108)로 흘러나가 제1유전층(3410)의 제2부분(3414)에 합류될 수 있다. 연결 터널(3301)을 통해 유전 물질이 벤트될 수 있으므로, 라미네이션을 위해 인가되는 압력이 유전 물질을 통해 전도성 월(3310)에 인가되어 전도성 월(3310)이 쓰러지는 불량이 야기되는 것을 방지할 수 있다. 또한, 라미네이션을 위해 인가되는 압력이 유전 물질을 통해 전도성 루프(3430)에 인가되어 전도성 루프(3430)이 들떠 전도성 필라(3350)에 체결되지 못하고 이격되어 접지되지 못하는 불량이 야기되는 것을 방지할 수 있다. 전도성 월(3310), 전도성 필라(3350) 및 전도성 루프(3430)이 반도체 소자(2300)을 실질적으로 에워싸는 전자기 간섭을 차폐할 수 있다.
이후에, 제2유전층(3450)의 표면에 도 5를 참조하여 설명한 바와 같이 표식 마크(도 5의 1457)가 인식되도록 레이저(laser) 광을 사용하는 인각 과정을 수행할 수 있다.
도 24 내지 도 30은 다른 일 예에 따른 반도체 패키지 제조 방법을 보여준다.
도 24 내지 도 26은 패키지 기판(4100) 상에 전도성 월(4310)들 및 전도성 필라(4350)들을 형성하는 단계를 보여준다. 도 25는 도 24 평면도의 A-A' 절단선을 따르는 단면 형상을 보여주고, 도 26은 C-C' 절단선을 따르는 단면 형상을 보여준다.
도 25를 참조하면, 패키지 기판(4100) 상에 반도체 소자가 실장될 영역(4102)을 둘러싸도록 배열되는 전도성 월(4310)들을 형성한다. 전도성 월(4310)의 끝단 측면(4311)과 측면(4311)이 마주보도록 다수 개의 전도성 월(4310)들이 배열을 이루도록 정렬될 수 있다. 전도성 월(4310)은 이웃하는 다른 전도성 월(4310)과 이격되도록 배치되고, 전도성 월(4310)과 이웃하는 다른 전도성 월(4310) 사이 영역 부분(4105)이 전도성 필라(4350)가 배치될 위치를 제공하도록 설정될 수 있다. 전도성 월(4310)들은 내측 영역(4107)과 외측 영역(4108)을 구획짓도록 배열될 수 있다. 전도성 월(4310)들은 일 방향으로 길게 연장되는 바(bar) 형상을 가지며, 이러한 바 형상들이 열을 이뤄 배열될 수 있다.
도 25를 참조하면, 전도성 월(4310)들은 패키지 기판(4100)의 제1표면(4101) 상에 세워진 형상으로 형성될 수 있다. 패키지 기판(4100)의 제1표면(4101)에 배치된 회로 트레이스의 일부일 수 있는 제3랜딩 패드부(4131A) 상에 전도성 월(4310)의 하단부(4314)가 접속될 수 있다. 제3랜딩 패드부(4131A) 상에 전도성 월(4310)이 전기 도금 과정으로 형성될 수 있다. 전도성 월(4310)은 구리(Cu)나 구리 합금을 포함하는 층으로 도금될 수 있다.
패키지 기판(4100)의 제1표면(4101)에 반대되는 제2표면(4103)에는 제2접지 패턴(4115A)이 회로 트레이스들의 일부로 구비될 수 있다. 제2접지 패턴(4115A)은 외부와의 전기적 연결을 위한 솔더 볼과 같은 제2접지 접속재가 체결될패드 형상을 가질 수 있다. 제2접지 패턴(4115A)과 제3랜딩 패드부(4131A)를 연결하는 제2내부 연결부(4120A)가 패키지 기판(4100)에 구비될 수 있다. 제2내부 연결부(4120A)는 패키지 기판(4100)의 몸체를 실질적으로 관통하는 관통 비아 형상을 포함하는 연결 구조로 형성될 수 있다. 패키지 기판(4100)에는 실장 영역(4102)에 실장될 반도체 소자(4200)와 전기적으로 연결될 도전성 패드(4132)가 제1표면(4101) 부분에 형성될 수 있다. 도전성 패드(4132)와 전기적으로 연결되는 외부 접속부(4111)가 패드 형상을 가지며 패키지 기판(4100)의 제2표면(4103)에 형성될 수 있다. 외부 접속부(4111)와 도전성 패드(4132)를 전기적으로 연결하는 제3내부 연결부(4122)가 패키지 기판(4100) 내에 구비될 수 있다.
도 25를 참조하면, 패키지 기판(4100)은 제1표면(4101)에 회로 트레이스의 일부로 제1랜딩 패드부(4135)를 형성할 수 있다. 제1랜딩 패드부(4135)는 그 상에 전도성 필라(4350)가 랜딩하여 접속하는 전도성 패드 형상을 가질 수 있다. 제1랜딩 패드부(4135)는 전도성 월(4310)들 사이 영역 부분(4105)에 위치할 수 있다. 패키지 기판(4100)의 제1표면(4101)에 반대되는 제2표면(4103)에는 제1접지 패턴(4115)이 회로 트레이스들의 일부로 형성될 수 있다. 제1접지 패턴(4115)은 외부와의 전기적 연결을 위한 솔더 볼과 같은 제1접지 접속재가 체결될 패드 형상을 가지도록 형성될 수 있다. 제1접지 패턴(4115)과 제1랜딩 패드부(4135)를 연결하는 제1내부 연결부(4125, 4120)가 패키지 기판(4100)에 형성될 수 있다. 제1내부 연결부(4125, 4120)는 실질적으로 수평 방향으로 연장되는 제1내부 연장부(4125)와 패키지 기판(4110)을 실질적으로 관통하는 관통 비아 형상의 제1내부 비아부(4120)를 포함하는 연결 구조로 형성될 수 있다.
제1랜딩 패드부(4135)에 인근하는 패키지 기판(4100)의 제1표면(4101) 부분에 제2랜딩 패드부(4131)가 구비될 수 있다. 제2랜딩 패드부(4131)는 제3랜딩 패드부(4131A)와 연결되는 패턴이거나 동일한 형상의 패턴일 수 있다. 제2랜딩 패드부(4131)는 전도성 월(4310)의 하단부(4314)가 체결되는 패드 형상으로 구비될 수 있다. 제2랜딩 패드부(4131)와 제1랜딩 패드부(4135)를 상호 연결시키도록 제1내부 연장부(4125)가 더 확장되도록 형성될 수 있다. 패키지 기판(4100)에 구비되는 회로 트레이스들은 구리(Cu)나 구리 합금을 포함하는 금속층으로 형성될 수 있다.
도 24 및 도 26을 참조하면, 패키지 기판(4100) 상에 전도성 필라(4350)들을 형성한다. 패키지 기판(4100)의 제1랜딩 패드부(4135)에 전도성 필라(4350)들을 부착한다. 전도성 필라(4350)는 솔더 볼 형상을 가지는 부재이거나 또는 솔더 물질이 표면에 형성된 형상을 가질 수 있다. 전도성 필라(4350)는 전도성 월(4310)과 전도성 월(4310)의 사이 영역 부분(4105)에 각각 배치될 수 있다. 전도성 필라(4350)는 전도성 월(4310)의 끝단 부분의 측면(4311)에 측면(4353)이 이격 갭(G)를 가지도록 패키지 기판(4100)의 제1표면 부분(4101) 상에 세워질 수 있다. 전도성 월(4310)의 끝단 부분의 측면(4311)과 전도성 필라(4350)의 측면(4353) 사이의 이격 갭(G)는 연결 터널을 유도하는 공간으로 설정될 수 있다.
도 26에 제시된 바와 같이, 전도성 필라(4350)의 상단부(4351)가 전도성 월(4310)의 상단부(4315) 보다 높은 표면 높이를 가져, 이들 사이에 표면 높이 차이(ΔH2)가 유도되도록 전도성 필라(4350)을 배치할 수 있다. 전도성 필라(4350)를 이루는 솔더 볼 형상은 하단부(4352)가 제1랜딩 패턴(4135)과 솔더링되어 체결될 수 있다.
도 24 및 도 25를 참조하면, 패키지 기판(4100)의 실장 영역(4102)에 반도체 소자(4200)를 실장하고 반도체 소자(4200)와 패키지 기판(4100)을 전기적으로 연결한다.
도 27은 반도체 소자(4200) 상에 적층 시트(4400)을 도입하는 단계를 보여준다. 반도체 소자(4200)가 실장된 패키지 기판(4100) 상에 제1유전층(4410), 전도성 루프(4430) 및 제2유전층(4450)이 적층된 시트(4400)을 도입한다. 제1유전층(4410)은 제2유전층(4450)과 다른 유전 물질을 포함하는 층으로 이루어질 수 있다.
도 28 내지 도 30은 적층 시트(4400)를 패키지 기판(4100)에 라미네이션(lamination)하는 단계를 보여준다. 도 29는 도 28의 D-D' 절단선을 따르는 평면 형상을 보여주고, 도 28은 도 29의 A-A' 절단선을 따르는 단면 형상을 보여주고, 도 30은 도 29의 C-C' 절단선을 따르는 단면 형상을 보여준다. 도 29 및 도 30을 참조하면, 적층 시트(4400)를 가압하여 패키지 기판(4100)에 제1유전층(4410)이 라미네이션되도록 한다. 가압에 의해 적층 시트(4400)을 패키지 기판(4100)에 라미네이션 과정은 진공 분위기에서 수행될 수 있고, 상온 보다 높은 온도에서 수행될 수 있다. 제1유전층(4410)은 상온 보다 높은 온도에서 유동성을 가지는 상태로 전환될 수 있으며, 유동성을 가지는 제1유전층(4410)을 전도성 월(4310) 및 전도성 필라(4350)가 침투할 수 있다.
적층 시트(4400)가 패키지 기판(4100)에 라미네이션되며, 전도성 필라(4350)가 제1유전층(4410)을 침투하여 제1유전층(4410) 상에 위치하고 있는 전도성 루프(4430)의 하면(4431)에 상단부(4351)의 표면이 접촉될 수 있다. 라미네이션에서 인가되는 열 및 압력에 의해서 전도성 필라(4350)에 포함된 솔더 물질이 유동 또는 리플로우(reflow)하여 전도성 필라(4350)가 압력에 의해 눌려 전도성 필라(4350)의 높이가 낮아지며 변형될 수 있다. 라미네이션에서 인가되는 열 및 압력에 의해서 전도성 필라(4350)에 포함된 솔더 물질이 유동하여, 전도성 필라(4350)의 상단부(4351)의 표면 부분과 전도성 루프(4430)의 하면(4431)의 표면 부분이 솔더링 체결될 수 있다. 전도성 필라(4350)의 상단부(4351)의 표면 부분과 전도성 루프(4430)의 하면(4431)의 표면 부분에 솔더링 계면(4350A)이 형성되어, 전도성 필라(4350)의 상단부(4351)와 전도성 루프(4430)는 상호 구조적으로 체결될 수 있다.
전도성 필라(4350)의 측면(4353) 부분이 눌려 외측으로 확장되며 측면(4353)의 일부 부분인 제1측면 부분(4353A)이 이격되고, 측면(4353)의 다른 일부 부분인 제2측면 부분(4353B)이 전도성 월(4310)의 측면(4311)에 체결(bonding)되어 연결될 수 있다. 전도성 월(4310)의 끝단 부분의 측면(4311)과 전도성 필라(4350)의 제1측면 부분(4353A) 사이의 이격 공간은 연결 터널(4301)을 제공할 수 있다. 전도성 월(4310)의 끝단 부분의 측면(4311)과 전도성 필라(4350)의 제2측면 부분(4353B)은 솔더링 계면을 이루어 연결된 브리지부(4350B)를 가질 수 있다. 전도성 필라(4350)의 측면(4353) 부분은 솔더 물질(solder material)을 구비하거나 또는 전도성 필라(4350)가 솔더 물질로 포함할 수 있으므로, 브리지부(4350B)는 전도성 월(4310)과 전도성 필라(4350)를 솔더링 체결시킨 결과물로 형성될 수 있다. 브리지부(4350B)는 전도성 필라(4350)의 측면(4353) 가운데 부분에 위치하여, 전도성 월(4310)의 측면(4311)의 모서리 부분에 연결 터널(4301)들이 각각 위치하도록 유도할 수 있다. 연결 터널(4301)들은 브리지부(4350B)의 상측 및 하측에 각각 위치할 수 있다.
연결 터널(4301)은 전도성 월(4310)들 및 전도성 필라(4350)들로 이루어지는 경계 영역이 구획지을 수 있는 내측 영역(도 24의 4107)과 외측 영역(도 24의 2108)을 상호 연결시키는 통로로 제공될 수 있다. 연결 터널(4301)을 통해서, 도 28에 제시된 바와 같이, 내측 영역(4107)에 위치하는 제1유전층(4410)의 제1부분(4412)과, 외측 영역(4108)에 위치하는 제1유전층(4410)의 제2부분(4414)이 연결 터널(4301)을 채우는 제1유전층(4410)의 확장 부분(4411)에 의해 상호 연결될 수 있다. 연결 터널(4301)은 제1유전층(4410)를 이루는 유전 물질이 내측 영역(4107)로부터 외측 영역(4108)로 흘러나갈 수 있는 벤트 통로를 제공할 수 있다.
라미네이션에 의해 전도성 루프(4430)의 하면(4431)이 전도성 월(4310)의 상단부(4315)의 표면에 접촉할 수 있다. 경우에 따라 도 11에 제시된 바와 같이 전도성 루프(도 11의 2430)와 전도성 월(도 11의 2310D) 사이에 이격 갭(도 11의 2316D)가 유발될 수도 있다.
이후에, 제2유전층(4450)의 표면에 도 5를 참조하여 설명한 바와 같이 표식 마크(도 5의 1457)가 인식되도록 레이저(laser) 광을 사용하는 인각 과정을 수행할 수 있다.
도 31 및 도 32는 일 예에 따른 반도체 패키지 구조를 보여주는 도면들이고, 도 32는 도 31 평면도의 A- A' 절단선을 따르는 단면 구조를 보여준다. 도 31 및 도 32는 본 출원의 실시예들에 따른 반도체 패키지 구조가 와이어 본딩 상호체결 구조(wire bonding interconnection)를 구비하는 형태를 예시한다.
도 31 및 도 32를 참조하면, 반도체 패키지(50)는 패키지 기판(5100) 상에 반도체 소자(5200)을 실장한 구조를 포함할 수 있다. 반도체 패키지(50)는 전도성 월(5310)들, 전도성 필라(5350)들 및 전도성 루프(5430)를 포함하는 전자기 간섭 차폐부(electromagnetic interference shielding)를 구비할 수 있다. 전자기 간섭 차폐부를 이루는 전도성 월(5310)들, 전도성 필라(5350)들 및 전도성 루프(5430)는 반도체 소자(5200)를 실질적으로 에워싸는 구조(enclosing structure)를 구성될 수 있다.
패키지 기판(5100) 상에 실장된 반도체 소자(5200)를 보호하는 보호층으로 제1유전층(5410)이 구비될 수 있다. 제1유전층(5410)에 전도성 월(5310)이 함침된 구조 또는 전도성 월(5310)의 측부를 제1유전층(5410)이 둘러싸는 구조가 유도되어, 전도성 월(5310)의 표면이 반도체 패키지(50)의 외부에 노출되는 것을 방지할 수 있다. 제1유전층(5410), 전도성 루프(5430) 및 제2유전층(5450)이 적층된 적층 시트(sheet: 5400) 구조가 반도체 소자(5200)를 보호하는 구조로 구비될 수 있다.
도 32를 참조하면, 전도성 월(5310)은 패키지 기판(5100)의 제1표면(5101)에 구비된 회로 트레이스(circuit traces)에 연결될 수 있다. 패키지 기판(5100)의 제1표면(5101)에 회로 트레이스의 일부로 구비된 제3랜딩 패드(5131A) 상에 전도성 월(5310)이 접속될 수 있다. 패키지 기판(5100)의 제1표면(5101)에 반대되는 제2표면(5103)에는 제2접지 패턴(5115A)이 회로 트레이스들의 일부로 구비될 수 있다. 제2접지 패턴(5115A)은 제2접지 접속재(5505A), 예컨대, 외부와의 전기적 연결을 위한 솔더 볼이 체결되는 패드 형상을 가질 수 있다. 제2접지 패턴(5115A)과 제3랜딩 패드(5131A)를 연결하는 제2내부 연결부(5120A)가 패키지 기판(5100)을 관통하도록 구비될 수 있다.
도 31 및 도 32를 다시 참조하면, 패키지 기판(5100)의 제1표면(5101) 상에 실장되는 반도체 소자(5200)는 패키지 기판(5100)과 와이어 본딩 방식으로 상호연결될 수 있다. 패키지 기판(5100)의 제1표면(5101)에 본딩 와이어(500)가 연결될 도전성 랜딩 패드(5132)들이 배치될 수 있다. 랜딩 패드(5132)들은 반도체 소자(5200)가 실장된 위치 주위로 배치될 수 있다. 반도체 소자(5200)의 표면에는 도전성 접촉 패드(contact pad: 5201)가 배치될 수 있다. 도전성 접촉 패드(5201)는 다수 개가 에지 패드(edge pad) 배열 형태로 반도체 소자(5200)의 가장자리 부분에 배열될 수 있다.
반도체 소자(5200)의 접촉 패드(5201)와 패키지 기판(5100)의 랜딩 패드(5132) 사이를 연결하도록 본딩 와이어(5900)가 형성될 수 있다. 랜딩 패드(5132)는 패키지 기판(5100)의 제2표면(5103)에 구비된 외부 접속부(5111)에 전기적으로 연결될 수 있다. 외부 접속부(5111)와 랜딩 패드(5132)를 전기적으로 연결하는 제3내부 연결부(5122)가 패키지 기판(5100) 내에 구비될 수 있다. 반도체 패키지(50)를 외부 기기와 연결하는 연결 접속재(5500)가 예컨대 솔더볼 형상을 가지며 외부 접속부(5111)에 부착될 수 있다.
반도체 소자(5200)는 하나의 반도체 칩 또는 반도체 다이(die)를 포함할 수가 있다. 반도체 소자(5200)는 도시되지는 않았으나 다수의 반도체 칩 또는 다이들이 상호 적층된 구조를 가질 수 있다. 상호 적층된 반도체 칩들은 패키지 기판(5100)에 와이어 본딩들을 이용하여 체결될 수 있다. 패키지 기판(5100)은 인쇄회로기판(PCB: Printed Circuit Board) 형태로 도입될 수 있다. 패키지 기판(5100)은 휘거나 구부러질 수 있는 플렉시블(flexible)한 특성을 가지는 기판일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
310: 전도성 월,
350: 전도성 필라,
430: 전도성 루프,
410, 450: 유전층.

Claims (65)

  1. 패키지 기판 상에 실장된 반도체 소자;
    상기 반도체 소자 상에 위치하는 전도성 루프(roof);
    상기 반도체 소자 주위를 둘러싸도록 정렬 배치되고 상기 패키지 기판 상에 세워진 다수의 전도성 월(wall)들;
    상기 전도성 루프(roof)에 체결(bonding)되도록 상기 패키지 기판 상에 세워지고, 상기 전도성 월과 이격되어 이격 공간을 포함하는 연결 터널(interconnecting tunnel)을 사이 부분에 유도하도록 상기 전도성 월들 사이 부분에 배치된 전도성 필라(pillar)들; 및
    상기 패키지 기판과 상기 전도성 루프 사이 공간을 채우는 제1유전층;을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 전도성 월(wall)들, 상기 전도성 필라(pillar)들 및 상기 전도성 루프(roof)는
    상기 반도체 소자를 실질적으로 에워싸(enclosing) 전자기 간섭 차폐부(electromagnetic interference shielding)를 제공하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 전도성 루프(roof)를 덮고 시인성 염료를 함유하는 제2유전층을 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제2유전층은
    카본블랙(carbon black)을 포함하는 에폭시몰딩재(epoxy molding compound)를 포함하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 제2유전층은
    상기 제1유전층의 측면(side)에 측면이 정렬된 반도체 패키지.
  6. 제1항에 있어서,
    상기 전도성 루프(roof)는
    구리층 또는 구리 합금층을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 전도성 월(wall)은
    금속 바(metal bar) 형상으로 상기 패키지 기판 상에 세워지는 반도체 패키지.
  8. 제7항에 있어서,
    상기 금속 바는
    구리 또는 구리 합금을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 금속 바 표면을 덮는 확산 배리어(diffusion barrier)층을 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 전도성 필라의 상단부는
    상기 전도성 루프의 하면(bottom surface)에 솔더링(soldering)된 계면을 유도하여 체결되는 반도체 패키지.
  11. 제10항에 있어서,
    상기 전도성 필라는
    상단부가 상기 전도성 루프의 하면(bottom surface)에 솔더링(soldering)된 솔더볼(solder ball)을 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 전도성 필라의 상단부는
    상기 전도성 월의 상단부와 실질적으로 동일한 표면 높이를 가지는 반도체 패키지.
  13. 제12항에 있어서,
    상기 전도성 월의 상단부는
    상기 전도성 루프의 하면(bottom surface)에 기계적으로 접촉(mechanically contact)하는 반도체 패키지.
  14. 제11항에 있어서,
    상기 전도성 필라의 상단부는
    상기 전도성 월의 상단부에 비해 더 높은 표면 높이를 가지는 반도체 패키지.
  15. 제14항에 있어서,
    상기 전도성 월의 상단부와
    상기 전도성 루프의 하면(bottom surface) 사이에 상기 제1유전층의 일부가 확장된 반도체 패키지.
  16. 제1항에 있어서,
    상기 제1유전층은
    상기 연결 터널(interconnecting tunnel)을 채우도록 확장된 부분을 가지는 반도체 패키지.
  17. 제1항에 있어서,
    상기 전도성 월 및 상기 전도성 필라는
    접지부(ground potential)에 연결되는 반도체 패키지.
  18. 제1항에 있어서,
    상기 패키지 기판은
    제1표면 상에 상기 전도성 필라의 하단부가 랜딩(landing)하여 체결되는 제1랜딩 패턴(landing pattern);
    상기 제1표면에 반대되는 제2표면에 접지 접속재가 체결되는 제1접지 패턴; 및
    상기 제1랜딩 패턴 및 상기 제1접지 패턴들을 전기적으로 상호 연결시키는 제1내부 연결부를 포함하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 패키지 기판은
    상기 전도성 월의 하단부가 랜딩(landing)하여 체결되는 제2랜딩 패턴(landing pattern); 및
    상기 제1 및 제2랜딩 패턴들을 상호 연결시키는 제1내부 연장부를 더 포함하는 반도체 패키지.
  20. 제18항에 있어서,
    상기 패키지 기판은
    상기 전도성 월의 하단부가 랜딩(landing)하여 체결되는 제3랜딩 패턴(landing pattern);
    상기 제1표면에 반대되는 제2표면에 접지 접속재가 체결되는 제2접지 패턴; 및
    상기 제3랜딩 패턴 및 상기 제2접지 패턴들을 전기적으로 상호 연결시키는 제2내부 연결부를 더 포함하는 반도체 패키지.
  21. 패키지 기판 상에 실장된 반도체 소자;
    상기 반도체 소자 상에 위치하는 전도성 루프(roof);
    상기 반도체 소자 주위를 둘러싸도록 정렬 배치되고 상기 패키지 기판 상에 세워진 다수의 전도성 월(wall)들;
    상기 전도성 월들 사이 부분에 배치되고, 상단부가 상기 전도성 루프(roof)에 체결(bonding)되도록 상기 패키지 기판 상에 세워지고, 측면 일부 부분이 상기 전도성 월과 체결되어 브리지(bridge) 부분을 형성하고 측면 다른 일부 부분이 상기 전도성 월과 이격되어 이격 공간을 포함하는 연결 터널(interconnecting tunnel)을 사이 부분에 유도하는 전도성 필라(pillar)들; 및
    상기 패키지 기판과 상기 전도성 루프 사이 공간을 채우는 제1유전층;을 포함하는 반도체 패키지.
  22. 제21항에 있어서,
    상기 전도성 월(wall)들, 상기 전도성 필라(pillar)들 및 상기 전도성 루프(roof)는
    상기 반도체 소자를 실질적으로 에워싸(enclosing) 전자기 간섭 차폐부(electromagnetic interference shielding)를 제공하는 반도체 패키지.
  23. 제21항에 있어서,
    상기 전도성 루프(roof)를 덮고 시인성 염료를 함유하는 제2유전층을 더 포함하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 제2유전층은
    카본블랙(carbon black)을 포함하는 에폭시몰딩재(epoxy molding compound)를 포함하는 반도체 패키지.
  25. 제23항에 있어서,
    상기 제2유전층은
    상기 제1유전층의 측면(side)에 측면이 정렬된 반도체 패키지.
  26. 제21항에 있어서,
    상기 전도성 루프(roof)는
    구리층 또는 구리 합금층을 포함하는 반도체 패키지.
  27. 제21항에 있어서,
    상기 전도성 월(wall)은
    금속 바(metal bar) 형상으로 상기 패키지 기판 상에 세워지는 반도체 패키지.
  28. 제27항에 있어서,
    상기 금속 바는
    구리 또는 구리 합금을 포함하는 반도체 패키지.
  29. 제28항에 있어서,
    상기 금속 바 표면을 덮는 확산 배리어(diffusion barrier)층을 더 포함하는 반도체 패키지.
  30. 제21항에 있어서,
    상기 전도성 필라의 상단부는
    상기 전도성 루프의 하면(bottom surface)에 솔더링(soldering)된 계면을 유도하여 체결되는 반도체 패키지.
  31. 제30항에 있어서,
    상기 전도성 필라는
    상단부가 상기 전도성 루프의 하면(bottom surface)에 솔더링(soldering)된 솔더볼(solder ball)을 포함하는 반도체 패키지.
  32. 제21항에 있어서,
    상기 전도성 필라의 측면 일부 부분은
    상기 전도성 월의 측면 일부 부분과 솔더링(soldering)된 계면을 유도하여 상기 브리지부를 유도하는 반도체 패키지.
  33. 제32항에 있어서,
    상기 브리지부는
    상하에 각각 상기 연결 터널들이 위치하도록 상기 전도성 필라의 측면 가운데 부분에 위치하는 반도체 패키지.
  34. 제21항에 있어서,
    상기 전도성 필라의 상단부는
    상기 전도성 월의 상단부와 실질적으로 동일한 표면 높이를 가지는 반도체 패키지.
  35. 제34항에 있어서,
    상기 전도성 월의 상단부는
    상기 전도성 루프의 하면(bottom surface)에 기계적으로 접촉(mechanically contact)하는 반도체 패키지.
  36. 제21항에 있어서,
    상기 전도성 필라의 상단부는
    상기 전도성 월의 상단부에 비해 더 높은 표면 높이를 가지는 반도체 패키지.
  37. 제36항에 있어서,
    상기 전도성 월의 상단부와
    상기 전도성 루프의 하면(bottom surface) 사이에 상기 제1유전층의 일부가 확장된 반도체 패키지.
  38. 제21항에 있어서,
    상기 제1유전층은
    상기 연결 터널(interconnecting tunnel)을 채우도록 확장된 부분을 가지는 반도체 패키지.
  39. 제21항에 있어서,
    상기 전도성 월 및 상기 전도성 필라는
    접지부(ground potential)에 연결되는 반도체 패키지.
  40. 제21항에 있어서,
    상기 패키지 기판은
    제1표면 상에 상기 전도성 필라의 하단부가 랜딩(landing)하여 체결되는 제1랜딩 패턴(landing pattern);
    상기 제1표면에 반대되는 제2표면에 접지 접속재가 체결되는 제1접지 패턴; 및
    상기 제1랜딩 패턴 및 상기 제1접지 패턴들을 전기적으로 상호 연결시키는 제1내부 연결부를 포함하는 반도체 패키지.
  41. 제40항에 있어서,
    상기 패키지 기판은
    상기 전도성 월의 하단부가 랜딩(landing)하여 체결되는 제2랜딩 패턴(landing pattern); 및
    상기 제1 및 제2랜딩 패턴들을 상호 연결시키는 제1내부 연장부를 더 포함하는 반도체 패키지.
  42. 제40항에 있어서,
    상기 패키지 기판은
    상기 전도성 월의 하단부가 랜딩(landing)하여 체결되는 제3랜딩 패턴(landing pattern);
    상기 제1표면에 반대되는 제2표면에 접지 접속재가 체결되는 제2접지 패턴; 및
    상기 제3랜딩 패턴 및 상기 제2접지 패턴들을 전기적으로 상호 연결시키는 제2내부 연결부를 더 포함하는 반도체 패키지.
  43. 패키지 기판 상에 실장된 반도체 소자;
    상기 반도체 소자 상에 위치하는 전도성 루프(roof);
    상기 반도체 소자 주위를 둘러싸도록 정렬 배치되고 상기 패키지 기판 상에 세워진 다수의 전도성 월(wall)들;
    상기 전도성 월들 사이에 배치되고 상기 전도성 루프(roof)에 상단부가 체결(bonding)되도록 상기 패키지 기판 상에 세워진 전도성 필라(pillar)들; 및
    상기 패키지 기판과 상기 전도성 루프 사이 공간을 채우는 제1유전층;을 포함하는 반도체 패키지.
  44. 패키지 기판 상에 반도체 소자가 실장될 영역을 둘러싸도록 정렬되도록 전도성 월(wall)들을 형성하는 단계;
    상기 전도성 월들 사이 부분에 전도성 필라(pillar)들을 세워 배치하는 단계;
    상기 패키지 기판 상에 상기 반도체 소자를 실장하는 단계;
    상기 패키지 기판 상에 제1유전층 및 전도성 루프(roof)가 적층된 시트(sheet)를 도입하는 단계; 및
    상기 제1유전층을 침투하여 상기 전도성 필라의 상단부를 상기 전도성 루프에 체결(bonding)하도록 상기 시트를 상기 패키지 기판 상에 라미네이션(lamination)하는 단계;를 포함하는 반도체 패키지 제조 방법.
  45. 제44항에 있어서,
    상기 시트는
    상기 전도성 루프를 덮고 시인성 염료를 함유하는 제2유전층을 더 포함하여 도입되는 반도체 패키지 제조 방법.
  46. 제45항에 있어서,
    상기 제2유전층은
    카본블랙(carbon black)을 포함하는 에폭시몰딩재(epoxy molding compound)를 포함하는 반도체 패키지 제조 방법.
  47. 제45항에 있어서,
    상기 제2유전층 표면에
    표식 마크(mark)를 레이저(laser) 인각하는 마킹(marking) 단계를 더 포함하는 반도체 패키지 제조 방법.
  48. 제44항에 있어서,
    상기 전도성 월(wall)은
    금속 바(metal bar) 형상으로 상기 패키지 기판 상에 세워지도록 형성되는 반도체 패키지 제조 방법.
  49. 제48항에 있어서,
    상기 금속 바는
    구리 또는 구리 합금을 포함하는 반도체 패키지 제조 방법.
  50. 제48항에 있어서,
    상기 금속 바 표면을 덮는 확산 배리어(diffusion barrier)층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  51. 제44항에 있어서,
    상기 전도성 월(wall)들은
    전기 도금을 이용하여 형성되는 반도체 패키지 제조 방법.
  52. 제44항에 있어서,
    상기 전도성 필라(pillar)는
    상기 전도성 월 보다 더 높은 높이를 가지도록 형성되는 반도체 패키지 제조 방법.
  53. 제44항에 있어서,
    상기 전도성 필라(pillar)는
    솔더볼(solder ball)을 포함하여 형성되는 반도체 패키지 제조 방법.
  54. 제53항에 있어서,
    상기 솔더볼의 상단부는
    상기 라미네이션 단계에서 상기 전도성 루프의 하면(bottom surface)에 솔더링(soldering)되어 체결되는 반도체 패키지 제조 방법.
  55. 제53항에 있어서,
    상기 솔더볼의 상단부는
    상기 전도성 월의 상단부 보다 더 높이 위치하도록 형성되는 반도체 패키지 제조 방법.
  56. 제55항에 있어서,
    상기 솔더볼의 상단부는
    상기 라미네이션 단계에서 상기 전도성 루프의 하면(bottom surface)에 접촉하며 눌려 변형되어 상기 전도성 월의 상단부와 실질적으로 동일한 표면 높이를 가지는 반도체 패키지 제조 방법.
  57. 제55항에 있어서,
    상기 솔더볼은
    상기 라미네이션 단계에서 상기 전도성 루프의 하면(bottom surface)에 접촉하며 눌려 변형되어,
    측면 일부 부분이 상기 전도성 월과 솔더링 체결되어 브리지(bridge) 부분을 형성하고 측면 다른 일부 부분이 상기 전도성 월과 이격되어 이격 공간을 포함하는 연결 터널(interconnecting tunnel)을 사이 부분에 유도하는 반도체 패키지 제조 방법.
  58. 제57항에 있어서,
    상기 라미네이션 단계에서
    상기 제1유전층의 일부는 상기 연결 터널을 통해 상기 전도성 월들로 둘러싸인 내측 영역으로부터 상기 전도성 월들 외측의 영역으로 흘러나가 배출(vent)되는 반도체 패키지 제조 방법.
  59. 제58항에 있어서,
    상기 브리지부는
    상하에 각각 상기 연결 터널들이 위치하도록 상기 솔더볼의 측면 가운데 부분으로부터 연장되는 반도체 패키지 제조 방법.
  60. 제44항에 있어서,
    상기 전도성 필라(pillar)는
    상기 전도성 월과에 이격되도록 배치되어 상기 전도성 월과의 사이에 연결 터널(interconnecting tunnel)을 사이 부분에 유도하는 반도체 패키지 제조 방법.
  61. 제60항에 있어서,
    상기 라미네이션 단계에서
    상기 전도성 월의 상단부는
    상기 전도성 루프의 하면(bottom surface)에 기계적으로 접촉(mechanically contact)하도록 상기 제1유전층을 침투하는 반도체 패키지 제조 방법.
  62. 제44항에 있어서,
    상기 패키지 기판은
    상기 전도성 월 및 상기 전도성 필라가 전기적으로 연결되는 접지부(ground potential)를 포함하는 반도체 패키지 제조 방법.
  63. 제44항에 있어서,
    상기 패키지 기판은
    제1표면 상에 상기 전도성 필라의 하단부가 랜딩(landing)하여 체결되는 제1랜딩 패턴(landing pattern);
    상기 제1표면에 반대되는 제2표면에 접지 접속재가 체결되는 제1접지 패턴; 및
    상기 제1랜딩 패턴 및 상기 제1접지 패턴들을 전기적으로 상호 연결시키는 제1내부 연결부를 포함하는 반도체 패키지 제조 방법.
  64. 제63항에 있어서,
    상기 패키지 기판은
    상기 전도성 월의 하단부가 랜딩(landing)하여 체결되는 제2랜딩 패턴(landing pattern); 및
    상기 제1 및 제2랜딩 패턴들을 상호 연결시키는 제1내부 연장부를 더 포함하는 반도체 패키지 제조 방법.
  65. 제63항에 있어서,
    상기 패키지 기판은
    상기 전도성 월의 하단부가 랜딩(landing)하여 체결되는 제3랜딩 패턴(landing pattern);
    상기 제1표면에 반대되는 제2표면에 접지 접속재가 체결되는 제2접지 패턴; 및
    상기 제3랜딩 패턴 및 상기 제2접지 패턴들을 전기적으로 상호 연결시키는 제2내부 연결부를 더 포함하는 반도체 패키지 제조 방법.
KR1020150112607A 2015-08-10 2015-08-10 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법 KR20170019023A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150112607A KR20170019023A (ko) 2015-08-10 2015-08-10 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법
US14/989,246 US9842809B2 (en) 2015-08-10 2016-01-06 Semiconductor packages having EMI shielding parts and methods of fabricating the same
CN201610147421.6A CN106449602B (zh) 2015-08-10 2016-03-15 具有emi屏蔽部分的半导体封装及其制造方法
TW105112931A TWI710084B (zh) 2015-08-10 2016-04-26 具有電磁干擾屏蔽部的半導體封裝和製造其之方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150112607A KR20170019023A (ko) 2015-08-10 2015-08-10 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법

Publications (1)

Publication Number Publication Date
KR20170019023A true KR20170019023A (ko) 2017-02-21

Family

ID=57996081

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150112607A KR20170019023A (ko) 2015-08-10 2015-08-10 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법

Country Status (4)

Country Link
US (1) US9842809B2 (ko)
KR (1) KR20170019023A (ko)
CN (1) CN106449602B (ko)
TW (1) TWI710084B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003293A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전자기 간섭에 대한 차폐부를 갖는 반도체 디바이스
WO2019039847A1 (ko) * 2017-08-21 2019-02-28 김학모 방열 및 전자파 차폐 기능이 개선된 그라파이트 라미네이트 칩온필름형 반도체 패키지
KR20200030304A (ko) * 2018-09-12 2020-03-20 삼성전자주식회사 반도체 패키지 및 패키지 실장 기판

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728508B2 (en) 2015-09-18 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US20170287847A1 (en) * 2016-04-01 2017-10-05 Rajendra C. Dias Integrated circuit package having integrated emi shield
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
JP6773518B2 (ja) * 2016-10-24 2020-10-21 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
KR102639101B1 (ko) * 2017-02-24 2024-02-22 에스케이하이닉스 주식회사 전자기간섭 차폐 구조를 갖는 반도체 패키지
TWI641090B (zh) * 2017-03-07 2018-11-11 矽品精密工業股份有限公司 電子封裝件
US10453762B2 (en) * 2017-07-28 2019-10-22 Micron Technology, Inc. Shielded fan-out packaged semiconductor device and method of manufacturing
AU2017432809C1 (en) 2017-09-19 2021-08-12 Google Llc Pillars as stops for precise chip-to-chip separation
US11380979B2 (en) * 2018-03-29 2022-07-05 Intel Corporation Antenna modules and communication devices
TWI723414B (zh) * 2019-06-05 2021-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
US11282716B2 (en) 2019-11-08 2022-03-22 International Business Machines Corporation Integration structure and planar joining
FR3103315B1 (fr) * 2019-11-19 2021-12-03 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
US20210305138A1 (en) * 2020-03-24 2021-09-30 Intel Corporation Package land pad in closed-loop trace for high speed data signaling
CN114068493A (zh) * 2020-07-31 2022-02-18 华为技术有限公司 一种封装模组及其封装方法、电子设备
KR20220073009A (ko) * 2020-11-26 2022-06-03 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN115499997A (zh) * 2021-06-18 2022-12-20 中兴智能科技南京有限公司 屏蔽结构及电路板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997011592A1 (en) * 1995-09-22 1997-03-27 Metricom, Inc. Rf shield for circuit card
TWI236118B (en) * 2003-06-18 2005-07-11 Advanced Semiconductor Eng Package structure with a heat spreader and manufacturing method thereof
US7327015B2 (en) 2004-09-20 2008-02-05 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US7629674B1 (en) * 2004-11-17 2009-12-08 Amkor Technology, Inc. Shielded package having shield fence
CN201044563Y (zh) * 2007-04-12 2008-04-02 洪进富 电磁遮蔽装置
US20100110656A1 (en) 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
KR20100107540A (ko) 2009-03-26 2010-10-06 대덕전자 주식회사 다기능 인쇄회로기판의 접속 구조 형성 방법
TWI393239B (zh) * 2009-10-16 2013-04-11 Advanced Semiconductor Eng 具有內屏蔽體之封裝結構及其製造方法
US8030750B2 (en) * 2009-11-19 2011-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
TWI489610B (zh) * 2010-01-18 2015-06-21 矽品精密工業股份有限公司 具電磁遮蔽之封裝結構之製法
US20120012991A1 (en) * 2010-07-16 2012-01-19 Qualcomm Incorporated Integrated shielding for a package-on-package system
US8669646B2 (en) * 2011-05-31 2014-03-11 Broadcom Corporation Apparatus and method for grounding an IC package lid for EMI reduction
CN104505351A (zh) * 2014-12-30 2015-04-08 中国科学院微电子研究所 一种侧向互连的堆叠封装结构的制备方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003293A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전자기 간섭에 대한 차폐부를 갖는 반도체 디바이스
US10510679B2 (en) 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
US10510682B2 (en) 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
KR20200042450A (ko) * 2017-06-30 2020-04-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전자기 간섭에 대한 차폐부를 갖는 반도체 디바이스
US10867936B2 (en) 2017-06-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
US11527486B2 (en) 2017-06-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
WO2019039847A1 (ko) * 2017-08-21 2019-02-28 김학모 방열 및 전자파 차폐 기능이 개선된 그라파이트 라미네이트 칩온필름형 반도체 패키지
WO2019039848A1 (ko) * 2017-08-21 2019-02-28 김학모 시인성 및 작업성이 개선된 그라파이트 라미네이트 칩온필름형 반도체 패키지
US11355687B2 (en) 2017-08-21 2022-06-07 Hag Mo Kim Graphite-laminated chip-on-film-type semiconductor package having improved heat dissipation and electromagnetic wave shielding functions
US11437556B2 (en) 2017-08-21 2022-09-06 Hag Mo Kim Graphite-laminated chip-on-film-type semiconductor package allowing improved visibility and workability
KR20200030304A (ko) * 2018-09-12 2020-03-20 삼성전자주식회사 반도체 패키지 및 패키지 실장 기판
US10790239B2 (en) 2018-09-12 2020-09-29 Samsung Electronics Co., Ltd. Semiconductor package and board for mounting the same

Also Published As

Publication number Publication date
US9842809B2 (en) 2017-12-12
CN106449602A (zh) 2017-02-22
CN106449602B (zh) 2019-09-13
TWI710084B (zh) 2020-11-11
TW201707179A (zh) 2017-02-16
US20170047293A1 (en) 2017-02-16

Similar Documents

Publication Publication Date Title
KR20170019023A (ko) 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법
US10014246B2 (en) Circuit substrate, semiconductor package and process for fabricating the same
TWI585937B (zh) 具有順形電磁屏蔽結構的半導體封裝件及其製作方法
KR101681028B1 (ko) 반도체 패키지 및 그 제조방법
US7518250B2 (en) Semiconductor device and a method for manufacturing of the same
US9799611B2 (en) Semiconductor device including semiconductor chips mounted over both surfaces of substrate
US8017436B1 (en) Thin substrate fabrication method and structure
KR20190073486A (ko) 고주파 모듈
KR102591624B1 (ko) 반도체 패키지
US8982577B1 (en) Electronic component package having bleed channel structure and method
TWI468086B (zh) 電子裝置、系統級封裝模組及系統級封裝模組的製造方法
CN104659000B (zh) 具有球焊盘的基板、半导体封装体以及制造方法
US9977074B2 (en) Semiconductor device, semiconductor apparatus and method for manufacturing semiconductor device
CN107039387B (zh) 引线框架、半导体装置及引线框架的制造方法
KR20160001117A (ko) 반도체 패키지
KR20170079381A (ko) 반도체 패키지 및 제조 방법
KR20180101832A (ko) 전자 소자 모듈 및 그 제조 방법
JP2016149386A (ja) 半導体装置、電子装置、及び半導体装置の製造方法
JP5803345B2 (ja) 半導体チップの製造方法、回路実装体及びその製造方法
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
JP2018046218A (ja) リードフレーム及びその製造方法と電子部品装置
US20180090429A1 (en) Semiconductor device
US9922918B2 (en) Substrate for stacked module, stacked module, and method for manufacturing stacked module
TWI479968B (zh) 線路板製作方法、線路板及晶片封裝結構
US20180240738A1 (en) Electronic package and fabrication method thereof