KR20220073009A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20220073009A
KR20220073009A KR1020200160659A KR20200160659A KR20220073009A KR 20220073009 A KR20220073009 A KR 20220073009A KR 1020200160659 A KR1020200160659 A KR 1020200160659A KR 20200160659 A KR20200160659 A KR 20200160659A KR 20220073009 A KR20220073009 A KR 20220073009A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
array structure
disposed
solder ball
Prior art date
Application number
KR1020200160659A
Other languages
English (en)
Inventor
김동호
김지황
박환필
심종보
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200160659A priority Critical patent/KR20220073009A/ko
Priority to US17/501,008 priority patent/US11908806B2/en
Priority to CN202111307675.7A priority patent/CN114551420A/zh
Publication of KR20220073009A publication Critical patent/KR20220073009A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 패키지 및 그 제조 방법이 제공된다. 반도체 패키지는, 제1 절연층, 제1 절연층 내의 접지 패턴 및 제1 도전 패턴을 포함하는 제1 기판, 제1 기판의 상면 상에 배치되어 접지 패턴과 전기적으로 연결되고, 제1 기판의 상면 상에, 제1 반도체 칩의 측벽으로부터 이격되어 제1 반도체 칩의 둘레를 따라 형성된 볼 어레이 구조체, 제1 반도체 칩의 상면 상에 배치되고, 볼 어레이 구조체의 상면의 적어도 일부와 접하는 차폐 구조체, 및 볼 어레이 구조체는 폐루프 형상을 갖고, 솔더볼 부분과 서로 이웃하는 솔더볼 부분을 연결하는 연결 부분을 포함하고, 제1 기판의 상면과 수평인 제1 방향에서, 솔더볼 부분의 최대 폭은 연결 부분의 폭보다 크다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FOR FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 인하여, 전자 기기의 고기능화, 고속화 및 소형화 요구가 증가하고 있다. 이러한 추세에 대응하여 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
또한 전자 기기 내의 부품 간의 전자파 간섭을 방지하기 위한 전자기파 차폐 기술에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 크기가 감소되고 전자기파 장애(Electro Magnetic Interference; EMI)를 차폐하는 특성이 개선된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 크기가 감소되고 전자기파 장애(Electro Magnetic Interference; EMI)를 차폐하는 특성이 개선된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 제1 절연층, 제1 절연층 내의 접지 패턴 및 제1 도전 패턴을 포함하는 제1 기판, 제1 기판의 상면 상에 배치되는 제1 반도체 칩, 제1 기판의 상면 상에 배치되어 접지 패턴과 전기적으로 연결되고, 제1 반도체 칩의 측벽으로부터 이격되어 제1 반도체 칩의 둘레를 따라 형성된 볼 어레이 구조체, 제1 반도체 칩의 상면 상에 배치되고, 볼 어레이 구조체의 상면의 적어도 일부와 접하는 차폐 구조체, 및 볼 어레이 구조체는 폐루프 형상을 갖고, 솔더볼 부분과 서로 이웃하는 솔더볼 부분을 연결하는 연결 부분을 포함하고, 제1 기판의 상면과 수평인 제1 방향에서, 솔더볼 부분의 최대 폭은 연결 부분의 폭보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 제1 절연층, 제1 절연층 내의 접지 패턴 및 제1 도전 패턴을 포함하는 제1 기판, 제1 기판의 상면 상에 배치된 제1 반도체 칩, 제1 기판의 상면 상에 배치되어 접지 패턴과 전기적으로 연결되고, 제1 반도체 칩과 인접하고 제1 반도체 칩의 둘레를 따라 형성된 볼 어레이 구조체, 및 제1 반도체 칩의 상면 상에, 볼 어레이 구조체의 상면의 적어도 일부와 접하는 차폐 구조체를 포함하고, 볼 어레이 구조체는, 폐루프 형상을 갖고 차폐 구조체와 서로 다른 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 제1 절연층, 제1 절연층 내의 접지 패턴 및 제1 도전 패턴을 포함하는 제1 기판, 제1 기판의 상면 상에 배치된 제1 반도체 칩, 제1 기판의 상면 상에, 제1 반도체 칩과 인접하고 제1 반도체 칩의 둘레를 따라 형성되어 폐루프 형상을 갖는 볼 어레이 구조체, 제1 기판의 상면 상에 배치되어 접지 패턴과 전기적으로 연결되고, 볼 어레이 구조체의 상면의 적어도 일부 및 제1 반도체 칩의 상면과 접하는 차폐 구조체, 차폐 구조체 상에 배치되고, 제2 절연층 및 제2 절연층 내에 배치된 제2 도전 패턴을 포함하는 인터포저, 제1 기판과 인터포저 사이에 배치되고, 제1 도전 패턴과 제2 도전 패턴을 전기적으로 연결하는 연결 단자, 인터포저 상에 배치된 제2 기판, 및 제2 기판 상에 배치되고, 제2 기판, 인터포저 및 연결 단자를 통해 제1 기판과 전기적으로 연결되는 제2 반도체 칩을 포함하고, 볼 어레이 구조체는 제1 반도체 칩과 이격되어 배열된 솔더볼 부분과 서로 이웃하는 솔더볼 부분을 연결하는 연결 부분을 포함하고, 제1 기판의 상면과 수평인 제1 방향에서 솔더볼 부분의 최대 폭은 연결 부분의 최대 폭 및 연결 단자의 최대 폭보다 크고, 차폐 구조체는 볼 어레이 구조체와 서로 다른 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지 제조 방법은, 제1 절연층, 제1 절연층 내의 접지 패턴 및 제1 도전 패턴을 포함하는 제1 기판의 상면 상에, 접지 패턴과 전기적으로 연결되고 폐루프 형상을 갖는 볼 어레이 구조체를 형성하고, 볼 어레이 구조체의 내측의 제1 기판의 상면 상에, 볼 어레이 구조체와 이격된 제1 반도체 칩을 실장하고, 제1 기판 상에, 제1 반도체 칩, 볼 어레이 구조체를 덮는 하부 몰딩막을 형성하고, 하부 몰딩막을 식각하여 볼 어레이 구조체의 상면 및 제1 반도체 칩의 상면을 노출시키고, 하부 몰딩막, 노출된 볼 어레이 구조체의 상면 및 제1 반도체 칩의 상면 상에 차폐 구조체를 형성하는 것을 포함하고, 볼 어레이 구조체는 솔더볼 부분과 서로 이웃하는 솔더볼 부분을 연결하는 연결 부분을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라 절단한 개략적인 단면도이다.
도 3 내지 도 5는 도 2의 A 영역을 설명하기 위한 다양한 확대도들이다.
도 6은 몇몇 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 7은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 8 및 도 9는 도 1의 A-A를 따라 절단한 개략적인 단면도들이다.
도 10은 몇몇 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 11은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다.
도 12 및 도 13은 도 11의 A-A를 따라 절단한 개략적인 단면도들이다.
도 14 내지 도 22는 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 23 내지 도 25는 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라 절단한 개략적인 단면도이다. 도 3 내지 도 5는 도 2의 A 영역을 설명하기 위한 다양한 확대도들이다.
도 1 및 도 2를 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 제1 기판(100), 접지 단자(142), 외부 단자(144), 제1 반도체 칩(150), 볼 어레이 구조체(170), 제1 연결 단자(180), 차폐 구조체(190), 제1 몰딩막(195), 인터포저(200), 제2 연결 단자(280), 제2 기판(300) 및 제2 반도체 칩(350)을 포함할 수 있다.
제1 기판(100)은 패키지용 기판일 수 있다. 예를 들어, 제1 기판(100)은 인쇄 회로 기판(PCB; printed circuit board) 또는 세리막 기판 등일 수 있다. 또는, 제1 기판(100)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수도 있음은 물론이다. 제1 기판(100)은 서로 반대되는 하면 및 상면을 포함할 수 있다.
제1 기판(100)은 제1 절연층(110), 접지 패턴(112), 제1 도전 패턴(114), 제1 하부 패시베이션막(120), 하부 접지 패드(122), 제1 하부 패드(124), 제1 상부 패시베이션막(130), 상부 접지 패드(132) 및 제1 상부 패드(134)를 포함할 수 있다.
제1 절연층(110) 및 제1 절연층(110) 내의 접지 패턴(112)은 하부 접지 패드(122)와 상부 접지 패드(132)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제1 절연층(110) 및 제1 절연층(110) 내의 제1 도전 패턴(114)은 제1 하부 패드(124)와 제1 상부 패드(134)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제1 절연층(110)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 절연층(110)은 다층으로 구성되어 다층의 접지 패턴(112) 및 다층의 제1 도전 패턴(114)을 형성할 수 있음은 물론이다.
제1 하부 패시베이션막(120), 하부 접지 패드(122) 및 제1 하부 패드(124)는 제1 절연층(110)의 하면 상에 형성될 수 있다. 하부 접지 패드(122)는 접지 패턴(112)과 전기적으로 접속될 수 있다. 제1 하부 패드(124)는 제1 도전 패턴(114)과 전기적으로 접속될 수 있다. 제1 하부 패시베이션막(120)은 제1 절연층(110)의 하면을 덮으며, 하부 접지 패드(122) 및 제1 하부 패드(124)를 노출시킬 수 있다.
접지 단자(142) 및 외부 단자(144)는 제1 기판(100)의 하면 상에 형성될 수 있다. 접지 단자(142)는 하부 접지 패드(122)에 부착될 수 있고, 외부 단자(144)는 제1 하부 패드(124)에 부착될 수 있다. 접지 단자(142) 및 하부 접지 패드(122)는 제1 기판(100)의 최외각에 배치될 수 있다. 접지 단자(142)에 접지 전압이 인가될 수 있고, 외부 단자(144)에 전원 전압이 인가될 수 있다.
접지 단자(142) 및 외부 단자(144)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 기판(100)의 하면 상에 표면 실장 소자(400)가 형성될 수 있다. 표면 실장 소자(400)는 제1 하부 패드(124)에 부착될 수 있다. 표면 실장 소자(400)는 소자 본체와 소자 본체의 양측에 각각 배치되는 외부 전극을 포함할 수 있다. 표면 실장 소자(400)는 제1 하부 패드(124)를 통해 제1 기판(100) 및 제1 반도체 칩(150)과 전기적으로 연결될 수 있다.
표면 실장 소자(400)는 다양한 종류의 수동 부품 또는 다양한 형태의 표면 실장 가능한 부품을 포함할 수 있다. 수동 부품은 예를 들어, MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), LSC(Land Side Capacitor), 인덕터, 집적수동소자(IPD: Integrated Passive Device) 등일 수 있다.
제1 상부 패시베이션막(130), 상부 접지 패드(132) 및 제1 상부 패드(134)는 제1 절연층(110)의 상면 상에 형성될 수 있다. 제1 상부 패시베이션막(130)은 제1 절연층(110)의 상면을 덮으며, 상부 접지 패드(132) 및 제1 상부 패드(134)를 노출시킬 수 있다.
상부 접지 패드(132)는 하부 접지 패드(122)와 전기적으로 연결될 수 있고, 제1 상부 패드(134)는 제1 하부 패드(124)와 전기적으로 연결될 수 있다. 예를 들어, 상부 접지 패드(132)는 접지 패턴(112)과 접촉할 수 있고, 제1 상부 패드(134)는 제1 도전 패턴(114)과 접촉할 수 있다.
제1 하부 패시베이션막(120) 및 제1 상부 패시베이션막(130)은 예를 들어, 감광성 절연 물질(PID; photoimageable dielectric)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(150)은 제1 기판(100) 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(150)은 제1 기판(100)의 상면 상에 실장될 수 있다. 제1 반도체 칩(150)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(150)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(150)은 ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있고, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(150)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
제1 기판(100) 상에 하나의 제1 반도체 칩(150)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제1 반도체 칩(150)들이 제1 기판(100) 상에 나란히 형성될 수도 있고, 또는 복수의 제1 반도체 칩(150)들이 제1 기판(100) 상에 차례로 적층될 수도 있다.
제1 반도체 칩(150)은 예를 들어, 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 기판(100) 상에 실장될 수 있다. 제1 기판(100)의 상면과 제1 반도체 칩(150)의 하면 사이에 제1 범프(160)가 형성될 수 있다. 제1 범프(160)는 제1 기판(100)과 제1 반도체 칩(150)을 전기적으로 연결할 수 있다.
제1 범프(160)는 예를 들어, 제1 필라층(162) 및 제1 솔더층(164)을 포함할 수 있다.
제1 필라층(162)은 제1 반도체 칩(150)의 하면으로부터 돌출될 수 있다. 제1 필라층(162)은 예를 들어, 구리(Cu), 구리 합금, 니켈(Ni), 니켈 합금, 팔라듐(Pd), 백금(Pt), 금(Au), 코발트(Co) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 솔더층(164)은 제1 필라층(162)과 제1 기판(100)을 연결할 수 있다. 예를 들어, 제1 솔더층(164)은 상부 접지 패드(132)들 중 일부에 접속될 수 있다. 제1 솔더층(164)은 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제1 솔더층(164)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 기판(100) 상에 언더필(152; underfill)이 형성될 수 있다. 언더필(152)은 제1 기판(100)과 제1 반도체 칩(150) 사이의 영역을 채울 수 있다. 언더필(152)은 제1 기판(100) 상에 제1 반도체 칩(150)을 고정시킴으로써 제1 반도체 칩(150)의 깨짐 등을 방지할 수 있다. 언더필(152)은 제1 범프(160)를 덮을 수 있다. 제1 범프(160)는 언더필(152)을 관통하여, 제1 기판(100)과 제1 반도체 칩(150)을 전기적으로 연결할 수 있다.
언더필(152)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 언더필(152)은 제1 몰딩막(195)과 다른 물질을 포함할 수 있다. 예를 들어, 언더필(152)은 제1 몰딩막(195)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이에 따라, 언더필(152)은 제1 기판(100)과 제1 반도체 칩(150) 사이의 협소한 공간을 효율적으로 채울 수 있다.
볼 어레이 구조체(170)는 제1 기판(100)의 상면 상에, 제1 반도체 칩(150)의 측벽로부터 이격되어 배치될 수 있다. 볼 어레이 구조체(170)는 제1 반도체 칩(150)의 둘레를 따라 형성되어 폐루프(closed-loop) 형상을 가질 수 있다. 예를 들어, 볼 어레이 구조체(170)는 제1 반도체 칩(150)으로부터 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 제1 반도체 칩(150)의 측벽을 감쌀 수 있다. 다르게 설명하면, 제1 반도체 칩(150)은 제1 기판(100)의 상면 상에 볼 어레이 구조체(170)에 의해 정의된 볼 어레이 구조체(170)의 내측 영역에 배치될 수 있다.
볼 어레이 구조체(170)는 솔더볼 부분(171) 및 연결 부분(172)을 포함할 수 있다.
솔더볼 부분(171)은 제1 기판(100)의 상면 상에 제1 반도체 칩(150)의 둘레를 따라서 배열될 수 있다. 예를 들어, 솔더볼 부분(171)은 후술할 제1 연결 단자(180)와 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배열될 수 있다. 솔더볼 부분(171)의 적어도 일부는 제1 연결 단자(180)와 제1 방향(DR1) 및 제2 방향(DR2)으로 중첩될 수 있다.
연결 부분(172)은 서로 이웃하는 솔더볼 부분(171)을 연결할 수 있다. 예를 들어, 연결 부분(172)은 제1 방향(DR1) 및/또는 제2 방향(DR2)으로 서로 이웃하는 솔더볼 부분(171)을 연결할 수 있다. 이에 따라 솔더볼 부분(171)은 연결 부분(172)에 의해 서로 연결되어 폐루프 형상을 가질 수 있다.
솔더볼 부분(171)의 최대 폭(W1)은 연결 부분(172)의 폭(W3)과 다를 수 있다. 여기서, 폭은 제1 기판(100)의 상면과 평행하는 방향에서의 폭을 의미할 수 있다. 예를 들어, 제1 방향(DR1)에서 솔더볼 부분(171)의 최대 폭(W1)은 연결 부분(172)의 폭(W3)보다 클 수 있고, 제2 방향(DR2)에서 솔더볼 부분(171)의 최대 폭(W2)은 연결 부분(172)의 폭(W3)보다 클 수 있다.
서로 이웃하는 솔더볼 부분(171) 사이의 거리(D)는 솔더볼 부분(171)의 최대 폭(W1)보다 작을 수 있다. 다르게 설명하면, 연결 부분(172)의 가장 짧은 길이(D)는 솔더볼 부분(171)의 폭(W1)보다 작을 수 있다. 예를 들어, 제1 방향(DR1)에서 서로 이웃하는 솔더볼 부분(171) 사이의 거리(D)는 솔더볼 부분(171)의 최대 폭(W1)보다 작을 수 있고, 제2 방향(DR2)에서 서로 이웃하는 솔더볼 부분(171) 사이의 거리(D)는 솔더볼 부분(171)의 최대 폭(W1)보다 작을 수 있다.
예를 들어, 서로 이웃하는 솔더볼 부분(171) 사이의 거리(D)는 솔더볼 부분(171)의 최대 폭(W1)의 0.05배 보다 작을 수 있다. 솔더볼 부분(171)의 최대 폭(W1)은 500μm 보다 작을 수 있고, 서로 이웃하는 솔더볼 부분(171) 사이의 거리(D)는 25μm 보다 작을 수 있다.
볼 어레이 구조체(170)의 적어도 일부는 제1 기판(100)의 상부 접지 패드(132) 상에 형성될 수 있다. 볼 어레이 구조체(170)의 적어도 일부는 상부 접지 패드(132)와 접할 수 있다. 이에 따라 볼 어레이 구조체(170)는 접지 패턴(112)과 전기적으로 연결될 수 있다.
예를 들어, 볼 어레이 구조체(170)의 솔더볼 부분(171)은 상부 접지 패드(132)와 접할 수 있고, 연결 부분(172)은 솔더볼 부분(171)을 통해 상부 접지 패드(132)와 전기적으로 연결될 수 있다. 또 다른 예를 들어, 볼 어레이 구조체(170)의 연결 부분(172) 중 적어도 일부 및/또는 볼 어레이 구조체(170)의 솔더볼 부분(171)은 상부 접지 패드(132)와 접할 수 있다.
차폐 구조체(190)는 제1 반도체 칩(150)의 상면 및 볼 어레이 구조체(170)의 상면 상에 배치될 수 있다. 볼 어레이 구조체(170)의 상면은 하부 몰딩막(196)의 상면 및 제1 반도체 칩(150)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다. 이에 따라 차폐 구조체(190)는 하부 몰딩막(196)에 의해 노출된 제1 반도체 칩(150)의 상면 및 볼 어레이 구조체(170)의 상면의 적어도 일부와 접할 수 있다.
예를 들어, 차폐 구조체(190)는 제1 반도체 칩(150)의 상면 및 볼 어레이 구조체(170)의 상면 모두와 접할 수 있고, 제1 반도체 칩(150)의 상면 및 볼 어레이 구조체(170)의 상면 모두를 덮을 수 있다. 다르게 표현하면, 차폐 구조체(190)는 볼 어레이 구조체(170)와 제3 방향(DR3)으로 모두 중첩될 수 있다. 또는 본 도면에 도시된 바와 달리, 차폐 구조체(190)는 제1 반도체 칩(150)의 상면과 접하고 및 볼 어레이 구조체(170)의 상면의 일부와 접할 수 있다. 다르게 표현하면, 차폐 구조체(190)는 볼 어레이 구조체(170)의 일부와 제3 방향(DR3)으로 중첩될 수 있다.
또한 볼 어레이 구조체(170)는 제1 기판(100)과 차폐 구조체(190) 사이에 개재될 수 있다. 이에 따라 차폐 구조체(190)는 볼 어레이 구조체(170)를 통해 접지 패턴(112)과 전기적으로 연결될 수 있다.
차폐 구조체(190)는 금속성 물질을 포함할 수 있다. 차폐 구조체(190)는 예를 들어 은(Ag)을 포함할 수 있다. 이에 따라 차폐 구조체(190)는 제1 반도체 칩(150)에서 발생되는 열을 반도체 패키지의 외부로 발산하는 방열 부재의 역할을 수행할 수도 있다.
몇몇 실시예들에 따른 반도체 패키지에서 볼 어레이 구조체(170) 및 차폐 구조체(190)는 외부로부터의 전자파를 접지 제거할 수 있고, 제1 반도체 칩(150)은 볼 어레이 구조체(170) 및 차폐 구조체(190)에 의해 외부로부터의 전자파로부터 보호될 수 있다. 또한 볼 어레이 구조체(170) 및 차폐 구조체(190)에 의해 제1 반도체 칩(150)이 고립될 수 있기 때문에 전자파로 인한 장해(Electro Magnetic Interference)가 보다 효율적으로 차단될 수 있다. 이에 따라 반도체 패키지의 파손 및 오동작을 방지될 수 있으며, 반도체 패키지의 동작 신뢰성이 확보될 수 있다. 또한 볼 어레이 구조체(170) 및 차폐 구조체(190)는 반도체 패키지의 내부에서 외부로 방출되는 전자기파도 차단하여 인접하는 반도체 장치 또는 반도체 패키지의 오작동을 방지할 수 있다.
한편, 외부로부터의 전자파를 제공하기 위해 반도체 패키지를 감싸는 금속 캔 구조물이 사용될 수 있다. 이에 반해 몇몇 실시예들에 따른 반도체 패키지에서 제1 반도체 칩(150)의 상면은 차폐 구조체(190)에 의해 차폐되고 제1 반도체 칩(150)의 측면은 볼 어레이 구조체(170)에 의해 차폐될 수 있다. 따라서 반도체 패키지의 크기를 감소시킬 수 있다.
인터포저(200)는 제1 기판(100)의 상면 상에 배치될 수 있다. 인터포저(200)는 제1 기판(100)과 제2 기판(300) 사이에 개재될 수 있다. 인터포저(200)는 제1 반도체 칩(150)의 상면 상에 배치될 수 있다. 인터포저(200)는 제1 기판(100)과 제2 기판(300) 간의 연결을 용이하게 할 수 있다. 또한, 인터포저(200)는 제1 기판(100) 및 제2 기판(300)의 뒤틀림(warpage) 현상을 방지할 수 있다.
인터포저(200)는 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 인터포저(200)의 하면은 제1 기판(100)의 상면과 대향될 수 있고, 인터포저(200)의 상면은 제2 기판(300)의 하면과 대향될 수 있다.
인터포저(200)는 제2 절연층(210), 제2 도전 패턴(214), 제2 하부 패시베이션막(220), 제2 하부 패드(224), 제2 상부 패시베이션막(230) 및 제2 상부 패드(234)를 포함할 수 있다.
제2 절연층(210) 및 제2 절연층(210) 내의 제2 도전 패턴(214)은 제2 하부 패드(224)와 제2 상부 패드(234)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제2 절연층(210)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제2 절연층(210)은 다층으로 구성되어 다층의 제2 도전 패턴(214)을 형성할 수 있음은 물론이다.
제2 하부 패시베이션막(220), 제2 하부 패드(224)는 제2 절연층(210)의 하면 상에 형성될 수 있다. 제2 하부 패시베이션막(220)은 제2 절연층(210)의 하면을 덮으며, 제2 하부 패드(224)를 노출시킬 수 있다. 제2 하부 패드(224)는 제2 상부 패드(234)와 전기적으로 연결될 수 있다. 예를 들어, 제2 하부 패드(224)는 제2 도전 패턴(214)과 접할 수 있다.
제2 상부 패시베이션막(230) 및 제2 상부 패드(234)는 제2 절연층(210)의 상면 상에 형성될 수 있다. 제2 상부 패드(234)는 제2 도전 패턴(214)과 전기적으로 접속될 수 있다. 제2 상부 패시베이션막(230)은 제2 절연층(210)의 상면을 덮으며, 제2 상부 패드(234)를 노출시킬 수 있다.
제2 하부 패시베이션막(220) 및 제2 상부 패시베이션막(230)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 몰딩막(195)은 제1 기판(100)의 상면 상에 형성될 수 있다. 제1 몰딩막(195)은 제1 기판(100)과 인터포저(200) 사이의 영역을 채울 수 있다. 제1 몰딩막(195)은 하부 몰딩막(196) 및 상부 몰딩막(197)을 포함할 수 있다.
하부 몰딩막(196)은 제1 기판(100)과 차폐 구조체(190) 사이를 채울 수 있다. 하부 몰딩막(196)은 제1 반도체 칩(150)의 측면 및 볼 어레이 구조체(170)의 측면을 감쌀 수 있다. 하부 몰딩막(196)은 몰딩막 트렌치(196t)를 포함할 수 있다. 몰딩막 트렌치(196t)는 제1 상부 패드(134)의 적어도 일부를 노출시킬 수 있다.
상부 몰딩막(197)은 하부 몰딩막(196) 및 차폐 구조체(190)와 인터포저(200) 사이의 영역을 채울 수 있다. 상부 몰딩막(197)은 차폐 구조체(190) 및 하부 몰딩막(196)을 덮을 수 있고, 제1 연결 단자(180)의 측면을 감쌀 수 있다.
제1 몰딩막(195)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 하부 몰딩막(196)과 상부 몰딩막(197)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제1 연결 단자(180)는 제1 기판(100)과 인터포저(200) 사이에 개재될 수 있다. 제1 연결 단자(180)는 제1 기판(100)의 상면 및 인터포저(200)의 하면과 접촉할 수 있다. 제1 연결 단자(180)는 제1 기판(100)과 인터포저(200)를 전기적으로 연결할 수 있다. 예를 들어, 제1 연결 단자(180)는 제1 기판(100)의 몰딩막 트렌치(196t)에 의해 노출된 제1 상부 패드(134) 및 인터포저(200)의 제2 하부 패드(224)와 접촉할 수 있다. 이에 따라, 제1 연결 단자(180)는 제1 도전 패턴(114)과 제2 도전 패턴(214)을 전기적으로 연결할 수 있다.
도 3을 참조하면, 볼 어레이 구조체(170)의 솔더볼 부분(171)의 최대 폭(W1)은 제1 연결 단자(180)의 최대 폭(W2)과 다를 수 있다. 예를 들어, 볼 어레이 구조체(170)의 솔더볼 부분(171)의 최대 폭(W1)은 제1 연결 단자(180)의 최대 폭(W2)보다 클 수 있다.
볼 어레이 구조체(170)의 솔더볼 부분(171)의 높이(H1)는 제1 연결 단자(180)의 높이(H2)와 다를 수 있다. 여기서 높이는 제1 기판(100)의 두께 방향인 제3 방향(DR3)에서의 높이를 의미할 수 있다. 볼 어레이 구조체(170)는 제1 기판(100)과 차폐 구조체(190) 사이에 개재되고, 제1 연결 단자(180)는 제1 기판(00)과 인터포저(200) 사이에 개재될 수 있으며, 인터포저(200)는 차폐 구조체(190) 상에 배치될 수 있다. 따라서 볼 어레이 구조체(170)의 솔더볼 부분(171)의 높이(H1)는 제1 연결 단자(180)의 높이(H2)보다 작을 수 있다.
도 4를 참조하면, 제1 연결 단자(180)의 측면은 볼록부(180S1)와 볼록부(180S1) 사이를 연결하는 오목부(180S2)를 포함할 수 있다. 예를 들어, 오목부(180S2)는 제1 연결 단자(180) 측면의 중앙부에 형성될 수 있다. 또 다른 예를 들어, 오목부(180S2)는 제1 기판(100)에 가까운 제1 연결 단자(180)의 측면에 형성될 수도 있고, 인터포저(200)에 가까운 제1 연결 단자(180)의 측면에 형성될 수도 있다. 제1 연결 단자(180)의 측면의 형상은 반도체 패키지의 제조 방법에 따라 달라질 수 있다.
도 5를 참조하면, 제1 상부 패시베이션막(130)은 상부 접지 패드(132) 및 제1 상부 패드(134)의 일부를 덮을 수 있다. 예를 들어, 제1 상부 패시베이션막(130)은 상부 접지 패드(132)의 일부를 노출시키는 제1 트렌치(130t1) 및 제1 상부 패드(134)의 일부를 노출시키는 제2 트렌치(130t2)를 포함할 수 있다.
볼 어레이 구조체(170)의 하부는 제1 트렌치(130t1) 내에 형성되어 상부 접지 패드(132)와 전기적으로 연결될 수 있다. 볼 어레이 구조체(170)의 솔더볼 부분(171)의 적어도 일부의 하부 및/또는 볼 어레이 구조체(170)의 연결 부분(172)의 적어도 일부의 하부는 제1 트렌치(130t1) 내에 형성될 수 있다. 예를 들어, 볼 어레이 구조체(170)의 솔더볼 부분(171)은 제1 트렌치(130t1) 내에 형성될 수 있다. 제1 연결 단자(180)의 하부는 제2 트렌치(130t2) 내에 형성되어 제1 상부 패드(134)와 전기적으로 연결될 수 있다.
제2 하부 패시베이션막(220)은 제2 하부 패드(224)의 일부를 덮을 수 있다. 예를 들어, 제2 하부 패시베이션막(220)은 제2 하부 패드(224)의 일부를 노출시키는 제3 트렌치(220t)를 포함할 수 있다.
제1 연결 단자(180)의 상부는 제3 트렌치(220t) 내에 형성되어 제2 하부 패드(224)와 전기적으로 연결될 수 있다.
제2 기판(300)은 인터포저(200)의 상면 상에 배치될 수 있다. 제2 기판(300)은 패키지용 기판일 수 있다. 예를 들어, 제2 기판(300)은 인쇄 회로 기판(PCB) 또는 세리막 기판 등일 수 있다. 또는, 제2 기판(300)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수도 있음은 물론이다. 제2 기판(300)은 서로 반대되는 하면 및 상면을 포함할 수 있다. 예를 들어, 제2 기판(300)의 하면은 인터포저(200)의 상면과 대향될 수 있다.
제2 기판(300)은 제3 절연층(310), 제3 하부 패시베이션막(320), 제3 하부 패드(324), 제3 상부 패시베이션막(330) 및 제3 상부 패드(334)를 포함할 수 있다.
제3 절연층(310) 및 제3 절연층(310) 내의 도전 패턴(미도시)은 제3 하부 패드(324)와 제3 상부 패드(334)를 전기적으로 연결하기 위한 배선 패턴을 구성할 수 있다. 제3 절연층(310)은 단층인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제3 절연층(310)은 다층으로 구성되어 다층의 도전 패턴을 형성할 수 있음은 물론이다.
제3 하부 패시베이션막(320) 및 제3 하부 패드(324)는 제3 절연층(310)의 하면 상에 형성될 수 있다. 제3 하부 패시베이션막(320)은 제3 절연층(310)의 하면을 덮으며, 제3 하부 패드(324)를 노출시킬 수 있다.
제3 상부 패시베이션막(330) 및 제3 상부 패드(334)는 제3 절연층(310)의 상면 상에 형성될 수 있다. 제3 상부 패시베이션막(330)은 제3 절연층(310)의 상면을 덮으며, 제3 상부 패드(334)를 노출시킬 수 있다.
제3 하부 패시베이션막(320) 및 제3 상부 패시베이션막(330)은 예를 들어, 감광성 절연 물질(PID)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 연결 단자(280)는 인터포저(200)와 제2 기판(300) 사이에 개재될 수 있다. 제2 연결 단자(280)는 인터포저(200)의 상면 및 제2 기판(300)의 하면과 접촉할 수 있다. 제2 연결 단자(280)는 인터포저(200)와 제2 기판(300)을 전기적으로 연결할 수 있다. 예를 들어, 제2 연결 단자(280)는 인터포저(200)의 제2 상부 패드(234) 및 제2 기판(300)의 제3 하부 패드(324)와 접촉할 수 있다.
제2 연결 단자(280)는 예를 들어, 구형 또는 타원구형일 수 있으나, 이에 제한되는 것은 아니다. 제2 연결 단자(280)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩(350)은 제2 기판(300) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(350)은 제2 기판(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(350)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다.
예를 들어, 제1 반도체 칩(150)은 어플리케이션 프로세서(AP; application processor) 등과 같은 로직 칩일 수 있고, 제2 반도체 칩(350)은 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수 있다.
제2 기판(300) 상에 하나의 제2 반도체 칩(350)만이 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 복수의 제2 반도체 칩(350)들이 제2 기판(300) 상에 나란히 형성될 수도 있고, 또는 복수의 제2 반도체 칩(350)들이 제2 기판(300) 상에 차례로 적층될 수도 있다.
몇몇 실시예에서, 제2 반도체 칩(350)은 플립 칩 본딩(flip chip bonding) 방식에 의해 제2 기판(300) 상에 실장될 수 있다. 예를 들어, 제2 기판(300)의 상면과 제2 반도체 칩(350)의 하면 사이에 제2 범프(360)가 형성될 수 있다. 제2 범프(360)는 제2 기판(300)과 제2 반도체 칩(350)을 전기적으로 연결할 수 있다.
제2 범프(360)는 예를 들어, 제2 필라층(362) 및 제2 솔더층(364)을 포함할 수 있다. 제2 필라층(362) 및 제2 솔더층(364)은 상술한 제1 필라층(162) 및 제1 솔더층(164)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제2 기판(300) 상에 제2 몰딩막(395)이 형성될 수 있다. 제2 몰딩막(395)은 제2 기판(300), 제2 반도체 칩(350) 및 제2 범프(360)를 덮어 보호할 수 있다. 제2 몰딩막(395)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6은 몇몇 실시예들에 따른 반도체 패키지의 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 몇몇 실시예들에 따른 반도체 패키지에서 차폐 구조체(190)는 접착층(191) 및 차폐층(192)을 포함할 수 있다.
접착층(191)은 하부 몰딩막(196)의 상면, 하부 몰딩막(196)에 의해 노출된 볼 어레이 구조체(170)의 상면 및 제1 반도체 칩(150)의 상면과 차폐층(192) 사이에 개재될 수 있다. 접착층(191)은 전도성 필름(conductive film)을 포함할 수 있다. 이에 따라 차폐층(192)은 접착층(191)에 의해 제1 반도체 칩(150), 볼 어레이 구조체(170) 및 하부 몰딩막(196)에 부착될 수 있다.
또한 접착층(191)은 열전달 물질을 포함할 수 있다. 이에 따라 제1 반도체 칩(150)에서 발생된 열은 접착층(191) 및/또는 차폐층(192)을 통해 외부로 방출될 수 있다.
차폐층(192)은 예를 들어, 구리(Cu)를 포함할 수 있다.
접착층(191) 및 차폐층(192)은 단층인 것으로 도시되었으나 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 접착층(191) 및/또는 차폐층(192)은 다층으로 형성될 수 있음은 물론이다.
도 7은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 8 및 도 9는 도 1의 A-A를 따라 절단한 개략적인 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 제1 댐(510) 및 제2 댐(520)을 포함할 수 있다.
제1 댐(510)은 제1 기판(100)의 상면 상에, 제1 반도체 칩(150)과 볼 어레이 구조체(170) 사이에 배치될 수 있다. 제1 댐(510)은 볼 어레이 구조체(170)로부터 이격되어 볼 어레이 구조체(170)의 내측벽의 둘레를 따라 형성될 수 있다. 예를 들어, 제1 댐(510)은 볼 어레이 구조체(170)로부터 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 볼 어레이 구조체(170)의 내측벽을 따라 형성될 수 있다.
제2 댐(520)은 제1 기판(100)의 상면 상에, 볼 어레이 구조체(170)와 제1 연결 단자(180) 사이에 배치될 수 있다. 제2 댐(520) 볼 어레이 구조체(170)로부터 이격되어 볼 어레이 구조체(170)의 외측벽의 둘레를 따라 형성될 수 있다. 예를 들어, 제2 댐(520)은 볼 어레이 구조체(170)로부터 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 볼 어레이 구조체(170)의 외측벽을 따라 형성될 수 있다.
볼 어레이 구조체(170)는 제1 댐(510)과 제2 댐(520) 사이에 배치될 수 있다. 제3 방향(DR3)에서 제1 댐(510) 제2 댐(520)의 높이는 볼 어레이 구조체(170)의 높이보다 작을 수 있다. 제1 댐(510) 및 제2 댐(520)은 볼 어레이 구조체(170)가 제1 연결 단자(180)로 범람하여 제1 연결 단자(180)가 단락(short)되는 것을 방지할 수 있다.
도 8 및 도 9를 참조하면, 몇몇 실시예들에 따른 반도체 패키지에서 제1 댐(510) 및 제2 댐(520)은 음각댐일 수 있다. 즉, 제1 댐(510) 및 제2 댐(520)은 제1 기판(100)의 상면 내에 형성된 트렌치일 수 있다. 제1 댐(510) 및 제2 댐(520)은 제1 기판(100)의 제1 상부 패시베이션막(130)의 적어도 일부를 노출시킬 수 있다.
도 7 내지 도 9에는 제1 댐(510) 및 제2 댐(520)이 모두 포함되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 몇몇 실시예들에 따른 반도체 패키지는 제1 댐(510) 및 제2 댐(520) 중 어느 하나만을 포함할 수도 있다.
도 10은 몇몇 실시예들에 따른 반도체 패키지의 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 제2 반도체 칩들(350) 및 제3 반도체 칩들(450)을 포함할 수 있다. 제2 반도체 칩들(350) 및 제3 반도체 칩들(450)은 각각 제3 방향(DR3)으로 적층되어 적층 구조체를 구성할 수 있다. 적층 구조체의 수 및 적층 구조체를 구성하는 반도체 칩의 수는 다양할 수 있다.
예를 들어, 제1 반도체 칩(150)은 로직 칩일 수 있고, 제2 반도체 칩들(350) 및 제3 반도체 칩들(450)은 메모리 칩일 수 있다.
제2 반도체 칩들(350)은 제1 부착층(352)에 의해 제2 기판(300) 상에 실장될 수 있다. 제3 반도체 칩들(450)은 제2 부착층(452)에 의해 제2 기판(300) 상에 실장될 수 있다. 제1 부착층(352) 및 제2 부착층(452)은 예를 들어, 액상의 에폭시, 접착 테이프, 도전성 매개체 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩들(350)은 제1 본딩 와이어(374)에 의해 제2 기판(300)과 전기적으로 연결될 수 있다. 예를 들어, 제1 본딩 와이어(374)는 제1 칩 패드(372)를 제2 기판(300)의 제3 상부 패드(334)에 연결할 수 있다. 제3 반도체 칩들(450)은 제2 본딩 와이어(474)에 의해 제2 기판(300)과 전기적으로 연결될 수 있다. 예를 들어, 제2 본딩 와이어(474)는 제2 칩 패드(472)를 제2 기판(300)의 제3 상부 패드(334)에 연결할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 반도체 칩들(350) 및/또는 제3 반도체 칩들(450)은 예를 들어, 본딩 테이프 등에 의해 제3 상부 패드(334)와 전기적으로 연결될 수도 있다.
도 11은 몇몇 실시예에 따른 반도체 패키지의 예시적인 레이아웃도이다. 도 12 및 도 13은 도 11의 A-A를 따라 절단한 개략적인 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 기판(100), 접지 단자(142), 외부 단자(144), 제1 반도체 칩(150), 볼 어레이 구조체(170), 차폐 구조체(190) 및 몰딩막(195)을 포함할 수 있다.
볼 어레이 구조체(170)는 제1 상부 패시베이션막(130)에 의해 노출된 상부 접지 패드(132)와 접할 수 있다. 이에 따라 볼 어레이 구조체(170)는 접지 패턴(112)과 전기적으로 연결될 수 있다.
차폐 구조체(190)는 제1 반도체 칩(150)의 상면, 볼 어레이 구조체(170)의 상면 및 몰딩막(195)의 상면과 접할 수 있다. 이에 따라 차폐 구조체(190)는 볼 어레이 구조체(170)를 통해 접지 패턴(112)과 전기적으로 연결될 수 있다. 또한 차폐 구조체(190)는 제1 기판(100)과 실질적으로 동일한 길이를 가질 수 있다.
차폐 구조체(190)는 금속성 물질을 포함할 수 있다. 차폐 구조체(190)는 예를 들어 은(Ag)을 포함할 수 있다.
몰딩막(195)은 제1 기판(100)의 상면과 차폐 구조체(190) 사이를 채울 수 있다. 몰딩막(195)은 제1 반도체 칩(150)의 측면, 언더필(152)의 측면 및 볼 어레이 구조체(170)의 측면을 감쌀 수 있다. 몰딩막(195)의 측면은 제1 기판(100)의 측면과 실질적으로 동일 평면 상에 배치될 수 있다.
도 11 및 도 13을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서 차폐 구조체(190)는 접착층(191) 및 차폐층(192)을 포함할 수 있다.
차폐층(192)은 접착층(191)에 의해 제1 반도체 칩(150), 볼 어레이 구조체(170) 및 하부 몰딩막(196)에 부착될 수 있다.
접착층(191)은 열전달 물질을 포함할 수 있고, 차폐층(192)은 예를 들어, 구리(Cu)를 포함할 수 있다.
도 14 내지 도 22는 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 15는 도 14의 A-A를 따라 절단한 단면도이고, 도 17 내지 도 22는 도 16의 A-A를 따라 절단한 단면도이다. 도 14의 A-A는 도 16의 A-A에 대응될 수 있다.
도 14 및 도 15를 참조하면, 제1 절연층(110), 접지 패턴(112), 제1 도전 패턴(114), 제1 하부 패시베이션막(120), 하부 접지 패드(122), 제1 하부 패드(124), 제1 상부 패시베이션막(130), 상부 접지 패드(132) 및 제1 상부 패드(134)를 포함하는 제1 기판(100)이 제공될 수 있다.
제1 기판(100)의 상면 상에 제1 솔더볼(173) 및 제2 솔더볼(181)이 배치될 수 있다. 제1 솔더볼(173)은 제1 상부 패시베이션막(130)에 의해 노출된 상부 접지 패드(132) 상에 배치될 수 있다. 제2 솔더볼(181)은 제1 상부 패시베이션막(130)에 의해 노출된 제1 상부 패드(134) 상에 배치될 수 있다. 제1 솔더볼(173)은 제2 솔더볼(181)과 제1 방향(DR1) 및 제2 방향(DR2)으로 중첩되도록 배열될 수 있다.
제1 솔더볼(173)의 최대 폭(W4)은 제2 솔더볼(181)의 최대 폭(W5)보다 클 수 있다. 제3 방향(DR3)에서 제1 솔더볼(173)의 높이는 제2 솔더볼(181)의 높이보다 작을 수 있다.
상부 접지 패드(132)는 영역(R)을 중심으로 배열될 수 있다. 영역(R)은 상부 접지 패드(132)에 의해 정의될 수 있다. 이에 따라 제1 솔더볼(173)은 영역(R)을 중심으로 배열될 수 있다.
도 16를 참조하면, 리플로우 공정에 의해 솔더볼 부분(171)과 솔더볼 부분(171)을 연결하는 연결 부분(172)을 포함하는 볼 어레이 구조체(170)가 형성될 수 있다. 볼 어레이 구조체(170)는 폐루프 형상을 가질 수 있다. 이에 따라 볼 어레이 구조체(170)는 제1 기판(100)의 상면 상에 부착될 수 있다. 또한 볼 어레이 구조체(170)는 접지 패턴(112)과 전기적으로 연결될 수 있다.
서로 이웃하는 솔더볼 부분(171) 사이의 거리(D)는 솔더볼 부분(171)의 최대 폭(W1)의 0.05배 보다 작을 수 있다. 솔더볼 부분(171)의 최대 폭(W1)은 500μm 보다 작을 수 있고, 서로 이웃하는 솔더볼 부분(171) 사이의 거리(D)는 25μm 보다 작을 수 있다.
리플로우 공정에 의해 제2 솔더볼(181)은 제1 기판(100)의 상면 상에 부착될 수 있다. 제2 솔더볼(181)의 최대 폭(W6)은 솔더볼 부분(171)의 최대 폭(W1)보다 작을 수 있다.
도 17을 참조하면, 제1 반도체 칩(150)은 제1 기판(100)의 상면의 영역(R) 상에 배치될 수 있다. 제1 반도체 칩(150)은 제1 필라층(162) 및 제1 솔더층(164)을 포함하는 제1 범프(160)에 의해 제1 상부 패드(134)와 전기적으로 연결될 수 있다. 이에 따라 제1 반도체 칩(150)은 볼 어레이 구조체(도 16의 170) 내에 배치될 수 있다.
제1 기판(100) 상에 언더필(152; underfill)이 형성될 수 있다. 언더필(152)은 제1 기판(100)과 제1 반도체 칩(150) 사이의 영역을 채울 수 있으며, 제1 범프(160)의 측면을 감쌀 수 있다.
도 18을 참조하면, 제1 기판(100)의 상면 상에 하부 몰딩막(196)이 형성될 수 있다. 하부 몰딩막(196)은 볼 어레이 구조체(도 16의 170), 제2 솔더볼(181) 및 제1 반도체 칩(150)을 덮을 수 있다. 즉, 하부 몰딩막(196)은 제1 반도체 칩(150)의 상면을 덮을 수 있다.
도 19를 참조하면, 하부 몰딩막(196)이 식각될 수 있다. 하부 몰딩막(196)은 제1 반도체 칩(150)의 상면 및 볼 어레이 구조체(도 16의 170)의 상면이 노출되도록 식각될 수 있다. 즉, 제1 반도체 칩(150)의 일부 및 볼 어레이 구조체(170)의 일부는 하부 몰딩막(196)과 함께 식각될 수 있다. 이에 따라 하부 몰딩막(196)의 상면은 제1 반도체 칩(150)의 상면 및 볼 어레이 구조체(도 16의 170)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
도 20을 참조하면, 하부 몰딩막(196), 제1 반도체 칩(150) 및 볼 어레이 구조체(도 16의 170) 상에 차폐 구조체(190)가 형성될 수 있다. 차폐 구조체(190)는 솔더볼 부분(171)을 완전히 덮을 수 있다. 이에 따라 차폐 구조체)190)는 볼 어레이 구조체(도 16의 170)과 접하여 전기적으로 연결될 수 있다. 또한 제1 반도체 칩(150)은 볼 어레이 구조체(도 16의 170) 및 차폐 구조체(190)에 의해 고립될 수 있다.
차폐 구조체(190)는 스크린 프린팅, 스퍼터링, 도전성 접착 필름 등에 의해 하부 몰딩막(196), 제1 반도체 칩(150) 및 볼 어레이 구조체(도 16의 170) 상에 부착될 수 있다.
도 21을 참조하면, 제1 상부 패드(134)의 상면의 적어도 일부를 노출시키는 몰딩막 트렌치(196t)가 형성될 수 있다. 예를 들어, 몰딩막 트렌치(196t)는 하부 몰딩막(196)을 레이저 드릴링(laser drilling) 방식으로 관통하여 형성될 수 있다.
제2 절연층(210), 제2 도전 패턴(214), 제2 하부 패시베이션막(220), 제2 하부 패드(224), 제2 상부 패시베이션막(230) 및 제2 상부 패드(234)를 포함하는 인터포저(200)가 제공될 수 있다. 인터포저(200)의 하면 상에 제3 솔더볼(182)이 형성될 수 있다. 제3 솔더볼(182)은 제2 하부 패시베이션막(220)에 의해 노출된 제2 하부 패드(224)에 형성될 수 있다. 제3 솔더볼(182)은 제2 솔더볼(181)에 대응되는 위치에 형성될 수 있다.
인터포저(200)는 제3 솔더볼(182)이 제2 솔더볼(181)과 대응되도록 제1 기판(100)의 상면 상에 배치될 수 있다.
도 22를 참조하면, 리플로우 공정에 의해 제2 솔더볼(도 21의 181) 및 제3 솔더볼(도 21의 182)이 연결되어 제1 연결 단자(180)가 형성될 수 있다. 도 1 및 도 2를 참조하면, 제1 연결 단자(180)의 최대 폭(W2)은 솔더볼 부분(171)의 최대 폭(W1)보다 작을 수 있다.
도 23 내지 도 25는 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 24는 도 23의 A-A를 따라 절단한 단면도이다. 도 25의 A-A는 도 23의 A-A에 대응될 수 있다. 설명의 편의를 위해, 도 14 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 23 및 도 24를 참조하면, 제1 기판(100)의 상면 상에 제1 댐(510) 및 제2 댐(520)이 형성될 수 있다. 제1 댐(510)은 영역(R)을 중심으로 배열될 수 있다. 영역(R)은 제1 댐(510)에 의해 정의될 수 있다. 제2 댐(520)은 제1 댐(510)으로 이격되어 형성될 수 있다.
이어서, 제1 기판(100)의 상면 상에 제1 솔더볼(173) 및 제2 솔더볼(181)이 배치될 수 있다. 제1 솔더볼(173)은 제1 댐(510)과 제2 댐(520) 사이에 배치될 수 있다. 제2 솔더볼(181)은 제2 댐(520)의 외측에 배치될 수 있다.
도 25를 참조하면, 리플로우 공정에 의해 솔더볼 부분(171)과 솔더볼 부분(171)을 연결하는 연결 부분(172)을 포함하는 볼 어레이 구조체(170)가 형성될 수 있다. 볼 어레이 구조체(170)는 폐루프 형상을 가질 수 있다.
이 때, 리플로우 공정에 의해 녹은 제1 솔더볼(도 24의 173)은 제1 댐(510) 및 제2 댐(520)에 의해 주변으로 범람하지 않을 수 있다. 이에 따라 제2 솔더볼(181)이 단락되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판 142: 접지 단자
144: 외부 단자 150: 제1 반도체 칩
170: 볼 어레이 구조체 171: 솔더볼 부분
172: 연결 부분 180: 제1 연결 단자
190: 차폐 구조체 195: 몰딩막
200: 인터포저 300: 제2 기판
280: 제2 연결 단자 350: 제2 반도체 칩

Claims (20)

  1. 제1 절연층, 상기 제1 절연층 내의 접지 패턴 및 제1 도전 패턴을 포함하는 제1 기판:
    상기 제1 기판의 상면 상에 배치되는 제1 반도체 칩;
    상기 제1 기판의 상면 상에 배치되어 상기 접지 패턴과 전기적으로 연결되고, 상기 제1 반도체 칩의 측벽으로부터 이격되어 상기 제1 반도체 칩의 둘레를 따라 형성된 볼 어레이 구조체;
    상기 제1 반도체 칩의 상면 상에 배치되고, 상기 볼 어레이 구조체의 상면의 적어도 일부와 접하는 차폐 구조체; 및
    상기 볼 어레이 구조체는 폐루프 형상을 갖고, 솔더볼 부분과 서로 이웃하는 상기 솔더볼 부분을 연결하는 연결 부분을 포함하고,
    상기 제1 기판의 상면과 수평인 제1 방향에서, 상기 솔더볼 부분의 최대 폭은 상기 연결 부분의 폭보다 큰 반도체 패키지.
  2. 제 1항에 있어서,
    서로 이웃하는 상기 솔더볼 부분 사이의 거리는, 상기 제1 방향에서 상기 솔더볼 부분의 최대 폭 0.05배보다 작은 반도체 패키지.
  3. 제 1항에 있어서,
    상기 차폐 구조체는 상기 제1 반도체 칩의 상면과 접하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 차폐 구조체 상에 배치되고, 제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저와,
    상기 제1 기판과 상기 인터포저 사이에 배치되고, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결하는 연결 단자를 더 포함하고,
    상기 제1 방향에서 상기 솔더볼 부분의 최대 폭은 상기 연결 단자의 최대 폭과 다른 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제1 방향에서 상기 솔더볼 부분의 최대 폭은 상기 연결 단자의 최대 폭보다 큰 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 기판의 상면 상에, 상기 볼 어레이 구조체와 상기 제1 반도체 칩 사이에서 상기 볼 어레이 구조체의 내측벽의 둘레를 따라 형성된 제1 댐과,
    상기 제1 기판의 상면 상에, 상기 볼 어레이 구조체의 외측벽의 둘레를 따라 형성된 제2 댐을 더 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제1 기판의 상면 내에, 상기 볼 어레이 구조체와 상기 제1 반도체 칩의 측벽 사이에 상기 제1 반도체 칩의 둘레를 따라 연장되는 제1 트렌치와,
    상기 제1 기판의 상면 내에, 상기 볼 어레이 구조체의 외측벽의 둘레를 따라 연장되는 제2 트렌치를 더 포함하는 반도체 패키지.
  8. 제1 절연층, 상기 제1 절연층 내의 접지 패턴 및 제1 도전 패턴을 포함하는 제1 기판:
    상기 제1 기판의 상면 상에 배치된 제1 반도체 칩;
    상기 제1 기판의 상면 상에 배치되어 상기 접지 패턴과 전기적으로 연결되고, 상기 제1 반도체 칩과 인접하고 상기 제1 반도체 칩의 둘레를 따라 형성된 볼 어레이 구조체; 및
    상기 제1 반도체 칩의 상면 상에, 상기 볼 어레이 구조체의 상면의 적어도 일부와 접하는 차폐 구조체를 포함하고,
    상기 볼 어레이 구조체는, 폐루프 형상을 갖고 상기 차폐 구조체와 서로 다른 물질을 포함하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 볼 어레이 구조체의 상면은 상기 제1 반도체 칩의 상면과 실질적으로 동일 평면 상에 배치되는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 볼 어레이 구조체는,
    상기 제1 반도체 칩과 이격되어 배열된 솔더볼 부분과, 서로 이웃하는 상기 솔더볼 부분을 연결하는 연결 부분을 포함하는 반도체 패키지.
  11. 제 10항에 있어서,
    상기 제1 기판의 하면 상에 배치되고 상기 접지 패턴과 전기적으로 연결되는 접지 단자를 더 포함하고,
    상기 접지 단자는 상기 제1 기판의 최외각에 배치되는 반도체 패키지.
  12. 제 10항에 있어서,
    상기 차폐 구조체는 상기 볼 어레이 구조체의 상면을 완전히 덮고, 상기 제1 기판의 길이와 실질적으로 동일한 길이를 갖고,
    상기 차폐 구조체와 상기 제1 기판 사이에 배치되어 상기 제1 반도체 칩 및 상기 볼 어레이 구조체의 측면을 감싸는 몰딩막을 더 포함하는 반도체 패키지.
  13. 제 8항에 있어서,
    상기 차폐 구조체는, 은(Ag) 또는 구리(Cu) 중 어느 하나를 포함하는 반도체 패키지.
  14. 제 8항에 있어서,
    상기 차폐 구조체는, 차폐층과 상기 차폐층과 상기 제1 반도체 칩 사이에 배치된 접착층을 포함하는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 접착층은 열전달물질을 포함하는 반도체 패키지.
  16. 제 8항에 있어서,
    상기 차폐 구조체 상에 배치되고, 제2 절연층 및 상기 제2 절연층 내의 제2 도전 패턴을 포함하는 인터포저와,
    상기 제1 기판과 상기 인터포저 사이에 배치되고, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결하는 연결 단자를 더 포함하고,
    상기 제1 기판으로부터 상기 인터포저를 향하는 방향에서, 상기 볼 어레이 구조체의 높이는 상기 연결 단자의 높이보다 낮은 반도체 패키지.
  17. 제 16항에 있어서,
    상기 볼 어레이 구조체는, 상기 제1 반도체 칩과 이격되어 배열된 솔더볼 부분과, 서로 이웃하는 상기 솔더볼 부분을 연결하는 연결 부분을 포함하고,
    상기 제1 반도체 칩의 길이 방향에서, 상기 솔더볼 부분의 최대 폭은 상기 연결 단자의 폭보다 큰 반도체 패키지.
  18. 제 16항에 있어서,
    상기 인터포저 상에 배치되는 제2 기판과,
    상기 제2 기판 상에 배치되고 상기 인터포저와 전기적으로 연결되는 제2 반도체 칩을 더 포함하는 반도체 패키지.
  19. 제1 절연층, 상기 제1 절연층 내의 접지 패턴 및 제1 도전 패턴을 포함하는 제1 기판:
    상기 제1 기판의 상면 상에 배치된 제1 반도체 칩;
    상기 제1 기판의 상면 상에 배치되어 상기 접지 패턴과 전기적으로 연결되고, 상기 제1 반도체 칩과 인접하고 상기 제1 반도체 칩의 둘레를 따라 형성되어 폐루프 형상을 갖는 볼 어레이 구조체;
    상기 제1 반도체 칩의 상면 상에, 상기 볼 어레이 구조체의 상면의 적어도 일부 및 상기 제1 반도체 칩의 상면과 접하는 차폐 구조체;
    상기 차폐 구조체 상에 배치되고, 제2 절연층 및 상기 제2 절연층 내에 배치된 제2 도전 패턴을 포함하는 인터포저;
    상기 제1 기판과 상기 인터포저 사이에 배치되고, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 연결하는 연결 단자;
    상기 인터포저 상에 배치된 제2 기판; 및
    상기 제2 기판 상에 배치되고, 상기 제2 기판, 상기 인터포저 및 상기 연결 단자를 통해 상기 제1 기판과 전기적으로 연결되는 제2 반도체 칩을 포함하고,
    상기 볼 어레이 구조체는 상기 제1 반도체 칩과 이격되어 배열된 솔더볼 부분과 서로 이웃하는 상기 솔더볼 부분을 연결하는 연결 부분을 포함하고,
    상기 제1 기판의 상면과 수평인 제1 방향에서 상기 솔더볼 부분의 최대 폭은 상기 연결 부분의 최대 폭 및 상기 연결 단자의 최대 폭보다 크고,
    상기 차폐 구조체는 상기 볼 어레이 구조체와 서로 다른 물질을 포함하는 반도체 패키지.
  20. 제 19항에 있어서,
    상기 솔더볼 부분의 최대 폭은 500μm 보다 작고,
    서로 이웃하는 상기 솔더볼 부분 사이의 거리는 25 μm 보다 작은 반도체 패키지.
KR1020200160659A 2020-11-26 2020-11-26 반도체 패키지 및 그 제조 방법 KR20220073009A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200160659A KR20220073009A (ko) 2020-11-26 2020-11-26 반도체 패키지 및 그 제조 방법
US17/501,008 US11908806B2 (en) 2020-11-26 2021-10-14 Semiconductor package and method of fabricating the same
CN202111307675.7A CN114551420A (zh) 2020-11-26 2021-11-05 半导体封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200160659A KR20220073009A (ko) 2020-11-26 2020-11-26 반도체 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20220073009A true KR20220073009A (ko) 2022-06-03

Family

ID=81657307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200160659A KR20220073009A (ko) 2020-11-26 2020-11-26 반도체 패키지 및 그 제조 방법

Country Status (3)

Country Link
US (1) US11908806B2 (ko)
KR (1) KR20220073009A (ko)
CN (1) CN114551420A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200834954A (en) 2007-02-02 2008-08-16 Lighthouse Technology Co Ltd Light-emitting diode and backlight module comprising the same
US8861221B2 (en) 2010-09-24 2014-10-14 Stats Chippac Ltd. Integrated circuit packaging system with a shield and method of manufacture thereof
US9337137B1 (en) 2012-10-29 2016-05-10 Amkor Technology, Inc. Method and system for solder shielding of ball grid arrays
KR20170019023A (ko) * 2015-08-10 2017-02-21 에스케이하이닉스 주식회사 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법
US20170287847A1 (en) * 2016-04-01 2017-10-05 Rajendra C. Dias Integrated circuit package having integrated emi shield
US10879191B2 (en) 2019-01-07 2020-12-29 Qualcomm Incorporated Conformal shielding for solder ball array

Also Published As

Publication number Publication date
US20220165680A1 (en) 2022-05-26
US11908806B2 (en) 2024-02-20
CN114551420A (zh) 2022-05-27

Similar Documents

Publication Publication Date Title
US7298042B2 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US20210407962A1 (en) Semiconductor package
KR102522322B1 (ko) 반도체 패키지
CN110556364B (zh) 半导体封装件
KR20190133907A (ko) Pop형 반도체 패키지 및 그 제조 방법
US20230170310A1 (en) Semiconductor package
US20040157363A1 (en) Semiconductor device, method of manufacturing the same, circuit board, and electronic instrument
KR102109570B1 (ko) 반도체 패키지 실장 기판
US20240203850A1 (en) Semiconductor package and method of fabricating the same
US20140103536A1 (en) Semiconductor device
KR20200007509A (ko) 반도체 패키지
US11393795B2 (en) Semiconductor package
US20220352138A1 (en) Semiconductor package
US11837533B2 (en) Semiconductor package
KR20200145959A (ko) 반도체 패키지
US11916002B2 (en) Semiconductor package
US11923283B2 (en) Semiconductor package and method for fabricating the same
CN116417415A (zh) 半导体封装件
KR20220073009A (ko) 반도체 패키지 및 그 제조 방법
US20240194646A1 (en) Semiconductor package
KR102609591B1 (ko) 안테나를 포함하는 반도체 패키지
KR20230035187A (ko) 반도체 패키지
KR20240037530A (ko) 반도체 패키지
KR20240007840A (ko) 반도체 패키지 및 그 제조방법
KR20230051367A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination