KR20230035187A - 반도체 패키지 - Google Patents

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KR20230035187A
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최주연
석경림
이원재
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삼성전자주식회사
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Abstract

패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 상기 인터포저 상에 배치되고, 수직으로 적층되는 제 1 반도체 칩들을 포함하는 칩 스택, 상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩, 및 상기 인터포저의 상부면에 제공되는 제 1 신호 패드, 제 2 신호 패드 및 파워/그라운드 패드를 포함하는 반도체 패키지를 제공하되, 상기 칩 스택은 상기 제 1 신호 패드에 실장되고, 상기 제 2 반도체 칩은 상기 제 2 신호 패드에 실장되고, 상기 칩 스택 및 상기 제 2 반도체 칩은 상기 파워/그라운드 패드에 함께 연결되고, 상기 파워/그라운드 패드는 상기 칩 스택의 일부 및 상기 제 2 반도체 칩의 일부와 수직으로 중첩되는 평판 형상을 가질 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 다수의 소자들이 집적되는 반도체 패키지는 소형화뿐만 아니라 열방출 특성 및 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
한편, 인쇄회로 기판 상에 복수개의 반도체 칩들 및 반도체 장치들이 내장되며, 반도체 칩들의 신호들의 동작 속도가 증가함에 따라 신호들 간 상호 커플링(cross talkl)이 신호무결성(signal integrity)에 미치는 영향이 커지고 있다. 또한, 상기 반도체 칩들 사이에 전자파 간섭(Electromagnetic interference: EMI)가 발생할 수 있다. 이 커플링 및 전자기 간섭에 의해 인접한 반도체 칩들 및 반도체 장치들에 역시 오동작이 유발될 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 상기 인터포저 상에 배치되고, 수직으로 적층되는 제 1 반도체 칩들을 포함하는 칩 스택, 상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩, 및 상기 인터포저의 상부면에 제공되는 제 1 신호 패드, 제 2 신호 패드 및 파워/그라운드 패드를 포함할 수 있다. 상기 칩 스택은 상기 제 1 신호 패드에 실장되고, 상기 제 2 반도체 칩은 상기 제 2 신호 패드에 실장될 수 있다. 상기 칩 스택 및 상기 제 2 반도체 칩은 상기 파워/그라운드 패드에 함께 연결될 수 있다. 상기 파워/그라운드 패드는 상기 칩 스택의 일부 및 상기 제 2 반도체 칩의 일부와 수직으로 중첩되는 평판 형상을 가질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 상기 인터포저 상에 배치되고, 수직으로 적층되는 제 1 반도체 칩들을 포함하는 칩 스택, 및 상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩을 포함할 수 있다. 상기 인터포저는 파워/그라운드 패턴을 갖는 제 1 배선층, 상기 제 1 배선층 상에 배치되고, 신호 패턴을 갖는 제 2 배선층, 및 상기 제 2 배선층 상에 배치되고, 상기 인터포저의 상부면으로 노출되는 노출 패턴을 포함할 수 있다. 상기 노출 패턴은 상기 칩 스택이 실장되는 제 1 신호 패드와 제 1 파워/그라운드 패드, 상기 제 2 반도체 칩이 실장되는 제 2 신호 패드와 제 2 파워/그라운드 패드, 및 상기 제 1 파워/그라운드 패드와 상기 제 2 파워/그라운드 패드를 전기적으로 연결하는 연결 패턴을 포함할 수 있다. 상기 제 2 배선층의 상기 신호 패턴은 상기 노출 패턴의 상기 연결 패턴과 수직으로 중첩될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되는 인터포저, 상기 인터포저 상에 배치되고, 수직으로 적층되는 메모리 칩들을 포함하는 칩 스택, 및 상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 로직 칩을 포함할 수 있다. 상기 칩 스택 및 상기 로직 칩은 상기 인터포저의 신호 패드들에 실장될 수 있다. 상기 칩 스택의 제 1 파워/그라운드 단자 및 상기 로직 칩의 제 2 파워/그라운드 단자는 인터포저 기판의 연결 패턴에 의해 서로 연결될 수 있다. 상기 신호 패드들 및 상기 연결 패턴은 상기 인터포저의 상부면 상으로 돌출될 수 있다. 상기 신호 패드들의 상부면 및 상기 연결 패턴의 상부면은 동일한 레벨에 위치할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 인터포저에 실장되는 칩 스택 및 반도체 칩이 하나의 파워/그라운드 패드에 동시에 연결될 수 있어, 인터포저 내에서의 접지 또는 전원을 위한 배선이 단순해질 수 있다. 즉, 파워/그라운드 패턴이 인터포저 내에서 차지하는 부피가 작을 수 있으며, 배선 자유도가 높고 크기가 작은 인터포저 및 이를 갖는 반도체 패키지가 제공될 수 있다.
또한, 인터포저의 신호 패턴은 파워/그라운드 패턴과 파워/그라운드 패드 사이에 위치할 수 있다. 신호 패턴과 인접하게 배치되는 파워/그라운드 패턴 및 파워/그라운드 패드는 신호 패턴의 리턴 패스로 작동할 수 있으며, 전자기파를 보다 효과적으로 차폐하여, 신호 패턴으로의 크로스 토크를 크게 줄일 수 있다. 즉, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지의 인터포저를 설명하기 위하여 도 1의 A 영역을 확대 도시한 도면들이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 14 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지의 인터포저를 설명하기 위하여 도 1의 A 영역을 확대 도시한 도면들이다. 도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 1을 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 패키지 기판(100)은 그의 상부면 상에 배치되는 패드들을 가질 수 있다.
패키지 기판(100)의 아래에 외부 단자들(102) 배치될 수 있다. 상세하게는, 외부 단자들(102)은 패키지 기판(100)의 하부면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(102)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자들(102)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(100) 상에 인터포저(200)가 제공될 수 있다. 인터포저(200)는 제 1 절연층(210) 및 적어도 둘 이상의 배선층들(RL1, RL2)을 포함할 수 있다. 이하, 도 1 및 도 2를 참조하여 인터포저(200)의 구성에 대해 보다 상세히 설명하도록 한다.
도 1 및 도 2를 참조하여, 제 1 절연층(210)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 절연층(210)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 제 1 절연층(210)은 제 1 절연층(210)의 상부의 배선층들(RL1, RL2)과 전기적으로 연결되는 제 1 기판 패드들(212)을 가질 수 있다. 제 1 기판 패드들(212)은 제 1 절연층(210) 내에 매립될 수 있다. 제 1 기판 패드들(212)은 제 1 절연층(210)의 상부면 및 하부면 상으로 노출될 수 있다. 도시하지는 않았으나, 제 1 기판 패드들(212)은 제 1 기판 패드들(212)의 하부면 및 측면들을 덮는 시드막 또는 배리어막을 가질 수 있다. 또는, 상기 시드막 또는 상기 배리어막은 제 1 기판 패드들(212)의 하부면에만 제공될 수 있다.
도시하지는 않았으나, 제 1 절연층(210)의 하부면 상에는 보호층이 제공될 수 있다. 상기 보호층은 제 1 절연층(210)의 상기 하부면을 덮고, 제 1 기판 패드들(212)을 노출할 수 있다.
제 1 절연층(210) 상에 제 1 배선층(RL1)이 배치될 수 있다. 제 1 배선층(RL1)은 전력 배선 또는 접지 배선을 위한 배선층일 수 있다. 제 1 배선층(RL1)은 제 1 절연 패턴(220) 및 제 1 배선 패턴(222)을 포함할 수 있다.
제 1 절연 패턴(220)은 제 1 절연층(210)을 덮을 수 있다. 제 1 절연 패턴(220)은 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 또는, 제 1 절연 패턴(220)은 절연성 폴리머를 포함할 수 있다.
제 1 절연 패턴(220) 상에 제 1 배선 패턴(222)이 제공될 수 있다. 제 1 배선 패턴(222)은 제 1 절연 패턴(220) 상에서 수평으로 연장될 수 있다. 예를 들어, 제 1 배선 패턴(222)은 제 1 배선층(RL1)의 제 1 배선 부분들(222a) 또는 제 1 패드 부분들(222b)일 수 있다. 즉, 제 1 배선 패턴(222)은 인터포저(200) 내의 수평 재배선을 위한 구성일 수 있다. 제 1 배선 패턴(222)의 제 1 배선 부분(222a)은 후술되는 칩 스택(CS) 및 제 2 반도체 칩(400)에 전력 또는 접지를 제공하기 위한 파워/그라운드 패턴(222a, 이하 제 1 배선 부분(222a)과 동일한 참조 번호로 표시한다.)일 수 있다. 제 1 배선 패턴(222)은 제 1 절연 패턴(220)의 상부면에 제공될 수 있다. 도시된 바와는 다르게, 제 1 배선 패턴(222)은 제 1 절연 패턴(220)의 상부에 제공될 수 있다. 이 경우, 제 1 배선 패턴(222)의 상부면은 제 1 절연 패턴(220)의 상부면 상으로 노출될 수 있다. 제 1 배선 패턴(222)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 배선 패턴(222)은 구리(Cu)를 포함할 수 있다.
제 1 배선 패턴(222)의 아래에 제 1 비아들(224)이 제공될 수 있다. 제 1 비아들(224)은 제 1 배선층(RL1)의 제 1 배선 패턴(222)과 제 1 기판 패드들(212)을 연결하기 위한 구성일 수 있다. 예를 들어, 제 1 비아들(224)은 제 1 배선 패턴(222)의 일부, 구체적으로는 제 1 배선 패턴(222)의 제 1 패드 부분들(222b)의 하부면 상에 제공될 수 있다. 제 1 비아들(224)의 하부면은 제 1 절연 패턴(220)의 하부면 상으로 노출될 수 있다. 제 1 비아들(224)은 제 1 배선 패턴(222)의 제 1 패드 부분들(222b)로부터 연장되어 제 1 기판 패드들(212)의 상부면에 접속될 수 있다. 또는, 제 1 비아들(224)의 일부는 후술되는 제 2 배선층(RL2)을 제 1 기판 패드들(212)에 연결하기 위한 구성들일 수 있다. 제 1 비아들(224)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 비아들(224)은 구리(Cu)를 포함할 수 있다.
제 1 배선 패턴(222)과 제 1 비아들(224)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 패드 부분들(222b)과 제 1 비아들(224)은 일체를 이룰 수 있으며, 제 1 패드 부분들(222b)은 헤드 부분이고, 제 1 비아들(224)은 테일 부분일 수 있다. 제 1 패드 부분들(222b) 및 제 1 비아들(224)은 그들 사이에 경계면이 없을 수 있다. 이때, 제 1 비아들(224)과 연결되는 제 1 패드 부분들(222b)의 폭은 제 1 비아들(224)의 폭보다 클 수 있다. 제 1 패드 부분들(222b)과 제 1 비아들(224)은 T자 형상을 가질 수 있다.
제 1 절연 패턴(220)과 제 1 배선 패턴(222)의 사이에 배리어막 또는 시드막이 개재될 수 있다. 상기 배리어막 또는 상기 시드막은 제 1 배선 패턴(222) 및 제 1 비아들(224)의 측면들을 컨포멀(conformal)하게 덮을 수 있다. 즉, 상기 배리어막 또는 상기 시드막은 제 1 배선 패턴(222) 및 제 1 비아들(224)을 둘러쌀 수 있다. 상기 배리어막은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 1 배선층(RL1) 상에 제 2 배선층(RL2)이 적층될 수 있다. 제 2 배선층(RL2)은 후술되는 칩 스택(CS) 및 제 2 반도체 칩(400)과 연결되는 입출력 배선을 위한 배선층일 수 있다. 제 2 배선층(RL2)은 제 2 절연 패턴(230) 및 제 2 배선 패턴(232)을 포함할 수 있다.
제 2 절연 패턴(230)은 제 1 절연 패턴(220) 상에서 제 1 배선 패턴(222)을 덮을 수 있다. 제 2 절연 패턴(230)은 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 또는, 제 2 절연 패턴(230)은 절연성 폴리머를 포함할 수 있다.
제 2 절연 패턴(230) 상에 제 2 배선 패턴(232)이 제공될 수 있다. 제 2 배선 패턴(232)은 제 2 절연 패턴(230) 상에서 수평으로 연장될 수 있다. 예를 들어, 제 2 배선 패턴(232)은 제 2 배선층(RL2)의 제 2 배선 부분(232a) 또는 제 2 패드 부분(232b)일 수 있다. 즉, 제 2 배선 패턴(232)은 인터포저(200) 내의 수평 재배선을 위한 구성일 수 있다. 제 2 배선 패턴(232)의 제 2 배선 부분(232a)은 후술되는 칩 스택(CS) 및 제 2 반도체 칩(400)에 입출력 신호를 제공하기 위한 신호 패턴(232a, 이하 제 2 배선 부분(232a)과 동일한 참조 번호로 표시한다.)일 수 있다. 제 2 배선 패턴(232)은 제 2 절연 패턴(230)의 상부면에 제공될 수 있다. 도시된 바와는 다르게, 제 2 배선 패턴(232)은 제 2 절연 패턴(230)의 상부에 제공될 수 있다. 이 경우, 제 2 배선 패턴(232)의 상부면은 제 2 절연 패턴(230)의 상부면 상으로 노출될 수 있다. 제 2 배선 패턴(232)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 배선 패턴(232)은 구리(Cu)를 포함할 수 있다.
제 2 배선 패턴(232)의 아래에 제 2 비아들(234)이 제공될 수 있다. 제 2 비아들(234)은 제 2 배선층(RL2)의 제 2 배선 패턴(232)과 제 1 배선층(RL1)의 제 1 배선 패턴(222)을 연결하기 위한 구성일 수 있다. 예를 들어, 제 2 비아들(234)은 제 2 배선 패턴(232)의 일부, 구체적으로는 제 2 배선 패턴(232)의 제 2 패드 부분(232b)의 하부면 상에 제공될 수 있다. 제 2 비아들(234)은 제 2 배선 패턴(232)의 상기 제 2 패드 부분들로부터 연장되어 제 1 배선 패턴(222), 구체적으로는 제 1 배선 패턴(222)의 제 2 패드 부분(232b)의 상부면에 접속될 수 있다. 제 2 배선 패턴(232)은 제 2 비아들(234) 및 제 1 비아들(224)의 일부를 통해 제 1 기판 패드들(212)에 연결될 수 있다. 제 2 비아들(234)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 비아들(234)은 구리(Cu)를 포함할 수 있다.
제 2 배선 패턴(232)과 제 2 비아들(234)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 패드 부분(232b)과 제 2 비아들(234)은 일체를 이룰 수 있으며, 제 2 패드 부분(232b)은 헤드 부분이고, 제 2 비아들(234)은 테일 부분일 수 있다. 제 2 패드 부분(232b) 및 제 2 비아들(234)은 그들 사이에 경계면이 없을 수 있다. 이때, 제 2 비아들(234)과 연결되는 제 2 패드 부분(232b)의 폭은 제 2 비아들(234)의 폭보다 클 수 있다. 제 2 패드 부분(232b)과 제 2 비아들(234)은 T자 형상을 가질 수 있다.
제 2 절연 패턴(230)과 제 2 배선 패턴(232)의 사이에 배리어막 또는 시드막이 개재될 수 있다. 상기 배리어막 또는 상기 시드막은 제 2 배선 패턴(232) 및 제 2 비아들(234)의 측면들을 컨포멀(conformal)하게 덮을 수 있다. 즉, 상기 배리어막 또는 상기 시드막은 제 2 배선 패턴(232) 및 제 2 비아들(234)을 둘러쌀 수 있다. 상기 배리어막은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 1 배선층(RL1)의 제 1 배선 패턴(222)의 형상 또는 배선 레이 아웃과 제 2 배선층(RL2)의 제 2 배선 패턴(232)의 형상 또는 배선 레이 아웃은 필요에 따라 서로 다르게 제공될 수 있다. 다만, 제 2 배선 패턴(232)의 신호 패턴(232a)은 제 1 배선 패턴(222)의 파워/그라운드 패턴(222a)과 수직으로 중첩될 수 있다. 신호 패턴(232a)과 인접하게 배치되는 파워/그라운드 패턴(222a)은 신호 패턴(232a)의 리턴 패스(return path)로 작동할 수 있다. 즉, 파워/그라운드 패턴(222a)은 신호 패턴(232a)으로부터 발생하는 전자기파 또는 신호 패턴(232a)으로 유입되는 전자기파를 차폐하여, 신호 패턴(232a)으로의 크로스 토크(cross talk) 또는 신호 패턴(232a)에 의한 크로스 토크를 줄일 수 있다. 즉, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
제 2 배선층(RL2) 상에 제 2 절연층(240)이 제공될 수 있다. 제 2 절연층(240)은 제 2 배선층(RL2)의 제 2 절연 패턴(230)을 덮을 수 있다. 제 2 절연층(240)은 감광성 폴리머 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 또는, 제 2 절연층(240)은 절연성 폴리머를 포함할 수 있다.
제 2 절연층(240) 상에 제 2 기판 패드들(SP1, SP2, PGP)이 제공될 수 있다. 제 2 기판 패드들(SP1, SP2, PGP)은 인터포저(200)의 상부면 상으로 노출되는 노출 패턴에 해당할 수 있다. 제 2 기판 패드들(SP1, SP2, PGP)은 제 2 절연층(240)의 상부면 상으로 돌출될 수 있다. 구체적으로는, 제 2 기판 패드들(SP1, SP2, PGP)은 T자 형상의 단면을 가질 수 있다. 제 2 기판 패드들(SP1, SP2, PGP)의 헤드 부분은 제 2 절연층(240)의 상기 상부면 상에 제공될 수 있고, 제 2 기판 패드들(SP1, SP2, PGP)의 테일 부분은 제 2 절연층(240) 내에서 제 2 절연층(240)을 관통하여 제 2 배선층(RL2)의 제 2 배선 패턴(232)에 접속될 수 있다. 제 2 절연층(240) 상에 위치하는 제 2 기판 패드들(SP1, SP2, PGP)의 상기 헤드 부분은 칩 스택(CS) 및 제 2 반도체 칩(400)을 실장하기 위한 인터포저(200)의 패드 부분들일 수 있다. 구체적으로는, 제 1 신호 패드들(SP1)은 칩 스택(CS)이 실장되기 위한 패드들일 수 있으며, 제 2 신호 패드들(SP2)은 제 2 반도체 칩(400)이 실장되기 위한 패드들일 수 있다. 제 1 신호 패드들(SP1)은 칩 스택(CS)의 아래에 위치할 수 있고, 제 2 신호 패드들(SP2)은 제 2 반도체 칩(400)의 아래에 위치할 수 있다. 제 1 신호 패드들(SP1) 및 제 2 신호 패드들(SP2)은 제 2 배선층(RL2)의 신호 패턴(232a)에 전기적으로 연결될 수 있다. 파워/그라운드 패드(PGP)는 제 1 신호 패드들(SP1)과 제 2 신호 패드들(SP2) 사이에 위치할 수 있다. 즉, 파워/그라운드 패드(PGP)는 평면적 관점에서 칩 스택(CS)과 제 2 반도체 칩(400) 사이에 위치할 수 있다. 파워/그라운드 패드(PGP)는 제 1 배선층(RL1)의 파워/그라운드 패턴(222a)에 전기적으로 연결될 수 있다. 칩 스택(CS) 및 제 2 반도체 칩(400)과 제 1 및 제 2 신호 패드들(SP1, SP2) 및 파워/그라운드 패드(PGP)의 연결 관계에 대해서는, 뒤에서 칩 스택(CS) 및 제 2 반도체 칩(400)과 함께 상세히 설명하도록 한다. 제 2 기판 패드들(SP1, SP2, PGP)는 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 기판 패드들(SP1, SP2, PGP)은 구리(Cu)를 포함할 수 있다.
제 2 기판 패드들(SP1, SP2, PGP)과 제 2 절연층(240)의 사이에 시드/배리어막(242)이 개재될 수 있다. 시드/배리어막(242)은 제 2 기판 패드들(SP1, SP2, PGP)의 하부면 또는 측면들을 컨포멀(conformal)하게 덮을 수 있다. 즉, 시드/배리어막(242)은 제 2 기판 패드들(SP1, SP2, PGP)을 둘러쌀 수 있다. 시드/배리어막(242)은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
도 2에서는 하나의 제 1 배선층(RL1)과 하나의 제 2 배선층(RL2)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 배선층(RL1) 및 제 2 배선층(RL2)은 복수로 제공될 수 있다. 도 3을 참조하여, 제 1 배선층들(RL1) 및 제 2 배선층들(RL2)은 서로 교번하여 적층될 수 있다. 보다 상세하게는, 제 1 절연층(210) 상에 제 1 배선층들(RL1)의 하나가 적층되고, 상기 하나의 제 1 배선층(RL1) 상에 제 2 배선층들(RL2)의 하나가 적층되고, 상기 하나의 제 2 배선층(RL2) 상에 제 1 배선층들(RL1)의 다른 하나가 적층되고, 상기 다른 하나의 제 1 배선층(RL1) 상에 제 2 배선층들(RL2)의 다른 하나가 적층될 수 있다. 이때, 제 1 배선층들(RL1) 및 제 2 배선층들(RL2)의 적층 구조에서, 최하단에는 제 1 배선층(RL1) 하나가 배치되고, 최상단에는 제 2 배선층(RL2) 하나가 배치될 수 있다.
제 1 배선층들(RL1)의 구성 및 제 2 배선층들(RL2)의 구성은 도 2를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 제 1 신호 패드들(SP1) 및 제 2 신호 패드들(SP2)은 제 2 배선층들(RL2)의 신호 패턴들(232a)에 전기적으로 연결될 수 있다. 파워/그라운드 패드(PGP)는 제 1 배선층들(RL1)의 파워/그라운드 패턴들(222a)에 전기적으로 연결될 수 있다.
제 1 배선층들(RL1)의 제 1 배선 패턴(222)의 형상 또는 배선 레이 아웃과 제 2 배선층들(RL2)의 제 2 배선 패턴(232)의 형상 또는 배선 레이 아웃은 필요에 따라 서로 다르게 제공될 수 있다. 다만, 제 2 배선 패턴들(232)의 신호 패턴들(232a)은 제 1 배선 패턴들(222)의 파워/그라운드 패턴들(222a)과 수직으로 중첩될 수 있다. 신호 패턴들(232a)과 인접하게 배치되는 파워/그라운드 패턴들(222a)은 신호 패턴들(232a)의 리턴 패스(return path)로 작동할 수 있다. 특히, 제 1 배선층들(RL1) 사이에 배치되는 제 2 배선층(RL2)의 경우, 신호 패턴들(232a)의 상방 및 하방에 파워/그라운드 패턴들(222a)이 배치되며, 신호 패턴(232a)으로의 크로스 토크(cross talk) 또는 신호 패턴(232a)에 의한 크로스 토크가 보다 효과적으로 감소될 수 있다. 즉, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다. 이하, 도 2의 실시예를 기준으로 계속 설명하도록 한다.
도 1을 계속 참조하여, 인터포저(200)는 패키지 기판(100)의 상부면 상에 실장될 수 있다. 인터포저(200)의 하부면 상에 기판 단자들(202)이 배치될 수 있다. 기판 단자들(202)은 패키지 기판(100)의 상기 패드들과 인터포저(200)의 제 1 기판 패드들(212) 사이에 제공될 수 있다. 기판 단자들(202)은 인터포저(200)를 패키지 기판(100)에 전기적으로 연결시킬 수 있다. 예를 들어, 인터포저(200)는 패키지 기판(100)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 기판 단자들(202)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump) 등을 포함할 수 있다.
패키지 기판(100)과 인터포저(200) 사이에 제 1 언더필(under fill) 막(204)이 제공될 수 있다. 제 1 언더필 막(204)은 패키지 기판(100)과 인터포저(200) 사이의 공간을 채우고, 기판 단자들(202)을 둘러쌀 수 있다.
인터포저(200) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 베이스 기판, 상기 베이스 기판 상에 적층되는 제 1 반도체 칩들(320), 및 제 1 반도체 칩들(320)을 둘러싸는 제 1 몰딩막(330)을 포함할 수 있다. 이하, 칩 스택(CS)의 구성을 상세히 설명한다.
상기 베이스 기판은 베이스 반도체 칩(310)일 수 있다. 예를 들어, 상기 베이스 기판은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 이하, 베이스 반도체 칩(310)은 상기 베이스 기판과 동일한 구성 요소를 지칭하는 것이며, 상기 베이스 반도체 칩과 베이스 기판과 동일한 참조 번호를 사용할 수 있다.
베이스 반도체 칩(310)은 베이스 회로층(312) 및 베이스 관통 전극들(314)을 포함할 수 있다. 베이스 회로층(312)은 베이스 반도체 칩(310)의 하부면 상에 제공될 수 있다. 베이스 회로층(312)은 집적 회로를 포함할 수 있다. 예를 들어, 베이스 회로층(312)은 메모리 회로일 수 있다. 즉, 베이스 반도체 칩(310)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 베이스 관통 전극들(314)은 인터포저(200)의 상부면에 수직한 방향으로 베이스 반도체 칩(310)을 관통할 수 있다. 베이스 관통 전극들(314)과 베이스 회로층(312)은 전기적으로 연결될 수 있다. 베이스 반도체 칩(310)의 하부면은 활성면(active surface)일 수 있다. 도 1에서는 상기 베이스 기판이 베이스 반도체 칩(310)을 포함하는 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 상기 베이스 기판은 베이스 반도체 칩(310)을 포함하지 않을 수 있다.
베이스 반도체 칩(310)은 보호막, 제 1 연결 단자들(316) 및 제 2 연결 단자들(318)을 더 포함할 수 있다. 상기 보호막은 베이스 반도체 칩(310)의 하부면 상에 배치되어, 베이스 회로층(312)을 덮을 수 있다. 상기 보호막은 실리콘 질화물(SiN)을 포함할 수 있다. 제 1 연결 단자들(316)은 베이스 반도체 칩(310)의 하부면 상에 제공될 수 있다. 제 1 연결 단자들(316)은 베이스 회로층(312)의 입출력 회로(즉, 상기 메모리 회로)와 전기적으로 연결될 수 있다. 제 2 연결 단자들(318)은 베이스 회로층(312)의 전력 회로 또는 접지 회로와 전기적으로 연결될 수 있다. 제 1 연결 단자들(316) 및 제 2 연결 단자들(318)은 상기 보호막으로부터 노출될 수 있다.
제 1 반도체 칩(320)은 베이스 반도체 칩(310) 상에 실장될 수 있다. 즉, 제 1 반도체 칩(320)은 베이스 반도체 칩(310)과 칩 온 웨이퍼(chip on wafer: COW) 구조를 이룰 수 있다. 제 1 반도체 칩(320)의 폭은 베이스 반도체 칩(310)의 폭보다 작을 수 있다.
제 1 반도체 칩(320)은 제 1 회로층(322) 및 제 1 관통 전극들(324)을 포함할 수 있다. 제 1 회로층(322)은 메모리 회로를 포함할 수 있다. 즉, 제 1 반도체 칩(320)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 제 1 회로층(322)은 베이스 회로층(312)과 동일한 회로를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 관통 전극들(324)은 인터포저(200)의 상부면에 수직한 방향으로 제 1 반도체 칩(320)을 관통할 수 있다. 제 1 관통 전극들(324)과 제 1 회로층(322)은 전기적으로 연결될 수 있다. 제 1 반도체 칩(320)의 하부면은 활성면(active surface)일 수 있다. 제 1 반도체 칩(320)의 하부면 상에 제 1 칩 범프들(326)이 제공될 수 있다. 제 1 칩 범프들(326)은 베이스 반도체 칩(310)과 제 1 반도체 칩(320) 사이에서, 베이스 반도체 칩(310) 및 제 1 반도체 칩(320)을 전기적으로 연결시킬 수 있다.
제 1 반도체 칩(320)은 복수로 제공될 수 있다. 예를 들어, 베이스 반도체 칩(310) 상에 복수 개의 제 1 반도체 칩들(320)이 적층될 수 있다. 제 1 반도체 칩들(320)은 8개 내지 32개가 적층될 수 있다. 제 1 칩 범프들(326)은 제 1 반도체 칩들(320) 사이에 각각 제공될 수 있다. 이때, 최상단에 배치되는 제 1 반도체 칩(320)은 제 1 관통 전극(324)을 포함하지 않을 수 있다. 또한, 최상단에 배치되는 제 1 반도체 칩(320)의 두께는 그의 아래에 배치되는 제 1 반도체 칩들(320)의 두께보다 두꺼울 수 있다.
도시하지는 않았으나, 접착층이 제 1 반도체 칩들(320) 사이에 제공될 수 있다. 상기 접착층은 비전도성 필름(non-conductive film: NCF)을 포함할 수 있다. 상기 접착층은 제 1 반도체 칩들(320) 사이의 제 1 칩 범프들(326) 사이에 개재되어, 제 1 칩 범프들(326) 간에 전기적 쇼트의 발생을 방지할 수 있다.
베이스 반도체 칩(310)의 상부면 상에 제 1 몰딩막(330)이 배치될 수 있다. 제 1 몰딩막(330)은 베이스 반도체 칩(310)을 덮을 수 있으며, 제 1 반도체 칩들(320)을 둘러쌀 수 있다. 제 1 몰딩막(330)의 상부면은 최상단의 제 1 반도체 칩(320)의 상부면과 공면을 이룰 수 있으며, 최상단의 제 1 반도체 칩(320)은 제 1 몰딩막(330)으로부터 노출될 수 있다. 제 1 몰딩막(330)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 제 1 몰딩막(330)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기와 같이 칩 스택(CS)이 제공될 수 있다. 칩 스택(CS)은 인터포저(200) 상에 실장될 수 있다. 예를 들어, 칩 스택(CS)은 베이스 반도체 칩(310)의 제 1 연결 단자들(316)을 통해 인터포저(200)의 제 1 신호 패드들(SP1)에 접속될 수 있다. 제 1 연결 단자들(316)은 인터포저(200)의 제 1 신호 패드들(SP1)과 베이스 회로층(312) 사이에 제공될 수 있다.
인터포저(200)와 칩 스택(CS) 사이에 제 2 언더필(under fill) 막(304)이 제공될 수 있다. 제 2 언더필 막(304)은 인터포저(200)와 베이스 반도체 칩(310) 사이의 공간을 채우고, 제 1 연결 단자들(316) 및 제 2 연결 단자들(318)을 둘러쌀 수 있다.
인터포저(200) 상에 제 2 반도체 칩(400)이 배치될 수 있다. 제 2 반도체 칩(400)은 칩 스택(CS)과 이격되어 배치될 수 있다. 제 2 반도체 칩(400)과 칩 스택(CS) 간의 이격 거리는 50um 내지 100um일 수 있다. 제 2 반도체 칩(400)의 두께는 제 1 반도체 칩들(320)의 두께보다 두꺼울 수 있다. 제 2 반도체 칩(400)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 반도체 칩(400)은 제 2 회로층(402)을 포함할 수 있다. 제 2 회로층(402)은 로직 회로를 포함할 수 있다. 즉, 제 2 반도체 칩(400)은 로직 칩(logic chip)일 수 있다. 제 2 반도체 칩(400)의 하부면은 활성면(active surface)이고, 제 2 반도체 칩(400)의 상부면은 비활성면(inactive surface)일 수 있다. 제 2 반도체 칩(400)의 하부면 상에 제 3 연결 단자들(404) 및 제 4 연결 단자들(406)이 제공될 수 있다. 제 3 연결 단자들(404)은 제 2 회로층(402)의 입출력 회로(즉, 상기 로직 회로)와 전기적으로 연결될 수 있다. 제 4 연결 단자들(406)은 제 2 회로층(402)의 전력 회로 또는 접지 회로와 전기적으로 연결될 수 있다.
제 2 반도체 칩(400)은 인터포저(200) 상에 실장될 수 있다. 예를 들어, 제 2 반도체 칩(400)은 제 3 연결 단자들(404)을 통해 인터포저(200)의 제 2 신호 패드들(SP2)에 접속될 수 있다. 제 3 연결 단자들(404)은 인터포저(200)의 제 2 신호 패드들(SP2)과 제 2 회로층(402) 사이에 제공될 수 있다
인터포저(200)와 제 2 반도체 칩(400) 사이에 제 3 언더필(under fill) 막(408)이 제공될 수 있다. 제 3 언더필 막(408)은 인터포저(200)와 제 2 반도체 칩(400) 사이의 공간을 채우고, 제 3 연결 단자들(404) 및 제 4 연결 단자들(406)을 둘러쌀 수 있다.
칩 스택(CS)과 제 2 반도체 칩(400)은 제 1 연결 단자들(316) 및 제 3 연결 단자들(404), 그리고 이들이 연결되는 제 1 및 제 2 신호 패드들(SP1, SP2)을 통해 외부로부터 입력 신호를 전달받거나, 출력 신호를 내보낼 수 있다. 이에 더하여, 칩 스택(CS) 및 제 2 반도체 칩(400)은 인터포저(200)를 통해 접지되거나 또는 전력 전압을 전달받을 수 있다. 예를 들어, 칩 스택(CS)은 베이스 반도체 칩(310)의 제 2 연결 단자들(318)을 통해 인터포저(200)의 파워/그라운드 패드(PGP)에 접속되고, 제 2 반도체 칩(400)은 제 4 연결 단자들(406)을 통해 인터포저(200)의 파워/그라운드 패드(PGP)에 접속될 수 있다. 즉, 칩 스택(CS)의 제 2 연결 단자들(318) 및 제 2 반도체 칩(400)은 제 4 연결 단자들(406)은 하나의 파워/그라운드 패드(PGP)에 동시에 접속될 수 있으며, 파워/그라운드 패드(PGP)는 칩 스택(CS)과 제 2 반도체 칩(400)의 공통 파워/그라운드 패드일 수 있다.
도 1 및 도 4를 참조하여, 파워/그라운드 패드(PGP)는 평면적 관점에서 칩 스택(CS)의 일부 및 제 2 반도체 칩(400)의 일부와 중첩될 수 있다. 다르게 설명하자면, 파워/그라운드 패드(PGP)는 칩 스택(CS)과 제 2 반도체 칩(400) 사이의 영역로부터 칩 스택(CS)의 하방 및 제 2 반도체 칩(400)의 하방으로 연장될 수 있다. 제 2 연결 단자들(318)은 칩 스택(CS)과 파워/그라운드 패드(PGP) 사이에 개재될 수 있다. 이를 위하여, 제 2 연결 단자들(318)은 제 2 반도체 칩(400)을 향하는 칩 스택(CS)의 일측면과 인접하도록 배치될 수 있다. 제 4 연결 단자들(406)은 제 2 반도체 칩(400)과 파워/그라운드 패드(PGP) 사이에 개재될 수 있다. 이를 위하여, 제 4 연결 단자들(406)은 칩 스택(CS)을 향하는 제 2 반도체 칩(400)의 일측면과 인접하도록 배치될 수 있다. 파워/그라운드 패드(PGP)는 칩 스택(CS)과 제 2 반도체 칩(400) 사이의 영역을 덮는 일체로 제공되는 평판(plate) 형상을 가질 수 있다.
본 발명의 실시예들에 따르면, 칩 스택(CS) 및 제 2 반도체 칩(400)이 하나의 파워/그라운드 패드(PGP)에 동시에 연결될 수 있어, 인터포저(200) 내에서의 접지 또는 전원을 위한 배선(일 예로, 제 1 배선층(RL1)의 파워/그라운드 패턴(222a) 등)이 단순해질 수 있다. 보다 상세하게는, 인터포저(200) 내의 파워/그라운드 패턴(222a)은 하나의 파워/그라운드 패드(PGP)만을 재배선하면 되며, 파워/그라운드 패턴(222a)의 배선 레이아웃이 단순할 수 있다. 즉, 파워/그라운드 패턴(222a)이 인터포저(200) 내에서 차지하는 부피가 작을 수 있으며, 배선 자유도가 높고 크기가 작은 인터포저(200) 및 이를 갖는 반도체 패키지가 제공될 수 있다.
도 1, 도 2 및 도 4를 참조하여, 파워/그라운드 패드(PGP)는 인터포저(200)의 신호 패턴(232a)과 수직으로 중첩될 수 있다. 보다 상세하게는, 칩 스택(CS) 및 제 2 반도체 칩(400)은 인터포저(200)를 통해 서로 연결될 수 있으며, 인터포저(200)의 신호 패턴(232a)의 적어도 일부는 칩 스택(CS)의 아래에서부터 제 2 반도체 칩(400)을 향하여 연장될 수 있다. 파워/그라운드 패드(PGP)가 칩 스택(CS)과 제 2 반도체 칩(400) 사이를 덮는 평판 형상을 가짐에 따라, 파워/그라운드 패드(PGP)는 신호 패턴(232a)의 상방에 위치할 수 있으며, 파워/그라운드 패드(PGP)는 신호 패턴(232a)과 수직으로 중첩될 수 있다.
본 발명의 실시예들에 따르면, 신호 패턴(232a)은, 수직 단면으로 보았을 때, 제 1 배선층(RL1)의 파워/그라운드 패턴(222a)과 파워/그라운드 패드(PGP) 사이에 위치할 수 있다. 신호 패턴(232a)과 인접하게 배치되는 파워/그라운드 패턴(222a) 및 파워/그라운드 패드(PGP)는 신호 패턴(232a)의 리턴 패스(return path)로 작동할 수 있다. 특히, 인터포저(200) 내부의 파워/그라운드 패턴(222a) 뿐만 아니라, 인터포저(200) 상부면의 파워/그라운드 패드(PGP)에 의해 상하로 배치되는 리턴 패스는, 신호 패턴(232a)으로부터 발생하는 전자기파 또는 신호 패턴(232a)으로 유입되는 전자기파를 보다 효과적으로 차폐하여, 신호 패턴(232a)으로의 크로스 토크(cross talk) 또는 신호 패턴(232a)에 의한 크로스 토크를 크게 줄일 수 있다. 즉, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
도 4에서는 하나의 파워/그라운드 패드(PGP)가 제공되고, 칩 스택(CS)의 제 2 연결 단자들(318) 및 제 2 반도체 칩(400)의 제 4 연결 단자들(406)이 모두 접속되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 5에 도시된 바와 같이, 파워/그라운드 패드(PGP)는 복수로 제공될 수 있다. 각각의 파워/그라운드 패드들(PGPa)은 적어도 둘의 제 2 연결 단자들(318) 및 적어도 둘의 제 4 연결 단자들(406)이 접속될 수 있다. 또는, 각각의 파워/그라운드 패드들(PGPb)은 하나의 제 2 연결 단자(318) 및 하나의 제 4 연결 단자(406)가 접속될 수 있다. 각각의 파워/그라운드 패드들(PGP)은 인터포저(200)의 제 2 배선층(RL2)의 신호 패턴(232a)과 수직으로 중첩될 수 있다.
도 4에서는 하나의 파워/그라운드 패드(PGP)가 평판 형상으로 제공되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 6에 도시된 바와 같이, 파워/그라운드 패드(PGP)는 제 1 파워/그라운드 패드들(PGP1), 제 2 파워/그라운드 패드들(PGP2) 및 연결 패턴(INP)을 포함할 수 있다. 이하, 서로 연결되는 제 1 파워/그라운드 패드(PGP1), 제 2 파워/그라운드 패드(PGP2) 및 연결 패턴(INP)은 하나의 구성 물질로 이루어진 일체(single body)의 패드에 해당할 수 있으며, 각 부분의 형상 및 기능에 따라 패드 및 패턴으로 지칭할 뿐, 제 1 파워/그라운드 패드(PGP1), 제 2 파워/그라운드 패드(PGP2) 및 연결 패턴(INP)이 그 명칭에 의해 별개의 구성인 것으로 한정되지는 않는다. 제 1 파워/그라운드 패드들(PGP1) 각각은 칩 스택(CS)의 제 2 연결 단자들(318)이 접속되는 패드일 수 있다. 제 1 파워/그라운드 패드들(PGP1)은 칩 스택(CS)의 아래에 배치될 수 있다. 제 1 파워/그라운드 패드들(PGP1)은 제 2 반도체 칩(400)을 향하는 칩 스택(CS)의 일 측면에 인접하게 배치될 수 있다. 제 2 파워/그라운드 패드들(PGP2) 각각은 제 2 반도체 칩(400)의 제 4 연결 단자들(406)이 접속되는 패드일 수 있다. 제 2 파워/그라운드 패드들(PGP2)은 제 2 반도체 칩(400)의 아래에 배치될 수 있다. 제 2 파워/그라운드 패드들(PGP2)은 칩 스택(CS)을 향하는 제 2 반도체 칩(400)의 일 측면에 인접하게 배치될 수 있다. 연결 패턴(INP)은 제 1 파워/그라운드 패드들(PGP1)과 제 2 파워/그라운드 패드들(PGP2)을 연결할 수 있다. 도 6에 도시된 바와 같이, 연결 패턴(INP)은 하나의 제 1 파워/그라운드 패드(PGP1) 및 하나의 제 2 파워/그라운드 패드(PGP2)를 연결하는 라인들의 형상을 가질 수 있다. 이와는 다르게, 연결 패턴(INP)은 적어도 하나의 제 1 파워/그라운드 패드(PGP1) 및 적어도 하나의 제 2 파워/그라운드 패드(PGP2)를 연결하는 라인들의 형상, 곡선들의 형상 또는 평판 형상을 가질 수 있다. 평면적 관점에서, 연결 패턴(INP)은 칩 스택(CS)과 제 2 반도체 칩(400) 사이에 배치될 수 있다. 연결 패턴(INP)은 인터포저(200)의 신호 패턴(232a)의 상방에 위치할 수 있으며, 연결 패턴(INP)은 신호 패턴(232a)과 수직으로 중첩될 수 있다. 연결 패턴(INP)은 신호 패턴(232a)의 리턴 패스(return path)로 작동할 수 있다. 이하, 도 4의 실시예를 기준으로 계속 설명하도록 한다.
도 1 및 도 2를 계속 참조하여, 파워/그라운드 패드(PGP)는 제 1 신호 패드들(SP1) 및 제 2 신호 패드들(SP2)과 동일한 공정에서 형성되는 구성 요소일 수 있다. 이에 대해서는, 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다. 파워/그라운드 패드(PGP)의 상부면은 제 1 신호 패드들(SP1)의 상부면 및 제 2 신호 패드들(SP2)의 상부면과 동일한 레벨에 위치할 수 있다.
인터포저(200) 상에 제 2 몰딩막(500)이 제공될 수 있다. 제 2 몰딩막(500)은 인터포저(200)의 상부면을 덮을 수 있다. 제 2 몰딩막(500)은 칩 스택(CS) 및 제 2 반도체 칩(400)을 둘러쌀 수 있다. 제 2 몰딩막(500)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 몰딩막(500)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다
도 6에서는 제 1 파워/그라운드 패드들(PGP1), 제 2 파워/그라운드 패드들(PGP2) 및 제 1 및 제 2 파워/그라운드 패드들(PGP)을 연결하는 연결 패턴(INP)을 포함하는 파워/그라운드 패드(PGP)를 도시하였으나 본 발명이 이에 한정되는 것은 아니다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 이하의 실시예들에서, 도 1 내지 도 6의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 6의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 7 및 도 8을 참조하여, 반도체 패키지는 파워/그라운드 패드(PGP)를 대신하여, 서로 별개로 구성되는 제 1 파워/그라운드 패드들(PGP1), 제 2 파워/그라운드 패드들(PGP2) 및 중간 패턴(CNP)을 포함하는 파워/그라운드 패턴(PGPT)을 가질 수 있다. 제 1 파워/그라운드 패드들(PGP1), 제 2 파워/그라운드 패드들(PGP2) 및 중간 패턴(CNP)은 서로 전기적으로 연결되어 있을 수 있다. 즉, 칩 스택(CS) 및 제 2 반도체 칩(400)은 서로 동일한 전력 회로 또는 접지 회로에 접속될 수 있다.
파워/그라운드 패턴(PGPT)은 제 1 신호 패드들(SP1) 및 제 2 신호 패드들(SP2)과 동일한 공정에서 형성되는 구성 요소일 수 있다. 예를 들어, 제 1 파워/그라운드 패드들(PGP1), 제 2 파워/그라운드 패드들(PGP2) 및 중간 패턴(CNP)은 인터포저(200)의 상부면 상으로 노출되는 노출 패턴에 해당할 수 있다. 제 1 파워/그라운드 패드들(PGP1), 제 2 파워/그라운드 패드들(PGP2) 및 중간 패턴(CNP)은 제 2 절연층(240)의 상부면 상으로 돌출될 수 있다. 제 1 파워/그라운드 패드들(PGP1)의 상부면, 제 2 파워/그라운드 패드들(PGP2)의 상부면 및 중간 패턴(CNP)의 상부면은 제 1 신호 패드들(SP1)의 상부면 및 제 2 신호 패드들(SP2)의 상부면과 동일한 레벨에 위치할 수 있다.
제 1 파워/그라운드 패드들(PGP1) 각각은 칩 스택(CS)의 제 2 연결 단자들(318)이 접속되는 패드일 수 있다. 제 1 파워/그라운드 패드들(PGP1)은 칩 스택(CS)의 아래에 배치될 수 있다. 제 1 파워/그라운드 패드들(PGP1)은 제 2 반도체 칩(400)을 향하는 칩 스택(CS)의 일 측면에 인접하게 배치될 수 있다. 제 2 파워/그라운드 패드들(PGP2) 각각은 제 2 반도체 칩(400)의 제 4 연결 단자들(406)이 접속되는 패드일 수 있다. 제 2 파워/그라운드 패드들(PGP2)은 제 2 반도체 칩(400)의 아래에 배치될 수 있다. 제 2 파워/그라운드 패드들(PGP2)은 칩 스택(CS)을 향하는 제 2 반도체 칩(400)의 일 측면에 인접하게 배치될 수 있다.
중간 패턴(CNP)은, 평면적 관점에서, 칩 스택(CS)과 제 2 반도체 칩(400) 사이에 배치될 수 있다. 중간 패턴(CNP)은 제 1 파워/그라운드 패드들(PGP1)과 제 2 파워/그라운드 패드들(PGP2) 사이에 위치할 수 있다. 이때, 중간 패턴(CNP)은 제 1 파워/그라운드 패드들(PGP1) 및 제 2 파워/그라운드 패드들(PGP2)과 이격되어 배치될 수 있다. 중간 패턴(CNP)은 인터포저(200)의 신호 패턴(232a)의 상방에 위치할 수 있으며, 중간 패턴(CNP)은 신호 패턴(232a)과 수직으로 중첩될 수 있다. 중간 패턴(CNP)은 신호 패턴(232a)의 리턴 패스(return path)로 작동할 수 있다.
도 8에 도시된 바와 같이, 중간 패턴(CNP)은 제 1 파워/그라운드 패드들(PGP1)과 제 2 파워/그라운드 패드들(PGP2) 사이에 위치하는 평판 형상을 가질 수 있다. 이와는 다르게, 중간 패턴(CNP)은 제 1 파워/그라운드 패드들(PGP1)로부터 제 2 파워/그라운드 패드들(PGP2)을 향하는 라인들의 형상 또는 제 1 파워/그라운드 패드들(PGP1)과 제 2 파워/그라운드 패드들(PGP2) 사이를 가로지르는 라인들의 형상을 가질 수 있다. 또는, 중간 패턴(CNP)이 제 1 파워/그라운드 패드들(PGP1) 및 제 2 파워/그라운드 패드들(PGP2)과 직접 연결되는 경우, 중간 패턴(CNP)은 도 6을 참조하여 설명한 연결 패턴(INP, 도 6 참조)에 해당할 수 있다.
중간 패턴(CNP)은 제 1 배선층(RL1)의 파워/그라운드 패턴(222a)에 전기적으로 연결될 수 있다. 중간 패턴(CNP)은 제 1 배선층(RL1)을 통해 전력 회로 또는 접지 회로에 접속될 수 있으며, 중간 패턴(CNP)은 신호 패턴(232a)의 리턴 패스(return path)로 작동할 수 있다. 제 1 파워/그라운드 패드들(PGP1), 제 2 파워/그라운드 패드들(PGP2) 및 중간 패턴(CNP) 모두 제 1 배선층(RL1)의 파워/그라운드 패턴(222a)에 연결될 수 있으며, 칩 스택(CS) 및 제 2 반도체 칩(400)은 서로 동일한 전력 회로 또는 접지 회로에 접속될 수 있다.
도 9는은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하여, 베이스 반도체 칩(310)은 제 5 연결 단자들(319)을 더 포함할 수 있다. 제 5 연결 단자들(319)은 베이스 반도체 칩(310)의 하부면 상에 제공될 수 있다. 제 5 연결 단자들(319)은 제 2 반도체 칩(400)과 인접한 베이스 반도체 칩(310)의 일 측면에 인접하도록 배치될 수 있다. 제 5 연결 단자들(319)은 베이스 회로층(312)의 입출력 회로(즉, 상기 메모리 회로)와 전기적으로 절연될 수 있다. 즉, 제 5 연결 단자들(319)은 더미 단자들일 수 있다. 제 5 연결 단자들(319)은 상기 보호막으로부터 노출될 수 있다. 제 5 연결 단자들(319)은 파워/그라운드 패드(PGP)에 접속될 수 있다.
제 1 반도체 칩(320)은 제 2 칩 범프들(327)을 더 포함할 수 있다. 제 2 칩 범프들(327)은 제 1 반도체 칩(320)의 하부면 상에 제공될 수 있다. 제 1 칩 범프들(326)은 제 1 반도체 칩들(320)과 베이스 반도체 칩(310) 사이에서 입출력 신호, 전력 및 접지를 송수신하기 위한 신호 범프들(signal bump)일 수 있다. 제 1 칩 범프들(326)은 제 1 반도체 칩들(320)의 중심부 상에 배치될 수 있다. 제 2 칩 범프들(327)은 제 1 반도체 칩(320)을 지지하기 위한 더미 범프들(dummy bump)일 수 있다. 제 2 칩 범프들(327)은 제 1 반도체 칩들(320)의 직접 회로와 전기적으로 절연될 수 있다. 제 2 칩 범프들(327)은 상기 중심부를 둘러싸는 제 1 반도체 칩들(320)의 외각부 상에 배치될 수 있다. 제 2 칩 범프들(327)은 제 1 칩 범프들(326)이 제공되지 않는 제 1 반도체 칩들(320)의 외각부에서 제 1 반도체 칩들(320)을 지지할 수 있다. 제 2 칩 범프들(327)은 제 5 연결 단자들(319)과 연결될 수 있다. 예를 들어, 제 2 칩 범프들(327)은 베이스 관통 전극(314) 및 제 5 연결 단자들(319)을 통해 파워/그라운드 패드(PGP)에 전기적으로 연결될 수 있다.
수직으로 적층되는 제 1 반도체 칩들(320)에 따라, 제 2 칩 범프들(327)은 수직으로 정렬될 수 있다. 수직으로 정렬되는 제 2 칩 범프들(327)은 제 1 반도체 칩들(320)을 관통하는 더미 관통 전극들(325)에 의해 서로 연결될 수 있다. 제 2 칩 범프들(327) 및 더미 관통 전극들(325)이 파워/그라운드 패드(PGP)에 연결됨에 따라, 제 2 칩 범프들(327) 및 더미 관통 전극들(325)은 제 1 반도체 칩들(320)을 전자기파 간섭으로부터 보호하는 전자기 차폐 역할을 할 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 9 및 도 11을 참조하여, 반도체 패키지는 차폐 부재(600)를 더 포함할 수 있다. 차폐 부재(600)는 인터포저(200) 상에 배치될 수 있다. 차폐 부재(600)는 인터포저(200) 상에서 칩 스택(CS)이 배치되는 영역과 제 2 반도체 칩(400)이 배치되는 영역을 구획화하는 격벽(partition) 형상을 가질 수 있다. 평면적 관점에서, 차폐 부재(600)는 칩 스택(CS)과 제 2 반도체 칩(400) 사이를 가로지르도록 연장되어, 칩 스택(CS)과 제 2 반도체 칩(400)을 격리시킬 수 있다.
차폐 부재(600)는 인터포저(200)에 실장될 수 있다. 예를 들어, 차폐 부재(600)는 칩 스택(CS)과 제 2 반도체 칩(400) 사이에 위치하는 파워/그라운드 패드(PGP)의 일부 상에 연결될 수 있다. 다르게 설명하자면, 차폐 부재(600)는 파워/그라운드 패드(PGP)의 상부면으로부터 칩 스택(CS)과 제 2 반도체 칩(400) 사이로 연장될 수 있다. 차폐 부재(600)는 파워/그라운드 패드(PGP)를 통해 외부의 접지 회로와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 차폐 부재(600)는 칩 스택(CS)과 제 2 반도체 칩(400) 사이의 전자기파 간섭을 방지할 수 있으며, 차폐 부재(600)가 파워/그라운드 패드(PGP)를 통해 접지되어 있는 바, 차폐 부재(600)의 전자기 차폐 효과가 보다 향상될 수 있다. 더하여, 차폐 부재(600)가 금속으로 구성되어 있어, 차폐 부재(600)는 인터포저(200)의 중심부의 열을 흡수하여 반도체 패키지 외부로 방출할 수 있다. 즉, 차폐 부재(600)에 의해 반도체 패키지의 전기적 특성 효과 및 방열 효율이 향상될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 12 및 도 13을 참조하여, 칩 스택(CS)은 복수로 제공될 수 있다. 칩 스택들(CS)은 인터포저(200) 상에 상호 이격되도록 배치될 수 있다. 평면적 관점에서, 제 2 반도체 칩(400)은 칩 스택들(CS)의 사이에 배치될 수 있다. 예를 들어, 칩 스택들(CS)은 제 2 반도체 칩(400)으로부터 제 1 방향(D1)의 일측 및 제 1 방향(D1)의 반대 방향인 제 2 방향(D2)의 일측에서 배열될 수 있다.
제 2 반도체 칩(400)의 제 4 연결 단자들(406)은 칩 스택들(CS)의 위치에 따라 제 2 반도체 칩(400)의 제 1 방향(D1)의 측면에 인접하여 배치되거나, 제 2 반도체 칩(400)의 제 2 방향(D2)의 측면에 인접하여 배치될 수 있다. 다르게 설명하자면, 제 4 연결 단자들(406)은 칩 스택들(CS)을 향하는 제 2 반도체 칩(400)의 측면들에 인접하여 배치될 수 있다. 칩 스택들(CS)의 제 2 연결 단자들(318)은 제 2 반도체 칩(400)을 향하는 칩 스택들(CS)의 측면에 인접하여 배치될 수 있다.
파워/그라운드 패드(PGP)는 복수로 제공될 수 있다. 예를 들어, 파워/그라운드 패드(PGP)는 적어도 하나의 칩 스택(CS)과 제 2 반도체 칩(400) 사이에 배치될 수 있다. 파워/그라운드 패드들(PGPc) 각각은 하나의 칩 스택(CS)과 제 2 반도체 칩(400)의 공통 파워/그라운드 패드일 수 있다. 예를 들어, 각각의 파워/그라운드 패드들(PGPc)은 하나의 칩 스택(CS)의 제 2 연결 단자들(318)과 제 2 반도체 칩(400)의 제 4 연결 단자들(406)을 연결할 수 있다. 또는, 파워/그라운드 패드들(PGPd) 각각은 둘 이상의 칩 스택(CS)과 제 2 반도체 칩(400)의 공통 파워/그라운드 패드일 수 있다. 예를 들어, 각각의 파워/그라운드 패드들(PGPd)은 서로 인접한 둘 이상의 칩 스택들(CS)의 제 2 연결 단자들(318)과 제 2 반도체 칩(400)의 제 4 연결 단자들(406)을 연결할 수 있다. 다르게 설명하자면, 칩 스택들(CS) 각각은 대응되는 파워/그라운드 패드들(PGP)의 하나에 연결되고, 제 2 반도체 칩(400)은 파워/그라운드 패드들(PGP) 모두에 연결될 수 있다.
도 14 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하여, 캐리어 기판(700)이 제공될 수 있다. 캐리어 기판(700)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(700)은 캐리어 기판(700)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
캐리어 기판(700) 상에 제 1 절연층(210)이 제공될 수 있다. 제 1 절연층(210)은 절연성 폴리머 또는 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다.
제 1 절연층(210) 내부에 제 1 기판 패드들(212)이 형성될 수 있다. 예를 들어, 제 1 절연층(210)을 패터닝하여 제 1 기판 패드들(212)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 컨포멀하게 형성된 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 1 기판 패드들(212)이 형성될 수 있다.
또는, 캐리어 기판(700) 상에 형성된 시드막 상에 희생층을 형성한 후 상기 희생층을 패터닝하여 제 1 기판 패드들(212)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 1 기판 패드들(212)이 형성될 수 있다. 이후, 상기 희생층을 제거하고, 제 1 기판 패드들(212)을 마스크로 상기 시드막을 패터닝할 수 있다. 이후, 캐리어 기판(700) 상에 제 1 기판 패드들(212)을 둘러싸는 제 1 절연층(210)이 형성될 수 있다.
제 1 절연층(210) 상에 제 1 절연 패턴(220)이 형성될 수 있다. 제 1 절연 패턴(220)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 1 절연 패턴(220)은 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다.
제 1 절연 패턴(220) 상에 제 1 기판 패드들(212)을 노출시키는 개구들 또는 수평으로 연장되는 트랜치들이 형성될 수 있다. 제 1 절연 패턴(220) 상에 도전층이 형성될 수 있다. 상기 도전층은 상기 개구들 및 상기 트랜치들을 채우고, 제 1 절연 패턴(220)의 상부면을 덮을 수 있다. 상기 도전층은 제 1 절연 패턴(220)을 컨포멀(conformal)하게 덮도록 형성된 시드막을 시드로 사용하는 전기 도금 공정(electroplating)공정을 실시하여 형성될 수 있다. 상기 도전층은 구리와 같은 금속을 포함할 수 있고, 제 1 절연 패턴(220)의 상부면 상으로 연장될 수 있다. 상기 도전층 상에 패터닝 공정이 수행되어 제 1 배선 패턴(222)이 형성될 수 있다. 상기 패턴이 공정이 수행되어, 제 1 절연 패턴(220)의 상부면이 노출될 수 있다. 평탄화 공정은 제 1 절연 패턴(220)의 상부면이 노출될 때가지 수행될 수 있다. 상기와 같이, 제 1 절연 패턴(220) 및 제 1 배선 패턴(222)을 갖는 제 1 배선층(RL1)이 형성될 수 있다.
제 1 배선층(RL1) 상에 제 2 배선층(RL2)이 형성될 수 있다. 제 2 배선층(RL2)을 형성하는 공정은 제 1 배선층(RL1)을 형성하는 공정과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 제 1 배선층(RL1) 상에 제 2 절연 패턴(230)이 형성될 수 있다. 제 2 절연 패턴(230)은 제 1 배선층(RL1)의 제 1 절연 패턴(220) 상에서 제 1 배선 패턴(222)을 덮을 수 있다. 제 2 절연 패턴(230)에 제 1 배선층(RL1)의 제 1 배선 패턴(222)을 노출시키는 개구가 형성될 수 있다. 제 2 절연 패턴(230) 상에 상기 개구를 채우고 제 2 절연 패턴(230)을 덮는 도전층이 형성될 수 있다. 상기 도전층을 패터닝하여 제 2 배선 패턴(232)이 형성될 수 있다.
제 2 배선층(RL2) 상에 제 2 절연층(240)이 형성될 수 있다. 제 2 절연층(240)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 2 절연층(240)은 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
도 15를 참조하여, 제 2 절연층(240)에 제 1 개구들(OP1)이 형성될 수 있다. 예를 들어 제 2 절연층(240) 상에 마스크 패턴을 형성한 후, 제 2 절연층(240)을 패터닝하여 상기 제 1 개구들(OP1)을 형성할 수 있다. 제 1 개구들(OP1)은 제 2 배선층(RL2)의 제 2 배선 패턴(232)을 노출시킬 수 있다. 이후 상기 마스크 패턴은 제거될 수 있다.
제 2 절연층(240) 상에 시드막(252)이 형성될 수 있다. 시드막(252)은 제 2 절연층(240)을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 시드막(252)은 제 2 절연층(240)의 상부면, 제 1 개구들(OP1)의 내측면 및 제 1 개구들(OP1)의 바닥면을 덮을 수 있다. 시드막(252)은 금(Au), 은(Ag), 니켈(Ni) 및 텅스텐(W) 등을 포함할 수 있다.
도시하지는 않았으나, 시드막(252)을 대신하여 배리어막이 형성될 수 있다. 상기 배리어막은 금속 질화막 또는 금속막과 금속 질화막의 다중막을 포함할 수 있다. 상기 금속 질화막은 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다. 이와는 또 다르게, 시드막(252) 및 상기 배리어막을 모두 포함하는 다층막이 형성될 수 있다.
시드막(252) 상에 도전층(254)이 형성될 수 있다. 예를 들어, 시드막(252)을 시드(seed)로 도금 공정을 수행하여, 제 2 절연층(240)의 상부면을 덮고 제 1 개구들(OP1)의 내부를 채우는 도전층(254)이 형성될 수 있다.
도 16을 참조하여, 도전층(254) 상에 제 1 마스크 패턴(MP1)이 형성될 수 있다. 제 1 마스크 패턴(MP1)은 제 2 기판 패드들(SP1, SP2, PGP)이 형성되는 영역을 정의할 수 있다. 도전층(254) 상에 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하는 식각 공정이 수행되어 제 2 기판 패드들(SP1, SP2, PGP)이 형성될 수 있다. 상기와 같이 인터포저(200)가 형성될 수 있다.
파워/그라운드 패드(PGP)와 제 1 및 제 2 신호 패드들(SP1, SP2)이 하나의 도전층(254)을 패터닝하여 동시에 형성되는 바, 파워/그라운드 패드(PGP)의 상부면과 제 1 및 제 2 신호 패드들(SP1, SP2)의 상부면이 동일한 레벨에 형성될 수 있다.
본 발명의 실시예들에 따르면, 파워/그라운드 패드(PGP)가, 제 1 및 제 2 신호 패드들(SP1, SP2)을 형성하는 공정에서 함께 형성될 수 있다. 따라서, 인터포저(200)의 상부면에 칩 스택(CS, 도 1 참조) 및 제 2 반도체 칩(400, 도 1 참조)을 위한 공통 파워/그라운드 패드(PGP)를 형성하기 위한 별도의 공정이 필요하지 않으며, 반도체 패키지의 제조 공정이 간소화될 수 있다.
도 15 및 도 16에서는 도전층(254)을 형성한 후, 상기 도전층(254)을 패터닝하여 제 2 기판 패드들(SP1, SP2, PGP)을 형성하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 17을 참조하여, 도 14의 결과물 상에서, 제 2 절연층(240)에 제 1 개구들(OP1)이 형성될 수 있다. 예를 들어 제 2 절연층(240) 상에 마스크 패턴을 형성한 후, 제 2 절연층(240)을 패터닝하여 상기 제 1 개구들(OP1)을 형성할 수 있다. 제 1 개구들(OP1)은 제 2 배선층(RL2)의 제 2 배선 패턴(232)을 노출시킬 수 있다. 이후 상기 마스크 패턴은 제거될 수 있다.
제 2 절연층(240) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 제 2 개구들(OP2) 및 제 3 개구(OP3)를 가질 수 있다. 제 2 개구들(OP2)은 제 1 개구들(OP1) 상에 위치할 수 있으며, 제 1 개구들(OP1) 및 제 2 개구들(OP2)은 제 1 및 제 2 신호 패드들(SP1, SP2, 도 1 참조)이 형성되는 영역을 정의할 수 있다. 제 3 개구(OP3)는 파워/그라운드 패드(PGP, 도 1 참조)가 형성되는 영역을 정의할 수 있다.
도 18을 참조하여, 제 2 마스크 패턴(MP2) 상에 시드막(256)이 형성될 수 있다. 시드막(256)은 제 2 마스크 패턴(MP2)을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 시드막(256)은 제 2 마스크 패턴(MP2)의 상부면, 제 2 개구들(OP2)의 내측면, 제 1 개구들(OP1)의 내측면, 제 1 개구들(OP1)의 바닥면, 제 3 개구(OP3)의 내측면 및 제 3 개구(OP3)의 바닥면을 덮을 수 있다. 시드막(256)은 금(Au), 은(Ag), 니켈(Ni) 및 텅스텐(W) 등을 포함할 수 있다. 도시하지는 않았으나, 시드막(256)을 대신하여 배리어막이 형성되거나, 시드막(256) 및 상기 배리어막을 모두 포함하는 다층막이 형성될 수 있다.
시드막(256) 상에 도전층(258)이 형성될 수 있다. 예를 들어, 시드막(256)을 시드(seed)로 도금 공정을 수행하여, 제 2 마스크 패턴(MP2)의 상부면을 덮고 제 1 개구들(OP1)의 내부, 제 2 개구들(OP2)의 내부 및 제 3 개구(OP3)의 내부를 채우는 도전층(258)이 형성될 수 있다.
도 19를 참조하여, 제 2 마스크 패턴(MP2)의 상부면들이 노출될 때까지 도전층(258)을 평탄화하는 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing: CMP) 공정을 포함할 수 있다. 상기 평탄화 공정에 의해 도전층(258)이 제 2 기판 패드들(SP1, SP2, PGP)로 분리될 수 있다. 구체적으로는 제 1 개구들(OP1) 및 제 2 개구들(OP2) 내에 잔여하는 도전층(258)의 일부는 제 1 신호 패드들(SP1) 및 제 2 신호 패드들(SP2)을 구성할 수 있고, 제 3 개구(OP3) 내에 잔여하는 도전층(258)의 일부는 파워/그라운드 패드(PGP)를 구성할 수 있다.
파워/그라운드 패드(PGP)와 제 1 및 제 2 신호 패드들(SP1, SP2)이 하나의 도전층(254) 평탄화하여 동시에 형성되는 바, 파워/그라운드 패드(PGP)의 상부면과 제 1 및 제 2 신호 패드들(SP1, SP2)의 상부면이 동일한 레벨에 형성될 수 있다. 이하, 도 15 및 도 16의 실시예를 기준으로 계속 설명하도록 한다.
도 20을 참조하여, 도 16의 결과물 상에서, 인터포저(200) 상에 칩 스택(CS) 및 제 2 반도체 칩(400)이 제공될 수 있다. 칩 스택(CS) 및 제 2 반도체 칩(400)은 도 1을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 칩 스택(CS)은 베이스 기판, 상기 베이스 기판 상에 적층되는 제 1 반도체 칩들(320), 및 제 1 반도체 칩들(320)을 둘러싸는 제 1 몰딩막(330)을 포함할 수 있다. 인터포저(200) 상에 칩 스택(CS) 및 제 2 반도체 칩(400)이 실장될 수 있다.
칩 스택(CS)은 플립 칩(flip chip) 방식으로 인터포저(200) 상에 실장될 수 있다. 칩 스택(CS)의 하부면 상에 제 1 연결 단자들(316) 및 제 2 연결 단자들(318)이 제공될 수 있다. 제 1 연결 단자들(316) 및 제 2 연결 단자들(318)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다. 칩 스택(CS)의 하부면 상에 제 1 연결 단자들(316) 및 제 2 연결 단자들(318)을 감싸는 제 2 언더필 막(304)이 제공될 수 있다. 예를 들어, 제 2 언더필 막(304)은 비전도성 접착제 또는 비전도성 필름일 수 있다. 제 2 언더필 막(304)이 비도전성 접착제인 경우, 디스펜싱(dispensing)을 통해 액상의 비전도성 접착제를 칩 스택(CS) 상에 도포하는 식으로 형성될 수 있다. 제 2 언더필 막(304)이 비전도성 필름인 경우, 비전도성 필름을 칩 스택(CS) 상에 붙이는 방식으로 형성될 수 있다. 제 1 연결 단자들(316)은 인터포저(200)의 제 1 신호 패드들(SP1)에 접속될 수 있다. 제 2 연결 단자들(318)은 인터포저(200)의 파워/그라운드 패드(PGP)에 접속될 수 있다.
제 2 반도체 칩(400)은 플립 칩(flip chip) 방식으로 인터포저(200) 상에 실장될 수 있다. 제 2 반도체 칩(400)의 하부면 상에 제 3 연결 단자들(404) 및 제 4 연결 단자들(406)이 제공될 수 있다. 제 3 연결 단자들(404) 및 제 4 연결 단자들(406)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 제 2 반도체 칩(400)의 하부면 상에 제 3 연결 단자들(404) 및 제 4 연결 단자들(406)을 감싸는 제 3 언더필 막(408)이 제공될 수 있다. 제 3 연결 단자들(404)은 인터포저(200)의 제 2 신호 패드들(SP2)에 접속될 수 있다. 제 4 연결 단자들(406)은 인터포저(200)의 파워/그라운드 패드(PGP)에 접속될 수 있다.
도 1을 다시 참조하여, 제 2 몰딩막(500)이 형성될 수 있다. 예를 들어, 인터포저(200) 상에 절연 물질을 도포하여 제 2 몰딩막(500)이 형성될 수 있다. 제 2 몰딩막(500)은 칩 스택(CS) 및 제 2 반도체 칩(400)을 덮을 수 있다. 이후, 제 2 몰딩막(500)에 그라인딩(grinding) 공정이 수행될 수 있다. 제 2 몰딩막(500) 상부의 일부가 제거될 수 있다. 제 2 몰딩막(500)의 상부면은 칩 스택(CS)의 상부면과 공면(coplanar)을 이룰 수 있다.
인터포저(200)가 패키지 기판(100) 상에 실장될 수 있다. 구체적으로는, 캐리어 기판(700)이 제거되어, 인터포저(200)의 하부면이 노출될 수 있다. 인터포저(200)는 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 인터포저(200)의 하부면 상에 기판 단자들(202)이 제공될 수 있다. 기판 단자들(202)은 인터포저(200)의 제 1 기판 패드들(212) 상에 제공될 수 있다. 기판 단자들(202)이 패키지 기판(100)의 패드들에 접속될 수 있다. 인터포저(200)와 패키지 기판(100) 사이에 제 1 언더필 막(204)이 형성될 수 있다. 예를 들어, 인터포저(200)의 하부면 상에 기판 단자들(202)을 감싸는 제 1 언더필 막(204)이 제공된 후, 인터포저(200)가 패키지 기판(100) 상에 실장될 수 있다.
패키지 기판(100)의 하부면 상에 외부 단자들(102)이 제공될 수 있다. 상세하게는, 외부 단자들(102)은 패키지 기판(100)의 하부면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(102)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
상기와 같이, 도 1의 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 인터포저
222a: 파워/그라운드 패턴 232a: 신호 패턴
310: 베이스 칩 320: 제 1 반도체 칩
400: 제 2 반도체 칩 500: 몰딩막
RL1: 제 1 배선층 RL2: 제 2 배선층
SP1: 제 1 신호 패드 SP2: 제 2 신호 패드
PGP: 파워/그라운드 패드
PGP1: 제 1 파워 그라운드 패드
PGP2: 제 2 파워 그라운드 패드
INP: 연결 패턴 CNP: 중간 패턴

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되는 인터포저;
    상기 인터포저 상에 배치되고, 수직으로 적층되는 제 1 반도체 칩들을 포함하는 칩 스택;
    상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩; 및
    상기 인터포저의 상부면에 제공되는 제 1 신호 패드, 제 2 신호 패드 및 파워/그라운드 패드를 포함하되,
    상기 칩 스택은 상기 제 1 신호 패드에 실장되고, 상기 제 2 반도체 칩은 상기 제 2 신호 패드에 실장되고,
    상기 칩 스택 및 상기 제 2 반도체 칩은 상기 파워/그라운드 패드에 함께 연결되고,
    상기 파워/그라운드 패드는 상기 칩 스택의 일부 및 상기 제 2 반도체 칩의 일부와 수직으로 중첩되는 평판 형상을 갖는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 파워/그라운드 패드의 상부면은 상기 제 1 신호 패드의 상부면 및 상기 제 2 신호 패드의 상부면과 동일한 레벨에 위치하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 파워/그라운드 패드, 제 1 신호 패드 및 상기 제 2 신호 패드는 상기 인터포저의 상기 상부면에서 돌출되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 인터포저는:
    제 1 절연 패턴 및 상기 제 1 절연 패턴 내의 파워/그라운드 패턴을 갖는 제 1 배선층; 및
    제 2 절연 패턴 및 상기 제 2 절연 패턴 내의 신호 패턴을 갖고, 상기 제 1 배선층 상에 적층되는 제 2 배선층을 포함하되,
    상기 신호 패턴은 상기 파워/그라운드 패드와 수직으로 중첩되는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 신호 패턴은 상기 파워/그라운드 패턴과 상기 파워/그라운드 패드 사이에 위치하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 파워/그라운드 패드, 상기 제 1 신호 패드 및 상기 제 2 신호 패드는 상기 제 2 절연 패턴의 상부면 상에 위치하는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 제 1 배선층 및 상기 제 2 배선층은 각각 복수로 제공되되, 상기 제 1 배선층들 및 상기 제 2 배선층들은 서로 교번하여 적층되고,
    상기 인터포저의 최상단에는 상기 제 2 배선층들의 하나가 배치되고,
    상기 제 1 배선층들의 상기 파워/그라운드 패턴들 및 상기 제 2 배선층들의 상기 신호 패턴들은 서로 수직으로 중첩되는 반도체 패키지.
  8. 제 1 항에 있어서,
    평면적 관점에서, 상기 파워/그라운드 패드는 상기 칩 스택과 상기 제 2 반도체 칩 사이의 영역을 덮는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 칩 스택은 상기 제 1 반도체 칩들의 하부면 상에 제공되고, 상기 제 1 반도체 칩들과 전기적으로 절연되는 더미 범프들을 더 포함하되,
    상기 제 1 반도체 칩들 중 최하단의 제 1 반도체 칩의 상기 하부면 상에 제공되는 상기 더미 범프는 상기 파워/그라운드 패드에 연결되는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 더미 범프들은 상기 제 2 반도체 칩을 향하는 상기 칩 스택의 일측면에 인접하도록 배치되고,
    상기 더미 범프들은 상기 제 1 반도체 칩들을 수직으로 관통하는 더미 관통 전극들을 통해 서로 연결되는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 칩 스택은 제 1 솔더 볼을 이용하여 상기 제 1 신호 패드에 연결되고, 제 2 솔더 볼을 이용하여 상기 파워/그라운드 패드에 연결되고,
    상기 제 2 반도체 칩은 제 3 솔더 볼을 이용하여 상기 제 2 신호 패드에 연결되고, 제 4 솔더 볼을 이용하여 상기 파워/그라운드 패드에 연결되는 반도체 패키지.
  12. 패키지 기판;
    상기 패키지 기판 상에 배치되는 인터포저;
    상기 인터포저 상에 배치되고, 수직으로 적층되는 제 1 반도체 칩들을 포함하는 칩 스택; 및
    상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩을 포함하되,
    상기 인터포저는:
    파워/그라운드 패턴을 갖는 제 1 배선층;
    상기 제 1 배선층 상에 배치되고, 신호 패턴을 갖는 제 2 배선층; 및
    상기 제 2 배선층 상에 배치되고, 상기 인터포저의 상부면으로 노출되는 노출 패턴을 포함하되,
    상기 노출 패턴은 상기 칩 스택이 실장되는 제 1 신호 패드와 제 1 파워/그라운드 패드, 상기 제 2 반도체 칩이 실장되는 제 2 신호 패드와 제 2 파워/그라운드 패드, 및 상기 제 1 파워/그라운드 패드와 상기 제 2 파워/그라운드 패드를 전기적으로 연결하는 연결 패턴을 포함하고,
    상기 제 2 배선층의 상기 신호 패턴은 상기 노출 패턴의 상기 연결 패턴과 수직으로 중첩되는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 파워/그라운드 패드, 상기 제 2 파워/그라운드 패드 및 상기 연결 패턴은 일체로 제공되는 파워/그라운드 패드를 구성하고,
    상기 파워/그라운드 패드는 평면적 관점에서 상기 칩 스택과 상기 제 2 반도체 칩 사이의 영역을 덮는 평면 형상을 갖는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 파워/그라운드 패드는 상기 칩 스택의 일부 및 상기 제 2 반도체 칩의 일부와 수직으로 중첩되는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 연결 패턴은 상기 제 1 파워/그라운드 패드와 상기 제 2 파워/그라운드 패드를 잇는 라인 형상을 갖는 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 노출 패턴은 상기 제 2 배선층의 상부면 상으로 돌출되는 반도체 패키지.
  17. 제 12 항에 있어서,
    상기 제 2 배선층의 상기 신호 패턴은 상기 제 1 배선층의 상기 파워/그라운드 패턴과 상기 노출 패턴의 상기 연결 패턴 사이에 위치하는 반도체 패키지.
  18. 제 12 항에 있어서,
    상기 제 1 신호 패드의 상부면, 상기 제 1 파워/그라운드 패드의 상부면, 상기 제 2 신호 패드의 상부면, 상기 제 2 파워/그라운드 패드의 상부면, 및 상기 연결 패턴의 상부면은 서로 동일한 레벨에 위치하는 반도체 패키지.
  19. 제 12 항에 있어서,
    상기 칩 스택은 제 1 솔더 볼을 이용하여 상기 제 1 신호 패드에 연결되고, 제 2 솔더 볼을 이용하여 상기 제 1 파워/그라운드 패드에 연결되고,
    상기 제 2 반도체 칩은 제 3 솔더 볼을 이용하여 상기 제 2 신호 패드에 연결되고, 제 4 솔더 볼을 이용하여 상기 제 2 파워/그라운드 패드에 연결되는 반도체 패키지.
  20. 패키지 기판;
    상기 패키지 기판 상에 배치되는 인터포저;
    상기 인터포저 상에 배치되고, 수직으로 적층되는 메모리 칩들을 포함하는 칩 스택; 및
    상기 인터포저 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 로직 칩을 포함하되,
    상기 칩 스택 및 상기 로직 칩은 상기 인터포저의 신호 패드들에 실장되고,
    상기 칩 스택의 제 1 파워/그라운드 단자 및 상기 로직 칩의 제 2 파워/그라운드 단자는 인터포저 기판의 중간 패턴과 연결되고,
    상기 신호 패드들 및 상기 중간 패턴은 상기 인터포저의 상부면 상으로 돌출되고,
    상기 신호 패드들의 상부면 및 상기 중간 패턴의 상부면은 동일한 레벨에 위치하는 반도체 패키지.
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