KR20230068244A - 재배선 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230068244A
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김동규
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Abstract

제 1 절연 패턴 및 상기 제 1 절연 패턴 내의 제 1 더미 패턴과 제 2 더미 패턴을 갖는 제 1 배선층, 및 제 2 절연 패턴 및 상기 제 2 절연 패턴 내의 신호 패턴과 파워/그라운드 패턴을 갖고, 상기 제 1 배선층 상에 적층되는 제 2 배선층을 포함하는 재배선 기판을 제공하되, 상기 제 1 더미 패턴은 상기 신호 패턴의 아래에 위치하고, 상기 제 2 더미 패턴은 상기 파워/그라운드 패턴의 아래에 위치하고, 상기 제 1 더미 패턴은 도트(dot) 패턴들을 포함하고, 상기 제 2 더미 패턴은 평판(plate) 패턴을 포함할 수 있다.

Description

재배선 기판 및 이를 포함하는 반도체 패키지{REDISTRIBUTION SUBSTRATE, AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 재배선 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 다수의 소자들이 집적되는 반도체 패키지는 소형화뿐만 아니라 열방출 특성 및 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
한편, 인쇄회로 기판 상에 복수개의 반도체 칩들 및 반도체 장치들이 내장되며, 반도체 칩들의 신호들의 동작 속도가 증가함에 따라 신호들 간 상호 커플링(cross talk)이 신호 무결성(signal integrity)에 미치는 영향이 커지고 있다. 또한, 상기 반도체 칩들 사이에 전자파 간섭(Electromagnetic interference: EMI)가 발생할 수 있다. 이 전자기 간섭에 의해 인접한 반도체 칩들 및 반도체 장치들에 역시 오동작이 유발될 수 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 재배선 기판 및 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 재배선 기판 및 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 재배선 기판은 제 1 절연 패턴 및 상기 제 1 절연 패턴 내의 제 1 더미 패턴과 제 2 더미 패턴을 갖는 제 1 배선층, 및 제 2 절연 패턴 및 상기 제 2 절연 패턴 내의 신호 패턴과 파워/그라운드 패턴을 갖고, 상기 제 1 배선층 상에 적층되는 제 2 배선층을 포함할 수 있다. 상기 제 1 더미 패턴은 상기 신호 패턴의 아래에 위치할 수 있다. 상기 제 2 더미 패턴은 상기 파워/그라운드 패턴의 아래에 위치할 수 있다. 상기 제 1 더미 패턴은 도트(dot) 패턴들을 포함할 수 있다. 상기 제 2 더미 패턴은 평판(plate) 패턴을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 재배선 기판은 제 1 절연 패턴 및 상기 제 1 절연 패턴 내의 제 1 더미 패턴과 제 1 파워/그라운드 패턴을 갖는 제 1 파워/그라운드 배선층, 및 제 2 절연 패턴 및 상기 제 2 절연 패턴 내의 제 2 더미 패턴과 제 1 신호 패턴을 갖고, 상기 제 1 파워/그라운드 배선층 상에 적층되는 제 1 신호 배선층을 포함할 수 있다. 상기 제 1 더미 패턴은 상기 제 1 신호 패턴과 수직으로 오버랩(overlap)될 수 있다. 상기 제 2 더미 패턴은 상기 제 1 파워/그라운드 패턴과 수직으로 오버랩될 수 있다. 상기 제 1 더미 패턴은 도트(dot) 패턴들을 포함할 수 있다. 상기 제 2 더미 패턴은 평판(plate) 패턴을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 배치되는 제 1 반도체 칩, 및 상기 기판 상에서 상기 제 1 반도체 칩을 덮는 몰딩막을 포함할 수 있다. 상기 기판은 절연층, 상기 절연층 내에 배치되는 신호 패턴, 상기 절연층 내에 배치되는 파워/그라운드 패턴, 및 상기 절연층 내에 배치되는 제 1 및 제 2 더미 패턴들을 포함할 수 있다. 상기 제 1 더미 패턴은 상기 신호 패턴과 수직으로 오버랩(overlap)될 수 있다. 상기 제 2 더미 패턴은 상기 파워/그라운드 패턴과 수직으로 오버랩될 수 있다. 상기 제 1 더미 패턴은 도트(dot) 패턴들을 포함할 수 있다. 상기 제 2 더미 패턴은 평판(plate) 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 재배선 기판 및 이를 포함하는 반도체 패키지는 배선층들 내에서 배선 패턴이 제공되지 않는 영역에 더미 패턴이 제공됨에 따라, 상기 절연 패턴의 상기 상부면이 보다 평탄하게 제공될 수 있으며, 반도체 패키지의 제조 공정 등에서 불량의 발생이 적고, 배선층들 간의 박리 등이 방지될 수 있다. 이에 따라, 본 발명에 따른 재배선 기판은 구조적 안정성이 향상될 수 있다.
또한, 재배선 기판 내에서 신호 패턴과 수직으로 중첩되는 더미 패턴이 도트 패턴들로 구성됨에 따라, 전기적 신호의 전달량이 많은 상기 신호 패턴과 그에 인접한 상기 더미 패턴 사이에서 발생할 수 있는 기생 커패시턴스가 작을 수 있다. 즉, 전기적 특성이 향상된 재배선 기판 및 이를 포함하는 반도체 패키지가 제공될 수 있다.
또한, 파워/그라운드 패턴과 수직으로 중첩되는 더미 패턴이 평판 패턴으로 구성됨에 따라, 상기 절연 패턴의 상부면이 보다 평탄하게 제공될 수 있으며, 반도체 패키지의 제조 공정 등에서 불량의 발생이 적고, 배선층들 간의 박리 등이 방지될 수 있다.
도 1은 본 발명의 실시예들에 따른 재배선 기판을 설명하기 위한 단면도이다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 재배선 기판을 설명하기 위한 평면도들이다.
도 5 내지 도 8은 더미 패턴들의 배치를 설명하기 위한 도면들이다.
도 9는 도 1의 B 영역을 확대 도시한 도면이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 재배선 기판을 설명하기 위한 평면도들이다.
도 12는 도 1의 C 영역을 확대 도시한 도면이다.
도 13은 도 12의 더미 패턴들의 배치를 설명하기 위한 평면도이다.
도 14는 도 1의 C 영역을 확대 도시한 도면이다.
도 15는 도 1의 D 영역을 확대 도시한 도면이다.
도 16은 도 1의 E 영역을 확대 도시한 도면이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 재배선 기판을 설명한다.
도 1은 본 발명의 실시예들에 따른 재배선 기판을 설명하기 위한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시한 도면이다. 도 3 및 도 4는 본 발명의 실시예들에 따른 재배선 기판을 설명하기 위한 평면도들로, 재배선 기판의 배선층의 일 예시를 나타낸다. 도 5 내지 도 8은 더미 패턴들의 배치를 설명하기 위한 도면들로, 평면적 관점에서 더미 패턴들의 배치 및 평면 형상을 개략적으로 도시하였다.
도 1 내지 도 4를 참조하여, 재배선 기판(100)이 제공될 수 있다. 재배선 기판(100)은 절연층 내에 복수의 배선 패턴들이 제공된 구조일 수 있다. 예를 들어, 재배선 기판(100)은 절연 패턴과 배선 패턴이 교차로 적층된 구조일 수 있다. 구체적으로는, 재배선 기판(100)은 제 1 절연층(110) 및 적어도 둘 이상의 배선층들(RL1, RL2)을 포함할 수 있다.
제 1 절연층(110)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 절연층(110)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다.
제 1 절연층(110)은 제 1 절연층(110)의 상부의 배선층들(RL1, RL2)과 전기적으로 연결되는 제 1 기판 패드들(112)을 가질 수 있다. 제 1 기판 패드들(112)은 제 1 절연층(110) 내에 매립될 수 있다. 제 1 기판 패드들(112)은 제 1 절연층(110)의 상부면 및 하부면 상으로 노출될 수 있다. 도시하지는 않았으나, 제 1 기판 패드들(112)은 제 1 기판 패드들(112)의 하부면 및 측면들을 덮는 시드막 또는 배리어막을 가질 수 있다. 또는, 상기 시드막 또는 상기 배리어막은 제 1 기판 패드들(112)의 하부면에만 제공될 수 있다.
도시하지는 않았으나, 제 1 절연층(110)의 하부면 상에는 보호층이 제공될 수 있다. 상기 보호층은 제 1 절연층(110)의 상기 하부면을 덮고, 제 1 기판 패드들(112)을 노출할 수 있다.
제 1 절연층(110) 상에 제 1 배선층(RL1)이 배치될 수 있다. 제 1 배선층(RL1)은 전력 배선 또는 접지 배선을 위한 배선층일 수 있다. 제 1 배선층(RL1)은 제 1 절연 패턴(120), 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)을 포함할 수 있다.
제 1 절연 패턴(120)은 제 1 절연층(110)을 덮을 수 있다. 제 1 절연 패턴(120)은 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 또는, 제 1 절연 패턴(120)은 절연성 폴리머를 포함할 수 있다.
제 1 절연 패턴(120) 상에 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)이 제공될 수 있다. 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)은 제 1 절연 패턴(120) 상에서 수평으로 연장될 수 있다. 예를 들어, 제 1 배선 패턴(122)은 제 1 배선층(RL1)의 제 1 배선 부분들(122a) 또는 제 1 패드 부분들(122b)일 수 있다. 즉, 제 1 배선 패턴(122)은 재배선 기판(100) 내의 수평 재배선을 위한 구성일 수 있다. 제 1 배선 패턴(122)의 제 1 배선 부분(122a)은 재배선 기판(100)에 실장되는 전자 소자들에 전력 또는 접지를 제공하기 위한 제 1 파워/그라운드 패턴(122a, 이하 제 1 배선 부분(122a)과 동일한 참조 번호로 표시한다.)일 수 있다.
제 1 더미 패턴(124)은 재배선 기판(100) 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 예를 들어, 제 1 더미 패턴(124)은 제 1 배선 패턴(122)과 전기적으로 절연될 수 있다. 도 3에 도시된 바와 같이, 제 1 더미 패턴(124)은 제 1 배선층(RL1)에서 제 1 배선 패턴(122)이 배치되지 않은 영역 상에 제공될 수 있다. 제 1 더미 패턴(124)은 수직 방향으로 제 1 배선 패턴(122)과 동일한 레벨에 위치할 수 있다. 즉, 제 1 더미 패턴(124)과 제 1 배선 패턴(122)은 제 1 절연 패턴(120) 상에서 하나의 도전층을 패터닝하여 형성된 패턴들일 수 있다.
제 1 배선 패턴(122) 및 제 1 더미 패턴(124)은 제 1 절연 패턴(120)의 상부면에 제공될 수 있다. 도시된 바와는 다르게, 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)은 제 1 절연 패턴(120)의 상부에 제공될 수 있다. 이 경우, 제 1 배선 패턴(122)의 상부면 및 제 1 더미 패턴(124)의 상부면은 제 1 절연 패턴(120)의 상부면 상으로 노출될 수 있다.
제 1 배선 패턴(122) 및 제 1 더미 패턴(124)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)은 구리(Cu)를 포함할 수 있다.
제 1 배선 패턴(122)의 아래에 제 1 비아들(126)이 제공될 수 있다. 제 1 비아들(126)은 제 1 배선층(RL1)의 제 1 배선 패턴(122)과 제 1 기판 패드들(112)을 연결하기 위한 구성일 수 있다. 예를 들어, 제 1 비아들(126)은 제 1 배선 패턴(122)의 일부, 구체적으로는 제 1 배선 패턴(122)의 제 1 패드 부분들(122b)의 하부면 상에 제공될 수 있다. 제 1 비아들(126)의 하부면은 제 1 절연 패턴(120)의 하부면 상으로 노출될 수 있다. 제 1 비아들(126)은 제 1 배선 패턴(122)의 제 1 패드 부분들(122b)로부터 연장되어 제 1 기판 패드들(112)의 상부면에 접속될 수 있다. 또는, 제 1 비아들(126)의 일부는 후술되는 제 2 배선층(RL2)을 제 1 기판 패드들(112)에 연결하기 위한 구성들일 수 있다. 제 1 비아들(126)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 비아들(126)은 구리(Cu)를 포함할 수 있다.
제 1 배선 패턴(122)과 제 1 비아들(126)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 패드 부분들(122b)과 제 1 비아들(126)은 일체를 이룰 수 있으며, 제 1 패드 부분들(122b)은 헤드 부분이고, 제 1 비아들(126)은 테일 부분일 수 있다. 제 1 패드 부분들(122b) 및 제 1 비아들(126)은 그들 사이에 경계면이 없을 수 있다. 이때, 제 1 비아들(126)과 연결되는 제 1 패드 부분들(122b)의 폭은 제 1 비아들(126)의 폭보다 클 수 있다. 제 1 패드 부분들(122b)과 제 1 비아들(126)은 T자 형상을 가질 수 있다.
제 1 절연 패턴(120)과 제 1 배선 패턴(122)의 사이 및 제 1 절연 패턴(120)과 제 1 더미 패턴(124)의 사이에 배리어막 또는 시드막이 개재될 수 있다. 상기 배리어막 또는 상기 시드막은 제 1 배선 패턴(122), 제 1 더미 패턴(124) 및 제 1 비아들(126)의 측면들을 컨포멀(conformal)하게 덮을 수 있다. 즉, 상기 배리어막 또는 상기 시드막은 제 1 배선 패턴(122), 제 1 더미 패턴(124) 및 제 1 비아들(126)을 둘러쌀 수 있다. 상기 배리어막은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 1 배선층(RL1) 상에 제 2 배선층(RL2)이 적층될 수 있다. 제 2 배선층(RL2)은 재배선 기판(100)에 실장되는 전자 소자들과 연결되는 입출력 배선을 위한 배선층일 수 있다. 제 2 배선층(RL2)은 제 2 절연 패턴(130), 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)을 포함할 수 있다.
제 2 절연 패턴(130)은 제 1 절연 패턴(120) 상에서 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)을 덮을 수 있다. 제 2 절연 패턴(130)은 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 또는, 제 2 절연 패턴(130)은 절연성 폴리머를 포함할 수 있다.
제 2 절연 패턴(130)은 제 1 절연 패턴(120) 상에서 제 1 배선층(RL1) 내에 제공되는 배선(일 예로, 제 1 배선 패턴(122) 등)을 덮을 수 있으며, 제 1 절연 패턴(120)의 상부면과 상기 배선 간의 단차에 의해 제 2 절연 패턴(130)의 상부면에 기복(undulation)이 형성될 수 있다. 즉, 제 2 절연 패턴(130)은 그의 상부면에 큰 단차를 가질 수 있다. 이는 반도체 패키지의 제조 공정에서 수행되는 증착 공정 등에서 에어 갭(air gap)과 같은 공동이 형성되거나, 배선층들(RL1, RL2) 간의 박리와 같은 재배선 기판의 불량을 야기할 수 있다.
본 발명의 실시예들에 따르면, 제 1 배선층(RL1) 내에서 제 1 배선 패턴(122)이 제공되지 않는 영역에 제 1 더미 패턴(124)이 제공될 수 있다. 이에 따라, 제 1 배선층(RL1) 내에 제공되는 배선들(일 예로, 제 1 배선 패턴(122) 및 제 1 더미 패턴(124) 등) 간의 공간 또는 갭이 작을 수 있으며, 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)을 덮는 제 2 절연 패턴(130)의 상부면은 기복이 적을 수 있다. 즉, 제 2 절연 패턴(130)의 상기 상부면이 보다 평탄(flat)하게 제공될 수 있으며, 반도체 패키지의 제조 공정 등에서 불량의 발생이 적고, 배선층들(RL1, RL2) 간의 박리 등이 방지될 수 있다. 이에 따라, 본 발명에 따른 재배선 기판은 구조적 안정성이 향상될 수 있다.
도 1 내지 도 4를 계속 참조하여, 제 2 절연 패턴(130) 상에 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)이 제공될 수 있다. 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)은 제 2 절연 패턴(130) 상에서 수평으로 연장될 수 있다. 예를 들어, 제 2 배선 패턴(132)은 제 2 배선층(RL2)의 제 2 배선 부분(132a) 또는 제 2 패드 부분(132b)일 수 있다. 즉, 제 2 배선 패턴(132)은 재배선 기판(100) 내의 수평 재배선을 위한 구성일 수 있다. 제 2 배선 패턴(132)의 제 2 배선 부분(132a)은 재배선 기판(100)에 실장되는 전자 소자들에 입출력 신호를 제공하기 위한 제 1 신호 패턴(132a, 이하 제 2 배선 부분(132a)과 동일한 참조 번호로 표시한다.)일 수 있다.
제 2 더미 패턴(134)은 재배선 기판(100) 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 예를 들어, 제 2 더미 패턴(134)은 제 2 배선 패턴(132)과 전기적으로 절연될 수 있다. 도 4에 도시된 바와 같이, 제 2 더미 패턴(134)은 제 2 배선층(RL2)에서 제 2 배선 패턴(132)이 배치되지 않은 영역 상에 제공될 수 있다. 제 2 더미 패턴(134)은 수직 방향으로 제 2 배선 패턴(132)과 동일한 레벨에 위치할 수 있다. 즉, 제 2 더미 패턴(134)과 제 2 배선 패턴(132)은 제 2 절연 패턴(130) 상에서 하나의 도전층을 패터닝하여 형성된 패턴들일 수 있다.
제 2 배선 패턴(132) 및 제 2 더미 패턴(134)은 제 2 절연 패턴(130)의 상부면에 제공될 수 있다. 도시된 바와는 다르게, 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)은 제 2 절연 패턴(130)의 상부에 제공될 수 있다. 이 경우, 제 2 배선 패턴(132)의 상부면 및 제 2 더미 패턴(134)의 상부면은 제 2 절연 패턴(130)의 상부면 상으로 노출될 수 있다.
제 2 배선 패턴(132) 및 제 2 더미 패턴(134)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)은 구리(Cu)를 포함할 수 있다.
제 2 배선 패턴(132)의 아래에 제 2 비아들(136)이 제공될 수 있다. 제 2 비아들(136)은 제 2 배선층(RL2)의 제 2 배선 패턴(132)과 제 1 배선층(RL1)의 제 1 배선 패턴(122)을 연결하기 위한 구성일 수 있다. 예를 들어, 제 2 비아들(136)은 제 2 배선 패턴(132)의 일부, 구체적으로는 제 2 배선 패턴(132)의 제 2 패드 부분(132b)의 하부면 상에 제공될 수 있다. 제 2 비아들(136)은 제 2 배선 패턴(132)의 상기 제 2 패드 부분들로부터 연장되어 제 1 배선 패턴(122), 구체적으로는 제 1 배선 패턴(122)의 제 2 패드 부분(132b)의 상부면에 접속될 수 있다. 제 2 배선 패턴(132)은 제 2 비아들(136) 및 제 2 비아들(136)의 일부를 통해 제 1 기판 패드들(112)에 연결될 수 있다. 제 2 비아들(136)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 비아들(136)은 구리(Cu)를 포함할 수 있다.
제 2 배선 패턴(132)과 제 2 비아들(136)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 패드 부분(132b)과 제 2 비아들(136)은 일체를 이룰 수 있으며, 제 2 패드 부분(132b)은 헤드 부분이고, 제 2 비아들(136)은 테일 부분일 수 있다. 제 2 패드 부분(132b) 및 제 2 비아들(136)은 그들 사이에 경계면이 없을 수 있다. 이때, 제 2 비아들(136)과 연결되는 제 2 패드 부분(132b)의 폭은 제 2 비아들(136)의 폭보다 클 수 있다. 제 2 패드 부분(132b)과 제 2 비아들(136)은 T자 형상을 가질 수 있다.
제 2 절연 패턴(130)과 제 2 배선 패턴(132)의 사이 및 제 2 절연 패턴(130)과 제 2 더미 패턴(134) 사이에 배리어막 또는 시드막이 개재될 수 있다. 상기 배리어막 또는 상기 시드막은 제 2 배선 패턴(132), 제 2 더미 패턴(134) 및 제 2 비아들(136)의 측면들을 컨포멀(conformal)하게 덮을 수 있다. 즉, 상기 배리어막 또는 상기 시드막은 제 2 배선 패턴(132) 제 2 더미 패턴(134) 및 제 2 비아들(136)을 둘러쌀 수 있다. 상기 배리어막은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 1 배선층(RL1)의 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)의 형상 또는 배선 레이 아웃과 제 2 배선층(RL2)의 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)의 형상 또는 배선 레이아웃은 필요에 따라 서로 다르게 제공될 수 있다. 이하, 제 1 배선층(RL1)과 제 2 배선층(RL2)의 배선 레이아웃 및 형상에 대해 보다 상세히 설명하도록 한다.
도 1 내지 도 4를 참조하여, 제 2 배선층(RL2)의 제 2 배선 패턴(132)의 제 1 신호 패턴(132a)은 제 1 배선층(RL1)의 제 1 더미 패턴(124)과 수직으로 중첩될 수 있다. 즉, 제 1 더미 패턴(124)은 제 1 신호 패턴(132a)의 아래에 위치할 수 있다. 또한, 제 1 더미 패턴(124)은 제 1 배선 패턴(122)으로부터 수평으로 이격되어 배치될 수 있다.
제 1 더미 패턴(124)은 도트(dot) 패턴들(DP)을 포함할 수 있다. 예를 들어, 제 1 더미 패턴(124)은 동일한 평면 형상의 도트 패턴들(DP)이 일정한 주기 및 간격을 갖고 평면적으로 배열되는 패턴일 수 있다.
도 5에 도시된 바와 같이, 도트 패턴들(DP)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 여기서, 제 1 방향(D1) 및 제 2 방향(D2)은 제 1 배선층(RL1)의 상부면과 평행하고, 서로 교차하는 방향들일 수 있다. 도 5의 실시예에서 제 1 방향(D1)과 제 2 방향(D2)의 사이의 각은 90도일 수 있다. 즉, 도트 패턴들(DP)은 평면적 관점에서 그리드(grid) 형상으로 배열될 수 있다. 도트 패턴들(DP) 간의 간격은 1um 내지 50um일 수 있다. 도트 패턴들(DP)은 그에 인접한 제 1 신호 패턴(132a)과 수직으로 오버랩될 수 있다.
도트 패턴들(DP)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 도트 패턴들(DP)은, 도 5에 도시된 바와 같이 정사각형의 평면 형상을 갖거나, 또는 직사각형의 평면 형상을 가질 수 있다. 이때, 도트 패턴들(DP)의 폭은 1um 내지 30um일 수 있다.
이와는 다르게, 도 6에 도시된 바와 같이, 도트 패턴들(DP)은 원형의 평면 형상을 가질 수 있다. 이때, 도트 패턴들(DP)의 직경은 1um 내지 30um일 수 있다.
이와는 또 다르게, 도 7에 도시된 바와 같이, 도트 패턴들(DP)은 십자형의 평면 형상을 가질 수 있다. 예를 들어, 도트 패턴들(DP) 각각은 제 1 방향(D1)으로 연장되는 제 1 부분 및 상기 제 1 부분과 교차하여 제 2 방향(D2)으로 연장되는 제 2 부분을 가질 수 있다. 이때, 도트 패턴들(DP)의 긴 폭(일 예로, 상기 제 1 부분의 제 2 방향(D2)의 폭 또는 상기 제 2 부분의 제 1 방향(D1)의 폭 등)은 1um 내지 30um일 수 있다.
도 5 내지 7을 참조하여 도트 패턴들(DP)의 평면 형상에 대한 예시들을 설명하였으나, 도트 패턴들(DP)의 평면 형상은 이에 한정되는 것은 아니며, 도트 패턴들(DP)은 육각형 등의 다각형, 타원형 또는 라인(line)형의 다양한 평면 형상을 가질 수 있다.
도 5에서는 도트 패턴들(DP)들이 그리드 형상으로 배열되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 도 7에서와 같이 도트 패턴들(DP)이 십자형의 평면 형상을 갖는 경우, 도트 패턴들(DP)의 일부는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있고, 도트 패턴들(DP)의 다른 일부는 각각 서로 인접한 네 도트 패턴들(DP) 사이에 배치될 수 있다.
이와는 다르게, 도 8에 도시된 바와 같이, 도트 패턴들(DP)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 도 8의 실시예에서 제 1 방향(D1)과 제 2 방향(D2)의 사이의 각은 60도일 수 있다. 즉, 도트 패턴들(DP)은 평면적 관점에서 허니컴(honeycomb) 형상으로 배열될 수 있다.
본 발명의 실시예들에 따르면, 제 1 신호 패턴(132a)과 수직으로 중첩되는 제 1 더미 패턴(124)이 도트 패턴들(DP)로 구성됨에 따라, 전기적 신호의 전달량이 많은 제 1 신호 패턴(132a)과 그에 인접한 제 1 더미 패턴(124) 사이에서 발생할 수 있는 기생 커패시턴스가 작을 수 있다. 즉, 전기적 특성이 향상된 재배선 기판 및 이를 포함하는 반도체 패키지가 제공될 수 있다.
도 1 내지 도 4를 다시 참조하여, 제 1 배선층(RL1)의 제 1 배선 패턴(122)의 제 1 파워/그라운드 패턴(122a)은 제 2 배선층(RL2)의 제 2 더미 패턴(134)과 수직으로 중첩될 수 있다. 즉, 제 2 더미 패턴(134)은 제 1 파워/그라운드 패턴(122a)의 위에 위치할 수 있다. 또한, 제 2 더미 패턴(134)은 제 2 배선 패턴(132)으로부터 수평으로 이격되어 배치될 수 있다.
제 2 더미 패턴(134)은 평판(plate) 패턴을 포함할 수 있다. 예를 들어, 도 3 및 도 4에 도시된 바와 같이, 제 2 더미 패턴(134)은 제 2 배선 패턴(132)이 제공되지 않는 영역 상에서 제 1 파워/그라운드 패턴(122a)을 덮는 평판 형태를 가질 수 있다. 이때, 제 2 더미 패턴(134)의 평면 형상은 제 2 배선 패턴(132)이 제공되지 않는 상기 영역의 형상 및 제 1 파워/그라운드 패턴(122a)의 형상 및 배치에 따라 달라질 수 있다.
본 발명의 실시예들에 따르면, 제 1 파워/그라운드 패턴(122a)과 수직으로 중첩되는 제 2 더미 패턴(134)이 평판(plate) 패턴으로 구성됨에 따라, 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)을 덮는 절연 패턴의 상부면은 기복이 적을 수 있다. 즉, 상기 절연 패턴의 상부면이 보다 평탄(flat)하게 제공될 수 있으며, 반도체 패키지의 제조 공정 등에서 불량의 발생이 적고, 배선층들 간의 박리 등이 방지될 수 있다. 더욱이, 제 1 파워/그라운드 패턴(122a)을 통하여 전달되는 전력 신호 및 접지 신호는 대체적으로 균일한 전기 신호를 전달하고 상기 전기 신호의 변화가 작을 수 있다. 따라서, 평판 패턴의 제 2 더미 패턴(134)과 제 1 파워/그라운드 패턴(122a) 사이의 기생 커패시턴스가 형성된다 하더라도, 상기 기생 커패시턴스로 인한 상기 전기 신호의 손실 및 변조가 적을 수 있다. 이에 따라, 본 발명에 따른 재배선 기판은 전기적 특성 및 구조적 안정성이 향상될 수 있다.
도 4를 참조하여, 제 2 더미 패턴(134)은 관통 홀들(th)을 가질 수 있다. 관통 홀들(th)은 제 2 더미 패턴(134)을 수직으로 관통할 수 있다. 즉, 제 2 더미 패턴(134)은 복수의 관통 홀들(th)을 갖는 평판 패턴일 수 있다. 관통 홀들(th)은 제 2 더미 패턴(134) 상에서 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 이와는 다르게, 관통 홀들(th)은 제 2 더미 패턴(134)의 상부면과 평행한 방향을 따라 다양한 형태로 배열될 수 있다. 관통 홀들(th)은 재배선 기판(100)의 형성 공정 중, 절연 패턴의 형성 공정에서 발생되는 기체가 배출되는 통로로 이용될 수 있다. 이에 따라, 재배선 기판(100)의 형성 공정에서 상기 기체에 의한 제 2 더미 패턴(134)의 박리 등의 불량이 발생되지 않을 수 있다. 제 2 더미 패턴(134)의 관통 홀들(th)은 필요에 따라 제공되지 않을 수 있으며, 또는 제 2 더미 패턴(134) 상에서 국부적으로 제공될 수 있다.
도 1 내지 도 4를 계속 참조하여, 제 2 배선층(RL2) 상에 제 3 배선층(RL3) 및 제 4 배선층(RL4)이 차례로 적층될 수 있다. 제 3 배선층(RL3) 및 제 4 배선층(RL4)은 각각 제 1 배선층(RL1) 및 제 2 배선층(RL2)과 실질적으로 동일 또는 유사한 구성을 가질 수 있다.
제 3 배선층(RL3)은 전력 배선 또는 접지 배선을 위한 배선층일 수 있다. 제 3 배선층(RL3)은 제 1 절연 패턴(120), 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)을 포함할 수 있다. 즉, 재배선 기판(100)은 신호 배선을 위한 배선층들과 전력 배선 또는 접지 배선을 위한 배선층들이 교번하여 적층되는 구성을 가질 수 있다.
제 4 배선층(RL4)은 재배선 기판(100)에 실장되는 전자 소자들과 연결되는 입출력 배선을 위한 배선층일 수 있다. 제 4 배선층(RL4)은 제 2 절연 패턴(130), 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)을 포함할 수 있다.
제 2 배선층(RL2)의 제 2 더미 패턴(134)은 제 1 배선층(RL1) 또는 제 3 배선층(RL3)의 제 1 파워/그라운드 패턴(122a)과 수직으로 중첩될 수 있으며, 제 2 배선층(RL2)의 제 2 더미 패턴(134)은 평판 패턴을 포함할 수 있다.
제 3 배선층(RL3)의 제 1 더미 패턴(124)은 제 2 배선층(RL2) 또는 제 4 배선층(RL4)의 제 1 신호 패턴(132a)과 수직으로 중첩될 수 있으며, 제 3 배선층(RL3)의 제 1 더미 패턴(124)은 도트 패턴들(DP)을 포함할 수 있다.
제 4 배선층(RL4)의 제 2 더미 패턴(134)은 제 3 배선층(RL3) 또는 제 3 배선층(RL3)의 제 1 파워/그라운드 패턴(122a)과 수직으로 중첩될 수 있으며, 제 4 배선층(RL4)의 제 2 더미 패턴(134)은 평판 패턴을 포함할 수 있다.
상기에서는 제 1 배선층(RL1) 및 제 3 배선층(RL3)의 제 1 배선 패턴(122)이 제 1 파워/그라운드 패턴(122a) 만을 포함하고, 제 2 배선층(RL2) 및 제 4 배선층(RL4)의 제 2 배선 패턴(132)이 제 1 신호 패턴(132a) 만을 포함하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 1 배선층(RL1) 및 제 3 배선층(RL3)의 제 1 배선 패턴(122)은 제 1 파워/그라운드 패턴(122a) 외에 일부 신호 배선을 위한 배선 패턴을 포함할 수 있고고, 제 2 배선층(RL2) 및 제 4 배선층(RL4)의 제 2 배선 패턴(132)은 제 1 신호 패턴(132a) 외에 일부 접지 배선 및 전력 배선을 위한 배선 패턴을 포함할 수 있다. 배선층들의 다양한 형태에 대해서는 뒤에서 도면과 함께 설명하도록 한다.
도 1 내지 도 4를 계속 참조하여, 제 4 배선층(RL4) 상에 제 2 절연층(140)이 제공될 수 있다. 제 2 절연층(140)은 제 4 배선층(RL4)의 제 2 절연 패턴(130)을 덮을 수 있다. 제 2 절연층(140)은 감광성 폴리머 감광성 폴리머(Photoimageable dielectric: PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 또는, 제 2 절연층(140)은 절연성 폴리머를 포함할 수 있다.
제 2 절연층(140) 상에 제 2 기판 패드들(142)이 제공될 수 있다. 제 2 기판 패드들(142)은 재배선 기판(100)의 상부면 상으로 노출되는 노출 패턴에 해당할 수 있다. 제 2 기판 패드들(142)은 제 2 절연층(140)의 상부면 상으로 돌출될 수 있다. 구체적으로는, 제 2 기판 패드들(142)은 T자 형상의 단면을 가질 수 있다. 제 2 기판 패드들(142)의 헤드 부분은 제 2 절연층(140)의 상기 상부면 상에 제공될 수 있고, 제 2 기판 패드들(142)의 테일 부분은 제 2 절연층(140) 내에서 제 2 절연층(140)을 관통하여 제 4 배선층(RL4)의 제 2 배선 패턴(132)에 접속될 수 있다. 제 2 절연층(140) 상에 위치하는 제 2 기판 패드들(142)의 외부 소자를 실장하기 위한 재배선 기판(100)의 패드 부분들일 수 있다. 제 2 기판 패드들(142)는 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 기판 패드들(142)은 구리(Cu)를 포함할 수 있다.
제 2 기판 패드들(142)과 제 2 절연층(140)의 사이에 시드/배리어막(144)이 개재될 수 있다. 시드/배리어막(144)은 제 2 기판 패드들(142)의 하부면 또는 측면들을 컨포멀(conformal)하게 덮을 수 있다. 즉, 시드/배리어막(144)은 제 2 기판 패드들(142)을 둘러쌀 수 있다. 시드/배리어막(144)은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
도 9는 도 1의 B 영역을 확대 도시한 도면이다. 도 10 및 도 11은 본 발명의 실시예들에 따른 재배선 기판을 설명하기 위한 평면도들로, 재배선 기판의 배선층의 일 예시를 나타낸다. 이하의 실시예들에서, 도 1 내지 도 8의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 8의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 1과 도 9 내지 도 11을 함께 참조하여, 제 3 배선층(RL3)의 제 1 배선 패턴(122)은 제 1 배선 부분(122a)에 더해 제 3 배선 부분(122c)을 더 포함할 수 있다. 제 1 배선 패턴(122)의 제 1 배선 부분(122a)은 재배선 기판(100)에 실장되는 전자 소자들에 전력 또는 접지를 제공하기 위한 제 1 파워/그라운드 패턴(122a)일 수 있다. 제 1 배선 패턴(122)의 제 3 배선 부분(122c)은 재배선 기판(100)에 실장되는 상기 전자 소자들에 입출력 신호를 제공하기 위한 제 2 신호 패턴(122c)일 수 있다. 즉, 제 3 배선층(RL3)은 재배선 기판(100)에 실장되는 상기 전자 소자들을 위한 신호 배선, 전력 배선 및 접지 배선을 모두 포함하는 배선층일 수 있다.
제 2 배선층(RL2)은 제 2 절연 패턴(130), 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)에 더해 제 3 더미 패턴(138)을 더 포함할 수 있다. 제 2 더미 패턴(134) 및 제 3 더미 패턴(138)은 재배선 기판(100) 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 2 더미 패턴(134) 및 제 3 더미 패턴(138)은 제 2 배선층(RL2)에서 제 2 배선 패턴(132)이 배치되지 않은 영역 상에 제공될 수 있다. 제 2 더미 패턴(134) 및 제 3 더미 패턴(138)은 수직 방향으로 제 2 배선 패턴(132)과 동일한 레벨에 위치할 수 있다.
제 3 배선층(RL3)의 제 1 배선 패턴(122)의 제 1 파워/그라운드 패턴(122a)은 제 2 배선층(RL2)의 제 2 더미 패턴(134)과 수직으로 중첩될 수 있다. 즉, 제 2 더미 패턴(134)은 제 1 파워/그라운드 패턴(122a)의 아래에 위치할 수 있다. 제 2 더미 패턴(134)은 평판(plate) 패턴을 포함할 수 있다. 예를 들어, 제 2 더미 패턴(134)은 제 2 배선 패턴(132)이 제공되지 않는 영역 상에서 제 1 파워/그라운드 패턴(122a)을 덮는 평판 형태를 가질 수 있다.
제 3 배선층(RL3)의 제 1 배선 패턴(122)의 제 2 신호 패턴(122c)은 제 2 배선층(RL2)의 제 3 더미 패턴(138)과 수직으로 중첩될 수 있다. 즉, 제 3 더미 패턴(138)은 제 2 신호 패턴(122c)의 아래에 위치할 수 있다. 제 3 더미 패턴(138)은 도트(dot) 패턴들을 포함할 수 있다. 예를 들어, 제 3 더미 패턴(138)은 동일한 평면 형상의 상기 도트 패턴들이 일정한 주기 및 간격을 갖고 평면적으로 배열되는 패턴일 수 있다. 보다 상세하게는, 제 3 더미 패턴(138)의 상기 도트 패턴들은 제 3 배선층(RL3)과 평행한 제 1 방향 및 제 2 방향을 따라 배열될 수 있으며, 제 3 더미 패턴(138)의 상기 도트 패턴들 각각은 사각형, 원형, 십자형 또는 다각형의 평면 형상을 가질 수 있다.
본 발명의 실시예들에 따르면, 제 2 신호 패턴(122c) 및 제 1 파워/그라운드 패턴(122a)을 갖는 제 3 배선층(RL3)과 인접한 제 2 배선층(RL2)에서, 제 2 신호 패턴(122c)과 수직으로 중첩되는 제 3 더미 패턴(138) 및 제 1 파워/그라운드 패턴(122a)과 수직으로 중첩되는 제 2 더미 패턴(134)이 제공될 수 있다. 이에 따라, 제 2 배선층(RL2)의 제 2 절연 패턴(130)의 상부면은 기복이 적을 수 있으며, 동시에 전기적 신호의 전달량이 많은 제 2 신호 패턴(122c)과 그에 인접한 제 3 더미 패턴(138) 사이에서 발생할 수 있는 기생 커패시턴스가 작을 수 있다.
도 9 내지 도 11에서는, 제 2 신호 패턴(122c) 및 제 1 파워/그라운드 패턴(122a)이 제 3 배선층(RL3)에 제공되고, 제 3 더미 패턴(138) 및 제 2 더미 패턴(134)이 제 2 배선층(RL2)에 제공되는 것을 일 예로써 설명하였으나, 도 9 내지 도 11에서의 제 2 및 제 3 배선층들(RL2, RL3)은 서로 인접한 배선층들의 한 예시일 뿐, 본 발명이 이에 한정되는 것은 아니다. 즉, 재배선 기판(100)의 어느 하나의 배선층에 신호 배선을 위한 신호 패턴 및 전력/접지 배선을 위한 파워/그라운드 패턴이 동시에 제공될 수 있으며, 상기 어느 하나의 배선층의 바로 위 또는 바로 아래에 제공되는 배선층에 상기 신호 패턴과 수직으로 중첩되는 도트 패턴의 더미 패턴 및 상기 파워/그라운드 패턴과 수직으로 중첩되는 플레이트 패턴의 더미 패턴이 제공될 수 있다.
도 12는 도 1의 C 영역을 확대 도시한 도면들이다. 도 13은 도 12의 더미 패턴들의 배치를 설명하기 위한 평면도이다. 도 14는 도 1의 C 영역을 확대 도시한 도면이다. 설명의 편의를 위하여, 도 14에서는 더미 패턴들의 평면적 배치만을 도시하였으며, 그 외의 구성은 생략하였다.
도 12 및 도 13을 참조하여, 제 1 배선층(RL1)은 제 1 절연 패턴(120), 제 1 배선 패턴 및 제 1 더미 패턴(124)을 포함할 수 있다. 제 1 더미 패턴(124)은 재배선 기판 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 1 더미 패턴(124)은 제 1 배선층(RL1)에서 상기 제 1 배선 패턴이 배치되지 않은 영역 상에 제공될 수 있다. 제 1 더미 패턴(124)은 수직 방향으로 상기 제 1 배선 패턴과 동일한 레벨에 위치할 수 있다.
제 1 더미 패턴(124)은 도트(dot) 패턴들을 포함할 수 있다. 예를 들어, 제 1 더미 패턴(124)은 동일한 평면 형상의 상기 도트 패턴들이 일정한 주기 및 간격을 갖고 평면적으로 배열되는 패턴일 수 있다. 보다 상세하게는, 제 1 더미 패턴(124)의 상기 도트 패턴들은 제 1 배선층(RL1)과 평행한 제 1 방향 및 제 2 방향을 따라 배열될 수 있으며, 제 1 더미 패턴(124)의 상기 도트 패턴들 각각은 사각형, 원형, 십자형 또는 다각형의 평면 형상을 가질 수 있다.
제 2 배선층(RL2)은 제 2 절연 패턴(130), 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)에 더해 제 3 더미 패턴(138)을 더 포함할 수 있다. 제 2 더미 패턴(134) 및 제 3 더미 패턴(138)은 재배선 기판(100) 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 2 더미 패턴(134) 및 제 3 더미 패턴(138)은 제 2 배선층(RL2)에서 제 2 배선 패턴(132)이 배치되지 않은 영역 상에 제공될 수 있다. 제 2 더미 패턴(134) 및 제 3 더미 패턴(138)은 수직 방향으로 제 2 배선 패턴(132)과 동일한 레벨에 위치할 수 있다.
제 3 더미 패턴(138)은 도트(dot) 패턴들을 포함할 수 있다. 예를 들어, 제 3 더미 패턴(138)은 동일한 평면 형상의 상기 도트 패턴들이 일정한 주기 및 간격을 갖고 평면적으로 배열되는 패턴일 수 있다. 보다 상세하게는, 제 3 더미 패턴(138)의 상기 도트 패턴들은 제 2 배선층(RL2)과 평행한 제 1 방향 및 제 2 방향을 따라 배열될 수 있으며 제 3 더미 패턴(138)의 상기 도트 패턴들 각각은 사각형, 원형, 십자형 또는 다각형의 평면 형상을 가질 수 있다.
도 12 및 도 13에 도시된 바와 같이, 제 1 더미 패턴(124)이 배치되는 영역은 제 3 더미 패턴(138)이 배치되는 영역과 수직으로 중첩될 수 있다. 이때, 제 1 더미 패턴(124)의 상기 도트 패턴들은 제 3 더미 패턴(138)의 상기 도트 패턴들과 수평으로 쉬프트(shift)되어 배치될 수 있다. 즉, 제 1 더미 패턴(124)의 상기 도트 패턴들 각각은 제 3 더미 패턴(138)의 상기 도트 패턴들과 수직으로 중첩되지 않을 수 있으며, 평면적 관점에서 제 1 더미 패턴(124)의 상기 도트 패턴들 각각은 제 3 더미 패턴(138)의 상기 도트 패턴들과 수평으로 이격되어 있을 수 있다.
보다 상세하게는, 도 13에 도시된 바와 같이, 제 1 더미 패턴(124)의 도트 패턴들은 제 1 배선층(RL1)의 상부면에 평행한 제 1 방향 및 상기 제 1 방향과 교차하는 제 2 방향으로 배열될 수 있다. 일 예로, 제 1 더미 패턴(124)의 도트 패턴들은 격자 형태로 배열될 수 있다.
제 3 더미 패턴(138)의 도트 패턴들은 상기 제 1 방향 및 상기 제 2 방향으로 배열될 수 있다. 일 예로, 제 3 더미 패턴(138)의 도트 패턴들은 격자 형태로 배열될 수 있다.
제 3 더미 패턴(138)의 상기 도트 패턴들과 제 1 더미 패턴(124)의 상기 도트 패턴들의 직경은 1um 내지 30um일 수 있다. 제 3 더미 패턴(138)의 상기 도트 패턴들 간의 간격과 제 1 더미 패턴(124)의 상기 도트 패턴들 간의 간격은 1um 내지 50um일 수 있다.
평면적 관점에서, 제 3 더미 패턴(138)의 상기 도트 패턴들의 하나는 서로 인접하는 제 1 더미 패턴(124)의 상기 도트 패턴들 사이에 위치할 수 있다. 1 더미 패턴(124)의 상기 도트 패턴들이 격자 형태로 배열되는 도 13의 실시예에서, 제 3 더미 패턴(138)의 도트 패턴들의 하나는 서로 인접하는 제 1 더미 패턴(124)의 4개의 상기 도트 패턴들 사이에 위치할 수 있다. 이때, 제 3 더미 패턴(138)의 상기 도트 패턴들 각각은 제 1 더미 패턴(124)의 상기 도트 패턴들과 수직으로 중첩되지 않을 수 있다. 평면적 관점에서, 제 3 더미 패턴(138)의 상기 도트 패턴들과 제 1 더미 패턴(124)의 상기 도트 패턴들 중 서로 인접한 둘을 기준으로, 제 1 더미 패턴(124)의 일 도트 패턴의 중심으로부터 제 3 더미 패턴(138)의 일 도트 패턴의 측면까지의 거리는 1um 내지 50um일 수 있다. 일 예로, 제 1 방향(D1)을 따라 하나의 제 1 더미 패턴(124)의 중심으로부터 인접한 제 3 더미 패턴(138)의 제 1 방향(D1)의 측면까지의 제 1 거리(sdx), 및 제 2 방향(D2)을 따라 하나의 제 1 더미 패턴(124)의 중심으로부터 인접한 제 3 더미 패턴(138)의 제 2 방향(D2)의 측면까지의 제 2 거리(sdy)는 각각 1um 내지 50um일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 3 더미 패턴(138)의 상기 도트 패턴들 각각은 제 1 더미 패턴(124)의 상기 도트 패턴들과 수직으로 일부 중첩될 수 있다.
본 발명의 실시예들에 따르면, 제 1 더미 패턴(124)의 도트 패턴들과 제 3 더미 패턴(138)의 도트 패턴들과 수평으로 쉬프트(shift)되어 배치됨에 따라, 제 1 배선층(RL1) 내에 제공되는 배선들 간의 제 1 갭(ga1)이 제 2 배선층(RL2) 내에 제공되는 배선들 간의 제 2 갭(ga2)과 수직으로 정렬되지 않을 수 있다. 즉, 제 1 배선층(RL1) 내에 제공되는 배선들 간의 제 1 갭(ga1)과 제 2 배선층(RL2) 내에 제공되는 배선들 간의 제 2 갭(ga2)은 서로 일부만 중첩되도록 수평으로 쉬프트(shift)될 수 있다. 이때, 제 1 더미 패턴(124)과 제 3 더미 패턴(138)은 서로 수직으로 중첩되지 않을 수 있다. 그러나, 도 12에 도시된 바와는 다르게, 제 1 배선층(RL1) 내에 제공되는 배선들 간의 제 1 갭(ga1)과 제 2 배선층(RL2) 내에 제공되는 배선들 간의 제 2 갭(ga2)은 서로 수직으로 중첩되지 않을 수도 있다. 평면적 관점에서, 제 1 배선층(RL1)의 제 1 절연 패턴(120)의 상부면에 형성되는 기복과 제 2 배선층(RL2)의 제 2 절연 패턴(130)의 상부면에 형성되는 기복의 위치가 서로 다를 수 있다. 이에 따라, 배선층들(RL1, RL2)의 기복들이 서로 보상될 수 있으며, 재배선 기판의 상부면이 평탄하게 제공될 수 있다.
이와는 다르게, 도 14에 도시된 바와 같이, 제 1 더미 패턴(124)이 배치되는 영역은 제 3 더미 패턴(138)이 배치되는 영역과 수직으로 중첩될 수 있다. 이때, 제 1 더미 패턴(124)의 도트 패턴들은 제 3 더미 패턴(138)의 도트 패턴들과 수직으로 정렬되어 배치될 수 있다. 즉, 제 1 더미 패턴(124)의 도트 패턴들 각각은 제 3 더미 패턴(138)의 도트 패턴들과 수직으로 중첩될 수 있다.
도 12 내지 도 14에서는, 제 1 더미 패턴(124)이 제 1 배선층(RL1)에 제공되고, 제 3 더미 패턴(138)이 제 2 배선층(RL2)에 제공되는 것을 일 예로써 설명하였으나, 도 12 내지 도 14에서의 제 1 및 제 2 배선층들(RL1, RL2)은 서로 인접한 배선층들의 한 예시일 뿐, 본 발명이 이에 한정되는 것은 아니다. 즉, 재배선 기판의 서로 적층되는 두 배선층들 모두에 도트 패턴의 더미 패턴이 제공될 수 있으며, 상기 두 배선층들의 더미 패턴이 제공되는 영역들은 수직으로 중첩될 수 있다.
도 15는 도 1의 D 영역을 확대 도시한 도면이다.
도 15를 참조하여, 제 1 배선층(RL1)은 제 1 절연 패턴(120), 제 1 배선 패턴 및 제 1 더미 패턴(124)을 포함할 수 있다. 제 1 더미 패턴(124)은 재배선 기판 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 1 더미 패턴(124)은 제 1 배선층(RL1)에서 상기 제 1 배선 패턴이 배치되지 않은 영역 상에 제공될 수 있다.
제 2 배선층(RL2)은 제 2 절연 패턴(130), 제 2 배선 패턴 및 제 2 더미 패턴을 포함할 수 있다. 제 2 배선층(RL2)의 상기 제 2 배선 패턴은 제 2 배선 부분(132a)을 포함할 수 있다. 상기 제 2 배선 패턴의 제 2 배선 부분(132a)은 상기 재배선 기판에 실장되는 전자 소자들에 입출력 신호를 제공하기 위한 제 1 신호 패턴(132a)일 수 있다.
제 3 배선층(RL3)은 제 1 절연 패턴(120), 제 1 배선 패턴 및 제 4 더미 패턴(128)을 포함할 수 있다. 제 4 더미 패턴(128)은 상기 재배선 기판 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 4 더미 패턴(128)은 제 3 배선층(RL3)에서 상기 제 1 배선 패턴이 배치되지 않은 영역 상에 제공될 수 있다.
제 2 배선층(RL2)의 상기 제 2 배선 패턴의 제 1 신호 패턴(132a)은 제 1 배선층(RL1)의 제 1 더미 패턴(124) 및 제 3 배선층(RL3)의 제 4 더미 패턴(128)과 수직으로 중첩될 수 있다. 즉, 제 1 더미 패턴(124) 및 제 4 더미 패턴(128)은 각각 제 1 신호 패턴(132a)의 위아래에 위치할 수 있다.
제 1 신호 패턴(132a)의 위아래에 배치되는 제 1 더미 패턴(124) 및 제 4 더미 패턴(128)은 서로 다른 형태의 패턴을 포함할 수 있다.
제 1 더미 패턴(124)은 도트(dot) 패턴들을 포함할 수 있다. 예를 들어, 제 1 더미 패턴(124)은 동일한 평면 형상의 상기 도트 패턴들이 일정한 주기 및 간격을 갖고 평면적으로 배열되는 패턴일 수 있다. 보다 상세하게는, 제 1 더미 패턴(124)의 상기 도트 패턴들은 제 1 배선층(RL1)과 평행한 제 1 방향 및 제 2 방향을 따라 배열될 수 있으며, 제 1 더미 패턴(124)의 상기 도트 패턴들 각각은 사각형, 원형, 십자형 또는 다각형의 평면 형상을 가질 수 있다.
제 4 더미 패턴(128)은 평판(plate) 패턴을 포함할 수 있다. 예를 들어, 제 4 더미 패턴(128)은 제 3 배선층(RL3)의 상기 제 1 배선 패턴이 제공되지 않는 영역 상에서 제 1 신호 패턴(132a)을 덮는 평판 형태를 가질 수 있다.
상기에서 설명한 제 1 더미 패턴(124) 및 제 4 더미 패턴(128)의 형태는 일 예시일 뿐이며, 제 1 더미 패턴(124) 및 제 4 더미 패턴(128) 중 어느 하나는 도트 패턴들을 포함하고, 제 1 더미 패턴(124) 및 제 4 더미 패턴(128) 중 다른 하나는 라인 패턴, 평판 패턴 또는 바(bar) 패턴 등의 다양한 패턴들을 포함할 수 있다.
도 16은 도 1의 E 영역을 확대 도시한 도면이다.
도 16을 참조하여, 제 1 배선층(RL1)은 제 1 절연 패턴(120), 제 1 배선 패턴 및 제 1 더미 패턴(124)을 포함할 수 있다. 제 1 더미 패턴(124)은 재배선 기판 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 1 더미 패턴(124)은 제 1 배선층(RL1)에서 상기 제 1 배선 패턴이 배치되지 않은 영역 상에 제공될 수 있다.
제 2 배선층(RL2)은 제 2 절연 패턴(130), 제 2 배선 패턴 및 제 2 더미 패턴을 포함할 수 있다. 제 2 배선층(RL2)의 상기 제 2 배선 패턴은 제 2 배선 부분(132a)을 포함할 수 있다. 상기 제 2 배선 패턴의 제 2 배선 부분(132a)은 상기 재배선 기판에 실장되는 전자 소자들에 입출력 신호를 제공하기 위한 제 1 신호 패턴(132a)일 수 있다.
제 3 배선층(RL3)은 제 1 절연 패턴(120), 제 1 배선 패턴 및 제 1 더미 패턴(124)을 포함할 수 있다. 제 1 더미 패턴(124)은 상기 재배선 기판 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 1 더미 패턴(124)은 제 3 배선층(RL3)에서 상기 제 1 배선 패턴이 배치되지 않은 영역 상에 제공될 수 있다.
제 2 배선층(RL2)의 상기 제 2 배선 패턴의 제 1 신호 패턴(132a)은 제 1 배선층(RL1)의 제 1 더미 패턴(124) 및 제 3 배선층(RL3)의 제 1 더미 패턴(124)과 수직으로 중첩될 수 있다. 즉, 제 1 배선층(RL1) 및 제 3 배선층(RL3)의 제 1 더미 패턴들(124)은 각각 제 1 신호 패턴(132a)의 위아래에 위치할 수 있다.
도 15에서 도시된 바와는 다르게, 제 1 신호 패턴(132a)의 위아래에 배치되는 제 1 더미 패턴(124) 및 제 4 더미 패턴(128)은 동일 또는 유사한 형태의 패턴을 포함할 수 있다.
제 1 배선층(RL1) 및 제 3 배선층(RL3)의 제 1 더미 패턴들(124)은 도트(dot) 패턴들을 포함할 수 있다. 예를 들어, 제 1 배선층(RL1) 및 제 3 배선층(RL3)의 제 1 더미 패턴들(124)은 각각 동일한 평면 형상의 상기 도트 패턴들이 일정한 주기 및 간격을 갖고 평면적으로 배열되는 패턴일 수 있다. 보다 상세하게는, 제 1 더미 패턴들(124)의 상기 도트 패턴들은 제 1 배선층(RL1)과 평행한 제 1 방향 및 제 2 방향을 따라 배열될 수 있으며, 제 1 더미 패턴들(124)의 상기 도트 패턴들 각각은 사각형, 원형, 십자형 또는 다각형의 평면 형상을 가질 수 있다. 이때, 제 1 배선층(RL1) 및 제 3 배선층(RL3)의 제 1 더미 패턴들(124)은, 도 12를 참조하여 설명한 제 1 배선층(RL1, 도 12 참조)의 제 1 더미 패턴(124, 도 12 참조)과 제 2 배선층(RL2, 도 12 참조)의 제 3 더미 패턴(138, 도 12 참조)과 유사하게, 수평으로 쉬프트(shift)되어 배치될 수 있다. 또는, 제 1 배선층(RL1) 및 제 3 배선층(RL3)의 제 1 더미 패턴들(124)은, 도 14를 참조하여 설명한 제 1 배선층(RL1, 도 14 참조)의 제 1 더미 패턴(124, 도 14 참조)과 제 2 배선층(RL2, 도 14 참조)의 제 3 더미 패턴(138, 도 12 참조)과 유사하게, 수직으로 정렬되어 배치될 수 있다.
본 발명의 실시예들에 따르면, 입출력 신호를 위한 제 1 신호 패턴(132a)의 위아래에 배치되는 더미 패턴들이 도트 패턴들(DP)로 구성됨에 따라, 전기적 신호의 전달량이 많은 제 1 신호 패턴(132a)과 그에 인접한 제 1 더미 패턴(124) 사이에서 발생할 수 있는 기생 커패시턴스가 작을 수 있다. 즉, 전기적 특성이 향상된 재배선 기판 및 이를 포함하는 반도체 패키지가 제공될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17을 참조하여, 재배선 기판(100)이 제공될 수 있다. 재배선 기판(100)은 도 1 내지 도 16을 참조하여 설명한 재배선 기판(100)과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 재배선 기판(100)은 제 1 절연층(110) 및 적어도 둘 이상의 배선층들을 포함할 수 있다.
제 1 절연층(110)은 제 1 절연층(110)의 상부의 상기 배선층들과 전기적으로 연결되는 제 1 기판 패드들(112)을 가질 수 있다.
제 1 절연 패턴(120)은 제 1 절연층(110)을 덮을 수 있다. 제 1 절연 패턴(120) 상에 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)이 제공될 수 있다. 제 1 배선 패턴(122)은 파워/그라운드 패턴을 포함할 수 있다. 제 1 더미 패턴(124)은 재배선 기판(100) 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 1 절연 패턴(120), 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)은 하나의 제 1 배선층을 형성할 수 있다.
제 2 절연 패턴(130)은 제 1 절연 패턴(120) 상에서 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)을 덮을 수 있다. 제 2 절연 패턴(130) 상에 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)이 제공될 수 있다. 제 2 배선 패턴(132)은 신호 패턴을 포함할 수 있다. 제 2 더미 패턴(134)은 재배선 기판(100) 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 2 절연 패턴(130), 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)은 하나의 제 2 배선층을 형성할 수 있다.
제 1 더미 패턴(124)은 제 2 배선 패턴(132)의 상기 신호 패턴과 수직으로 중첩될 수 있으며, 제 1 더미 패턴(124)은 도트(dot) 패턴들을 포함할 수 있다.
제 2 더미 패턴(134)은 제 1 배선 패턴(122)의 상기 파워/그라운드 패턴과 수직으로 중첩될 수 있으며, 제 2 더미 패턴(134)은 평판(plate) 패턴들을 포함할 수 있다.
상기 제 1 배선층 및 상기 제 2 배선층이 교번하여 적층될 수 있다. 최상단의 상기 제 2 배선층 상에 제 2 절연층(140)이 제공될 수 있다. 제 2 절연층(140) 상에 제 2 기판 패드들(142)이 제공될 수 있다.
재배선 기판(100)의 아래에 기판 단자들(114) 배치될 수 있다. 상세하게는, 기판 단자들(114)은 재배선 기판(100)의 하부면 상에 배치되는 제 1 기판 패드들(112) 상에 배치될 수 있다. 기판 단자들(114)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 기판 단자들(114)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
재배선 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 반도체 칩(200)은 그의 일면 상에 집적 회로를 포함할 수 있다. 반도체 칩(200)의 상기 집적 회로는 로직 회로 또는 메모리 회로를 포함할 수 있다. 즉, 반도체 칩(200)은 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 반도체 칩(200)의 하부면은 활성면(active surface)이고, 반도체 칩(200)의 상부면은 비활성면(inactive surface)일 수 있다. 반도체 칩(200)의 하부면 상에 칩 패드들(202)이 배치될 수 있고, 칩 패드들(202) 상에 연결 단자들(204)이 제공될 수 있다. 연결 단자들(204)은 반도체 칩(200)의 상기 집적 회로와 전기적으로 연결될 수 있다.
반도체 칩(200)은 재배선 기판(100) 상에 실장될 수 있다. 예를 들어, 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 기판(100)에 실장될 수 있다. 반도체 칩(200)은 연결 단자들(204)을 통해 재배선 기판(100)의 제 2 기판 패드들(142)에 접속될 수 있다. 연결 단자들(204)은 재배선 기판(100)의 2 기판 패드들(142)과 칩 패드들(202) 사이에 제공될 수 있다
재배선 기판(100)과 반도체 칩(200) 사이에 언더필(under fill) 막(206)이 제공될 수 있다. 언더필 막(206)은 재배선 기판(100)과 반도체 칩(200) 사이의 공간을 채우고, 연결 단자들(204)을 둘러쌀 수 있다.
재배선 기판(100) 상에 몰딩막(210)이 제공될 수 있다. 몰딩막(210)은 재배선 기판(100)의 상부면을 덮을 수 있다. 몰딩막(210)은 반도체 칩(200)을 둘러쌀 수 있다 몰딩막(210)은 절연 물질을 포함할 수 있다. 예를 들어, 몰딩막(210)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다
도 18은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 18을 참조하여, 패키지 기판(10)이 제공될 수 있다. 패키지 기판(10)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(10)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 패키지 기판(10)은 그의 상부면 상에 배치되는 패드들을 가질 수 있다.
패키지 기판(10)의 아래에 외부 단자들(12) 배치될 수 있다. 상세하게는, 외부 단자들(12)은 패키지 기판(10)의 하부면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(12)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자들(12)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(10) 상에 인터포저(100)가 제공될 수 있다. 인터포저(100)는 도 1 내지 도 16을 참조하여 설명한 재배선 기판(100)과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 인터포저(100)는 제 1 절연층(110) 및 적어도 둘 이상의 배선층들을 포함할 수 있다.
제 1 절연층(110)은 제 1 절연층(110)의 상부의 상기 배선층들과 전기적으로 연결되는 제 1 기판 패드들(112)을 가질 수 있다.
제 1 절연 패턴(120)은 제 1 절연층(110)을 덮을 수 있다. 제 1 절연 패턴(120) 상에 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)이 제공될 수 있다. 제 1 배선 패턴(122)은 파워/그라운드 패턴을 포함할 수 있다. 제 1 더미 패턴(124)은 인터포저(100) 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 1 절연 패턴(120), 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)은 하나의 제 1 배선층을 형성할 수 있다.
제 2 절연 패턴(130)은 제 1 절연 패턴(120) 상에서 제 1 배선 패턴(122) 및 제 1 더미 패턴(124)을 덮을 수 있다. 제 2 절연 패턴(130) 상에 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)이 제공될 수 있다. 제 2 배선 패턴(132)은 신호 패턴을 포함할 수 있다. 제 2 더미 패턴(134)은 인터포저(100) 내에서 전기적으로 플로팅(floating)된 패턴일 수 있다. 제 2 절연 패턴(130), 제 2 배선 패턴(132) 및 제 2 더미 패턴(134)은 하나의 제 2 배선층을 형성할 수 있다.
제 1 더미 패턴(124)은 제 2 배선 패턴(132)의 상기 신호 패턴과 수직으로 중첩될 수 있으며, 제 1 더미 패턴(124)은 도트(dot) 패턴들을 포함할 수 있다.
제 2 더미 패턴(134)은 제 1 배선 패턴(122)의 상기 파워/그라운드 패턴과 수직으로 중첩될 수 있으며, 제 2 더미 패턴(134)은 평판(plate) 패턴들을 포함할 수 있다.
상기 제 1 배선층 및 상기 제 2 배선층이 교번하여 적층될 수 있다. 최상단의 상기 제 2 배선층 상에 제 2 절연층(140)이 제공될 수 있다. 제 2 절연층(140) 상에 제 2 기판 패드들(142)이 제공될 수 있다.
인터포저(100)는 패키지 기판(10)의 상부면 상에 실장될 수 있다. 인터포저(100)의 하부면 상에 기판 단자들(114)이 배치될 수 있다. 기판 단자들(114)은 패키지 기판(10)의 상기 패드들과 인터포저(100)의 제 1 기판 패드들(112) 사이에 제공될 수 있다. 기판 단자들(114)은 인터포저(100)를 패키지 기판(10)에 전기적으로 연결시킬 수 있다. 예를 들어, 인터포저(100)는 패키지 기판(10)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 기판 단자들(114)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump) 등을 포함할 수 있다.
패키지 기판(10)과 인터포저(100) 사이에 제 1 언더필(under fill) 막(104)이 제공될 수 있다. 제 1 언더필 막(104)은 패키지 기판(10)과 인터포저(100) 사이의 공간을 채우고, 기판 단자들(114)을 둘러쌀 수 있다.
인터포저(100) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 베이스 기판, 상기 베이스 기판 상에 적층되는 제 1 반도체 칩들(320), 및 제 1 반도체 칩들(320)을 둘러싸는 제 1 몰딩막(330)을 포함할 수 있다. 이하, 칩 스택(CS)의 구성을 상세히 설명한다.
상기 베이스 기판은 베이스 반도체 칩(310)일 수 있다. 예를 들어, 상기 베이스 기판은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 이하, 베이스 반도체 칩(310)은 상기 베이스 기판과 동일한 구성 요소를 지칭하는 것이며, 상기 베이스 반도체 칩과 베이스 기판과 동일한 참조 번호를 사용할 수 있다.
베이스 반도체 칩(310)은 베이스 회로층(312) 및 베이스 관통 전극들(314)을 포함할 수 있다. 베이스 회로층(312)은 베이스 반도체 칩(310)의 하부면 상에 제공될 수 있다. 베이스 회로층(312)은 집적 회로를 포함할 수 있다. 예를 들어, 베이스 회로층(312)은 메모리 회로일 수 있다. 즉, 베이스 반도체 칩(310)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 베이스 관통 전극들(314)은 인터포저(100)의 상부면에 수직한 방향으로 베이스 반도체 칩(310)을 관통할 수 있다. 베이스 관통 전극들(314)과 베이스 회로층(312)은 전기적으로 연결될 수 있다. 베이스 반도체 칩(310)의 하부면은 활성면(active surface)일 수 있다. 도 18에서는 상기 베이스 기판이 베이스 반도체 칩(310)을 포함하는 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 상기 베이스 기판은 베이스 반도체 칩(310)을 포함하지 않을 수 있다.
베이스 반도체 칩(310)은 보호막, 제 1 연결 단자들(316)을 더 포함할 수 있다. 상기 보호막은 베이스 반도체 칩(310)의 하부면 상에 배치되어, 베이스 회로층(312)을 덮을 수 있다. 상기 보호막은 실리콘 질화물(SiN)을 포함할 수 있다. 제 1 연결 단자들(316)은 베이스 반도체 칩(310)의 하부면 상에 제공될 수 있다. 제 1 연결 단자들(316)은 베이스 회로층(312)의 입출력 회로(즉, 상기 메모리 회로)와 전기적으로 연결될 수 있다. 제 1 연결 단자들(316)은 상기 보호막으로부터 노출될 수 있다.
제 1 반도체 칩(320)은 베이스 반도체 칩(310) 상에 실장될 수 있다. 즉, 제 1 반도체 칩(320)은 베이스 반도체 칩(310)과 칩 온 웨이퍼(chip on wafer: COW) 구조를 이룰 수 있다. 제 1 반도체 칩(320)의 폭은 베이스 반도체 칩(310)의 폭보다 작을 수 있다.
제 1 반도체 칩(320)은 제 1 회로층(322) 및 제 1 관통 전극들(324)을 포함할 수 있다. 제 1 회로층(322)은 메모리 회로를 포함할 수 있다. 즉, 제 1 반도체 칩(320)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 제 1 회로층(322)은 베이스 회로층(312)과 동일한 회로를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 관통 전극들(324)은 인터포저(100)의 상부면에 수직한 방향으로 제 1 반도체 칩(320)을 관통할 수 있다. 제 1 관통 전극들(324)과 제 1 회로층(322)은 전기적으로 연결될 수 있다. 제 1 반도체 칩(320)의 하부면은 활성면(active surface)일 수 있다. 제 1 반도체 칩(320)의 하부면 상에 칩 범프들(326)이 제공될 수 있다. 칩 범프들(326)은 베이스 반도체 칩(310)과 제 1 반도체 칩(320) 사이에서, 베이스 반도체 칩(310) 및 제 1 반도체 칩(320)을 전기적으로 연결시킬 수 있다.
제 1 반도체 칩(320)은 복수로 제공될 수 있다. 예를 들어, 베이스 반도체 칩(310) 상에 복수 개의 제 1 반도체 칩들(320)이 적층될 수 있다. 제 1 반도체 칩들(320)은 8개 내지 32개가 적층될 수 있다. 칩 범프들(326)은 제 1 반도체 칩들(320) 사이에 각각 제공될 수 있다. 이때, 최상단에 배치되는 제 1 반도체 칩(320)은 제 1 관통 전극(324)을 포함하지 않을 수 있다. 또한, 최상단에 배치되는 제 1 반도체 칩(320)의 두께는 그의 아래에 배치되는 제 1 반도체 칩들(320)의 두께보다 두꺼울 수 있다.
도시하지는 않았으나, 접착층이 제 1 반도체 칩들(320) 사이에 제공될 수 있다. 상기 접착층은 비전도성 필름(non-conductive film: NCF)을 포함할 수 있다. 상기 접착층은 제 1 반도체 칩들(320) 사이의 칩 범프들(326) 사이에 개재되어, 칩 범프들(326) 간에 전기적 쇼트의 발생을 방지할 수 있다.
베이스 반도체 칩(310)의 상부면 상에 제 1 몰딩막(330)이 배치될 수 있다. 제 1 몰딩막(330)은 베이스 반도체 칩(310)을 덮을 수 있으며, 제 1 반도체 칩들(320)을 둘러쌀 수 있다. 제 1 몰딩막(330)의 상부면은 최상단의 제 1 반도체 칩(320)의 상부면과 공면을 이룰 수 있으며, 최상단의 제 1 반도체 칩(320)은 제 1 몰딩막(330)으로부터 노출될 수 있다. 제 1 몰딩막(330)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 제 1 몰딩막(330)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기와 같이 칩 스택(CS)이 제공될 수 있다. 칩 스택(CS)은 인터포저(100) 상에 실장될 수 있다. 예를 들어, 칩 스택(CS)은 베이스 반도체 칩(310)의 제 1 연결 단자들(316)을 통해 인터포저(100)의 제 2 기판 패드들(142)에 접속될 수 있다. 제 1 연결 단자들(316)은 인터포저(100)의 제 2 기판 패드들(142)과 베이스 회로층(312) 사이에 제공될 수 있다.
인터포저(100)와 칩 스택(CS) 사이에 제 2 언더필(under fill) 막(304)이 제공될 수 있다. 제 2 언더필 막(304)은 인터포저(100)와 베이스 반도체 칩(310) 사이의 공간을 채우고, 제 1 연결 단자들(316)을 둘러쌀 수 있다.
인터포저(100) 상에 제 2 반도체 칩(400)이 배치될 수 있다. 제 2 반도체 칩(400)은 칩 스택(CS)과 이격되어 배치될 수 있다. 제 2 반도체 칩(400)의 두께는 제 1 반도체 칩들(320)의 두께보다 두꺼울 수 있다. 제 2 반도체 칩(400)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 반도체 칩(400)은 제 2 회로층(402)을 포함할 수 있다. 제 2 회로층(402)은 로직 회로를 포함할 수 있다. 즉, 제 2 반도체 칩(400)은 로직 칩(logic chip)일 수 있다. 제 2 반도체 칩(400)의 하부면은 활성면(active surface)이고, 제 2 반도체 칩(400)의 상부면은 비활성면(inactive surface)일 수 있다. 제 2 반도체 칩(400)의 하부면 상에 제 2 연결 단자들(404)이 제공될 수 있다. 제 2 연결 단자들(404)은 제 2 회로층(402)의 입출력 회로(즉, 상기 로직 회로)와 전기적으로 연결될 수 있다.
제 2 반도체 칩(400)은 인터포저(100) 상에 실장될 수 있다. 예를 들어, 제 2 반도체 칩(400)은 제 2 연결 단자들(404)을 통해 인터포저(100)의 제 2 기판 패드들(142)에 접속될 수 있다. 제 2 연결 단자들(404)은 인터포저(100)의 제 2 기판 패드들(142)과 제 2 회로층(402) 사이에 제공될 수 있다.
인터포저(100)와 제 2 반도체 칩(400) 사이에 제 3 언더필(under fill) 막(406)이 제공될 수 있다. 제 3 언더필 막(406)은 인터포저(100)와 제 2 반도체 칩(400) 사이의 공간을 채우고, 제 2 연결 단자들(404)을 둘러쌀 수 있다.
인터포저(100) 상에 제 2 몰딩막(500)이 제공될 수 있다. 제 2 몰딩막(500)은 인터포저(100)의 상부면을 덮을 수 있다. 제 2 몰딩막(500)은 칩 스택(CS) 및 제 2 반도체 칩(400)을 둘러쌀 수 있다. 제 2 몰딩막(500)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 몰딩막(500)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 재배선 기판 110: 제 1 절연층
120: 제 1 절연 패턴 122: 제 1 배선 패턴
122a: 제 1 파워/그라운드 패턴 124: 제 1 더미 패턴
130: 제 2 절연 패턴 132: 제 2 배선 패턴
132: 제 1 신호 패턴 134: 제 2 더미 패턴
140: 제 2 절연층
RL1: 제 1 배선층 RL2: 제 2 배선층
RL3: 제 3 배선층 RL4: 제 4 배선층
DP: 더미 패턴

Claims (20)

  1. 제 1 절연 패턴 및 상기 제 1 절연 패턴 내의 제 1 더미 패턴과 제 2 더미 패턴을 갖는 제 1 배선층; 및
    제 2 절연 패턴 및 상기 제 2 절연 패턴 내의 신호 패턴과 파워/그라운드 패턴을 갖고, 상기 제 1 배선층 상에 적층되는 제 2 배선층을 포함하되,
    상기 제 1 더미 패턴은 상기 신호 패턴의 아래에 위치하고,
    상기 제 2 더미 패턴은 상기 파워/그라운드 패턴의 아래에 위치하고,
    상기 제 1 더미 패턴은 도트(dot) 패턴들을 포함하고,
    상기 제 2 더미 패턴은 평판(plate) 패턴을 포함하는 재배선 기판.
  2. 제 1 항에 있어서,
    상기 제 1 더미 패턴의 상기 도트 패턴들은 상기 신호 패턴과 수직으로 오버랩(overlap)되고,
    상기 제 2 더미 패턴의 상기 평판 패턴은 상기 파워/그라운드 패턴과 수직으로 오버랩되는 재배선 기판.
  3. 제 1 항에 있어서,
    상기 제 1 더미 패턴의 상기 도트 패턴들은 상기 제 1 배선층의 상부면과 평행하고 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배열되는 재배선 기판.
  4. 제 1 항에 있어서,
    상기 제 2 더미 패턴의 상기 평판 패턴은 상기 평판 패턴을 수직으로 관통하는 홀들을 포함하되,
    상기 홀들은 상기 제 1 배선층의 상부면과 평행한 방향으로 배열되는 재배선 기판.
  5. 제 1 항에 있어서,
    제 3 절연 패턴, 상기 제 3 절연 패턴 내의 제 3 더미 패턴을 갖는 제 3 배선층을 더 포함하되,
    상기 제 1 배선층은 상기 제 3 배선층 상에 적층되고,
    상기 제 3 더미 패턴은 상기 제 1 더미 패턴의 아래에 위치하고,
    상기 제 3 더미 패턴은 도트(dot) 패턴들을 포함하는 재배선 기판.
  6. 제 5 항에 있어서,
    상기 제 1 더미 패턴의 상기 도트 패턴들과 상기 제 3 더미 패턴의 상기 도트 패턴들은 상기 제 1 배선층의 하부면과 평행한 일 방향으로 서로 쉬프트(shift)되어 배치되는 재배선 기판.
  7. 제 1 항에 있어서,
    제 4 절연 패턴, 상기 제 4 절연 패턴 내의 제 4 더미 패턴을 갖는 제 4 배선층을 더 포함하되,
    상기 제 4 배선층은 상기 제 2 배선층 상에 적층되고,
    상기 제 4 더미 패턴은 상기 제 1 더미 패턴의 상방에 위치하고,
    상기 제 4 더미 패턴은 평판(plate) 패턴을 포함하는 재배선 기판.

  8. 제 1 절연 패턴 및 상기 제 1 절연 패턴 내의 제 1 더미 패턴과 제 1 파워/그라운드 패턴을 갖는 제 1 파워/그라운드 배선층; 및
    제 2 절연 패턴 및 상기 제 2 절연 패턴 내의 제 2 더미 패턴과 제 1 신호 패턴을 갖고, 상기 제 1 파워/그라운드 배선층 상에 적층되는 제 1 신호 배선층을 포함하되,
    상기 제 1 더미 패턴은 상기 제 1 신호 패턴과 수직으로 오버랩(overlap)되고,
    상기 제 2 더미 패턴은 상기 제 1 파워/그라운드 패턴과 수직으로 오버랩되고,
    상기 제 1 더미 패턴은 도트(dot) 패턴들을 포함하고,
    상기 제 2 더미 패턴은 평판(plate) 패턴을 포함하는 재배선 기판.
    그림 내 시프트 간격 50마이크로 미만(측면 - 중심점) L1-L2오버랩x (but 오버램 가능도)
  9. 제 8 항에 있어서,
    상기 제 1 더미 패턴의 상기 도트 패턴들은 상기 제 1 파워/그라운드 배선층의 상부면과 평행하고 서로 교차하는 제 1 방향 및 제 2 방향을 따라 배열되는 재배선 기판.
  10. 제 8 항에 있어서,
    상기 제 2 더미 패턴의 상기 평판 패턴은 상기 평판 패턴을 수직으로 관통하는 홀들을 포함하되,
    상기 홀들은 상기 제 1 신호 배선층의 상부면과 평행한 방향으로 배열되는 재배선 기판.
  11. 제 8 항에 있어서,
    제 3 절연 패턴 및 상기 제 3 절연 패턴 내의 제 3 더미 패턴과 제 2 파워/그라운드 패턴을 갖고, 상기 제 1 신호 배선층 상에 적층되는 제 2 파워/그라운드 배선층; 및
    제 4 절연 패턴 및 상기 제 4 절연 패턴 내의 제 4 더미 패턴과 제 2 신호 패턴을 갖고, 상기 제 2 파워/그라운드 배선층 상에 적층되는 제 2 신호 배선층을 더 포함하되,
    상기 제 3 더미 패턴은 상기 제 2 신호 패턴과 수직으로 오버랩(overlap)되고,
    상기 제 4 더미 패턴은 상기 제 2 파워/그라운드 패턴과 수직으로 오버랩되고,
    상기 제 3 더미 패턴은 도트(dot) 패턴들을 포함하고,
    상기 제 4 더미 패턴은 평판(plate) 패턴을 포함하는 재배선 기판.
  12. 제 11 항에 있어서,
    상기 제 1 더미 패턴의 상기 도트 패턴들과 상기 제 3 더미 패턴의 상기 도트 패턴들을 상기 제 1 신호 배선층의 하부면과 평행한 일 방향으로 서로 쉬프트(shift)되어 배치되는 재배선 기판.
  13. 제 8 항에 있어서,
    제 5 절연 패턴 및 상기 제 5 절연 패턴 내의 제 5 더미 패턴과 제 3 파워/그라운드 패턴을 갖고, 상기 제 1 신호 배선층 상에 배치되는 제 3 파워/그라운드 배선층을 더 포함하되,
    상기 제 5 더미 패턴은 상기 제 1 신호 패턴과 수직으로 오버랩(overlap)되고,
    상기 제 5 더미 패턴은 평판(plate) 패턴을 포함하는 재배선 기판.

  14. 기판;
    상기 기판 상에 배치되는 제 1 반도체 칩; 및
    상기 기판 상에서 상기 제 1 반도체 칩을 덮는 몰딩막을 포함하되,
    상기 기판은:
    절연층;
    상기 절연층 내에 배치되는 신호 패턴;
    상기 절연층 내에 배치되는 파워/그라운드 패턴; 및
    상기 절연층 내에 배치되는 제 1 및 제 2 더미 패턴들을 포함하고,
    상기 제 1 더미 패턴은 상기 신호 패턴과 수직으로 오버랩(overlap)되고,
    상기 제 2 더미 패턴은 상기 파워/그라운드 패턴과 수직으로 오버랩되고,
    상기 제 1 더미 패턴은 도트(dot) 패턴들을 포함하고,
    상기 제 2 더미 패턴은 평판(plate) 패턴을 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 절연층은 서로 수직으로 적층되는 제 1 절연 패턴 및 제 2 절연 패턴을 포함하고,
    상기 제 1 더미 패턴과 상기 파워/그라운드 패턴은 상기 제 1 절연 패턴 내에 제공되고,
    상기 제 2 더미 패턴과 상기 신호 패턴은 상기 제 2 절연 패턴 내에 제공되는 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 절연층은 서로 수직으로 적층되는 제 1 절연 패턴 및 제 2 절연 패턴을 포함하고,
    상기 제 1 및 제 2 더미 패턴들은 상기 제 1 절연 패턴 내에 제공되고,
    상기 신호 패턴 및 상기 파워/그라운드 패턴은 상기 제 2 절연 패턴 내에 제공되는 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 제 1 더미 패턴의 상기 도트 패턴들은 기판의 상부면과 평행한 방향을 따라 배열되는 반도체 패키지.
  18. 제 14 항에 있어서,
    상기 제 2 더미 패턴의 상기 평판 패턴은 상기 평판 패턴을 수직으로 관통하는 홀들을 포함하되,
    상기 홀들은 상기 기판의 상부면과 평행한 방향으로 배열되는 반도체 패키지.
  19. 제 14 항에 있어서,
    상기 제 1 더미 패턴의 상기 도트 패턴들 각각의 평면 형상은 사각형, 원형 또는 십자형인 반도체 패키지.
  20. 제 14 항에 있어서,
    상기 기판은 상기 절연층 내에 배치되는 제 3 더미 패턴을 더 포함하되,
    상기 제 3 더미 패턴은 상기 신호 패턴과 수직으로 오버랩(overlap)되고,
    상기 제 3 더미 패턴은 도트(dot) 패턴들을 포함하는 반도체 패키지.
KR1020220020098A 2021-11-10 2022-02-16 재배선 기판 및 이를 포함하는 반도체 패키지 KR20230068244A (ko)

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