CN116110876A - 再分布衬底以及包括再分布衬底的半导体封装 - Google Patents

再分布衬底以及包括再分布衬底的半导体封装 Download PDF

Info

Publication number
CN116110876A
CN116110876A CN202211394880.6A CN202211394880A CN116110876A CN 116110876 A CN116110876 A CN 116110876A CN 202211394880 A CN202211394880 A CN 202211394880A CN 116110876 A CN116110876 A CN 116110876A
Authority
CN
China
Prior art keywords
pattern
dummy
layer
dummy pattern
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211394880.6A
Other languages
English (en)
Inventor
黄贤瀞
金东奎
石敬林
李元宰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020220020098A external-priority patent/KR20230068244A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116110876A publication Critical patent/CN116110876A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

公开了再分布衬底，可以包括：第一互连层，具有第一绝缘图案、第一虚设图案和第二虚设图案，第一虚设图案和第二虚设图案在第一绝缘图案中；以及第二互连层，堆叠在第一互连层上，第二互连层具有第二绝缘图案、信号图案和电源/接地图案，信号图案和电源/接地图案在第二绝缘图案中。第一虚设图案可以位于信号图案下方，并且第二虚设图案可以位于电源/接地图案下方。第一虚设图案可以包括点状图案，并且第二虚设图案可以包括板状图案。

Description

再分布衬底以及包括再分布衬底的半导体封装
相关申请的交叉引用
本申请要求分别于2021年11月10日和2022年2月16日向韩国知识产权局递交的韩国专利申请No.10-2021-0154252和No.10-2022-0020098的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种再分布衬底以及包括该再分布衬底的半导体封装。
背景技术
随着电子工业的进步，对高性能、高速和紧凑型电子组件的需求不断增加。为了满足这种需求，最近正在开发将多个半导体芯片安装在单个封装中的封装技术。
近来，市场上对便携式电子设备的需求迅速增加，因此，希望减小设置在便携式电子设备中的电子组件的尺寸和重量。正在开发能够减小每个组件的尺寸的技术以及将多个组件集成在单个封装上的半导体封装技术。期望其上集成多个组件的半导体封装具有更小尺寸以及半导体封装的提高的散热和电特性。
同时，在印刷电路板上设置有多个半导体芯片和多个半导体器件，随着半导体芯片中信号速度的提高，信号之间的串扰问题极大地影响了半导体封装的信号完整性。此外，半导体芯片之间可能会出现电磁干扰(EMI)问题。EMI问题可能导致彼此相邻的半导体芯片和半导体器件发生故障。
发明内容
本发明构思的一些实施例提供了具有提高的结构稳定性的再分布衬底和半导体封装。
本发明构思的一些实施例提供了具有提高的电特性的再分布衬底和半导体封装。
根据本发明构思的一些实施例，再分布衬底可以包括：第一互连层，具有第一绝缘图案、第一虚设图案和第二虚设图案，第一虚设图案和第二虚设图案在第一绝缘图案中；以及第二互连层，堆叠在第一互连层上，第二互连层具有第二绝缘图案、信号图案和电源/接地图案，信号图案和电源/接地图案在第二绝缘图案中。第一虚设图案可以位于信号图案下方，并且第二虚设图案可以位于电源/接地图案下方。第一虚设图案可以包括点状图案，并且第二虚设图案可以包括板状图案。
根据本发明构思的一些实施例，再分布衬底可以包括：第一电源/接地互连层，具有第一绝缘图案、第一虚设图案和第一电源/接地图案，第一虚设图案和第一电源/接地图案在第一绝缘图案中；以及第一信号互连层，堆叠在第一电源/接地互连层上，第一信号互连层具有第二绝缘图案、第二虚设图案和第一信号图案，第二虚设图案和第一信号图案在第二绝缘图案中。第一虚设图案可以与第一信号图案竖直重叠，并且第二虚设图案可以与第一电源/接地图案竖直重叠。第一虚设图案可以包括点状图案，并且第二虚设图案可以包括板状图案。
根据本发明构思的一些实施例，半导体封装可以包括：衬底；第一半导体芯片，设置在衬底上；以及模制层，设置在衬底上以覆盖第一半导体芯片。衬底可以包括：绝缘层；信号图案，设置在绝缘层中；电源/接地图案，设置在绝缘层中；以及第一虚设图案和第二虚设图案，设置在绝缘层中。第一虚设图案可以与信号图案竖直重叠，并且第二虚设图案可以与电源/接地图案竖直重叠。第一虚设图案可以包括点状图案，并且第二虚设图案可以包括板状图案。
附图说明
图1是示出根据本发明构思的一些实施例的再分布衬底的截面图。
图2是示出图1的A部分的放大截面图。
图3和图4是示出根据本发明构思的一些实施例的再分布衬底的平面图。
图5至图8是示出虚设图案的布置的图。
图9是示出图1的B部分的放大截面图。
图10和图11是示出根据本发明构思的一些实施例的再分布衬底的平面图。
图12是示出图1的C部分的放大截面图。
图13是示出图12的虚设图案的布置的平面图。
图14是示出图1的C部分的放大截面图。
图15是示出图1的D部分的放大截面图。
图16是示出图1的E部分的放大截面图。
图17和图18是示出根据本发明构思的一些实施例的半导体封装的截面图。
具体实施方式
现在将参照示出了示例实施例的附图来更全面地描述本发明构思的示例实施例。
图1是示出根据本发明构思的一些实施例的再分布衬底的截面图。图2是示出图1的A部分的放大截面图。图3和图4是示出根据本发明构思的一些实施例的再分布衬底的平面图，特别是示出再分布衬底的互连层的示例的平面图。图5至图8是示意性地示出虚设图案的布置和平面形状的平面图。在下文中，与另一元件物理隔离并且不电连接到另一元件的图案可以被称为虚设图案。
参照图1至图4，可以设置再分布衬底100。再分布衬底100可以是包括绝缘层和设置在绝缘层中的多个互连图案在内的结构。例如，再分布衬底100可以是绝缘图案和互连图案彼此交替堆叠的结构。例如，再分布衬底100可以包括第一绝缘层110和两个或更多个互连层RL1和RL2。
第一绝缘层110可以由绝缘材料中的至少一种形成或包括绝缘材料中的至少一种。例如，第一绝缘层110可以由绝缘聚合物或可光成像聚合物形成或包括绝缘聚合物或可光成像聚合物。
第一绝缘层110可以包括第一衬底焊盘112，第一衬底焊盘112电连接到设置在第一绝缘层110上的互连层RL1和RL2。第一衬底焊盘112可以掩埋在第一绝缘层110中。第一衬底焊盘112可以在第一绝缘层110的顶表面和底表面附近暴露到第一绝缘层110的外部。尽管未示出，但是第一衬底焊盘112可以包括种子层或阻挡层，种子层或阻挡层被设置为覆盖该第一衬底焊盘112的底表面和侧表面。在一些实施例中，种子层或阻挡层可以仅设置在第一衬底焊盘112的底表面上。应当理解，当元件被称为“连接”或“耦接”到另一元件或“在”另一元件上时，它可以直接连接或耦接到另一元件或在另一元件上，或者可以存在中间元件。相比之下，当元件被称为“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”时，在接触点处不存在中间元件。如本文所用，被描述为“电连接”的组件被配置为使得电信号可以从一个组件传送到另一个组件(尽管这种电信号在其传送时可能在强度上衰减并且可以选择性地传送)。
尽管未示出，但可以在第一绝缘层110的底表面上设置保护层。可以设置保护层以覆盖第一绝缘层110的底表面并暴露第一衬底焊盘112。
第一互连层RL1可以设置在第一绝缘层110上。第一互连层RL1可以是包括电源线或接地线的互连层。第一互连层RL1可以包括第一绝缘图案120、第一互连图案122和第一虚设图案124。
第一绝缘图案120可以覆盖第一绝缘层110。第一绝缘图案120可以由可光成像聚合物或可光成像电介质(PID)形成或包括可光成像聚合物或可光成像电介质(PID)。例如，可光成像聚合物可以包括可光成像聚酰亚胺、聚苯并恶唑(PBO)、基于苯酚的聚合物或基于苯并环丁烯的聚合物。在实施例中，第一绝缘图案120可以由绝缘聚合物中的至少一种形成或包括绝缘聚合物中的至少一种。
第一互连图案122和第一虚设图案124可以设置在第一绝缘图案120上。第一互连图案122和第一虚设图案124可以在第一绝缘图案120上水平延伸。例如，第一互连图案122可以包括第一布线部122a或第一焊盘部122b。例如，第一互连图案122可以是用于在再分布衬底100中水平再分布的结构。第一互连图案122的第一布线部122a可以用于向安装在再分布衬底100上的电子器件供应电源电压或接地电压，并且可以被称为第一电源/接地图案122a。
第一虚设图案124可以是电浮置图案，该电浮置图案设置在再分布衬底100中。例如，第一虚设图案124可以与第一互连图案122电断开。如图3所示，第一虚设图案124可以设置在第一互连层RL1的未设置有第一互连图案122的区域中。第一虚设图案124可以在竖直方向上位于与第一互连图案122相同的高度处。在一个实施例中，第一虚设图案124和第一互连图案122可以是通过将设置在第一绝缘图案120上的导电层图案化而形成的图案。
第一互连图案122和第一虚设图案124可以设置在第一绝缘图案120的顶表面上。与所示结构不同，第一互连图案122和第一虚设图案124可以设置在第一绝缘图案120的上部。在这种情况下，第一互连图案122的顶表面和第一虚设图案124的顶表面可以在第一绝缘图案120的顶表面附近暴露到第一绝缘图案120的外部。
第一互连图案122和第一虚设图案124可以由导电材料中的至少一种形成或包括导电材料中的至少一种。例如，第一互连图案122和第一虚设图案124可以由铜(Cu)形成或包括铜(Cu)。
第一过孔126可以设置在第一互连图案122下方。第一过孔126可以将第一互连层RL1的第一互连图案122连接到第一衬底焊盘112。例如，第一过孔126可以设置在第一互连图案122的一部分下方(例如，第一互连图案122的第一焊盘部122b的底表面下方)。第一过孔126可以具有在第一绝缘图案120的底表面附近暴露到第一绝缘图案120的外部的底表面。第一过孔126可以从第一互连图案122的第一焊盘部122b延伸并且可以耦接到第一衬底焊盘112的顶表面。在实施例中，一些第一过孔126可以将下面将描述的第二互连层RL2连接到第一衬底焊盘112。第一过孔126可以由导电材料中的至少一种形成或包括导电材料中的至少一种。例如，第一过孔126可以由铜(Cu)形成或包括铜(Cu)。
第一互连图案122和第一过孔126可以具有通过镶嵌工艺形成的结构。例如，可以设置第一焊盘部122b和第一过孔126以形成单个物体，其中第一焊盘部122b可以是头部，并且第一过孔126可以是尾部。第一焊盘部122b和第一过孔126可以设置为在它们之间没有界面。这里，与第一过孔126连接的第一焊盘部122b的宽度可以大于第一过孔126的宽度。第一焊盘部122b和第一过孔126可以连接成具有“T”形截面。
阻挡层或种子层可以介于第一绝缘图案120与第一互连图案122之间以及第一绝缘图案120与第一虚设图案124之间。阻挡层或种子层可以设置为共形地覆盖第一互连图案122、第一虚设图案124和第一过孔126的侧表面。例如，阻挡层或种子层可以设置为包围第一互连图案122、第一虚设图案124和第一过孔126。阻挡层可以由钛(Ti)、钽(Ta)、氮化钛(TiN)和氮化钽(TaN)中的至少一种形成或包括钛(Ti)、钽(Ta)、氮化钛(TiN)和氮化钽(TaN)中的至少一种。
第二互连层RL2可以堆叠在第一互连层RL1上。第二互连层RL2可以是互连层，该互连层包括与安装在再分布衬底100上的电子器件连接的输入/输出线。第二互连层RL2可以包括第二绝缘图案130、第二互连图案132和第二虚设图案134。
第二绝缘图案130可以设置在第一绝缘图案120上以覆盖第一互连图案122和第一虚设图案124。第二绝缘图案130可以由可光成像聚合物或可光成像电介质(PID)形成或包括可光成像聚合物或可光成像电介质(PID)。例如，可光成像聚合物可以包括可光成像聚酰亚胺、聚苯并恶唑(PBO)、基于苯酚的聚合物或基于苯并环丁烯的聚合物。在实施例中，第二绝缘图案130可以由绝缘聚合物中的至少一种形成或包括绝缘聚合物中的至少一种。
第二绝缘图案130可以设置在第一绝缘图案120上以覆盖设置在第一互连层RL1中的互连线(例如，第一互连图案122)，并且由于第一绝缘图案120的顶表面与互连线之间的高度差，在第二绝缘图案130的顶表面上可以形成起伏部分。例如，在第二绝缘图案130的顶表面上可以形成较深的不平坦部分。在这种情况下，可以在作为半导体封装的制造工艺的一部分执行的沉积工艺期间形成空隙(例如气隙)，或者在再分布衬底中发生故障(例如互连层RL1与RL2之间的分层等)。术语“气隙”可以包括空气或除空气之外的气体的间隙(例如，袋)，例如在制造期间可以存在的其他大气气体或腔室气体。术语“气隙”也可以构成其中没有或基本上没有气体或其他材料的空间。
根据本发明构思的一些实施例，第一虚设图案124可以设置在第一互连层RL1的未设置第一互连图案122的区域中。这能够减少设置在第一互连层RL1中的互连线(例如，第一互连图案122和第一虚设图案124等)之间的空间或间隙，并减少覆盖第一互连图案122和第一虚设图案124的第二绝缘图案130的顶表面处的起伏。利用第一虚设图案124，第二绝缘图案130可以设置为具有基本平坦的顶表面或具有减小的不平坦度的顶表面，因此能够减少在半导体封装的制造工艺中发生的故障，并且防止互连层RL1与RL2之间发生分层问题。相应地，可以提高再分布衬底的结构稳定性。例如，如果第一虚设图案124不存在，则第二绝缘图案130可以形成在具有第一互连图案122的第一绝缘图案120的不平坦的表面上。当在具有第一互连图案122的第一绝缘图案120上形成绝缘图案时，不平坦的表面可以转移到绝缘图案的顶表面。如果互连层RL2形成在绝缘图案的不平坦的表面上，则互连层RL2可能无法适当地形成或者可能与具有不平坦的表面的绝缘图案分层。根据实施例，第一虚设图案124可以设置在两个相邻的互连图案122之间的空间中，并且第一虚设图案124的顶表面可以与互连图案的顶表面共面。第二绝缘图案130可以形成在第一虚设图案124和互连图案122上，并且第二绝缘图案130的顶表面具有减小的不平坦度或基本平坦。
参照图1至图4，第二互连图案132和第二虚设图案134可以设置在第二绝缘图案130上。第二互连图案132和第二虚设图案134可以在第二绝缘图案130上水平延伸。例如，第二互连图案132可以是第二互连层RL2的第二布线部132a或第二焊盘部132b。第二互连图案132可以是用于再分布衬底100中水平再分布的结构。第二互连图案132的第二布线部132a可以用于向安装在再分布衬底100上的电子器件供应输入/输出信号，并且可以被称为第一信号图案132a。
第二虚设图案134可以是电浮置图案，该电浮置图案设置在再分布衬底100中。例如，第二虚设图案134可以与第二互连图案132电断开。如图4所示，第二虚设图案134可以设置在第二互连层RL2的未设置第二互连图案132的区域中。第二虚设图案134可以在竖直方向上位于与第二互连图案132相同的高度。在实施例中，第二虚设图案134和第二互连图案132可以是通过将第二绝缘图案130上的导电层图案化而形成的图案。
第二互连图案132和第二虚设图案134可以设置在第二绝缘图案130的顶表面上。与所示结构不同，第二互连图案132和第二虚设图案134可以设置在第二绝缘图案130的上部。在这种情况下，第二互连图案132的顶表面和第二虚设图案134的顶表面可以在第二绝缘图案130的顶表面附近暴露到第二绝缘图案130的外部。
第二互连图案132和第二虚设图案134可以由导电材料中的至少一种形成或包括导电材料中的至少一种。例如，第二互连图案132和第二虚设图案134可以由铜(Cu)形成或包括铜(Cu)。
第二过孔136可以设置在第二互连图案132下方。第二过孔136可以将第二互连层RL2的第二互连图案132连接到第一互连层RL1的第一互连图案122。例如，第二过孔136可以设置在第二互连图案132的一部分上(具体地，在第二互连图案132的第二焊盘部132b的底表面上)。第二过孔136可以从第二互连图案132的第二焊盘部延伸并且可以耦接到第一互连图案122(例如，第一互连图案122的第一焊盘部122b的顶表面)。第二互连图案132可以通过一些第二过孔136与第一衬底焊盘112连接。第二过孔136可以由导电材料中的至少一种形成或包括导电材料中的至少一种。例如，第二过孔136可以由铜(Cu)形成或包括铜(Cu)。
第二互连图案132和第二过孔136可以具有通过镶嵌工艺形成的结构。例如，可以设置第二焊盘部132b和第二过孔136以形成单个物体，其中第二焊盘部132b可以是头部，并且第二过孔136可以是尾部。第二焊盘部132b和第二过孔136可以设置为在它们之间没有界面。与第二过孔136连接的第二焊盘部132b的宽度可以大于第二过孔136的宽度。第二焊盘部132b和第二过孔136可以设置为具有“T”形截面。
阻挡层或种子层可以介于第二绝缘图案130与第二互连图案132之间以及第二绝缘图案130与第二虚设图案134之间。阻挡层或种子层可以设置为共形地覆盖第二互连图案132、第二虚设图案134和第二过孔136的侧表面。可以设置阻挡层或种子层以包围第二互连图案132、第二虚设图案134和第二过孔136。阻挡层可以由钛(Ti)、钽(Ta)、氮化钛(TiN)和氮化钽(TaN)中的至少一种形成或包括钛(Ti)、钽(Ta)、氮化钛(TiN)和氮化钽(TaN)中的至少一种。
在实施例中，第一互连层RL1的第一互连图案122和第一虚设图案124可以设置为具有与第二互连层RL2的第二互连图案132和第二虚设图案134不同的形状或互连布局。在下文中，将更详细地描述第一互连层RL1和第二互连层RL2的互连布局和形状。
参照图1至图4，第二互连层RL2的第二互连图案132的第一信号图案132a可以与第一互连层RL1的第一虚设图案124竖直重叠。例如，第一虚设图案124可以位于第一信号图案132a下方。第一虚设图案124可以设置为与第一互连图案122水平间隔开。
第一虚设图案124可以包括点状图案DP。例如，当在平面图中观看时，第一虚设图案124可以是相同平面形状的点状图案布置为具有恒定间距和相同距离(即，恒定间距)的图案。
如图5所示，点状图案DP可以布置在第一方向D1和第二方向D2上。这里，第一方向D1和第二方向D2可以平行于第一互连层RL1的顶表面并且可以彼此不平行。在图5的实施例中，第一方向D1和第二方向D2的角度可以是90°。即，当在平面图中观看时，点状图案DP可以以网格形状布置。点状图案DP之间的距离可以在从1μm至50μm的范围内。点状图案DP可以与相邻于该点状图案DP的第一信号图案132a竖直重叠。
当在平面图中观看时，点状图案DP可以具有矩形形状。例如，点状图案DP可以具有如图5所示的正方形形状，或者可以具有矩形形状。这里，点状图案DP的宽度可以在从1μm至30μm的范围内。
在一些实施例中，如图6所示，当在平面图中观看时，点状图案DP可以具有圆形形状。这里，点状图案DP的直径可以在从1μm至30μm的范围内。
在一些实施例中，如图7所示，当在平面图中观看时，点状图案DP可以具有十字形形状。例如，每个点状图案DP可以包括在第一方向D1上延伸的第一部分和在第二方向D2上延伸以与第一部分交叉的第二部分。这里，点状图案DP的较长部分的宽度(例如，第一部分在第二方向D2上的宽度或第二部分在第一方向D1上的宽度)可以在从1μm至30μm的范围内。
已经参照图5至图7描述了点状图案DP的平面形状的一些示例，但是点状图案DP的平面形状不限于这些示例。例如，当在平面图中观看时，点状图案DP可以具有各种形状，诸如多边形(例如，六边形)、椭圆形和线形。
图5示出了点状图案DP以网格形状布置的示例，但是本发明构思不限于该示例。例如，在如图7所示的点状图案DP具有十字形形状的情况下，一些点状图案DP可以布置在第一方向D1和第二方向D2上，并且其余的点状图案DP中的每一个可以设置在彼此相邻的四个点状图案DP之中。在实施例中，点状图案DP可以周期性地布置在第一方向D1和第二方向D2上。
如图8所示，点状图案DP可以布置在第一方向D1和第二方向D2上。例如，点状图案DP可以周期性地布置在第一方向D1和第二方向D2上。在图8的实施例中，第一方向D1与第二方向D2之间的角度可以是60°。换句话说，当在平面图中观看时，点状图案DP可以以蜂窝形状布置。
在一些实施例中，由于与第一信号图案132a竖直重叠的第一虚设图案124由点状图案DP组成，因此能够减少用于传递大量电信号的第一信号图案132a与相邻于该第一信号图案132a的第一虚设图案124之间的寄生电容。相应地，能够设置具有提高的电特性的再分布衬底和包括该再分布衬底的半导体封装。
返回参照图1至图4，第一互连层RL1的第一互连图案122的第一电源/接地图案122a可以与第二互连层RL2的第二虚设图案134竖直重叠。例如，第二虚设图案134可以位于第一电源/接地图案122a上方。第二虚设图案134可以与第二互连图案132水平间隔开。
第二虚设图案134可以包括板状图案。例如，如图3和图4所示，第二虚设图案134可以设置在未设置第二互连图案132的区域，并且可以具有覆盖第一电源/接地图案122a的板状形状。这里，第二虚设图案134的平面形状可以根据未设置第二互连图案132的区域的形状以及第一电源/接地图案122a的形状和布置而改变。
在一些实施例中，由于与第一电源/接地图案122a竖直重叠的第二虚设图案134由板状图案构成，因此能够防止或抑制在覆盖第二互连图案132和第二虚设图案134的绝缘图案的顶表面上形成起伏部分。例如，绝缘图案可以设置为具有基本平坦的顶表面或具有减小的不平坦度的顶表面，并且能够减少制造半导体封装的工艺中的故障并防止在互连层之间发生分层问题。此外，在通过第一电源/接地图案122a传递电源和接地信号的情况下，能够以基本一致的方式传递电信号或减少电信号的变化。相应地，即使当在第二虚设图案134(即，板状图案)与第一电源/接地图案122a之间形成寄生电容器时，也能够减少由寄生电容器引起的电信号的损失和调制。相应地，可以提高再分布衬底的电特性和结构稳定性。
参照图4，第二虚设图案134可以具有穿透孔th。可以设置穿透孔th以竖直穿透第二虚设图案134。例如，第二虚设图案134可以是具有穿透孔th的板状图案。在第二虚设图案134上，穿透孔th可以布置在第一方向D1和第二方向D2上。例如，穿透孔th可以周期性地布置在第一方向D1和第二方向D2上。在实施例中，穿透孔th可以在平行于第二虚设图案134的顶表面的方向上以各种形状布置。在形成再分布衬底100的工艺中，穿透孔th可以用作排出在形成绝缘图案的工艺中产生的气体的通道。相应地，在形成再分布衬底100的工艺期间，能够防止在第二虚设图案134中发生气体引起的故障(例如，分层)。在一些实施例中，第二虚设图案134的穿透孔th可以不设置或者可以局部设置在第二虚设图案134上。
进一步参照图1至图4，第三互连层RL3和第四互连层RL4可以依次堆叠在第二互连层RL2上。第三互连层RL3和第四互连层RL4可以设置为分别具有与第一互连层RL1和第二互连层RL2基本相同或相似的结构。
第三互连层RL3可以是用于电源线或接地线的互连层。第三互连层RL3可以包括第一绝缘图案120、第一互连图案122和第一虚设图案124。在实施例中，再分布衬底100可以具有以下结构：用于信号线的互连层和用于电源线或接地线的互连层彼此交替堆叠。
第四互连层RL4可以是用于与安装在再分布基板100上的电子器件连接的输入/输出线的互连层。第四互连层RL4可以包括第二绝缘图案130、第二互连图案132和第二虚设图案134。
第二互连层RL2的第二虚设图案134可以与第一互连层RL1或第三互连层RL3的第一电源/接地图案122a竖直重叠并且可以包括板状图案。
第三互连层RL3的第一虚设图案124可以与第二互连层RL2或第四互连层RL4的第一信号图案132a竖直重叠并且可以包括点状图案DP。
第四互连层RL4的第二虚设图案134可以与第一互连层RL1或第三互连层RL3的第一电源/接地图案122a竖直重叠并且可以包括板状图案。
已经描述了第一互连层RL1和第三互连层RL3的第一互连图案122仅包括第一电源/接地图案122a，并且第二互连层RL2和第四互连层RL4的第二互连图案132仅包括第一信号图案132a，但本发明构思不限于该示例。在一些实施例中，除了第一电源/接地图案122a之外，第一互连层RL1和第三互连层RL3的第一互连图案122可以包括用作信号线的互连图案，并且除了第一信号图案132a之外，第二互连层RL2和第四互连层RL4的第二互连图案132还可以包括用作接地线或电源线的互连图案。下面将参考附图更详细地描述互连层的各种形状。
参照图1至图4，第二绝缘层140可以设置在第四互连层RL4上。第二绝缘层140可以覆盖第四互连层RL4的第二绝缘图案130。第二绝缘层140可以由可光成像聚合物或可光成像电介质(PID)形成或包括可光成像聚合物或可光成像电介质(PID)。例如，可光成像聚合物可以包括可光成像聚酰亚胺、聚苯并恶唑(PBO)、基于苯酚的聚合物或基于苯并环丁烯的聚合物。在实施例中，第二绝缘层140可以由绝缘聚合物中的至少一种形成或包括绝缘聚合物中的至少一种。
第二衬底焊盘142可以设置在第二绝缘层140上。第二衬底焊盘142可以在再分布衬底100的顶部表面附近暴露到再分布衬底100的外部。第二衬底焊盘142可以包括在第二绝缘层140的顶表面上方突出的部分。在实施例中，第二衬底焊盘142可以设置为具有“T”形截面。第二衬底焊盘142的头部可以设置在第二绝缘层140的顶表面上，并且第二衬底焊盘142的尾部可以设置为穿透第二绝缘层140并耦接到第四互连层RL4的第二互连图案132。位于第二绝缘层140上的第二衬底焊盘142可以是再分布衬底100的安装有外部器件的焊盘部。第二衬底焊盘142可以由导电材料中的至少一种形成或包括导电材料中的至少一种。例如，第二衬底焊盘142可以由铜(Cu)形成或包括铜(Cu)。
种子/阻挡层144可以介于第二衬底焊盘142与第二绝缘层140之间。种子/阻挡层144可以设置为共形地覆盖第二衬底焊盘142的底表面或侧表面。在实施例中，种子/阻挡层144可以包围第二衬底焊盘142。种子/阻挡层144可以由钛(Ti)、钽(Ta)、氮化钛(TiN)和氮化钽(TaN)中的至少一种形成或包括钛(Ti)、钽(Ta)、氮化钛(TiN)和氮化钽(TaN)中的至少一种。
图9是示出图1的B部分的放大截面图。图10和图11是示出根据本发明构思的一些实施例的再分布衬底的平面图，特别是示出再分布衬底的互连层的示例的平面图。为了使描述简要起见，先前参照图1至图8所述的元件可以通过相同的附图标记来标识，而不再赘述。下面将主要描述与图1至图8的实施例不同的技术特征。
结合图1参照图9至图11，第三互连层RL3的第一互连图案122除了第一布线部122a之外还可以包括第三布线部122c。第一互连图案122的第一布线部122a可以是第一电源/接地图案122a，该第一电源/接地图案122a用于向安装在再分布衬底100上的电子器件供应电源电压或接地电压。第一互连图案122的第三布线部122c可以是第二信号图案122c，该第二信号图案122c用于向安装在再分布衬底100上的电子器件供应输入/输出信号。第三互连层RL3可以是互连层，该互连层包括用于将电信号传递到安装在再分布衬底100上的电子器件的信号线、电源线和接地线。
除了第二绝缘图案130、第二互连图案132和第二虚设图案134之外，第二互连层RL2还可以包括第三虚设图案138。第二虚设图案134和第三虚设图案138可以是设置在再分布衬底100中的电浮置图案。第二虚设图案134和第三虚设图案138可以设置在第二互连层RL2的未设置第二互连图案132的区域处。第二虚设图案134和第三虚设图案138可以在竖直方向上位于与第二互连图案132相同的高度处。
第三互连层RL3的第一互连图案122的第一电源/接地图案122a可以与第二互连层RL2的第二虚设图案134竖直重叠。例如，第二虚设图案134可以位于第一电源/接地图案122a下方。第二虚设图案134可以包括板状图案。例如，第二虚设图案134可以设置在未设置第二互连图案132的区域处，并且可以具有覆盖第一电源/接地图案122a的板状形状。
第三互连层RL3的第一互连图案122的第二信号图案122c可以与第二互连层RL2的第三虚设图案138竖直重叠。例如，第三虚设图案138可以位于第二信号图案122c下方。第三虚设图案138可以包括点状图案。例如，当在平面图中观看时，第三虚设图案138可以是相同平面形状的点状图案布置为具有恒定间距和相同距离(即，恒定间距)的图案。例如，第三虚设图案138的点状图案可以布置在平行于第三互连层RL3的第一方向和第二方向上，并且当在平面图中观看时，第三虚设图案138的每个点状图案的形状可以类似于矩形、圆形、十字形或多边形。在实施例中，第三虚设图案138的点状图案可以周期性地布置在平行于第三互连层RL3的第一方向和第二方向上。
在一些实施例中，分别与第二信号图案122c和第一电源/接地图案122a竖直重叠的第三虚设图案138和第二虚设图案134可以设置在与具有第二信号图案122c和第一电源/接地图案122a的第三互连层RL3相邻的第二互连层RL2中。相应地，能够减少第二互连层RL2的第二绝缘图案130的顶表面处的起伏部分，并减少第二信号图案122c与相邻于该第二信号图案122c的第三虚设图案138之间的寄生电容，该第二信号图案122c用于传递大量电信号。
图9至图11示出了示例，其中第二信号图案122c和第一电源/接地图案122a设置在第三互连层RL3中，并且第二虚设图案134和第三虚设图案138设置在第二互连层RL2中。图9至图11中的第二互连层RL2和第三互连层RL3可以是彼此相邻的互连层的示例。然而，本发明构思不限于该示例。在实施例中，分别用作信号线和电源/接地线的信号图案和电源/接地线图案二者可以设置在再分布衬底100中的一个互连层中，并且点状图案的与信号图案竖直重叠的虚设图案和板状图案的与电源/接地图案竖直重叠的虚设图案可以设置在另一互连层中，该另一互连层直接设置在该一个互连层上和之下。
图12是示出图1的C部分的放大截面图。图13是示出图12的虚设图案的布置的平面图。图14是示出图1的C部分的放大截面图。图13中仅示出了虚设图案的平面布置，为了便于说明，图13中可以省略其他元件。
参照图12和图13，第一互连层RL1可以包括第一绝缘图案120、第一互连图案和第一虚设图案124。第一虚设图案124可以是电浮置图案，该电浮置图案设置在再分布衬底中。第一虚设图案124可以设置在第一互连层RL1的未设置第一互连图案的区域中。第一虚设图案124可以在竖直方向上位于与第一互连图案相同的高度处。
第一虚设图案124可以包括点状图案。例如，第一虚设图案124可以包括相同平面形状的点状图案，并且点状图案被布置为具有恒定间距和相同距离(即，恒定间距)。例如，第一虚设图案124的点状图案可以布置在平行于第一互连层RL1的第一方向和第二方向上，并且当在平面图中观看时，第一虚设图案124的每个点状图案的形状可以类似于矩形、圆形、十字形或多边形。
除了第二绝缘图案130、第二互连图案132和第二虚设图案134之外，第二互连层RL2还可以包括第三虚设图案138。第二虚设图案134和第三虚设图案138可以是设置在再分布衬底100中的电浮置图案。第二虚设图案134和第三虚设图案138可以设置在第二互连层RL2的未设置第二互连图案132的区域中。第二虚设图案134和第三虚设图案138可以在竖直方向上位于与第二互连图案132相同的高度处。
第三虚设图案138可以包括点状图案。例如，当在平面图中观看时，第三虚设图案138可以是相同平面形状的点状图案布置为具有恒定间距和相同距离(即，恒定间距)的图案。例如，第三虚设图案138的点状图案可以布置在平行于第二互连层RL2的第一方向和第二方向上，并且当在平面图中观看时，第三虚设图案138的每个点状图案的形状可以类似于矩形、圆形、十字形或多边形。
如图12和图13所示，设置有第一虚设图案124的区域可以与设置有第三虚设图案138的区域竖直重叠。第一虚设图案124的点状图案可以设置为与第三虚设图案138的点状图案水平偏移。例如，第一虚设图案124的每个点状图案可以与第三虚设图案138的点状图案不竖直重叠，并且当在平面图中观看时，第一虚设图案124的每个点状图案可以与第三虚设图案138的点状图案水平间隔开。
如图13所示，第一虚设图案124的点状图案可以布置在与第一互连层RL1的顶表面平行的第一方向和不平行于第一方向的第二方向上。作为示例，第一虚设图案124的点状图案可以以网格形状布置。
第三虚设图案138的点状图案可以布置在第一方向和第二方向上。作为示例，第三虚设图案138的点状图案可以以网格形状布置。
第三虚设图案138的点状图案和第一虚设图案124的点状图案可以具有从1μm至30μm范围内的直径。第三虚设图案138的点状图案之间的距离和第一虚设图案124的点状图案之间的距离可以在从1μm至50μm的范围内。
当在平面图中观看时，第三虚设图案138的点状图案之一可以位于第一虚设图案124的彼此相邻的点状图案之间。在图13的实施例中，其中在第一虚设图案124的点状图案以网格形状布置，第三虚设图案138的点状图案之一可以位于第一虚设图案124的彼此相邻的四个点状图案之中。第三虚设图案138的点状图案可以与第一虚设图案124的点状图案不竖直重叠。在分别选自第一虚设图案124和第三虚设图案138的一对点状图案中，当在平面图中观看时，从第一虚设图案124的点状图案的中心到第三虚设图案138的点状图案的侧表面的距离可以在1μm至50μm的范围内。作为示例，从每个第一虚设图案124的中心到与该第一虚设图案124相邻的第三虚设图案138的在第二方向D2上延伸的侧表面所测量的第一距离sdx(在第一方向D1上)，以及从每个第一虚设图案124的中心到与该第一虚设图案124相邻的第三虚设图案138的在第一方向D1上延伸的侧表面所测量的第二距离sdy(在第二方向D2上)可以在1μm至50μm的范围内。当在平面图中观看时，第一虚设图案124的点状图案与第二虚设图案138的点状图案不重叠。然而，本发明构思不限于该示例。在实施例中，第三虚设图案138的每个点状图案可以与第一虚设图案124的对应的一个点状图案部分竖直重叠。
在一些实施例中，由于第一虚设图案124的点状图案与第三虚设图案138的点状图案水平偏移，所以设置在第一互连层RL1中的互连线之间的第一间隙ga1可以与设置在第二互连层RL2中的互连线之间的第二间隙ga2不竖直对齐。第一间隙ga1和第二间隙ga2可以彼此水平偏移并且可以彼此部分重叠。这里，第一虚设图案124和第三虚设图案138可以彼此不竖直重叠。然而，与图12所示的结构不同，第一间隙ga1可以与第二间隙ga2不竖直重叠。当在平面图中观看时，第一互连层RL1的第一绝缘图案120的顶表面上的起伏部分可以形成在与第二互连层RL2的第二绝缘图案130的顶表面上的起伏部分不同的位置处。相应地，互连层RL1和RL2的起伏部分可以相互抵消，并且在这种情况下，再分布衬底可以具有平坦的顶表面。
如图14所示，设置有第一虚设图案124的区域可以与设置有第三虚设图案138的区域竖直重叠。第一虚设图案124的点状图案可以设置为与第三虚设图案138的点状图案竖直对齐。第一虚设图案124的每个点状图案可以与第三虚设图案138的点状图案中的对应的点状图案竖直重叠。
在图12至图14的实施例中，第一虚设图案124设置在第一互连层RL1中，并且第三虚设图案138设置在第二互连层RL2中。然而，图12至图14中的第一互连层RL1和第二互连层RL2可以是互连层被设置为彼此相邻的示例，但是本发明构思不限于该示例。例如，点状图案的虚设图案可以设置在堆叠在再分布衬底中的两个互连层中，并且两个互连层的设置有虚设图案的区域可以彼此竖直重叠。
图15是示出图1的D部分的放大截面图。
参照图15，第一互连层RL1可以包括第一绝缘图案120、第一互连图案和第一虚设图案124。第一虚设图案124可以是电浮置图案，该电浮置图案设置在再分布衬底中。第一虚设图案124可以设置在第一互连层RL1的未设置第一互连图案的区域中。
第二互连层RL2可以包括第二绝缘图案130、第二互连图案和第二虚设图案。第二互连层RL2的第二互连图案可以包括第二布线部132a。第二互连图案的第二布线部132a可以是第一信号图案132a，该第一信号图案132a用于向安装在再分布衬底上的电子器件提供输入/输出信号。
第三互连层RL3可以包括第一绝缘图案120、第一互连图案和第四虚设图案128。第四虚设图案128可以是电浮置图案，该电浮置图案设置在再分布衬底中。第四虚设图案128可以设置在第三互连层RL3的未设置第一互连图案的区域中。
第二互连层RL2的第二互连图案的第一信号图案132a可以与第一互连层RL1的第一虚设图案124和第三互连层RL3的第四虚设图案128竖直重叠。第一虚设图案124和第四虚设图案128可以分别设置在第一信号图案132a上方和下方。
分别设置在第一信号图案132a上方和下方的第一虚设图案124和第四虚设图案128可以包括不同形状的图案。
第一虚设图案124可以包括点状图案。例如，第一虚设图案124可以是相同平面形状的点状图案布置为具有恒定间距和相同距离(即，恒定间距)的图案。例如，第一虚设图案124的点状图案可以布置在平行于第一互连层RL1的第一方向和第二方向上，并且当在平面图中观看时，第一虚设图案124的每个点状图案的形状可以类似于矩形、圆形、十字形或多边形。在实施例中，第一虚设图案124的点状图案可以周期性地布置在第一方向和第二方向上。
第四虚设图案128可以包括板状图案。例如，在第三互连层RL3的未设置第一互连图案的区域处，第四虚设图案128可以具有覆盖第一信号图案132a的板状形状。
本发明构思不限于第一虚设图案124和第四虚设图案128的上述形状。例如，第一虚设图案124和第四虚设图案128中的一个可以包括点状图案，而另一个可以包括各种其他形状(例如，线形、板形或条形)的图案。
图16是示出图1的E部分的放大截面图。
参照图16，第一互连层RL1可以包括第一绝缘图案120、第一互连图案和第一虚设图案124。第一虚设图案124可以是电浮置图案，该电浮置图案设置在再分布衬底中。第一虚设图案124可以设置在第一互连层RL1的未设置第一互连图案的区域中。
第二互连层RL2可以包括第二绝缘图案130、第二互连图案和第二虚设图案。第二互连层RL2的第二互连图案可以包括第二布线部132a。第二互连图案的第二布线部132a可以是第一信号图案132a，该第一信号图案132a用于向安装在再分布衬底上的电子器件提供输入/输出信号。
第三互连层RL3可以包括第一绝缘图案120、第一互连图案和第一虚设图案124。第一虚设图案124可以是电浮置图案，该电浮置图案设置在再分布衬底中。第一虚设图案124可以设置在第三互连层RL3的未设置第一互连图案的区域中。
第二互连层RL2的第二互连图案的第一信号图案132a可以与第一互连层RL1的第一虚设图案124和第三互连层RL3的第一虚设图案124竖直重叠。第一互连层RL和第三互连层RL3的第一虚设图案124可以分别设置在第一信号图案132a上方和下方。
与图15所示的结构不同，设置在第一信号图案132a上方和下方的第一虚设图案124和第四虚设图案128可以包括相同或相似形状的图案。
第一互连层RL1和第三互连层RL3的第一虚设图案124可以包括点状图案。例如，当在平面图中观看时，第一互连层RL1和第三互连层RL3的第一虚设图案124中的每一个可以是相同平面形状的点状图案布置为具有恒定间距和相同距离(即，恒定间距)的图案。例如，第一虚设图案124的点状图案可以布置在平行于第一互连层RL1的第一方向和第二方向上，并且当在平面图中观看时，第一虚设图案124的每个点状图案的形状可以类似于矩形、圆形、十字形或多边形。在实施例中，第一虚设图案124的点状图案可以周期性地布置在第一方向和第二方向上。这里，第一互连层RL1和第三互连层RL3的第一虚设图案124可以设置为彼此水平偏移，类似于参照图12描述的第一互连层RL1的第一虚设图案124和第二互连层RL2的第三虚设图案138。在实施例中，第一互连层RL1和第三互连层RL3的第一虚设图案124可以设置为彼此竖直对齐，类似于参照图14描述的第一互连层RL1的第一虚设图案124和第二互连层RL2的第三虚设图案138。
在一些实施例中，由于设置在第一信号图案132a上方和下方用于输入/输出信号的虚设图案由点状图案DP组成，因此能够减少用于传递大量电信号的第一信号图案132a与相邻于该第一信号图案132a的第一虚设图案124之间的寄生电容。相应地，能够设置具有提高的电特性的再分布衬底和包括该再分布衬底的半导体封装。
图17是示出根据本发明构思的一些实施例的半导体封装的截面图。
参照图17，可以设置再分布衬底100。再分布衬底100可以被配置为具有与参照图1至图16描述的再分布衬底100相同或相似的特征。例如，再分布衬底100可以包括第一绝缘层110和两个或更多个互连层。
第一绝缘层110可以包括第一衬底焊盘112，第一衬底焊盘112电连接到第一绝缘层110上的互连层。
第一绝缘图案120可以覆盖第一绝缘层110。第一互连图案122和第一虚设图案124可以设置在第一绝缘图案120上。第一互连图案122可以包括电源/接地图案。第一虚设图案124可以是电浮置图案，该电浮置图案设置在再分布衬底100中。第一绝缘图案120、第一互连图案122和第一虚设图案124可以形成单个互连层(例如，第一互连层)。
第二绝缘图案130可以设置在第一绝缘图案120上以覆盖第一互连图案122和第一虚设图案124。第二互连图案132和第二虚设图案134可以设置在第二绝缘图案130上。第二互连图案132可以包括信号图案。第二虚设图案134可以是电浮置图案，该电浮置图案设置在再分布衬底100中。第二绝缘图案130、第二互连图案132和第二虚设图案134可以形成单个互连层(例如，第二互连层)。
第一虚设图案124可以与第二互连图案132的信号图案竖直重叠并且可以包括点状图案。
第二虚设图案134可以与第一互连图案122的电源/接地图案竖直重叠并且可以包括板状图案。
第一互连层和第二互连层可以彼此交替堆叠。第二绝缘层140可以设置在第二互连层中的最上第二互连层上。第二衬底焊盘142可以设置在第二绝缘层140上。
衬底端子114可以设置在再分布衬底100下方。例如，衬底端子114可以设置在第一衬底焊盘112上，该第一衬底焊盘112设置在再分布衬底100的底表面上。衬底端子114可以是焊球或焊料凸块或包括焊球或焊料凸块，并且根据衬底端子114的种类和布置，半导体封装可以是球栅阵列(BGA)结构、精细球栅阵列(FBGA)结构或焊盘栅阵列(LGA)结构。
半导体芯片200可以设置在再分布衬底100上。半导体芯片200可以由半导体材料(例如，硅(Si))中的至少一种形成或包括半导体材料(例如，硅(Si))中的至少一种。半导体芯片200可以包括形成在半导体芯片200的有源表面处的集成电路。半导体芯片200的集成电路可以包括逻辑电路或存储电路。例如，半导体芯片200可以是逻辑芯片或存储芯片。半导体芯片200的底表面可以是形成集成电路的有源表面，并且半导体芯片200的顶表面可以是无源表面。芯片焊盘202可以设置在半导体芯片200的底表面上，并且连接端子204可以设置在芯片焊盘202上。连接端子204可以电连接到半导体芯片200的集成电路。
半导体芯片200可以安装在再分布衬底100上。例如，半导体芯片200可以以倒装芯片接合方式安装在再分布衬底100上。半导体芯片200可以通过连接端子204耦接到再分布衬底100的第二衬底焊盘142。连接端子204可以设置在再分布衬底100的第二衬底焊盘142与芯片焊盘202之间。
底部填充层206可以设置在再分布衬底100与半导体芯片200之间。底部填充层206可以填充再分布衬底100与半导体芯片200之间的空间并且可以包围每个连接端子204。
模制层210可以设置在再分布衬底100上。模制层210可以覆盖再分布衬底100的顶表面。模制层210可以包围半导体芯片200。模制层210可以由绝缘材料中的至少一种形成或包括绝缘材料中的至少一种。例如，模制层210可以由环氧模塑料(EMC)形成或包括环氧模塑料(EMC)。
图18是示出根据本发明构思的一些实施例的半导体封装的截面图。
参照图18，可以设置封装衬底10。封装衬底10可以是印刷电路板(PCB)或包括印刷电路板(PCB)，其顶表面上设置有信号图案。在实施例中，封装衬底10可以具有绝缘层和互连层彼此交替堆叠的结构。封装衬底10可以包括设置在封装衬底10的顶表面上的焊盘。
外部端子12可以设置在封装衬底10下方。例如，外部端子12可以设置在端子焊盘上，该端子焊盘设置在封装衬底10的底表面上。外部端子12可以是焊球或焊料凸块或包括焊球或焊料凸块，并且根据外部端子12的种类和布置，半导体封装可以是球栅阵列(BGA)结构、精细球栅阵列(FBGA)结构或焊盘栅阵列(LGA)结构。
中介层100可以设置在封装衬底10上。中介层100可以被配置为具有与参照图1至图16描述的再分布衬底100相同或相似的特征。例如，中介层100可以包括第一绝缘层110和两个或更多个互连层。
第一绝缘层110可以包括第一衬底焊盘112，该第一衬底焊盘112电连接到第一绝缘层110上的互连层。
第一绝缘图案120可以设置为覆盖第一绝缘层110。第一互连图案122和第一虚设图案124可以设置在第一绝缘图案120上。第一互连图案122可以包括电源/接地图案。第一虚设图案124可以是电浮置图案，该电浮置图案设置在中介层100中。第一绝缘图案120、第一互连图案122和第一虚设图案124可以形成单个互连层(例如，第一互连层)。
第二绝缘图案130可以设置在第一绝缘图案120上以覆盖第一互连图案122和第一虚设图案124。第二互连图案132和第二虚设图案134可以设置在第二绝缘图案130上。第二互连图案132可以包括信号图案。第二虚设图案134可以是电浮置图案，该电浮置图案设置在中介层100中。第二绝缘图案130、第二互连图案132和第二虚设图案134可以形成单个互连层(例如，第二互连层)。
第一虚设图案124可以与第二互连图案132的信号图案竖直重叠并且可以包括点状图案。
第二虚设图案134可以与第一互连图案122的电源/接地图案竖直重叠并且可以包括板状图案。
第一互连层和第二互连层可以彼此交替堆叠。第二绝缘层140可以设置在第二互连层中的最上第二互连层上。第二衬底焊盘142可以设置在第二绝缘层140上。
中介层100可以安装在封装衬底10的顶表面上。衬底端子114可以设置在中介层100的底表面上。衬底端子114可以设置在封装衬底10的焊盘与中介层100的第一衬底焊盘112之间。衬底端子114可以将中介层100电连接到封装衬底10。例如，中介层100可以以倒装芯片接合的方式安装在封装衬底10上。衬底端子114可以是焊球或包括焊球。
第一底部填充层104可以设置在封装衬底10与中介层100之间。第一底部填充层104可以填充封装衬底10与中介层100之间的空间并且可以包围每个衬底端子114。
芯片堆叠CS可以设置在中介层100上。芯片堆叠CS可以包括基底衬底、堆叠在基底衬底上的第一半导体芯片320、以及包围第一半导体芯片320中的每一个的第一模制层330。下面将更详细地描述芯片堆叠CS的结构。
基底衬底可以是基底半导体芯片310。例如，基底衬底可以是晶片级半导体衬底，该衬底由半导体材料(例如，硅(Si))形成。在下文中，基底半导体芯片310可以表示基底衬底，并且基底半导体芯片和基底衬底可以使用相同的附图标记310来标识。
基底半导体芯片310可以包括基底电路层312和基底穿透电极314。基底电路层312可以设置在基底半导体芯片310的底表面上。基底电路层312可以包括集成电路。例如，基底电路层312可以是存储电路。例如，基底半导体芯片310可以是存储芯片(例如，DRAM、SRAM、MRAM或闪存器件)。基底穿透电极314可以在垂直于中介层100的顶表面的方向上穿透基底半导体芯片310。基底穿透电极314和基底电路层312可以彼此电连接。基底半导体芯片310的底表面可以是有源表面。图18示出了基底衬底是基底半导体芯片310的示例，但是本发明构思不限于该示例。在一些实施例中，基底衬底可以不包括基底半导体芯片310。
基底半导体芯片310还可以包括保护层和第一连接端子316。保护层可以设置在基底半导体芯片310的底表面上，以覆盖基底电路层312。保护层可以由氮化硅(SIN)形成或包括氮化硅(SIN)。第一连接端子316可以设置在基底半导体芯片310的底表面上。第一连接端子316可以电连接到基底电路层312的输入/输出电路(即存储电路)。第一连接端子316可以不被保护层遮盖，并且可以暴露到基底半导体芯片310的外部。
第一半导体芯片320可以安装在基底半导体芯片310上。例如，第一半导体芯片320和基底半导体芯片310可以形成晶片上芯片(COW)结构。第一半导体芯片320的宽度可以小于基底半导体芯片310的宽度。
第一半导体芯片320可以包括第一电路层322和第一穿透电极324。第一电路层322可以包括存储电路。例如，第一半导体芯片320可以是存储芯片(例如DRAM，SRAM，MRAM或闪存器件)。第一电路层322可以包括与基底电路层312相同的电路，但是本发明构思不限于该示例。第一穿透电极324被设置为在垂直于中介层100的顶表面的方向上穿透第一半导体芯片320。第一穿透电极324和第一电路层322可以彼此电连接。第一半导体芯片320的底表面可以是有源表面。芯片凸块326可以设置在第一半导体芯片320的底表面上。芯片凸块326可以设置在基底半导体芯片310与第一半导体芯片320之间，以将基底半导体芯片310电连接到第一半导体芯片320。
在一些实施例中，可以设置多个第一半导体芯片320。例如，第一半导体芯片320可以堆叠在基底半导体芯片310上。堆叠的第一半导体芯片320的数量可以在8至32之间。芯片凸块326可以设置在每对第一半导体芯片320之间。在实施例中，第一半导体芯片320中的最上第一半导体芯片可以不包括第一穿透电极324。在实施例中，第一半导体芯片320中的最上第一半导体芯片可以比第一半导体芯片中设置在其下方的其他第一半导体芯片更厚。
尽管未示出，但在第一半导体芯片320之间可以设置粘合层。粘合层可以是非导电膜(NCF)或包括非导电膜(NCF)。粘合层可以介于第一半导体芯片320之间布置的芯片凸块326之间，以防止在芯片凸块326之间形成短路。
第一模制层330可以设置在基底半导体芯片310的顶表面上。第一模制层330可以覆盖基底半导体芯片310，并且可以包围第一半导体芯片320。第一模制层330的顶表面可以与第一半导体芯片320中的最上第一半导体芯片的顶表面共面，并且第一半导体芯片320中的最上第一半导体芯片可以不被第一模制层330覆盖并且可以暴露到外部。第一层330可以由至少一种绝缘聚合物材料形成或包括至少一种绝缘聚合物材料。例如，第一模制层330可以由环氧模塑料(EMC)形成或包括环氧模塑料(EMC)。
芯片堆叠CS可以被设置为具有前述结构。芯片堆叠CS可以安装在中介层100上。例如，芯片堆叠CS可以通过基底半导体芯片310的第一连接端子316耦接到中介层100的第二衬底焊盘142。第一连接端子316可以设置在中介层100的第二衬底焊盘142与基底电路层312之间。
第二底部填充层304可以设置在中介层100与芯片堆叠CS之间。第二底部填充层304可以填充中介层100与基底半导体芯片310之间的空间并且可以包围第一连接端子316中的每一个。
第二半导体芯片400可以设置在中介层100上。第二半导体芯片400可以与芯片堆叠CS间隔开。第二半导体芯片400的厚度可以大于第一半导体芯片320的厚度。第二半导体芯片400可以由半导体材料(例如，硅(Si))中的至少一种形成或包括半导体材料(例如，硅(Si))中的至少一种。第二半导体芯片400可以包括第二电路层402。第二电路层402可以包括逻辑电路。例如，第二半导体芯片400可以是逻辑芯片。第二半导体芯片400的底表面可以是有源表面，并且第二半导体芯片400的顶表面可以是无源表面。第二连接端子404可以设置在第二半导体芯片400的底表面上。第二连接端子404可以电连接到第二电路层402的输入/输出电路(即逻辑电路)。
第二半导体芯片400可以安装在中介层100上。例如，第二半导体芯片400可以通过第二连接端子404耦接到中介层100的第二衬底焊盘142。第二连接端子404可以设置在中介层100的第二衬底焊盘142与第二电路层402之间。
第三底部填充层406可以设置在中介层100与第二半导体芯片400之间。第三底部填充层406可以填充中介层100与第二半导体芯片400之间的空间并且可以包围第二连接端子404中的每一个。
第二模制层500可以设置在中介层100上。第二模制层500可以覆盖中介层100的顶表面。第二模制层500可以设置为包围芯片堆叠CS和第二半导体芯片400。第二模制层500可以由绝缘材料中的至少一种形成或包括绝缘材料中的至少一种。例如，第二模制层500可以由环氧模塑料(EMC)形成或包括环氧模塑料(EMC)。
在根据本发明构思的一些实施例的再分布衬底和包括该再分布衬底的半导体封装中，虚设图案可以设置在互连层的未设置互连图案的区域处，因此，绝缘图案可以设置为具有基本平坦的顶表面或具有减小的不平坦度的顶表面。此外，可以能够制造半导体封装的工艺中的故障并防止互连层之间的分层问题。相应地，可以提高再分布衬底的结构稳定性。
由于与再分布衬底中的信号图案竖直重叠的虚设图案由点状图案组成，因此能够减少用于传递大量电信号的信号图案与相邻于该信号图案的虚设图案之间的寄生电容。相应地，能够提高再分布衬底的电特性并提供包括再分布衬底的半导体封装。
由于与电源/接地图案竖直重叠的虚设图案由板状图案组成，因此绝缘图案的顶表面可以设置为具有基本平坦的形状或具有减小的不平坦度的顶表面，并且能够减少制造半导体封装的工艺中的故障并防止互连层之间的分层问题。
虽然已具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种再分布衬底，包括：
第一互连层，具有第一绝缘图案、第一虚设图案和第二虚设图案，所述第一虚设图案和所述第二虚设图案在所述第一绝缘图案中；以及
第二互连层，堆叠在所述第一互连层上，所述第二互连层具有第二绝缘图案、信号图案和电源/接地图案，所述信号图案和所述电源/接地图案在所述第二绝缘图案中，
其中，所述第一虚设图案位于所述信号图案下方，所述第二虚设图案位于所述电源/接地图案下方，所述第一虚设图案包括点状图案，并且所述第二虚设图案包括板状图案。
2.根据权利要求1所述的再分布衬底，
其中，所述第一虚设图案的所述点状图案与所述信号图案竖直重叠，并且所述第二虚设图案的所述板状图案与所述电源/接地图案竖直重叠。
3.根据权利要求1所述的再分布衬底，
其中，所述第一虚设图案的所述点状图案布置在第一方向和第二方向上，所述第一方向和所述第二方向平行于所述第一互连层的顶表面并彼此交叉。
4.根据权利要求1所述的再分布衬底，
其中，所述第二虚设图案的所述板状图案包括竖直穿透所述板状图案的孔，并且所述孔布置在平行于所述第一互连层的顶表面的方向上。
5.根据权利要求1所述的再分布衬底，还包括：
第三互连层，具有第三绝缘图案和在所述第三绝缘图案中的第三虚设图案，
其中，所述第一互连层堆叠在所述第三互连层上，所述第三虚设图案位于所述第一虚设图案下方，并且所述第三虚设图案包括点状图案。
6.根据权利要求5所述的再分布衬底，
其中，所述第一虚设图案的所述点状图案与所述第三虚设图案的所述点状图案不竖直重叠。
7.根据权利要求1所述的再分布衬底，还包括：
第四互连层，具有第四绝缘图案和在所述第四绝缘图案中的第四虚设图案，
其中，所述第四互连层堆叠在所述第二互连层上，所述第四虚设图案位于所述第一虚设图案上方，并且所述第四虚设图案包括板状图案。
8.一种再分布衬底，包括：
第一电源/接地互连层，具有第一绝缘图案、第一虚设图案和第一电源/接地图案，所述第一虚设图案和所述第一电源/接地图案在所述第一绝缘图案中；以及
第一信号互连层，堆叠在所述第一电源/接地互连层上，所述第一信号互连层具有第二绝缘图案、第二虚设图案和第一信号图案，所述第二虚设图案和所述第一信号图案在所述第二绝缘图案中，
其中，所述第一虚设图案与所述第一信号图案竖直重叠，所述第二虚设图案与所述第一电源/接地图案竖直重叠，所述第一虚设图案包括点状图案，并且所述第二虚设图案包括板状图案。
9.根据权利要求8所述的再分布衬底，
其中，所述第一虚设图案的所述点状图案布置在第一方向和第二方向上，所述第一方向和所述第二方向平行于所述第一电源/接地互连层的顶表面并彼此交叉。
10.根据权利要求8所述的再分布衬底，
其中，所述第二虚设图案的所述板状图案包括竖直穿透所述板状图案的孔，并且所述孔布置在平行于所述第一信号互连层的顶表面的方向上。
11.根据权利要求8所述的再分布衬底，还包括：
第二电源/接地互连层，堆叠在所述第一信号互连层上，所述第二电源/接地互连层具有第三绝缘图案以及在所述第三绝缘图案中的第三虚设图案和第二电源/接地图案；以及
第二信号互连层，堆叠在所述第二电源/接地互连层上，所述第二信号互连层具有第四绝缘图案以及在所述第四绝缘图案中的第四虚设图案和第二信号图案，
其中，所述第三虚设图案与所述第二信号图案竖直重叠，所述第四虚设图案与所述第二电源/接地图案竖直重叠，所述第三虚设图案包括点状图案，并且所述第四虚设图案包括板状图案。
12.根据权利要求11所述的再分布衬底，
其中，所述第一虚设图案的所述点状图案与所述第三虚设图案的所述点状图案不竖直重叠。
13.根据权利要求8所述的再分布衬底，还包括：
第三电源/接地互连层，在所述第一信号互连层上，并具有第五绝缘图案以及在所述第五绝缘图案中的第五虚设图案和第三电源/接地图案，
其中，所述第五虚设图案与所述第一信号图案竖直重叠，并且所述第五虚设图案包括板状图案。
14.一种半导体封装，包括：
衬底；
第一半导体芯片，在所述衬底上；以及
模制层，在所述衬底上以覆盖所述第一半导体芯片，
其中，所述衬底包括：
绝缘层；
信号图案，在所述绝缘层中；
电源/接地图案，在所述绝缘层中；以及
第一虚设图案和第二虚设图案，在所述绝缘层中，并且
其中，所述第一虚设图案与所述信号图案竖直重叠，所述第二虚设图案与所述电源/接地图案竖直重叠，所述第一虚设图案包括点状图案，并且所述第二虚设图案包括板状图案。
15.根据权利要求14所述的半导体封装，
其中，所述绝缘层包括彼此竖直堆叠的第一绝缘图案和第二绝缘图案，所述第一虚设图案和所述电源/接地图案在所述第一绝缘图案中，并且所述第二虚设图案和所述信号图案在所述第二绝缘图案中。
16.根据权利要求14所述的半导体封装，
其中，所述绝缘层包括彼此竖直堆叠的第一绝缘图案和第二绝缘图案，所述第一虚设图案和所述第二虚设图案在所述第一绝缘图案中，并且所述信号图案和所述电源/接地图案在所述第二绝缘图案中。
17.根据权利要求14所述的半导体封装，
其中，所述第一虚设图案的所述点状图案布置在平行于所述衬底的顶表面的方向上。
18.根据权利要求14所述的半导体封装，
其中，所述第二虚设图案的所述板状图案包括竖直穿透所述板状图案的孔，并且所述孔布置在平行于所述衬底的顶表面的方向上。
19.根据权利要求14所述的半导体封装，
其中，所述第一虚设图案的每一个点状图案的平面形状为矩形形状、圆形形状或十字形形状。
20.根据权利要求14所述的半导体封装，
其中，所述衬底还包括在所述绝缘层中的第三虚设图案，所述第三虚设图案与所述信号图案竖直重叠，并且所述第三虚设图案包括点状图案。
CN202211394880.6A 2021-11-10 2022-11-08 再分布衬底以及包括再分布衬底的半导体封装 Pending CN116110876A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2021-0154252 2021-11-10
KR20210154252 2021-11-10
KR1020220020098A KR20230068244A (ko) 2021-11-10 2022-02-16 재배선 기판 및 이를 포함하는 반도체 패키지
KR10-2022-0020098 2022-02-16

Publications (1)

Publication Number Publication Date
CN116110876A true CN116110876A (zh) 2023-05-12

Family

ID=86230117

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211394880.6A Pending CN116110876A (zh) 2021-11-10 2022-11-08 再分布衬底以及包括再分布衬底的半导体封装

Country Status (3)

Country Link
US (1) US20230141318A1 (zh)
CN (1) CN116110876A (zh)
TW (1) TW202320269A (zh)

Also Published As

Publication number Publication date
US20230141318A1 (en) 2023-05-11
TW202320269A (zh) 2023-05-16

Similar Documents

Publication Publication Date Title
US10573616B2 (en) Semiconductor package and method for fabricating base for semiconductor package
KR101736984B1 (ko) 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
US20220310577A1 (en) Semiconductor package
KR20190125887A (ko) 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
US11721673B2 (en) Semiconductor package having stacked semiconductor chips
KR101037827B1 (ko) 반도체 패키지
US20240055394A1 (en) Semiconductor package
US20240063129A1 (en) Semiconductor package
KR20230027367A (ko) 반도체 패키지
KR20080088094A (ko) 스택 패키지
CN116110876A (zh) 再分布衬底以及包括再分布衬底的半导体封装
KR20230018090A (ko) 반도체 패키지
KR20230030103A (ko) 반도체 패키지
KR20230068244A (ko) 재배선 기판 및 이를 포함하는 반도체 패키지
TWI832508B (zh) 電子封裝件
EP4227990A1 (en) Semiconductor package
US20230105942A1 (en) Semiconductor package and method of fabricating the same
US20240040805A1 (en) Semiconductor package and method of fabricating the same
US20240128176A1 (en) Semiconductor package
KR20240080228A (ko) 반도체 패키지 및 그 제조 방법
KR20240044030A (ko) 반도체 장치 및 이의 제조 방법
KR20230035187A (ko) 반도체 패키지
CN116435285A (zh) 三维半导体封装件
TW202306092A (zh) 半導體封裝
KR20240037712A (ko) 반도체 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication